DE10223726A1 - Integrierter Speicher in Prefetch-Architektur und Verfahren zum Betrieb eines integrierten Speichers - Google Patents

Integrierter Speicher in Prefetch-Architektur und Verfahren zum Betrieb eines integrierten Speichers

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Abstract

Ein integrierter Speicher umfaßt neben einem Speicherzellenfeld mit Speicherzellen (MC) ein Anschlußfeld (AF) zum externen Abgriff von auszulesenden Daten der Speicherzellen. Der Speicher wird in einer Prefetch-Architektur betrieben, wobei bei einem Speicherzugriff eine erste Datengruppe (D1) von Speicherzellen aus einem ersten Bereich (a) und eine zweite Datengruppe (D2) von weiteren der Speicherzellen aus einem zweiten Bereich (b) des Speicherzellenfeldes parallel einer Ausgabeschaltung (FFn) zugeführt werden und nacheinander die erste und zweite Datengruppe (D1, D2) über das Anschlußfeld ausgegeben werden. Es werden der erste und zweite Bereich (a, b) für mehrere Speicherzugriffe stets derart festgelegt, daß die erste Datengruppe (D1) eine kürzere Signallaufzeit zum Anschlußfeld (AF) aufweist als die zweite Datengruppe (D2). Damit kann die externe Datenausgabe vorgezogen werden und somit die Betriebsfrequenz erhöht werden.

Description

  • Die vorliegende Erfindung betrifft einen integrierten Speicher mit Speicherzellen, die in einem Speicherzellenfeld angeordnet sind, und mit einem Anschlußfeld zum externen Abgriff von auszulesenden Daten der Speicherzellen. Der Speicher ist in einer sogenannten Prefetch-Architektur konzipiert, wobei Daten aus unterschiedlichen Bereichen des Speicherzellenfeldes parallel aus dem Speicherzellenfeld einer Ausgabeschaltung zugeführt werden. Die Erfindung betrifft weiterhin ein Verfahren zum Betrieb eines derartigen integrierten Speichers.
  • Integrierte Speicher, insbesondere sogenannte DRAM (Dynamic Random Access Memory) in sogenannter Double-Data-Rate- Architektur (DDR DRAM) weisen vergleichsweise hohe Schalt- und Zugriffsgeschwindigkeiten auf. Derartige integrierte Speicher weisen im allgemeinen ein Taktsignal zur Steuerung des Betriebsablaufs eines derartigen Speichers auf. Im Gegensatz zu sogenannten Single-Data-Rate DRAMs werden bei DDR DRAMs innerhalb eines Taktzyklusses zwei Datenpakete ausgegeben, nämlich ein erstes Datenpaket mit der steigenden Flanke des Taktsignals und ein zweites Datenpaket mit der fallenden Flanke des Taktsignals.
  • Derartige DDR DRAMs sind typischerweise in einer sogenannten Prefetch-Architektur konzipiert, um die hohe Datenrate gewährleisten zu können. In einer Prefetch-Architektur werden Daten aus unterschiedlichen Bereichen des Speicherzellenfeldes parallel aus dem Speicherzellenfeld einem Schreib-Lese- Verstärker und anschließend einer Ausgabeschaltung zugeführt. Die auszugebenden Daten werden nach der Bewertung durch den Schreib-Lese-Verstärker in einem Ausgangsregister zwischengespeichert, um dann anschließend die parallel empfangenen Daten seriell innerhalb eines Taktzyklusses über einen sogenannten Off-Chip-Driver auszugeben. Die Ausgabe erfolgt demzufolge mit der doppelten Datenrate.
  • Limitierend für die maximale Geschwindigkeit beim Datenzugriff ist hierbei, daß bei der Datenausgabe eine Zeitspanne, die sogenannte CAS-Latency, eingehalten werden muß, um ein sicheres Auslesen von Daten zu gewährleisten. Das bedeutet, nach dem Anlegen eines Lesebefehls muß eine gewisse Zeitspanne abgewartet werden, bis eine Datenausgabe nach außerhalb des Speicherzellenfeldes beginnen kann. Das Abwarten dieser Zeitspanne ist darin begründet, daß die Daten von der Ausgabe aus dem Speicherzellenfeld bis zum Erreichen des Ausgaberegisters eine gewisse Zeit benötigen. Mit Definition der sogenannten CAS-Latency wird bei einem Lesezugriff zu einem definierten Zeitpunkt ein Datenpaket in das Ausgangsregister eingelesen. Die CAS-Latency wird bei synchronen Speichern üblicherweise über einen sogenannten Mode Register Set Befehl programmiert. Sie wird dabei abhängig von der Betriebsfrequenz des Speichers programmiert und eingestellt, um bei einem Lesezugriff einen optimalen Datendurchsatz bei jeder Betriebsfrequenz zu erhalten.
  • Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher der eingangs genannten Art in Prefetch- Architektur bereitzustellen, bei dem eine weitere Erhöhung der Betriebsfrequenz und damit der Datenverarbeitungsgeschwindigkeit ermöglicht ist.
  • Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines eingangs genannten integrierten Speichers in Prefetch-Architektur bereitzustellen, das eine erhöhte Betriebsfrequenz und damit eine erhöhte Datenverarbeitungsgeschwindigkeit des Speichers erlaubt.
  • Diese Aufgabe wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1 und durch ein Verfahren zum Betrieb eines integrierten Speichers gemäß Patentanspruch 5.
  • Gemäß der Erfindung ist der eingangs genannte integrierte Speicher in einer Prefetch-Architektur konzipiert, wobei bei einem Speicherzugriff eine erste Datengruppe von Speicherzellen aus einem ersten Bereich und eine zweite Datengruppe von weiteren der Speicherzellen aus einem zweiten Bereich des Speicherzellenfeldes parallel einer Ausgabeschaltung zugeführt werden und nacheinander die erste und zweite Datengruppe über das Anschlußfeld ausgegeben werden. Im Betrieb des Speichers werden nun für mehrere Speicherzugriffe der erste und zweite Bereich stets derart festgelegt, daß die erste Datengruppe eine kürzere Signallaufzeit zum Anschlußfeld aufweist als die zweite Datengruppe. Diese Festlegung des ersten und zweiten Bereichs wird insbesondere durch einen Adreßdecoder vorgenommen. Indem für den Speicherzugriff zuerst die erste Datengruppe und danach die zweite Datengruppe über das Anschlußfeld ausgegeben wird, kann auf diese Art die Betriebsfrequenz des Speichers erhöht werden. Die erste Datengruppe weist im Vergleich zur zweiten Datengruppe immer eine kürzere Signallaufzeit zum Anschlußfeld des Speichers auf. Somit kann die Datenausgabe nach außerhalb des Speichers mit der ersten Datengruppe vorgezogen werden. Bezüglich der zweiten Datengruppe reicht eine verlängerte Signallaufzeit auch bei höheren Betriebsfrequenzen aus, da diese erst nach der ersten Datengruppe ausgegeben wird. Somit steht für die zweite Datengruppe eine längere Zeitspanne für das Auslesen über das Anschlußfeld zur Verfügung.
  • In einer Ausführungsform der Erfindung werden der erste und zweite Bereich durch den Adreßdecoder derart festgelegt, daß die die erste Datengruppe speichernden Speicherzellen physikalisch näher am Anschlußfeld angeordnet sind als die die zweite Datengruppe speichernden Speicherzellen. Damit hat die erste Datengruppe einen physikalisch kürzeren Weg zum Anschlußfeld, während die zweite Datengruppe den längeren Weg zum Anschlußfeld hat. Damit gelangt die erste Datengruppe mit kürzerer Signallaufzeit zum Anschlußfeld als die zweite Datengruppe.
  • In einer weiteren Ausführungsform der Erfindung ist wenigstens eine Ausgabeschaltung vorgesehen, die zur Ausgabe der Datengruppen über das Anschlußfeld dient und zur Ausgabe ansteuerbar ist, bevor die zweite Datengruppe am Anschlußfeld zur Ausgabe gültig ist. Damit kann die erste Datengruppe bereits ausgegeben werden, während die zweite Datengruppe noch zum Anschlußfeld unterwegs ist und erst nachfolgend ausgegeben wird.
  • In einer Weiterbildung der Erfindung sind im Anschlußfeld jeweilige Registerschaltungen angeordnet, die zur Zwischenspeicherung der Datengruppen vor deren externer Ausgabe dienen. Zur Erzielung von möglichst hohen Betriebsfrequenzen ist es vorteilhaft, wenn die betreffende Registerschaltung von einem Steuersignal zur Datenausgabe angesteuert wird, sobald die erste Datengruppe an dieser Registerschaltung gültig ist.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:
  • Fig. 1 eine schematische Darstellung bezüglich einer Ausführungsform eines erfindungsgemäßen Speichers,
  • Fig. 2 eine Ausgabeschaltung zur Ausgabe von mehreren Datengruppen als Bestandteil des Speichers gemäß Fig. 1,
  • Fig. 3 ein Signaldiagramm zum Betrieb eines Speichers mit sogenanntem 2-fach-Prefetch,
  • Fig. 4 ein Signaldiagramm zum Betrieb eines Speichers mit 2-fach-Prefetch gemäß der Erfindung.
  • In Fig. 1 ist schematisch ein DDR DRAM dargestellt, der mehrere Speicherzellenblöcke aufweist. Der Speicher 1 weist im vorliegenden Ausführungsbeispiel vier Speicherzellenblöcke 11 bis 14 in Form von Quadranten auf, die das gesamte Speicherzellenfeld repräsentieren. Die einzelnen Speicherzellenblöcke 11 bis 14 weisen jeweils Wortleitungen WL und Bitleitungen BL auf, wobei Speicherzellen MC in Kreuzungspunkten der Wortleitungen WL und Bitleitungen BL angeordnet sind. Der prinzipielle Aufbau der Speicherzellenblöcke 11 bis 14 ist beispielhaft anhand des Speicherzellenblocks 11 schematisch und stark vereinfacht dargestellt. Zum Auslesen von Daten werden Auswahltransistoren von betreffenden Speicherzellen infolge einer aktivierten Wortleitung leitend geschaltet, wodurch im Anschluß ein Auslesen eines Datensignals einer entsprechend ausgewählten Speicherzelle erfolgen kann. Die Speicherzellen sind dazu über den Auswahltransistor mit einer der Bitleitungen verbunden, über die das entsprechende Datensignal einem jeweiligen Schreib-Lese-Verstärker SA zur Bewertung und Verstärkung zugeführt wird. Die aus dem Speicherzellenfeld auszulesenden Daten D werden an ein Anschlußfeld AF zum externen Abgriff geführt.
  • Dieses Anschlußfeld AF weist Datenanschlußpads in Form sogenannter I/O-Pads auf, die beim Speicher nach Fig. 1 in einer Reihe in der Mitte des Speichers 1 zwischen den Quadranten 11, 12 und 13, 14 angeordnet sind. Weiterhin sind beim Speicher nach Fig. 1 nicht dargestellte Ausgabeschaltungen in Form jeweiliger Registerschaltungen vorgesehen. Eine Ausführungsform einer derartigen Registerschaltung ist beispielhaft in Fig. 2 dargestellt. Jedem Anschlußpad I/O1 bis I/On ist dabei eine Registerschaltung FF in Form eines FIFO-Registers zugeordnet. Die FIFO-Register weisen mehrere Dateneingänge zur Einspeisung von Daten D sowie einen Steuereingang auf, dem ein Taktsignal CLK zugeführt wird. Ein Ausgang der jeweiligen Registerschaltungen ist zur Ausgabe von Ausgangsdaten DO mit dem jeweiligen Anschlußpad I/O1 bis I/On verbunden. Eine derartige Verschaltung ist in Fig. 2 beispielhaft anhand der Verschaltung der Registerschaltung FFn mit dem Anschlußpad I/On dargestellt. Die FIFO-Registerschaltungen sind in unmittelbarer Nähe zu den Anschlußpads I/O1 bis I/On angeordnet.
  • In typischen DDR-DRAM-Architekturen wird wahlfrei auf die unterschiedlichen Speicherzellenblöcke zur Datenausgabe zugegriffen. Dabei werden gemäß einer 2-fach-Prefetch-Architektur bei einem Speicherzugriff unterschiedliche Datengruppen aus unterschiedlichen Bereichen des Speicherzellenfelds parallel aus dem Speicherzellenfeld einer Ausgabeschaltung zugeführt und nacheinander mit steigender und fallender Flanke des Taktsignals des Speichers über das Anschlußfeld ausgegeben. Ein Zugriff erfolgt typischerweise durch einen Lesebefehl, der veranlaßt, daß Daten von Speicherzellen über lokale Leseverstärker und weiter über sogenannte Secondary Sense Amplifier dem Anschlußfeld zugeführt werden. Die auszugebenden Daten werden in den FIFO-Registern zwischengespeichert und mit steigender und fallender Flanke des Taktsignals des Speichers über die Anschlußpads seriell ausgegeben. Dabei muß sichergestellt sein, daß alle Daten in der betreffenden FIFO- Registerschaltung vorhanden sind, bevor diese mit dem Taktsignal mit steigender und fallender Flanke ausgegeben werden können.
  • In Fig. 3 ist ein derartiger Auslesevorgang anhand eines Signaldiagramms zum Betrieb eines Speichers mit 2-fach-Prefetch beispielhaft dargestellt. Nach Anlegen des Lesebefehls READ werden Daten D parallel aus betreffenden Speicherzellenblöcken ausgelesen. Beim vorliegenden Speicher ist eine CAS- Latency CASL von zwei Taktperioden tCK festgelegt, das heißt es wird nach dem Anlegen des Lesebefehls READ eine Zeitspanne von zwei Taktzyklen abgewartet, bevor die Datenausgabe nach außerhalb des Speichers beginnt. Die CAS-Latency gibt die Anzahl der Taktzyklen an, die bezogen auf den Beginn des Lesezugriffs abgewartet werden, um die Daten D aus dem Speicher auszulesen. Sind nach dem Anlegen des Lesebefehls READ zwei Taktzyklen verstrichen, beginnt die Datenausgabe am Ausgang der betreffenden Registerschaltung, in der die Daten D zwischengespeichert sind. Die der betreffenden Registerschaltung parallel zugeführten Datengruppen D1, D3, D5, D7 beziehungsweise D2, D4, D6 und D8 werden nacheinander mit steigender und fallender Taktflanke des Taktsignals CLK über das betreffende Anschlußpad I/O ausgegeben. Vor der Ausgabe muß aufgrund der unterschiedlichen Datenbitlaufzeiten eine gewisse Zeit bis zur Gültigkeit der Daten abgewartet werden (in Fig. 3 Graubereich vor Beginn der Datenausgabe).
  • Anhand von Fig. 4 ist ein Signaldiagramm zum Betrieb eines Speichers mit 2-fach-Prefetch gemäß der Erfindung gezeigt. Hier wird das Zellenfeld beziehungsweise werden die Speicherzellenblöcke 11 bis 14 aus Fig. 1 bezüglich des Datenzugriffs jeweils in zwei Bereiche a und b aufgeteilt. Derartige Bereiche a und b sind schematisch in Fig. 1 angedeutet. Bei einem Speicherzugriff wird die Datengruppe D1 aus dem Bereich a eines Speicherzellenblocks ausgelesen (Daten D(a)), die Datengruppe D2 aus dem Bereich b (Daten D(b)). Die Datengruppen D1 und D2 werden der betreffenden Registerschaltung zur externen Ausgabe parallel zugeführt. Die Bereiche a und b werden erfindungsgemäß durch den Adreßdecoder derart festgelegt, daß die Datengruppe D1 eine kürzere Signallaufzeit zum Anschlußfeld AF aufweist als die Datengruppe D2. Entsprechendes gilt für die nachfolgenden dargestellten Datengruppen. Dies wird im vorliegenden Ausführungsbeispiel dadurch erreicht, daß die die Datengruppe D1 speichernden Speicherzellen (Bereich a) physikalisch näher am Anschlußfeld AF angeordnet sind als die die Datengruppe D2 speichernden Speicherzellen (Bereich b). Somit hat die Datengruppe D1 den kürzeren Signalpfad im Vergleich zur Datengruppe D2.
  • Da mit der Datengruppe D1 ausschließlich Daten des Bereichs a mit entsprechend kurzen Signallaufzeiten ausgegeben werden (vergleichsweise kleinerer Graubereich), kann die Datengruppe D1 um Δt früher ausgegeben werden im Vergleich zur Ausgabe der Daten D1 gemäß Fig. 3. Damit beträgt die abzuwartende Zeitspanne ab Anlegen des Lesebefehls READ beim erfindungsgemäßen Speicher t2 = t1 - Δt. Damit kann die Taktfrequenz des Taktsignals CLK erhöht werden und die CAS-Latency CASL weiterhin bei zwei Taktzyklen verbleiben. Wie anhand des Signaldiagramms nach Fig. 4 ersichtlich, beginnt die Ausgabe der Datengruppe D1 über das Anschlußfeld, bevor die Datengruppe D2 am Anschlußfeld zur Ausgabe gültig ist. Zur Erzielung einer maximalen Betriebsfrequenz wird im vorliegenden Ausführungsbeispiel die Datenausgabe gestartet, sobald die Datengruppe D1 am Anschlußfeld zur Ausgabe gültig ist. Dies ist nach Ablauf der Zeit t2 nach Anlegen des Lesebefehls READ. Da die Datengruppe D2 erst mit der fallenden Flanke des Taktsignals CLK ausgegeben wird, ist eine längere Signallaufzeit im Vergleich zur Datengruppe D1 unkritisch. Beide Datengruppen D1 und D2 können weiterhin innerhalb eines Taktzyklusses des Taktsignals CLK ausgegeben werden. Bezugszeichenliste 1 Speicher
    11-14 Speicherzellenblock
    WL Wortleitungen
    BL Bitleitungen
    MC Speicherzellen
    DEC Adreßdecoder
    SA Schreib-Lese-Verstärker
    AF Anschlußfeld
    I/O1-I/On Anschlußpad
    FFn Registerschaltung
    D Daten
    D1-D8 Datengruppen
    D0 Ausgangsdaten
    CLK Taktsignal
    READ Lesebefehl
    a, b Bereich
    t1, t2, Δt Zeit
    tCK Taktperiode
    CASL CAS-Latency

Claims (9)

1. Integrierter Speicher
- mit Speicherzellen (MC), die in einem Speicherzellenfeld (11 bis 14) angeordnet sind,
- mit einem Anschlußfeld (AF) zum externen Abgriff von auszulesenden Daten (D) der Speicherzellen,
- der in einer Prefetch-Architektur konzipiert ist, wobei bei einem Speicherzugriff eine erste Datengruppe (D1) von Speicherzellen aus einem ersten Bereich (a) und eine zweite Datengruppe (D2) von weiteren der Speicherzellen aus einem zweiten Bereich (b) des Speicherzellenfeldes parallel einer Ausgabeschaltung (FFn) zugeführt werden und nacheinander die erste und zweite Datengruppe (D1, D2) über das Anschlußfeld (AF) ausgegeben werden,
- mit einem Adreßdecoder (DEC), durch den der erste und zweite Bereich (a, b) für mehrere Speicherzugriffe stets derart festgelegt wird, daß die erste Datengruppe (D1) eine kürzere Signallaufzeit zum Anschlußfeld (AF) aufweist als die zweite Datengruppe (D2).
2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß durch den Adreßdecoder (DEC) der erste und zweite Bereich derart festgelegt werden, daß die die erste Datengruppe (D1) speichernden Speicherzellen physikalisch näher am Anschlußfeld (AF) angeordnet sind, als die die zweite Datengruppe (D2) speichernden Speicherzellen.
3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgabeschaltung (FFn) zur Ausgabe der Datengruppen (D) über das Anschlußfeld dient und zur Ausgabe ansteuerbar ist, bevor die zweite Datengruppe (D2) am Anschlußfeld zur Ausgabe gültig ist.
4. Integrierter Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im Anschlußfeld jeweilige Registerschaltungen (FFn) angeordnet sind, die zur Zwischenspeicherung der Datengruppen (D) vor deren externer Ausgabe dienen, und eine der Registerschaltungen von einem Steuersignal (CLK) zur Datenausgabe angesteuert wird, sobald die erste Datengruppe (D1) an dieser Registerschaltung gültig ist.
5. Verfahren zum Betrieb eines integrierten Speichers, der
- Speicherzellen (MC) umfaßt, die in einem Speicherzellenfeld (11 bis 14) angeordnet sind,
- ein Anschlußfeld (AF) aufweist zum externen Abgriff von auszulesenden Daten (D) der Speicherzellen,
- bei dem der Speicher in einer Prefetch-Architektur betrieben wird, wobei bei einem Speicherzugriff eine erste Datengruppe (D1) von Speicherzellen aus einem ersten Bereich (a) und eine zweite Datengruppe (D2) von weiteren der Speicherzellen aus einem zweiten Bereich (b) des Speicherzellenfeldes parallel einer Ausgabeschaltung (FFn) zugeführt werden und nacheinander die erste und zweite Datengruppe (D1, D2) über das Anschlußfeld ausgegeben werden,
- bei dem für mehrere Speicherzugriffe der erste und zweite Bereich (a, b) stets derart festgelegt werden, daß die erste Datengruppe (D1) eine kürzere Signallaufzeit zum Anschlußfeld (AF) aufweist als die zweite Datengruppe (D2).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der erste und zweite Bereich (a, b) derart festgelegt werden, daß die die erste Datengruppe (D1) speichernden Speicherzellen physikalisch näher am Anschlußfeld (AF) angeordnet sind, als die die zweite Datengruppe (D2) speichernden Speicherzellen.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Ausgabe über das Anschlußfeld beginnt, bevor die zweite Datengruppe (D2) am Anschlußfeld zur Ausgabe gültig ist.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Ausgabe über das Anschlußfeld beginnt, sobald die erste Datengruppe (D1) am Anschlußfeld zur Ausgabe gültig ist.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die erste und zweite Datengruppe (D1, D2) innerhalb eines Taktzyklus (tCK) eines Taktsignals (CLK) nach extern über das Anschlußfeld ausgegeben werden.
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