DE3334556C2 - Dynamischer RAM-Speicher mit Adressen-Multiplexbetrieb - Google Patents

Description

Die Erfindung betrifft einen dynamischen RAM-Speicher, wie er im Oberbegriff des Patentanspruches 1 näher angegeben ist, und bei dem Daten aus einer Vielzahl von bits seriell ausgelesen oder eingeschrieben werden können.

Das Adressen-Multiplex-System, bei dem Adressen- Signale zweimal getrennt als Adressen-Bestimmungs- System eingesetzt werden, ist bei einer Halbleiterspeicher- Vorrichtung mit einer großen Speicherkapazität wie z. B. einem dynamischen 64K-bit-(65.536 bits)-RAM eingesetzt worden, um die Anzahl der Anschlußstifte des Bauteils oder Gehäuses, in dem der Speicher untergebracht ist, zu reduzieren. Wenn dieses Adressen-Multiplex-System für ein dynamisches 64K-bit-RAM verwendet wird, so kann die Anzahl der Anschlußstifte an dem Bauteil 16 betragen. Mit anderen Worten ist ein dynamisches 64K-bit-RAM in einem 16-Stift-Gehäuse untergebracht.

Wenn ein dynamisches 64K-bit-RAM in einem 16-Stift-Gehäuse untergebracht wird, so ist entsprechend der Fig. 4 die Funktion eines jeden Anschlußstiftes standardisiert. Anders ausgedrückt werden 16-bit Adressensignale zweifach separat an Anschlußstifte 5-7 und Anschlußstifte 9-13 angelegt. Der Stift 1 wird allgemein für das Auffrischen verwendet, die Stifte 2 und 14 werden als Dateneingang und -ausgangs-Anschlußstifte eingesetzt, Stift 3 als Eingangsanschluß für ein Schreibfreigabesignal (). Die Anschlußstifte 4 und 15 werden als Eingangsstifte für ein Zeilenadressen-Abtastsignal (im folgenden als "-Signal" bezeichnet) und für ein Spaltenadressen-Abtastsignal (im folgenden als "-Signal" bezeichnet) verwendet, und die Anschlußstifte 8 und 16 dienen für die Spannungsversorgung.

Dynamische 256K-bit- (=262.144 bits)-RAMs sind in den letzten Jahren umfassend entwickelt worden. Die Zahl der Adressensignale ist in einem dynamischen 256K-bit-RAM größer als in einem dynamischen 64K-bit-RAM. Um ein dynamisches 256K-bit-RAM aufzubauen und dabei sich einen Eingangsstift für die Auffrisch- Steuersignale zu sichern, muß daher das Konstruktionskonzept eines konventionellen 64K-bit-RAM verändert werden um entweder die Zahl der Anschlußstifte zu vergrößern oder die Auffrisch-Zeitsteuerung (timing) anhand der Beziehung zu den Zeitpunkten der und -Signale festzustellen und dadurch zu ermöglichen, den Anschlußstift 1 des 16-Stift-Gehäuses als Eingangsstift für ein Adressensignal A₈ einzusetzen. Jedoch wird die Kompatibilität zwischen dem dynamischen 64K-bit-RAM und dem dynamischen 256K-bit-RAM im ersteren Fall verloren.

Für die Entwicklung eines dynamischen RAM mit einer größeren Speicherkapazität wie z. B. eines dynamischen 1M-bit-(1.048.576 bits)-RAM zu entwickeln, ist eine Erhöhung der Zahl der Anschlußstifte unvermeidlich, wenn nicht die Konzeption des Aufbaus selbst verändert werden kann.

Ein dynamischer RAM-Speicher mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen gehört gemäß der nicht vorveröffentlichten Patentanmeldung P 32 07 210.4 zum Stand der Technik. Dort werden jeweils vier Speicherzellen gleichzeitig ausgelesen, die durch eine Auswahlschaltung einzeln adressierbar sind. Für die Ansteuerung von entsprechenden vier Transistoren werden die beiden niedrigsten Bitstellen der Spaltenadresse herangezogen.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicher bei minimaler Anzahl von Adreßsignalanschlüssen wahlweise mit Volladressierung oder in der Nibble-Mode betreiben zu können.

Die als "Nibble-Mode" bezeichnete Betriebsart wird im folgenden näher beschrieben. Eine weitere Erläuterung findet sich in der Zeitschrift "Elektronik", 30. Juli 1982, Seiten 27 bis 30.

Die Speicherschaltung läßt sich wahlweise in zwei verschiedenen Moden betreiben. Dabei kann die übliche Adressenpin-Belegung beispielsweise eines volladressierten 256K-bit-Speichers vorgegeben sein, wobei in der Nibble-Mode lediglich ein Adressenanschluß beaufschlagt zu werden braucht, um einen 64K-Nibble-Speicher zu erhalten.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 zeigt ein Blockschaltbild einer Halbleiterspeicher- Vorrichtung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 2 zeigt ein Zeitdiagramm für die Vorrichtung der Fig. 1 in ihrer normalen Betriebsart.

Fig. 3 zeigt ein Zeitdiagramm für die Vorrichtung, wenn sie sich in dem nibble-mode ("Teil-Byte-Betriebsart") befindet,

Fig. 4 zeigt eine schematische Ansicht der Anordnung von Stiften eines 16-Stift-Gehäuses, wenn es eine Halbleiterspeicher-Vorrichtung mit einer Speicherkapazität von 64K-bit oder mehr enthält.

Fig. 5 zeigt ein Schaltbild einer Vorrichtung nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung und

Fig. 6 zeigt ein Blockschaltbild eines Ausführungsbeispieles der Auswahlschaltung 7.

Fig. 1 zeigt ein Blockschaltbild eines dynamischen 256K-bit-RAM, auf das die vorliegende Erfindung angewendet ist. Die sogenannte "nibble-mode"-(Halbbyte- Betrieb)-Funktion, die serielle Daten einer Anzahl von bits lesen und schreiben kann, beispielsweise 4 bits, ist dem dynamischen RAM dieser Ausführungsform hinzugefügt. Das dynamische RAM nach diesem Ausführungsbeispiel kann auch als gewöhnliches dynamisches 256K-bit-RAM verwendet werden, indem der erste Anschlußstift als Eingangsanschluß für ein Adressensignal A₈ benutzt wird.

In dem Diagramm sind alle mit der gebrochenen Linie umrahmten Schaltungsblocks auf einem einzelnen Halbleitersubstrat mit Hilfe der bekannten Techniken für integrierte Halbleiterschaltungen ausgebildet. Anschlüsse D_in, WE. , , D_out, V_cc, V_ss und A₀ bis A₈ sind mit den entsprechenden an dem Gehäuse vorgesehenen Anschlußstiften verbunden. Wenn dieses dynamische 256K-bit-RAM nur in dem nibble-mode benützt wird, so wird jedoch, wie später beschrieben werden wird, die Adresse des bit mit höchstem Stellenwert, (MSB), in diesem Ausführungsbeispiel das Adressensignal A₈, nicht geliefert. Daher kann der Anschluß A₈ weggelassen werden und es kann beispielsweise der Auffrisch-Steueranschluß anstelle dieses Adressensignalanschlusses A₈ mit dem entsprechenden Stift (Stift 1) des Gehäuses verbunden werden. Es ist in diesem Fall notwendig, einen Stift für den Auffrisch-Vorgang des dynamischen 256K-bit-RAM vorzusehen und an den Auffrisch-Steueranschluß ein den Betrieb steuerndes Steuersignal anzulegen.

Bei dem Blockschaltbild bezeichnet das Bezugszeichen 1 ein Speicherzellenfeld, das in vier Speicherzellenmatrizen 1a, 1b, 1c und 1d aufgeteilt ist. Jede Speicherzellenmatrix 1a-1d hat eine Speicherkapazität von 64K-bit. Anders ausgedrückt sind in jeder Speichermatrix 65.536 Speicherzellen in einer Matrix von 512 (Zeilen) mal 128 (Spalten) angeordnet. Die Speicherzellenmatrizen sind symmetrisch um im Zentrum befindliche X-Decoder 2a, 2b und Y-Decoder 3a, 3b angeordnet.

Das Bezugszeichen 4 bezeichnet eine Adressenpufferschaltung. Eine Anzahl von Adressensignalen wird geteilt und zweifach von einem nicht dargestellten Mikroprozessor (im folgenden als "CPU" bezeichnet) an die Adressenpufferschaltung 4 angelegt. Im time-sharing-Verfahren werden X-Adressensignale A_x0-A_x8 und Y-Adressensignale A_y0-A_y8 an die Adressenpufferschaltung 4 angelegt. Die Adressenpufferschaltung 4 besteht aus einer Anzahl von Einheitsadressenpuffern, die der Anzahl von bits der Adressensignale, die an die Pufferschaltung 4 angelegt werden, entsprechen. Bei diesem Ausführungsbeispiel besteht sie aus 18 Einheitsadressenpuffern. Die Einheitsadressenpuffer haben den gleichen Aufbau und jeder besitzt die Zwischenspeicherfunktion ("latch-Funktion") zum Halten der Eingangsadressensignale, obgleich dieses keine besondere Beschränkung darstellt.

Die Bezugszeichen 5a und 5b bezeichnen interne Steuersignalgeneratoren. Der interne Steuersignalgenerator 5a erzeugt geeignete Steuersignale RAS2, Φ_x und Φ_PA auf der Basis von -Signalen, die an ihn von der CPU angelegt werden. Der interne Steuersignalgenerator 5b erzeugt passende Steuersignale CAS1, CAS2, , Φ_y, Φ_ma und Φ_OP auf der Basis von -Signalen, die an ihn von der CPU angelegt werden.

Das von dem internen Steuersignalgenerator 5a ausgegebene Signal RAS2 wird an die Adressenpufferschaltung 4 angelegt. Wenn das externe -Signal von hohem Pegel auf tiefen Pegel abfällt, steigt synchron dazu das Signal RAS2 entsprechend der Fig. 2 an. Dementsprechend nimmt die Adressenpufferschaltung 4 die X-Adressensignale A_x0-A_x8 auf und zwischenspeichert sie, und gibt sowohl interne Adressensignale a_x0-a_x8, die den Adressensignalen A_x0-A_x8 entsprechen, als auch interne Adressensignale -, die bezüglich der Adressensignale A_x0-A_x8 in der Phase invertiert sind, ab.

Das Signal Φ_x (Wortleitungsauswahl-Taktsignal), das von dem internen Signalgenerator 5a ausgegeben wird, und die internen Adressensignale a_xi, _xi (i = 0-7), die von der Adressenpufferschaltung 4 abgegeben werden, werden an die X-Decoder 2a bzw. 2b angelegt. Das Wortleitungsauswahl-Taktsignal Φ_x steigt kurz nach dem Signal RAS2 auf den hohen Pegel an, wenn das -Signal auf teifen Pegel fällt. Dementsprechend wählen der rechte wie der linke X-Decoder 2a bzw. 2b jeweils eine Wortleitung aus, die durch die von der Adressenpufferschaltung 4 zugeführten internen Adressensignale a_xi, _xi (i = 0-7) bestimmt sind, und bringen die Leitungen auf den Auswahlpegel. Mit anderen Worten wird aus jeder der Speicherzellenmatrizen 1a-1d eine durch die Adressensignale A_y0-A_x7 bestimmte Wortleitung ausgewählt. Wenn sodann das von dem internen Signalgenerator 5a an jede der Speicherzellenmatrizen 1a-1d angelegte Signal Φ_PA ansteigt, so werden alle Daten der Speicherzellen, die an die von den X-Decodern 2a, 2b ausgewählten Wortleitungen angeschlossen sind, durch die entsprechenden (nicht dargestellten) Vorverstärker verstärkt und alle werden zwischengespeichert.

Das von dem internen Signalgenerator 5b ausgegebene Signal CAS2 wird ebenfalls in der gleichen Weise wie das Signal RAS2 an die Adressenpufferschaltung 4 angelegt. Wenn das externe -Signal von hohem Pegel auf tiefen Pegel kurz nach dem oben beschriebenen -Signal abfällt, so steigt das Signal CAS2 synchron mit ihm an, wie dies die Fig. 2 zeigt. Wenn dies geschieht, so nimmt die Adressenpufferschaltung 4 die an sie angelegten Y-Adressensignale A_y0-A_y8 auf und (zwischen-)speichert sie. Der Puffer 4 gibt sodann sowohl den Adressensignalen A_y0-A_y8 entsprechende interne Adressensignale a_y0-a_y8 als auch interne Adressensignale - aus, welche bezüglich der Adressensignale A_y0-A_y8 in der Phase invertiert sind. Von diesen internen Adressensignalen werden die internen Adressensignale a_y0-a_y7 und - an die Y-Decoder 3a bzw. 3b angelegt.

Das Signal Φ_y (Datenleitungsauswahl-Taktsignal), das von dem internen Signalgenerator 5b erzeugt wird, wird an die Y-Decoder 3a und 3b angelegt. Entsprechend der Fig. 2 steigt das Datenleitungsauswahl-Taktsignal Φ_y wenig später als das Signal CAS2 an. Wenn das Signal Φ_y ansteigt, so wählen die Y-Decoder 3a und 3b jeweils eine Datenleitung (oder ein Datenleitungspaar), die den Adressensignalen A_y0-A_y7 entsprechen, aus den Speichermatrizen 1a-1d aus.

Das von dem internen Signalgenerator 5b erzeugte Signal Φ_ma wird an vier Hauptverstärker MA1 bis MA4 angelegt und das Signal Φ_ma steigt wenig später als das Datenleitungsauswahl-Taktsignal Φ_y an, wie dies in der Fig. 2 gezeigt ist. Wenn das Signal Φ_ma ansteigt, wird die Dateninformation, die von den an die vier durch die Y-Decoder 3a und 3b ausgewählten Datenleitungen (oder Datenleitungspaare) angeschlossenen vier Vorverstärker zwischengespeichert ist, simultan durch die Hauptverstärker MA1-MA4 verstärkt und zwischengespeichert.

Das -Signal und das -Signal werden ebenfalls an einen Änderungssignalgenerator 6 angelegt. Wenn der Anschlußstift 1 des die Halbleiterspeichervorrichtung enthaltenden Gehäuses als Eingangsanschlußstift für ein Adressensignal verwendet wird, wenn also die Adressensignale A_x8 und A_y8 (die bits mit den höchsten Adressen) an den Anschlußstift 1 im time-sharing-Verfahren angelegt werden, so geht das -Signal von dem hohen Pegel auf niedrigen Pegel herab, und das -Signal geht von hohem auf tiefen Pegel. Danach werden diese Signale auf tiefem Pegel gehalten. Dementsprechend erzeugt der Änderungssignalgenerator 6 ein Steuersignal Φ_NF von niedrigem Pegel. Unter Ansprechen auf das Steuersignal Φ_NF von tiefem Pegel wird ein Gate Ga geöffnet, und eine Gate-Schaltung Gb gibt als Steuersignal Φ_c ein Steuersignal CAS1 ab.

Mit dem Bezugszeichen 7 ist eine Auswahlschaltung bezeichnet. Fig. 6 zeigt ein Blockschaltbild für eine Ausführungsform dieser Auswahlschaltung 7. Die Auswahlschaltung 7 besteht aus einer Zwischenspeicherschaltung 12 (latch), die die internen Adressensignale a_x8, und a_y8, , die an sie im time-sharing angelegt werden, zwischengespeichert, ferner aus einem Decoder 13 zum Decodieren der von der Zwischenspeicherschaltung 12 abgegebenen Signale, d. h. der internen Adressensignale, sowie aus einem Schieberegister 11 zur Aufnahme der von dem Decoder 13 ausgegebenen decodierten Signale. Das Schieberegister 11 besteht aus vier Registern 11-1, 11-2, 11-3 und 11-4, die in einer Eins-zu-eins-Weise den von dem Decoder 13 decodierten Signalen entsprechen. Wenn beispielsweise das Steuersignal (Schiebeimpuls) Φ_c auf hohen Pegel ansteigt, so empfängt jedes Register als sein Eingangssignal entweder das entsprechende von dem Decodierer 13 decodierte Signal oder das Ausgangssignal des Registers der vorangehenden Stufe und es gibt ein dem Eingangssignal entsprechendes Signal ab, wenn der Schiebeimpuls Φ_c auf tiefen Pegel abfällt. Jedes Register besteht aus einer Ein-bit-Speicherschaltung wie z. B. einer flip-flop-Schaltung, es ist aber hierauf nicht beschränkt.

Im Normalbetrieb wird das Gatter Ga durch ein niedrigen Pegel besitzendes Steuersignal Φ_NF des Änderungssignalgenerators 6 geöffnet, und interne Adressensignale a_x8, , a_y8 und werden an die Zwischenspeicherschaltung 12 im time-sharing (Zeitscheibenverfahren) über dieses Gatter Ga angelegt. Die so in der Zwischenspeicherschaltung 12 zwischengespeicherten internen Adressensignale werden in den Decoder 13 eingegeben und dort decodiert. Jedes decodierte Signal wird an das entsprechende Register angelegt. Zugleich wird das Steuersignal CAS1 an jedes Register als Steuersignal Φ_c angelegt. Das Steuersignal CAS1 ist ein Impulssignal mit einer vorgegebenen Impulsbreite, welches synchron mit dem Abfall des -Signales auf tiefem Pegel gebildet wird. Wenn beispielsweise dieses Impulssignal auf hohen Pegel ansteigt, so nimmt jedes Register das von dem Decoder 13 zugeführte decodierte Signal auf und produziert als Ausgangssignal ein decodiertes Signal, wenn das Impulssignal auf niedrigen Pegel abfällt. Dementsprechend wird eine der an diese Register angeschlossenen Ausgangsleitungen N₁-N₄ auf hohen Pegel gebracht, die anderen auf niedrigen Pegel. Durch die auf hohem Pegel befindliche Ausgangsleitung der Auswahlschaltung 7 wird eines der Gatter G₁-G₄ geöffnet, so daß eine Einheit der in den Hauptverstärkern MA1-MA4 zwischengespeicherten Daten an die Ausgangspufferschaltung 8 angelegt und nach außen abgegeben wird.

Mit anderen Worten werden von den aus jeder der vier Speicherzellenmatrizen ausgelesenen Daten nur diejenigen Daten an die Ausgangspufferschaltung 8 angelegt, die durch die Adressensignale A_x8, A_y8 (die höchstwertigen Adressenbits) bestimmt sind. Zum Zeitpunkt des Signales Φ_OP, das von der internen Signalgeneratorschaltung 5b abgegeben wird, gibt die Ausgangspufferschaltung 8 die zugeführten Daten ab.

Das Bezugszeichen 9 bezeichnet eine Eingangspufferschaltung, an die externen Daten angelegt werden. Das Bezugszeichen 10 bezeichnet einen Lese-/Schreibsteuersignalgenerator, an den das Schreibfreigabesignal angelegt wird. Das Schreibfreigabesignal wird während des Datenlesevorganges auf hohem Pegel gehalten. Nach Maßgabe dieses Schreibfreigabesignales von hohem Pegel produziert der Lese-/Schreib-Steuersignalgenerator 10 ein Signal RW2 mit einem Potential, das die Eingangspufferschaltung 9 unwirksam macht. Dementsprechend wird während des Datenlesevorganges die Eingangspufferschaltung 9 außer Betrieb gehalten.

Das Schreibfreigabesignal wird während des Datenschreibevorganges auf niedrigem Pegel gehalten. In Antwort auf das niedrigen Pegel annehmende Schreibfreigabesignal produziert der Lese-/ Schreib-Steuersignalgenerator 10 ein Signal RW2 mit einem Potential, das die Eingangspufferschaltung 9 in Betrieb setzt. Damit wird die Eingangspufferschaltung 9 betriebsbereit gemacht, und sie erzeugt ein Ausgangssignal, das den an sie extern angelegten Daten D_in entspricht. Die Auswahlschaltung 7 arbeitet so, wie bei dem oben beschriebenen Lesevorgang. Die Auswahlschaltung 7 öffnet also nur das jenige der 4 Gatter g₁ bis g₄, das durch die Eingangsadressensignale A_x8 und A_y8 bestimmt ist. Der Signalausgang der Eingangspufferschaltung 9 wird über das geöffnete Gatter zu dem entsprechenden Treiber von 4 Treibern d_in1-d_in4 geführt.

Der Signalausgang des Treibers, der den Signalausgang der Eingangspufferschaltung 9 empfängt, wird über den entsprechenden von 4 Hauptverstärkern MA1-MA4 an das Speicherfeld 1 angelegt. Jeder der X-Decoder 2a, 2b und der Y-Decoder 3a, 3b wählen eine Speicherzelle aus den Speicherzellenmatrizen 1a-1d aus, die durch die an diesen Decoder angelegten Adressensignale A_x0-A_x7 und A_y0 und A_y7 bestimmt ist. Die Speicherzellenmatrizen und die Hauptverstärker entsprechen einander in einer Eins-zu-eins-Beziehung.

Der Signalausgang desjenigen Hauptverstärkers der vier Hauptverstärker MA1-MA4, der den Signalausgang der Eingangspufferschaltung 9 empfängt, wird an die ausgewählte Speicherzelle in der entsprechenden Speicherzellenmatrix angelegt und darin eingeschrieben.

In diesem Fall (während des Vorganges des Dateneinschreibens) wird das die Ausgangspufferschaltung 8 betriebsbereit machende Signal Φ_OP eines Potentials (hohen Pegels) nicht an die Pufferschaltung 8 von dem internen Signalgenerator 5b angelegt, so daß die Pufferschaltung 8 nicht arbeitet. Das Signal Φ_OP wird auf der Basis des Steuersignals RW2 des Lese-/Schreib-Steuersignalgenerators 10 o. ä. gebildet und geht auf tiefen Pegel, wenn Daten eingeschrieben werden sollen. Das Signal Φ_OP geht auf hohen Pegel, wenn Daten ausgelesen werden sollen.

Wenn das dynamische 256K-bit-RAM im nibbel- mode eingesetzt wird, werden als Folge des ersten Abfalls des -Signals und des ersten Abfalls des -Signals die Adressensignale A_x0-A_x8 und A_y0-A_y0 in die Adressenpufferschaltung 4 in der gleichen Weise wie bei dem oben beschriebenen normalen Betriebszustand aufgenommen. Demzufolge wird mittels der Adressensignale A_x0-A_x7 und A_y0-A_y7 eine Speicherzelle aus jeder der vier Speicherzellenmatrizen in der gleichen Weise ausgewählt wie bei dem oben beschriebenen normalen Betriebszustand, und durch die Adressensignale A_x8 und A_y8 wird von den so ausgewählten vier Speicherzellen eine einzelne Speicherzelle ausgewählt. Mit anderen Worten bringt die Auswahlschaltung 7 nur die eine durch die Adressensignale A_x8 und A_y8 bestimmte Ausgangsleitung auf hohen Pegel, die anderen bleiben auf niedrigem Pegel.

In dem nibble-mode wird das entsprechend der Fig. 3 zu einem Wechsel innerhalb einer kurzen Periode veranlaßt, während das -Signal auf niedrigem Pegel gehalten wird.

Der Änderungssignalgenerator 6 beurteilt, ob die Betriebsart der Normal-mode oder der nibble-mode ist, aus dem -Signal und dem -Signal. Wenn das -Signal auf tiefen Pegel abfällt, nachdem das -Signal auf tiefen Pegel gefallen ist, und sich das -Signal danach nicht ändert (Normal-mode), so erzeugt der Änderungssignalgenerator 6 wie oben beschrieben ein Steuersignal Φ_NF vom tiefen Pegel. Wenn das -Signal auf tiefen Pegel abfällt, nachdem das -Signal auf tiefen Pegel gefallen ist, und sich das -Signal danach ändert (nibble-mode), so wird das Steuersignal Φ_NF von tiefen Pegel auf hohen Pegel synchron mit dem zweiten Abfall des -Signals auf tiefen Pegel verändert. Da somit das Steuersignal Φ_NF auf hohen Pegel gebracht wird, wird das Gatter Ga geschlossen und das Gatter Gb produziert als Steuersignal Φ_c ein Steuersignal CAS′.

Da das Gatter Ga geschlossen ist, wird an die Auswahlschaltung 7 nicht länger der Signalausgang der Adressenpufferschaltung 4 (die internen Adressensignale a_x8, , a_y8, ) angelegt. Das Gatter Gb führt der Auswahlschaltung 7 als Steuersignal Φ_c das Steuersignal CAS′ zu, so daß es wie ein Schieberegister arbeitet. Das Steuersignal CAS′ ist ein Signal, das auf der Basis des -Signals gebildet ist und synchron mit dem Abfall des -Signals auf tiefen Pegel ansteigt. Wenn das -Signal erneut abfällt, so steigt dementsprechend das Steuersignal CAS′ an, wie dies Fig. 3 zeigt. Mit anderen Worten wird im nibble-mode das Steuersignal CAS′ ein Impulssignal, das wiederholt von tiefem Pegel auf hohen Pegel ansteigt und dann von hohem Pegel auf tiefen Pegel abfällt.

Die Ausgangsleitung der Auswahlschaltung 7, die zuerst im nibble-mode den hohen Pegel annimmt, wird in der gleichen Weise wie im Normal-mode durch die Adressensignale A_x8 und A_y8 bestimmt, die beim Abfall des und beim Abfall des -Signals aufgenommen werden.

Mit anderen Worten arbeitet die Auswahlschaltung 7 im nibble-mode in der gleichen Weise wie im Normal-mode bis sich das -Signal ändert, und das -Signal sich ändert und noch einmal ändert. Als Beispiel wird angenommen, daß der Decoder 13 an das Register 11-2 ein decodiertes Signal von hohem Pegel aufgrund von internen Adressensignalen a_x8, , a_y8 und abgibt, welche auf der Basis von Adressensignalen A_x8 und A_y8 gebildet werden, welche beim Abfall des - und -Signals aufgenommen werden, und an die übrigen Register decodierte Niedrigpegelsignale abgibt. Weil der Schiebetakt Φ_c (Steuersignal CAS1) auf hohen Pegel wechselt, nimmt in diesem Fall jedes Register das korrespondierende decodierte Signal von dem Decoder 13 auf. Wenn der Schiebetakt Φ_c (Steuersignal CAS1) auf niedrigen Pegel abfällt, ändert sich der Signalausgang des Registers 11-2 auf hohen Pegel und die Ausgänge der übrigen Register wechseln auf niedrigen Pegel. Das -Signal steigt dann wieder auf hohen Pegel. Synchron mit dem Ansteigen dieses -Signals auf hohen Pegel erzeugt der interne Steuersignalgenerator 5b das Hochpegel-Steuersignal . Wenn das Steuersignal auf hohen Pegel ansteigt, wird der Decoder 13 innerhalb der Auswahlschaltung 7 außer Betrieb gesetzt, und gleichzeitig werden die Signalausgänge des Decoders 13 nicht an die Register angelegt. Dementsprechend nimmt jedes Register den Signalausgang von der vorhergehenden Stufe als Eingangssignal auf.

Mit anderen Worten nimmt dann, wenn das CAS-Signal erneut auf tiefen Pegel abfällt, das Steuersignal Φ_NF hohen Pegel an und das Steuersignal CAS′ wird als Schiebetakt Φ_c an jedes Register angelegt. Wenn dieser Schiebetakt Φ_c (Steuersignal CAS′) auf hohen Pegel ansteigt, so nimmt beispielsweise das Register 11-1 den Signalausgang des Registers 11-2 der vorhergehenden Stufe als Eingangssignal auf und in ähnlicher Weise empfängt das Register 11-2 den Signalausgang von dem Register 11-3 als Eingangssignal. Da das Schieberegister 11 aus einer Schleife dieser Register 11-1 bis 11-4 besteht, nimmt das Register 11-4 den Ausgang des Registers 11-1 der vorhergehenden Stufe als sein Eingangssignal auf.

Wenn dann das CAS′-Signal erneut auf tiefen Pegel abfällt, so gibt jedes Register ein dem in dieses Register aufgenommenen Eingangssignal entsprechendes Ausgangssignal ab. Bei dem oben beschriebenen Ausführungsbeispiel erhält der Signalausgang des Registers 11-1 hohen Pegel, wenn das CAS′-Signal abfällt, und die Ausgangssignale der übrigen Register 11-2 bis 11-4 wechseln auf tiefen Pegel. Die oben beschriebene Betriebsweise wird wiederholt, wenn immer das -Signal erneut auf hohen Pegel ansteigt und auf niedrigen Pegel abfällt. Mit anderen Worten geben die Register 11-2, 11-1, 11-4 und 11-3 in Reihenfolge Hochpegelsignale als Ausgangssignale ab.

D. h. immer dann, wenn sich das -Signal ändert, nehmen abwechselnd die Ausgangsleitungen N₂, N₁, N₄ und N₃ hohen Pegel an.

Dementsprechend öffnen sich sequentiell die Gatterschaltungen G₁ bis G₄ (g₁-g₄), die den jeweiligen Ausgangsleitungen der Auswahlschaltung 7 entsprechen. In dem oben beschriebenen Ausführungsbeispiel öffnet sich die Gatterschaltung G₂ (g₂) zuerst, und jedesmal dann, wenn das -Signal abfällt, öffnen sequentiell die Gatterschaltungen G₁, G₄ und G₃ (g₁, g₄, g₃).

Wie voran beschrieben wird mittels der Adressensignale A_x0-A_x7 und A_y0-A_y7 eine Speicherzelle aus jeder der vier Speichermatrizen ausgewählt. Die diesen Speichermatrizen entsprechenden Hauptverstärker MA₁ bis MA₄ verstärken und zwischenspeichern demzufolge die Daten von den aus den entsprechenden Speicherzellenmatrizen ausgewählten Speicherzellen.

Dementsprechend wird die eine Gatterschaltung zuerst durch die Adressensignale A_x8 und A_y8 geöffnet und die in dem entsprechenden Hauptverstärker zwischengespeicherte Dateninformation wird an die Ausgangspufferschaltung 8 angelegt und von ihr ausgegeben. Sodann wird jedesmal dann, wenn das -Signal abfällt, die in den übrigen Hauptverstärkern zwischengespeicherte Dateninformation sequentiell an die Ausgangspufferschaltung 8 angelegt und sequentiell ausgelesen. In dem oben beschriebenen Beispiel wird die in dem Hauptverstärker MA₂ zwischengespeicherte Dateninformation zuerst ausgelesen, gefolgt von den Daten, die in dem Hauptverstärker MA₁, MA₄ und MA₃ zwischengespeichert sind.

Da das Schieberegister 11, das die 4-bit-Daten aus dem Hauptverstärker in dem nibble-mode ausliest, in der oben beschriebenen Weise durch Wechsel in dem -Signal angesteuert wird, können die Daten mit einer höheren Geschwindigkeit ausgelesen werden als bei dem konventionellen System, bei dem die Daten bit-weise aus dem Speicherzellenfeld durch Änderung der Adressensignale ausgelesen werden.

Wenn die Daten im nibble-mode eingeschrieben werden, erzeugt der Lese-/Schreibsteuersignalgenerator 10 ein Steuersignal RW2, das die Eingangspufferschaltung nach Maßgabe des einen Niedrigpegel habenden Schreibfreigabesignals WE in Betrieb setzt. In diesem Fall wird durch das Signal Φ_OP die Ausgangspufferschaltung 8 außer Betrieb gesetzt. Beim Schreibvorgang wird wie bei dem oben beschriebenen Lesevorgang das Schieberegister 11 in der Auswahlschaltung 7 durch den Wechsel in dem -Signal betrieben. Dadurch werden 4-bit-Daten sequentiell in die Speicherzellen der entsprechenden Speichermatrix von den Speichermatrizen 1a-1d über die Gatterschaltungen g₁-g₄ eingeschrieben.

Als Beispiel wird angenommen, daß wie bei dem voran beschriebenen Lesevorgang die Ausgangsleitung N₂ der Auswahlschaltung 7 zuerst hohen Pegel annimmt und die Ausgangsleitungen N₁, N₄ und N₃ in Reihenfolge sequentiell den hohen Pegel nach Maßgabe des Wechsels des -Signals annehmen. Die erste Einheit von Daten wird beispielsweise zu einer Speicherzelle innerhalb der Speichermatrix 1b über das Gatter g₂ übertragen, und die nächste Dateneinheit wird zu einer Speicherzelle der in der Speicherzellenmatrix 1a über das Gatter g₁ übertragen. In ähnlicher Weise werden nachfolgend Daten über das Gatter g₄ in eine Speicherzelle der Speichermatrix 1d übertragen und eingeschrieben, in eine Speicherzelle innerhalb der Speichermatrix 1c über das Gatter g₃. In den Speichermatrizen 1a-1d sind diejenigen Speicherzellen, in die Daten eingeschrieben werden, die durch die Adressensignale A_x0-A_x7 und A_y0 und A_y7 bestimmten Speicherzellen. Um zu verhindern, daß unerwünschte Daten in die Speicherzellen eingeschrieben werden, wird das Steuersignal Φ_c an die Eingangspufferschaltung 9 angelegt. Diese Schaltung 9 nimmt synchron mit dem Steuersignal Φ_c externe Daten auf, um zu verhindern, daß unerwünschte Daten zu den Speicherzellen übertragen werden.

Wenn das -Signal und das -Signal auf tiefen Pegel abfallen, um nach der Benutzung dieses dynamischen RAM in dem nibble-mode Daten auszulesen oder einzuschreiben, werden neue interne Adressensignale, die den zu dieser Zeit verwendeten Adressensignalen entsprechen, über das Gatter Ga an die Zwischenspeicherschaltung 12 angelegt. Der interne Steuersignalgenerator 5b gibt das Steuersignal 3 von tiefem Pegel an. Das bedeutet, daß der Decoder 13 neue interne Adressensignale empfängt, sie decodiert und die decodierten Signale an das Schieberegister 11 anlegt. Wenn der Schiebetakt Φ_c auf hohen Pegel ansteigt, nimmt das Schieberegister 11 die decodierten Signale auf; wenn der Schiebetakt Φ_c auf tiefen Pegel abfällt, gibt das Schieberegister 11 Ausgangssignale ab, die den aufgenommenen decodierten Signalen entsprechen. Wenn die nachfolgende Betriebsart die normale Betriebsart ist, wird der oben beschriebene normale Betriebsablauf ausgeführt; wenn es der nibble-mode ist, wird die nibble-mode- Betriebsart ausgeführt entsprechend der vorangehenden Beschreibung.

In dem nibble-mode können 4-bit-Daten seriell ausgelesen oder eingeschrieben werden in der oben beschriebenen Art und Weise, indem einfach das - Signal geändert wird, wenn die X-Adressensignale A_x0-A_x8 und die Y-Adressensignale A_y0-A_y8 und einmal angelegt sind. In der normalen Betriebsart können Daten ausgelesen oder in die gewünschte Speicherzelle eingelesen werden, indem der Stift 1 als Adressensignalstift A₈ verwendet wird, und in time-sharing Adressensignale A_x8 und A_y8 angelegt werden. Mit anderen Worten kann das RAM nach diesem Ausführungsbeispiel als normales 256K-bit-RAM auch im nibble-mode verwendet werden.

Wenn die Halbleiterspeichervorrichtung nach diesem Ausführungsbeispiel im nibble-mode eingesetzt wird, so werden die im time-sharing an den gleichen Anschlußstift angelegten Adressensignale als Adressensignale verwendet, die den Anfangszustand des Schieberegisters bestimmen, das zur Auswahl einer Speicherzelle aus einer Anzahl von Speicherzellen dient, die aus dem Speicherzellenfeld ausgewählt sind. Wenn also den Adressensignalen entsprechende Signale in der Halbleiterspeichervorrichtung erzeugt werden, kann dieser Anschlußstift für andere Zwecke als dem Anschluß von Adressensignalen verwendet werden.

Beispielsweise kann der folgende Aufbau verwendet werden. Zunächst ist ein Eingangsknoten N₁₁ des Adressensignals A₈ der Adressenpufferschaltung 4 elektrisch von dem Adressensignaleingangsanschluß (Anschlußstift 1) in Fig. 4 isoliert und der Knoten N₁₁ wird dann mit einem vorgegebenen Potentialpunkt wie z. B. dem Massepotentialpunkt der Schaltung verbunden. Sodann werden entsprechend der Fig. 5 ein Eingangsknoten N₅ von Invertern IV₁, IV₂, die die Adressensignale a_x8 und aus X-Adressensignalen A_x8 bilden, sowie ein Eingangsknoten N₆ von Invertern IV₃, IV₄, die die Adressensignale a_y8 und aus dem Y-Adressensignal A_y8 bilden, auf vorgegebene Potentiale gesetzt. Die in der Figur dargestellten Knoten N₇ bis N₁₀ sind alle mit vorgegebenen Potentialen verbunden. Gemäß dieser Anordnung kann der Adressensignaleingangsanschlußstift (Stift 1) für andere Zwecke eingesetzt werden. In einem solchen Fall enthält die Adressenpufferschaltung 4 den in der Fig. 5 dargestellten Schaltkreis sowie Multiplexer, die zwischen dem Knoten N₁₁ und den Knoten N₅ und N₆ vorgesehen sind. Der Multiplexer wird durch (in den Fig. 1 und 3 nicht dargestellte) Steuersignale gesteuert, die von den Generatoren 5a und 5b angelegt werden. Da der Multiplexer im time-sharing arbeitet, werden Adressensignale A_x8 und A_y8 an die Knoten N₅ und N₆ über den Multiplexer angelegt. Wenn der so eingesparte Anschlußstift 1 als Anschlußstift für das Auffrischsteuersignal verwendet wird, kann das dynamische RAM nach diesem Ausführungsbeispiel kompatibel mit einem konventionellen 64K-bit-RAM gemacht werden; weiterhin kann seine Kapazität vergrößert werden. In einem solchen Fall muß der für einen Auffrischvorgang notwendige Schaltkreis innerhalb der Halbleiterspeichervorrichtung vorgesehen sein.

Wenn die Adressensignale, die extern an den gleichen Anschlußstift im time-sharing angelegt werden, wie oben beschrieben innerhalb der gleichen Halbleiterspeichervorrichtung erzeugt werden, arbeitet die Speichervorrichtung immer im nibble-mode. Da die Adressensignale A_x8 und A_y8 immer auf den jeweils vorgegebenen Potentialen gehalten werden, sind die Adressensignale A_x8 und A_y8, die bei dem ersten Abfall des -Signals und beim ersten Abfall des -Signals aufgenommen werden, immer konstante Signale. Dementsprechend ist im nibble-mode aus der Anzahl von Registern, die das Schieberegister 11 bilden, das Register, das zuerst ein Hochpegelausgangssignal erzeugt, immer das gleiche. Aus diesem Grunde ist die Folge der Speichermatrizen, aus denen Daten ausgelesen werden oder in die Daten eingeschrieben werden, immer die gleiche.

Wenn die an die Auswahlschaltung 7 angelegten Signale wie oben beschrieben innerhalb der Halbleiterspeichervorrichtung erzeugt werden, kann das Gatter Ga weggelassen werden, vorausgesetzt, daß Maßnahmen getroffen werden, um zu verhindern, daß die von der Auswahlschaltung 7 abgegebenen Signale irgendeinen ungünstigen Einfluß auf die Adressenpufferschaltung 4 ausüben. Wenn die Knoten N₇ bis N₁₀ in Fig. 4 an ihre jeweils vorbestimmten Potentiale angeschlossen sind um Signale zu erzeugen, die an die Auswahlschaltung 7 innerhalb der Speichervorrichtung angelegt werden sollen, so können die Inverter IV₁ bis IV₄ für das Adressensignal A₈ weggelassen werden. Dies führt zu einer Reduktion der Chip-Fläche und der Produktionskosten. Jedoch müssen die Knoten N₇ und N₈ und die Knoten N₉ und N₁₀ mit wechselweise verschiedenen Potentialen verbunden werden (z. B. V_ss und V_cc).

In der Fig. 6 kann anstelle des Decoders 13 und der Zwischenspeicherschaltung 12 eine Schaltung vorgesehen sein, die dann, wenn der Schiebeimpuls Φ_c (Steuersignal CAS1) auf hohen Pegel geht, Signale mit vorgegebenen Spannungen an die Schieberegister 11 abgibt. Beispielsweise kann eine Schaltung vorgesehen sein, die ein Hochpegelsignal an das Register 11-1 und Niedrigpegelsignale an die übrigen Register abgibt.

Obgleich die voranstehende Beschreibung den Fall behandelt, bei dem innerhalb der Halbleiterspeicherschaltung selbst Signale erzeugt werden, die den extern an den gleichen Anschlußstift im time-sharing anzulegenden Adressensignalen entsprechen, kann stattdessen an den Anschlußstift 1 ein vorgegebenes Potential angelegt werden. Beispielsweise kann das Massepotential der Schaltung ständig an den Anschlußstift 1 angelegt werden. In diesem Fall arbeitet die Halbleiterspeicherschaltung im nibble-mode in der gleichen Weise wie wenn Adressensignale innerhalb der Halbleiterspeichervorrichtung erzeugt würden. In diesem Fall ist weiterhin die Zahl der Adressensignale für das dynamische 256K-bit-RAM gleich der Zahl der Adressensignale für ein dynamisches 64K-bit-RAM wie in dem Fall, bei dem die Adressensignale innerhalb der Halbleiterspeichervorrichtung erzeugt werden und; überdies kann, weil die Anschlußstiftanordnung des Gehäuses des dynamischen 256K-bit-RAM im wesentlichen die gleiche ist wie für das dynamische 64K-bit-RAM, eine Kompatibilität zwischen einem konventionellen dynamischen 64K-bit-RAM und einem dynamischen 256K-bit-RAM erzielt werden, und die Kapazität des Speichers in einem 16-Stift-Gehäuse kann vergrößert werden.

Das Auffrischsteuersignal kann an den Anschlußstift 1 in der gleichen Weise wie bei einem konventionellen dynamischen 64K-bit-RAM angelegt werden. In diesem Fall werden der Auffrischvorgang und die nibble-Betriebsart im time-sharing ausgeführt, d. h. der Datenlese- oder Schreibvorgang kann ausgeführt werden, wenn das Aufrischsteuersignal auf einem vorgegebenen Potential ist (d. h. auf hohem Potential), und der Auffrischvorgang kann ausgeführt werden, wenn das Auffrischsteuersignal auf einem anderen Potential ist (d. h. auf niedrigem Potential). In dieser Weise kann man leicht einen Speicher mit großer Kapazität erhalten.

Bei einer Halbleiterspeichervorrichtung nach der oben beschriebenen Ausführungsart werden die an den gleichen Stift im time-sharing angelegten Adressensignale als Adressensignale eingesetzt, die die Anfangsstufe des Schieberegisters bestimmen, das zum Auswählen einer Speicherzelle aus einer Anzahl von aus dem Speicherzellenfeld ausgewählten Speicherzellen dient. Aus diesem Grunde kann die Halbleiterspeicher­ vorrichtung leicht im nibble-mode betrieben werden, indem einfach dieser Anschlußstift auf vorgegebenem Potential gehalten wird. Jedoch kann die Halbleiterspeichervorrichtung nicht im nibble-mode betrieben werden, wenn nicht die Spannungen (Signale), die an die verschiedenen Anschlußstifte angelegt werden, sich mit der Zeit ändern, wenn die Anfangsstufe des Schieberegisters durch an unterschiedliche Anschlußstifte angelegte Adressensignale bestimmt ist. Mit anderen Worten wird eine spezifische Schaltung verlangt, um die Spannungen (Signale) zeitlich zu ändern, die an die Anschlußstifte angelegt werden.

Die Anschlußstiftanordnung des Gehäuses, das ein dynamisches RAM nach diesem Ausführungsbeispiel enthält, ist die gleiche wie für ein konventionelles dynamisches 64K-bit-RAM, ausgenommen den Anschlußstift 1. Dementsprechend kann ein dynamisches 64K-bit-RAM einfach durch Änderung der Verdrahtung zu einem dynamischen 256K-RAM aufgestuft werden.

Bei dem oben beschriebenen Ausführungsbeispiel werden einzelne Datenbits, die in den durch die Adressensignale A₀-A₇ ausgewählten Speicherzellen gespeichert sind, simultan gelesen und von jedem der vier Hauptverstärker zwischengespeichert, und ein Schieberegister wird durch ein -Signal betätigt, so daß die in den Hauptverstärkern zwischengespeicherten Daten sequentiell ausgegeben werden. Damit können Daten mit hoher Geschwindigkeit gelesen werden. In der Normal-Betriebsart wird eine das Schieberegister enthaltende Auswahlschaltung 7 durch das von dem Anschlußstift 1 gelieferte höchstwertige bit betätigt, so daß aus den vier Speicherzellenmatrizen ausgewählten Speicherzellen eine Speicherzelle ausgewählt wird. Dies führt zu einem strukturellen Vorteil für die Schaltung, weil ein dynamisches 1M bit (1.048.576 bits) RAM leicht auf der Basis des gleichen Konstruktionskonzepts wie dem des dynamischen 256K-bit-RAM in der folgenden Weise erzielt werden kann, ohne daß der Aufbau der Adressendecoder zu sehr geändert werden müßte. Zuerst wird ein Speicherzellenfeld von 1M bit in vier Speicherzellenmatrizen (von denen jede eine Speicherkapazität von 256K bit hat) mit dem gleichen Aufbau aufgeteilt, und eine Speicherzelle wird aus jeder der Speicherzellenmatrizen durch Adressensignale A₀-A₈ ausgewählt. Die Auswahlschaltung, die immer im nibble-mode arbeitet, wählt weiter eine Speicherzelle aus den vier so ausgewählten Speicherzellen aus. Wenn der Anschlußstift 1 als Eingangsanschlußstift für das Adressensignal A₈ dient, kann eine 1M bit Halbleiterspeichervorrichtung in ein 16-Stift-Gehäuse verpackt werden.

Der vorliegende RAM-Speicher ist nicht auf dei voranstehenden Ausführungsbeispiele beschränkt. Beispielsweise kann die Anzahl der Speicherzellenmatrizen, die das Speicherzellenfeld bilden, vergrößert werden, und die Ausgangsdaten der Speichermatrizen können seriell mittels eines Schieberegisters oder ähnlichen Vorrichtungen ausgegeben werden.

In einem solchen Fall kann die Kapazität der Speichervorrichtung vergrößert werden, ohne daß die Zahl der Anschlußstifte für die Adressensignale vergrößert wird, indem sequentiell extern zugeführte Eingangsdaten den Speicherzellenmatrizen durch Schieberegister o. ä. ebenfalls beim Schreibvorgang zugeteilt werden. Damit kann sogar eine Halbleiterspeichervorrichtung mit einer Speicherkapazität von 1M bit oder mehr in einem 16-Stift-Gehäuse montiert werden. Jedes der Register kann von dem Typ sein, bei dem als Eingangssignal der Signalausgang des Decoders 13 empfangen wird, wenn das Steuersignal Φ_NF auf tiefem Pegel ist, und bei dem als Eingangssignal ein Signalausgang des Registers einer vorangehenden Stufe empfangen wird, wenn das Steuersignal Φ_NF auf hohem Pegel ist.

Claims (4)

1. Dynamischer RAM-Speicher mit Adressen-Multiplexbetrieb, umfassend
mehrere Adreßanschlüsse (A₁ . . . A₈), deren jeder zum Empfang eines Paares von Adreßsignalen (a_xi, a_yi) dient,
eine erste Auswahlstufe (2a, 2b, 3a, 3b) zur gleichzeitigen Ansteuerung mehrerer Speicherzellen aufgrund der an einem ersten Teil der Adreßanschlüsse liegenden Adreßsignale, und
eine zweite Auswahlstufe (7), die mit den am zweiten Teil der Adreßanschlüsse liegenden Adreßsignalen arbeitet,
dadurch gekennzeichnet,
daß die erste Auswahlstufe (2a, 2b, 3a, 3b) aufgrund der Adreßsignale, die an sämtlichen Adreßanschlüssen (A₁ . . . A₇) mit Ausnahme eines vorgegebenen Anschlusses (A₈) liegen, Speicherzellen ansteuert, und
daß die zweite Auswahlstufe (7) aufgrund des an dem vorgegebenen Adreßanschluß (A₈) anliegenden Adreßsignals das serielle Lesen bzw. Schreiben der durch die übrigen Adreßsignale adressierten Speicherzellen bestimmt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der vorgegebene Adreßanschluß (A₈) dem Adreßsignal für die höchste Bitstelle entspricht.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Auswahlstufe (7) ein Schieberegister (11) zum seriellen Lesen bzw. Schreiben mehrerer Bits umfaßt.

4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Auswahlstufe X- und Y-Decoder (2a, 2b, 3a, 3b) zur gleichzeitigen Ansteuerung mehrerer Speicherzellen in einer entsprechenden Mehrzahl von Speicherzellenmatrizen (1a . . . 1d) aufweist.