DE19752664C2

DE19752664C2 - Synchrone Halbleitervorrichtung mit Speicherchips in einem Modul zur Steuerung eines Freigabesignals als Auslöser beim Lesen von Daten

Info

Publication number: DE19752664C2
Application number: DE19752664A
Authority: DE
Inventors: Hisashi Iwamoto; Wataru Sakamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-25
Filing date: 1997-11-27
Publication date: 1999-12-23
Anticipated expiration: 2017-11-28
Also published as: DE19752664A1; US5940328A; JPH10241362A

Description

Die vorliegende Erfindung betrifft eine synchrone Halbleiter speichervorrichtung und insbesondere eine Maskensteuertechnik für die synchrone Halbleiterspeichervorrichtung zum Empfang eines externen Signals, wie etwa eines Maskensignals, synchron mit einem Systemtaktsignal, das extern periodisch zugeführt wird, um die Eingabe/Ausgabe von Daten an den ansteigenden und abfallenden Flanken des Systemtaktsignals auszuführen und ein Freigabesignal nach außen abzugeben. Im einzelnen betrifft die vorliegende Erfindung einen synchronen dynamischen Direktzu griffsspeicher (SDRAM), auf den wahlfrei zugegriffen werden kann, sowie eine Technik, die vorzugsweise für eine Masken steuerung für ein Speichermodul angewandt wird.

Obgleich die Arbeitsgeschwindigkeit eines dynamischen RAM (DRAM), das als ein Hauptspeicher verwendet wird, verbessert wurde, erreicht sie dennoch nicht diejenige eines Mikropro zessors (MPU). Daher herrscht die Meinung, daß die langsame Zu griffszeit und Taktzeit des DRAM der einschränkende Faktor bei der Verbesserung der Leistung eines gesamten Systems sind. In jüngerer Zeit wurde ein SDRAM, das synchron mit einem externen Systemtaktsignal arbeitet, als ein Hauptspeicher für eine Hoch geschwindigkeits-MPU vorgeschlagen.

Um einen Hochgeschwindigkeitszugriff in einem SDRAM zu verwirk lichen, wird der kontinuierliche Zugriff synchron mit dem Sy stemtaktsignal vorgeschlagen, z. B. der rasche Zugriff auf eine kontinuierliche Sequenz von 8-Bit-Daten durch einen Datenein gangs-/Ausgangsanschluß. Die Standardzeitablaufdiagramme, die die technischen Anforderungen dieses kontinuierlichen Zugriffs erfüllen, sind in Fig. 25A bis 25F und 26A bis 26F gezeigt.

Diese Figuren zeigen einen Betriebsablauf eines SDRAM für die Eingabe/Ausgabe von 8-Bit-Daten (das heißt 1-Byte-Daten) durch jeden der acht Eingangs-/Ausgangsanschlüsse. Das SDRAM ließt/schreibt kontinuierlich 8-Bit-Daten (8 × 8 = 64 Bit ins gesamt). Die Anzahl der kontinuierlich zu lesenden Bits wird als eine Übertragungsblocklänge bezeichnet. Die Übertragungs blocklänge eines SDRAM kann durch ein Modusregister geändert werden.

In dem SDRAM von Fig. 25A bis 25F und 26A bis 26F werden externe Steuersignale (wie z. B. ein Reihenadressfreigabesignal /RAS, ein Spaltenadressfreigabesignal /CAS, ein Adressignal Add., ein Schreibfreigabesignal /WE) an einer ansteigenden Flanke eines externen Taktsignals ext.CLK, bei dem es sich um ein Systemtaktsignal handelt, in einen Speicherchip eingegeben.

Das Adressignal Add. besteht aus einem zeitteilungs-multi plexbearbeiteten Reihenadressignal X und einem Spal tenadressignal Y. Wenn das Reihenadressfreigabesignal /RAS im aktiven Zustand des "L"-Pegels an der ansteigenden Flanke des externen Taktsignals ext.CLK ist, wird das Adressignal Add. als ein Reihenadressignal Xa eingegeben.

Wenn das Spaltenadressfreigabesignal /CAS in dem aktiven Zu stand des "L"-Pegels an der ansteigenden Flanke des externen Taktsignals ext.CLK ist, wird das Adressignal Add. als ein Spaltenadressignal Yb eingegeben. In Übereinstimmung mit dem eingegebenen Reihenadressignal Xa und dem Spaltenadressignal Yb wird die Auswahl von Reihe und Spalte in einem Chip des SDRAM ausgeführt.

Die ersten der 8-Bit-Daten D/Q werden nach einer vorbestimmten Taktperiode (drei Taktzyklen in Fig. 25F) ausgegeben, nachdem das Spaltenadressfreigabesignal /CAS auf den "L"-Pegel fällt. Die Anzahl der Takte von dem Abfallen des Spaltenadressfreiga besignals /CAS auf "L" bis zu dem Beginn der Ausgabe der Daten D/Q wird "CAS-Latenzzeit" genannt und die CAS-Latenzzeit wird wie die Übertragungsblocklänge durch das Modusregister be stimmt. Anschließend werden die Daten q1 bis q7 sequentiell an sprechend auf das Ansteigen des Taktsignals ext.CLK ausgegeben.

Beim Schreiben von Daten wird das Reihenadressignal Xc wie beim Lesen von Daten eingegeben. Wenn das Spaltenadressfreigabe signal /CAS und das Schreibfreigabesignal /WE in dem aktiven Zustand des "L"-Pegels an einer ansteigenden Flanke des exter nen Taktsignals ext.CLK sind, wird ein Spaltenadressignal Yd eingegeben und Daten d0, die vorgegeben wurden, werden zum Schreiben eingegeben. Ansprechend auf das Abfallen der externen Steuersignale /RAS und /CAS wird die Auswahl von Reihe und Spalte in dem SDRAM ausgeführt. Anschließend werden die Daten d1 bis d7 sequentiell synchron mit dem Taktsignal ext.CLK in Speicherzellen geschrieben.

Anders als ein herkömmliches DRAM, das ein Adressignal und Ein gangsdaten synchron mit den externen Steuersignalen empfängt, wie etwa mit dem Reihenadressfreigabesignal /RAS und dem Spaltenadressfreigabesignal /CAS, empfängt ein SDRAM die exter nen Steuersignale, wie etwa die Adressfreigabesignale /RAS und /CAS, das Adressignal Add. und das Schreibfreigabesignal /WE und die Eingangsdaten D/Q an der ansteigenden Flanke des exter nen Systemtaktsignals ext.CLK.

Die Eingabe der externen Steuersignale und Daten und das Lesen der Daten synchron mit dem externen Taktsignal hat den Vorteil, daß es nicht mehr notwendig ist, einen Spielraum für die Daten eingabe-/-ausgabezeit vorzusehen, um einem Laufzeitunterschied (Zeitverzögerung) des Adressignals Rechnung zu tragen, was zu einer niedrigeren Taktzykluszeit und dergleichen führt. Dieser Synchronbetrieb ermöglicht einen kontinuierlichen Zugriff mit hoher Geschwindigkeit.

Ein Beispiel eines Systems, das ein derartiges SDRAM verwendet, ist schematisch in dem Blockdiagramm von Fig. 27 dargestellt. Das System enthält einen Taktgenerator 2P zur Erzeugung des Systemtaktsignals ext.CLK, eine Speichersteuereinrichtung 3P und eine SDRAM-Vorrichtung (Speicher) 1P. Die Speichersteuer einrichtung 3P und der Speicher 1P führen eine Datenübertragung unter Verwendung des Systemtaktsignals ext.CLK als Steuerimpuls durch. In Fig. 27 sind die vorstehend genannten externen Steuersignale und Daten allgemein durch das Bezugszeichen 4P bezeichnet.

Das SDRAM von Fig. 25A bis 25F, Fig. 26A bis 26F und Fig. 27 hat das Problem der Zeitverzögerung der Signalübertragung zwischen Modulen oder zwischen Elementen, das mit schneller werdender Arbeitsfrequenz an Bedeutung gewinnt. Wenn beispiels weise auf Speicherchips in Modulen durch die Speichersteuerein richtung 3P zugegriffen wird, wird eine Zeitdifferenz der An kunft des Systemtaktsignals ext.CLK bei den Speicherchips und die Zeitdifferenz bei der Ankunft von Daten von den Speicher chips an der Speichersteuereinrichtung 3P insgesamt zu der Zeit, wenn die Speichersteuereinrichtung 3P Daten empfängt, als ein Laufzeitunterschied erkannt.

Um den Laufzeitunterschied zu verringern, wird eine Konfigura tion vorgeschlagen, in der eine Funktion, daß jeder der Speicherchips ein Freigabesignal QSP, das als ein Auslösesignal dient, gleichzeitig mit der Ausgabe von Daten an die Speicher steuereinrichtung ausgibt, zu dem vorstehend beschriebenen SDRAM hinzugefügt wird. Ein System, das ein derartiges SDRAM verwendet, ist in Fig. 28 gezeigt, und ein Beispiel des Be triebszeitablaufs jedes Speicherchips in dem SDRAM ist in Fig. 29A bis 29E dargestellt.

Der Betrieb des als Beispiel dienenden Systems von Fig. 29A bis 29E ist ein Betriebsablauf zur Maskierung der Datenausgabe beim Lesen von Daten, das heißt ein Steuerbetriebsablauf zur Datenmaskierung. Das SDRAM führt, anders als dasjenige von Fig. 27, eine Datenübertragung an der ansteigenden und abfallen den Flanke des Systemtaktsignals ext.CLK aus. In Fig. 29C und 29E bezeichnen Bezugszeichen DQM und QSP ein Datenmaskensignal bzw. ein Freigabesignal.

Die interne Konfiguration der SDRAM-Vorrichtung 1P aus Fig. 28 ist in Fig. 30 dargestellt. Der Arbeitszeitablauf jedes der Speicherchips MCP1 bis MCPn von Fig. 30 ist in Fig. 29A bis 29E gezeigt.

Das Freigabesignal QSP wird vor der Ausgabe von Daten DQ akti viert und erneut dann auf ein Zwischenpotential Hi-Z gebracht, wenn die Ausgabe der Daten DQ beendet wird. Daher wird das Freigabesignal QSP auch auf das Zwischenpotential Hi-Z zurück gebracht, wenn die Speichersteuereinrichtung 3P (Fig. 28) das Datenmaskensignal DQM zum Erreichen einer Datenmaskierung, wie in Fig. 29A bis 29E gezeigt, zuführt.

Wie vorstehend erörtert löst die vorstehend beschriebene Konfi guration eines SDRAM, in welchem jeder Speicherchip ein Freiga besignal zum Auslösen zusammen mit Daten ausgibt und die Aus gabe des Freigabesignals beendet, wenn die Datenausgabe durch Maskierung beendet werden soll, das Problem des Laufzeitunter schieds und ermöglicht es der externen Speichersteuereinrich tung, klar zu erkennen, welcher Speicherchip die übertragenen Daten ausgibt.

In dem SDRAM von Fig. 28, 29A bis 29E und 30 tritt jedoch ein neues Problem auf, daß mehr Verbindungen auf den Modulen beste hen, da die Speicherchips desselben Moduls jeweils ein Freiga besignal QSP und Daten DQ zusammen ausgeben.

Es ist Aufgabe der vorliegenden Erfindung, eine Maskensteuer technik für eine synchrone Halbleiterspeichervorrichtung zu schaffen, so daß die Anzahl der Datenfreigabesignale in einem Modul reduziert ist. Weiter ist es Aufgabe der vorliegenden Er findung, diese Aufgabe effektiv so zu lösen, daß die Anzahl der Datenfreigabesignalleitungen im Extremfall auf eins reduziert ist. Die vorliegende Erfindung hat ferner die Aufgabe, eine Konfiguration der synchronen Halbleiterspeichervorrichtung zu schaffen, bei der kein nachteiliger Einfluß durch eine insta bile Impulsdauer eines externen Taktsignals entsteht.

Die Lösung der Aufgabe ergibt sich aus Patentanspruch 1. Un teransprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung. Dabei können auch andere Kombinationen von Merkmalen als in den Unteransprüchen beansprucht vorliegen.

Die vorliegende Erfindung ist auf eine synchrone Halbleitervor richtung gerichtet. Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält die synchrone Halbleitervorrichtung: ein Mo dul; und eine Vielzahl von synchronen Speicherchips, die in ei ner sequentiellen Reihe in dem Modul angeordnet sind, um ex terne Signale zur Steuerung synchron mit einem externen Takt signal zu empfangen, das periodisch von außen zugeführt wird, und eine Datenübertragungsoperation synchron mit dem externen Taktsignal auszuführen. In der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt werden zwei aus der Vielzahl der syn chronen Speicherchips als ein erster Speicherchip und ein zwei ter Speicherchip definiert, wobei der erste und der zweite Speicherchip jeweils eine Einrichtung zum Stoppen der Datenaus gabe ansprechend auf ein Datenmaskensignal enthalten, das die Datenübertragungsoperation als eines der externen Signale hemmt, und der zweite Speicherchip ferner eine Erfassungsein richtung für einen Datenausgabestoppzustand zum Erfassen eines Umschaltens von der Datenübertragungsoperation des ersten und des zweiten Speicherchips auf einen Datenausgabestoppzustand enthält, basierend auf dem Datenmaskensignal für den zweiten Speicherchip und dem Datenmaskensignal für den ersten Speicher chip.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt die Erfassungseinrichtung für den Datenausgabestoppzustand eine Aktivierungserfassungseinrichtung zum Empfangen des Daten maskensignals für den ersten Speicherchip als ein Datenmasken steuersignal für diesen und Erfassen der Aktivierung sowohl des Datenmaskensignals für den zweiten Speicherchip als auch des Datenmaskensteuersignals synchron mit dem externen Taktsignal als ein Umschalten auf den Datenausgabestoppzustand, und der zweite Speicherchip enthält ferner eine Freigabesignaler zeugungseinrichtung zum Aktivieren eines Freigabesignals zum Auslösen der Ausgabe des Freigabesignals nach außen vor der Da tenübertragungsoperation und Stoppen der Ausgabe des Freigabe signals in Übereinstimmung mit einem Erfassungsresultat der Ak tivierungserfassungseinrichtung.

Gemäß einem dritten Aspekt der vorliegenden Erfindung sind in der synchronen Halbleitervorrichtung gemäß dem zweiten Aspekt der erste und der zweite Speicherchip benachbart.

Gemäß einem vierten Aspekt der vorliegenden Erfindung schließt in der synchronen Halbleitervorrichtung gemäß dem zweiten Aspekt die Vielzahl der synchronen Speicherchips eine Vielzahl von Gruppen ein, die jeweils aus dem ersten und dem zweiten Speicherchip bestehen.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist in der synchronen Halbleitervorrichtung gemäß dem zweiten Aspekt mindestens ein Speicherchip der Vielzahl von synchronen Spei cherchips, der von dem ersten oder zweiten Speicherchip ver schieden ist, als ein dritter Speicherchip definiert, welcher dritte Speicherchip eine Einrichtung zum Stoppen der Datenaus gabe ansprechend auf ein Datenmaskensignal für den dritten Speicherchip enthält, wobei die Aktivierungserfassungseinrich tung eine erste Aktivierungserfassungseinrichtung zum Empfangen des Datenmaskensignals für den ersten Speicherchip und des Da tenmaskensignals für den dritten Speicherchip und Erfassen der Aktivierung von allen Signalen des Datenmaskensignals für den ersten Speicherchip, des Datenmaskensignals für den dritten Speicherchip und des Datenmaskensteuersignals synchron mit dem externen Taktsignal als ein Umschalten auf den Datenausgabe stoppzustand des ersten und des dritten Speicherchips enthält, und die Freigabesignalerzeugungseinrichtung eine Einrichtung zum Stoppen der Ausgabe des Freigabesignals in Übereinstimmung mit einem Erfassungsresultat der ersten Aktivierungseinrichtung enthält.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung enthält in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt der erste Speicherchip eine Einrichtung zum Erzeugen eines zweiten Datenmaskensteuersignals, das in Übereinstimmung mit der Aktivierungszeitgebung des Datenmaskensignals für den er sten Speicherchip und des Datenmaskensteuersignals aktiviert wird, und Ausgeben des zweiten Datenmaskensteuersignals zu dem zweiten Speicherchip, und der zweite Speicherchip enthält eine Einrichtung zum Erfassen der Aktivierung sowohl des Datenmas kensignals für den zweiten Speicherchip als auch des zweiten Datenmaskensteuersignals synchron mit dem externen Taktsignal als ein Umschalten auf den Datenausgabestoppzustand, Erzeugen eines Datenmaskensteuersignals, das in Übereinstimmung mit der Erfassungszeitgebung aktiviert wird, und Ausgeben des Daten maskensteuersignals als das erste Datenmaskensteuersignal an einen der Vielzahl der synchronen Speicherchips, der nicht der erste oder der zweite Speicherchip ist.

Gemäß einem siebten Aspekt der vorliegenden Erfindung ist in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt die Anzahl der synchronen Speicherchips n (n ≧ 2), wobei ein er ster der Vielzahl von synchronen Speicherchips das Datenmasken signal für diesen und ein Datenmaskensteuersignal für diesen empfängt, das stets aktiviert ist, und ein erstes Signal, das auf einem Aktivierungspegel ist, an einen zweiten der Vielzahl von synchronen Speicherchips als das Datenmaskensteuersignal für diesen nur dann abgibt, wenn sowohl das Datenmaskensignal als auch das Datenmaskensteuersignal für den ersten synchron mit dem externen Taktsignal aktiviert sind, ein i-ter Speicher chip von dem zweiten bis zu einem (n - 1)-ten der Vielzahl der synchronen Speicherchips ein i-tes Signal auf dem Aktivierungs pegel an einen (i + 1)-ten der Vielzahl der synchronen Speicher chips als das Datenmaskensteuersignal für den (i + 1)-ten nur dann abgibt, wenn sowohl das Datenmaskensteuersignal für den i- ten Speicherchip, das von einem (i - 1)-ten Speicherchip ausgege ben wird, und das Datenmaskensignal für den i-ten Speicherchip synchron mit dem externen Taktsignal aktiviert sind, wobei nur ein n-ter der Vielzahl von synchronen Speicherchips die Funk tion des Ausgebens eines Freigabesignal zum Auslösen hat, das vor der Datenübertragungsoperation nach außen aktiviert wird, und der n-te Speicherchip die Ausgabe des Freigabesignals nur dann stoppt, wenn sowohl das Datenmaskensteuersignal für den n- ten Speicherchip, das von einem (n - 1)-ten der Vielzahl von syn chronen Speicherchips ausgegeben wird, als auch das Daten maskensignal für den n-ten Speicherchip synchron mit dem exter nen Taktsignal aktiviert sind.

Gemäß einem achten Aspekt der vorliegenden Erfindung empfängt in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt jeder der Vielzahl von synchronen Speicherchips die externen Signale und führt die Datenübertragungsoperation synchron mit einer ansteigenden Flanke und einer abfallenden Flanke des ex ternen Taktsignals jeweils aus.

Gemäß einem neunten Aspekt der vorliegenden Erfindung enthält in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt jeder der Vielzahl von synchronen Speicherchips eine Einrich tung zum Erzeugen eines internen Taktsignals, das durch Multi plizieren des externen Taktsignals mit zwei erhalten wird, und jeder der Vielzahl von synchronen Speicherchips empfängt die externen Signale und führt die Datenübertragungsoperation syn chron mit jeder Flanke des internen Taktsignals aus.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung enthält in der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt jeder der Vielzahl von synchronen Speicherchips eine Einrich tung zum Erzeugen eines internen Taktsignals, die synchron mit einer ansteigenden Flanke des externen Taktsignals und einer Zeitgebung, bei der eine Impulsdauer des externen Taktsignals 50% wird, aktiviert wird, und jeder der Vielzahl von synchronen Speicherchips empfängt die externen Signale und führt die Da tenübertragungsoperation synchron mit jeder Flanke des internen Taktsignals aus.

Gemäß einem elften Aspekt der vorliegenden Erfindung enthält eine synchrone Halbleitervorrichtung: ein Modul; und eine Viel zahl von synchronen Speicherchips, die in einer sequentiellen Reihe in dem Modul ausgerichtet sind, zum Empfangen von exter nen Signalen zur Steuerung synchron mit einem externen Takt signal, das periodisch von außen zugeführt wird, und Durchfüh ren einer Datenübertragungsoperation synchron mit dem externen Taktsignal. In der synchronen Halbleitervorrichtung gemäß dem elften Aspekt ist die Vielzahl der synchronen Speicherchips in eine Vielzahl von Gruppen eingeteilt, die jeweils aus einem er sten und einem zweiten Speicherchip bestehen, wobei der zweite Speicherchip ein Freigabesignal zum Auslösen vor der Datenüber tragungsoperation aktiviert und das Freigabesignal nach außen abgibt, und der zweite Speicherchip eine Funktion zum Empfangen eines Datenmaskensignals für den ersten Speicherchip als ein Datenmaskensteuersignal und des Stoppens der Ausgabe des Frei gabesignals nur dann, wenn sowohl das Datenmaskensignal für den zweiten Speicherchip als auch das Datenmaskensteuersignal syn chron mit dem externen Taktsignal aktiviert sind, hat.

Gemäß einem zwölften Aspekt der vorliegenden Erfindung enthält in der synchronen Halbleitervorrichtung gemäß dem elften Aspekt der erste und der zweite Halbleiterchip jeweils ferner einen Abschnitt zum Stoppen der Ausgabe von Daten in Übereinstimmung mit einer Aktivierungszeitgebung des entsprechenden Daten maskensignals.

Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung ent hält ein Verfahren zur Maskensteuerung einer synchronen Halb leitervorrichtung die Schritte: Eingeben eines externen Takt signals und eines Lesebefehls synchron mit dem externen Takt signal von außen an einen ersten und einen zweiten Speicher chip, die in einem Modul angeordnet sind, und Ausgeben erstens eines Freigabesignals zum Auslösen von dem zweiten Speicherchip nach außen in Übereinstimmung mit dem Lesebefehl und zweitens von Daten von dem ersten und dem zweiten Speicherchip nach außen synchron mit dem externen Taktsignal; und Versorgen des ersten Speicherchips mit einem ersten Datenmaskensignals syn chron mit dem externen Taktsignal von außen, um die Ausgabe von Daten von dem ersten Speicherchip in Übereinstimmung mit einer ersten Aktivierungszeitgebung des ersten Datenmaskensignals zu stoppen, und Versorgen des zweiten Speicherchips mit dem ersten Datenmaskensignal und einem zweiten Datenmaskensignal synchron mit dem externen Taktsignal von außen, um die Ausgabe von Daten und des Freigabesignals von dem zweiten Speicherchip in Über einstimmung mit der ersten Aktivierungszeitgebung des ersten Datenmaskensignals und einer zweiten Aktivierungszeitgebung des zweiten Datenmaskensignals zu stoppen.

In der synchronen Halbleitervorrichtung gemäß dem ersten Aspekt kann ein Speicherchip (der zweite Speicherchip) erfassen, ob der andere Speicherchip (der erste Speicherchip) die Datenüber tragungsoperation ausführt oder nicht, und daher kann der zweite Speicherchip das Umschalten des Datenausgabestoppzustan des beider Speicherchips bestätigen. Mit dieser Konfiguration wird in einer synchronen Halbleitervorrichtung, deren Daten übertragung durch die externe Steuereinrichtung erfaßt wurde, eine grundsätzliche Technik zum Reduzieren der Anzahl von Frei gabesignalen durch sie selbst geschaffen, ohne daß eine Steuerung durch die externe Steuereinrichtung erfolgt.

In der synchronen Halbleitervorrichtung gemäß dem zweiten Aspekt empfängt der zweite Speicherchip das Datenmaskensignal für den ersten Speicherchip als das Datenmaskensteuersignal, so daß dadurch das Umschalten auf den Datenausgabestoppzustand des ersten Speicherchips bestätigt wird. Ferner empfängt der zweite Speicherchip das Datenmaskensignal für den zweiten Speicher chip, so daß die Ausgabe von Daten dadurch gestoppt wird. Damit stoppt der zweite Speicherchip das Ausgeben des Freigabe signals, das ausgegeben wird. Daher muß nur der zweite Spei cherchip das Freigabesignal ausgeben und der erste Speicherchip muß es nicht ausgeben. Das ermöglicht der Steuerung in der Halbleitervorrichtung gemäß der vorliegenden Erfindung die Aus gabe eines Freigabesignals für jeweils zwei Speicherchips nach außen, wobei das Datenmaskensignal nach Bytes gesetzt wird, wie bisher üblich, ohne daß eine spezielle Steuerung durch die ex terne Speichersteuereinrichtung erfolgt, was in einer effekti ven Reduzierung der Anzahl von Freigabesignalen resultiert.

Die synchrone Halbleitervorrichtung gemäß dem dritten Aspekt benötigt eine kürzere Verbindung der Datenmaskensteuersignale und ist besser auf eine Hochgeschwindigkeitssynchronisierung ausgelegt.

In der synchronen Halbleitervorrichtung gemäß dem vierten und dem elften Aspekt empfängt der zweite Halbleiterchip in jeder Gruppe das Datenmaskensignal für den ersten Halbleiterchip als das Datenmaskensteuersignal, um das Umschalten auf den Daten ausgabestoppzustand des ersten Speicherchips zu bestätigen. Ferner empfängt der zweite Speicherchip das Datenmaskensignal für den zweiten Speicherchip, um die Datenausgabe zu stoppen. Damit stoppt der zweite Speicherchip die Ausgabe des Freigabe signals, das ausgegeben wird. Daher muß in jeder Gruppe eines ersten und eines zweiten Speicherchips nur der zweite Speicher chip das Freigabesignal ausgeben und der entsprechende erste Speicherchip muß es nicht ausgeben. Das ermöglicht der Steuerung in der Halbleitervorrichtung gemäß vorliegender Er findung, ein Freigabesignal für jeweils zwei Speicherchips nach außen auszugeben, wobei das Datenmaskensignal nach Bytes ge setzt wird, wie es herkömmlicherweise üblich ist, ohne daß eine spezielle Steuerung durch die externe Speichersteuereinrichtung erforderlich ist, was in einer effektiven Reduzierung der An zahl von Freigabesignalen resultiert.

In der synchronen Halbleitervorrichtung gemäß dem fünften Aspekt ist es nur erforderlich, eine Freigabesignalleitung für jeden ersten bis dritten Speicherchip vorzusehen und daher wird eine effektive Reduzierung der Anzahl von Freigabesignalen er zielt.

In der synchronen Halbleitervorrichtung gemäß dem sechsten Aspekt muß jeder Speicherchip nur den Datenübertragungszustand des unmittelbar vorangehenden Speicherchips erfassen und daher muß nur der letzte Speicherchip eine Funktion zur Ausgabe des Freigabesignals und zum Stoppen seiner Ausgabe haben.

In der synchronen Halbleitervorrichtung gemäß dem siebten Aspekt stoppt zuerst der erste der synchronen Speicherchips die Ausgabe von Daten ansprechend auf die Eingabe des Datenmasken signals für den ersten Speicherchip und gibt gleichzeitig das Signal, das anzeigt, daß er in den Datenausgabestoppzustand um geschaltet wird, an den zweiten der synchronen Speicherchips ab, da das Datenmaskensignal für den ersten aktiviert wurde. Mit dem Empfang dieses Datenmaskensignals bestätigt der zweite der synchronen Speicherchips den Datenübertragungszustand des ersten und in Verbindung damit stoppt er die Ausgabe von Daten ansprechend auf die Aktivierung des Datenmaskensignals für den zweiten und gibt das Signal, das anzeigt, daß er in den Daten ausgabestoppzustand umgeschaltet ist, an den nächsten Speicher chip ab. Wenn eine derartige Kettenoperation den letzten n-ten Speicherchip erreicht, kann der n-te Speicherchip bestätigen, daß alle von n Speicherchips in den Datenausgabestoppzustand umgeschaltet wurden, und mit dieser Bestätigung stoppt er die Ausgabe des Freigabesignals, das ausgegeben wird. Somit muß je der Speicherchip nur den Datenübertragungszustand des unmittel bar vorangehenden Speicherchips erfassen und nur der letzte Speicherchip benötigt eine Funktion zur Ausgabe des Freigabe signals und zum Stoppen von dessen Ausgabe. Mit anderen Worten ist es nur erforderlich, in einem Modul ein Freigabesignal aus zugeben oder dessen Ausgabe zu stoppen, während das Daten maskensignal nach Bytes gesteuert wird, wie es herkömmlicher weise üblich ist. Dies verringert deutlich die Anzahl von Frei gabesignalen.

In der synchronen Halbleitervorrichtung gemäß dem neunten Aspekt bewirkt anstelle der Verwendung der ansteigenden und der abfallenden Flanke des externen Taktsignals die Datenübertra gung synchron mit der Flanke des internen Taktsignals, das doppelt so schnell wie das externe Taktsignal ist, den Vorteil der Einfachheit der Schaltungskonfiguration der synchronen Halbleitervorrichtung.

In der synchronen Halbleitervorrichtung gemäß dem zehnten Aspekt wird auch dann, wenn das externe Taktsignal nicht eine Impulsdauer von 50% hat, die Datenübertragung synchron mit der ansteigenden und der abfallenden Flanke des externen Takt signals ohne nachteilige Auswirkungen durchgeführt.

Diese und weitere Merkmale, Aspekte und Vorteile der vorliegen den Erfindung werden aus der folgenden detaillierten Beschrei bung der vorliegenden Erfindung in Verbindung mit den beilie genden Zeichnungen deutlich.

Fig. 1 ist ein Blockdiagramm, das eine Beziehung zwischen ei ner SDRAM-Vorrichtung und externen Vorrichtungen zeigt;

Fig. 2A bis 2D sind Zeitablaufdiagramme, die eine Datenmas kierungsfunktion einer Vorrichtung gemäß vorliegender Erfindung zeigen;

Fig. 3 ist ein Blockdiagramm, das eine interne Konfiguration der SDRAM-Vorrichtung zeigt, die zur Reduzierung der Anzahl von Freigabesignalen vorgeschlagen wird;

Fig. 4 ist ein Blockdiagramm, das schematisch die interne Kon figuration einer SDRAM-Vorrichtung gemäß einer ersten bevorzug ten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 5A bis 5F sind Zeitablaufdiagramme, die eine beispiel hafte Operation der SDRAM-Vorrichtung von Fig. 4 zeigen;

Fig. 6 ist ein Blockdiagramm, das eine interne Konfiguration jedes Speicherchips in der SDRAM-Vorrichtung zeigt;

Fig. 7, 8A und 8B sind Blockdiagramme, die jeweils eine Ge samtkonfiguration einer Speichereinheit in jedem Speicherchip zeigen;

Fig. 9 ist ein Blockdiagramm, das Einheiten in einer internen Steuereinrichtung jedes Speicherchips zeigt;

Fig. 10A bis 10C sind Zeitablaufdiagramme, die eine Operation eines Taktpuffers zeigen;

Fig. 11 zeigt eine Konfiguration eines Teiles einer Steuersi gnalerzeugungsschaltung in der internen Steuereinrichtung;

Fig. 12A bis 12E sind Zeitablaufdiagramme, die Signalübergänge auf einer Zeitreihung zeigen;

Fig. 13 zeigt eine Konfiguration eines Teiles einer Steuersi gnalerzeugungsschaltung in der internen Steuereinrichtung;

Fig. 14 zeigt eine Konfiguration einer Freigabesignaler zeugungsschaltung;

Fig. 15 zeigt eine Konfiguration eines Eingabe-/Ausgabepuf fers;

Fig. 16A bis 16F sind Zeitablaufdiagramme, die eine Operation in einem Impulssystem zeigen;

Fig. 17 zeigt eine Konfiguration eines Teiles einer Steuersignalerzeugungsschaltung, die in dem Impulssystem arbei tet;

Fig. 18 bis 20 sind Blockdiagramme, die jeweils eine Variation der ersten bevorzugten Ausführungsform zeigen;

Fig. 21 ist ein Blockdiagramm, das eine Konfiguration einer SDRAM-Vorrichtung gemäß einer zweiten bevorzugten Ausführungs form der vorliegenden Erfindung zeigt;

Fig. 22 ist ein Blockdiagramm, das eine Konfiguration einer Datenmaskensteuersignalerzeugungsschaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 23 ist ein Blockdiagramm, das eine Variation der zweiten bevorzugten Ausführungsform zeigt;

Fig. 24A und 24B sind Zeitablaufdiagramme, die eine Variation zur Erzeugung der internen Taktsignale zeigen;

Fig. 25A bis 25F und 26A bis 26F sind Zeitablaufdiagramme, die einen Betriebsablauf eines SDRAM zeigen;

Fig. 27 ist ein Blockdiagramm, das ein erstes System nach dem Stand der Technik zeigt;

Fig. 28 ist ein Blockdiagramm, das ein zweites System nach dem Stand der Technik zeigt;

Fig. 29A bis 29E sind Zeitablaufdiagramme, die ein Problem bei dem System nach dem Stand der Technik zeigen; und

Fig. 30 ist ein Blockdiagramm, das eine interne Konfiguration der SDRAM-Vorrichtung von Fig. 23 darstellt.

Die charakteristischen Merkmale der vorliegenden Erfindung sind zusammenfassend die beiden folgenden:

1. Mit einer Pufferfunktion, die in dem Speicherchip zum Empfangen eines Datenmaskensignals DQM für einen weiteren Spei cherchip auf demselben Modul als ein Datenmaskensteuersignal DQMC vorgesehen ist, stoppt der Speicherchip das Ausgeben des Datenfreigabesignals QS, wenn sowohl das Datenmaskensignal DQM als auch das Datenmaskensteuersignal DQMC aktiviert sind. Das Ausgeben von Daten von jedem Speicherchip wird beendet, wenn das Datenmaskensignal DQM für diesen Speicherchip in aktivier tem Zustand eingegeben wird. Als Resultat führt nur einer von zwei Speicherchips eine Funktion der Ausgabe des Freigabe signals QS und des Stoppens von dessen Ausgabe aus.
2. Jeder Speicherchip gibt ein Signal aus, das aktiviert wird, wenn sowohl das eingegebene Datenmaskensignal DQM als auch das Datenmaskensteuersignal DQMC aktiviert sind, und zwar an den nächsten Speicherchip, und der nächste Speicherchip empfängt das Signal als das Datenmaskensteuersignal DQMC. Als Resultat führt nur der letzte Speicherchip in einem Modul die Funktion der Ausgabe des Freigabesignals QS und des Stoppens von dessen Ausgabe durch.

Die vorstehend beschriebenen charakteristischen Merkmale 1 und 2 werden nachfolgend als erste und zweite bevorzugte Aus führungsform jeweils unter Bezug auf die Figuren erörtert.

Erste bevorzugte Ausführungsform

Fig. 1 ist ein Blockdiagramm, das schematisch eine allgemeine Konfiguration eines Speichersystems zeigt, das eine synchrone Halbleitervorrichtung 1 gemäß vorliegender Erfindung verwendet. Ein Taktgenerator 2 in Fig. 1 gibt das Systemtaktsignal ext.CLK (nachfolgend als "externes Taktsignal" bezeichnet) an eine Speichersteuereinrichtung 3 und die synchrone Halbleiter vorrichtung (SDRAM) 1 aus. Die externe Speichersteuereinrich tung 3 gibt externe Steuersignale 4 und Datensignale beim Schreiben von Daten an jeden Speicherchip in jedem Modul des SDRAM 1 aus und empfängt von jedem Speicherchip ausgegebene Da ten. Bei dem Datenausgabevorgang empfängt die Speichersteuer einrichtung 3 ferner ein Freigabesignal QS, das als ein Aus löser dient, der von jedem Modul vor der Datenausgabe aktiviert und ausgegeben wird.

Die externen Steuersignale 4 von Fig. 1 stellen allgemein bei spielsweise ein Lese-/Schreibbefehlssignal, das aus dem Rei henadressfreigabesignal (ext.)/RAS, dem Spaltenadressfreigabe signal (ext.)/CAS und dem Schreibfreigabesignal (ext.)/WE be steht, die in Fig. 25B bis 25D und 26B bis 26D gezeigt sind, ein Adressignal (ext.)Add., das in Fig. 25E gezeigt ist, und ein Datenmaskensignal DQM, das in Fig. 29C gezeigt ist, dar.

Das SDRAM 1 von Fig. 1 enthält eine Vielzahl von Modulen MD1, ..., MDm (m < 1) und jedes der Module kann beispielsweise ein DIMM sein (Dual Inline Memory Module) oder ein SIMM (Single In line Memory Module).

Ein Lese-/Schreibvorgang von Daten des SDRAM 1 der ersten be vorzugten Ausführungsform entspricht grundsätzlich dem in Fig. 29A bis 29E gezeigten. Genauer ausgedrückt empfängt jeder Spei cherchip die externen Steuersignale an einer ansteigenden Flanke des externen Taktsignals ext.CLK und führt das Le sen/Schreiben von Daten an der ansteigenden und abfallenden Flanke des externen Taktsignals ext.CLK aus, dessen Impulsdauer exakt 50% beträgt. Ferner geben nur einige Speicherchips Frei gabesignale QS aus, die aktiviert werden, bevor die Datenaus gabe an der ansteigenden und abfallenden Flanke des externen Taktsignals ext.CLK erfolgt.

Bei der Erläuterung dieser bevorzugten Ausführungsform bedeutet ein dem Bezugszeichen eines Signals vorangestelltes "/", daß das Signal in dem "L"-Pegel (dem ersten Pegel) aktiviert ist.

Die SDRAM-Vorrichtung 1 gemäß der ersten bevorzugten Ausfüh rungsform hat eine Datenmaskierungsfunktion (DQM). Zur kurzen Erörterung dieser Funktion werden dann, wenn das Datenmasken signal beim Schreiben von Daten aktiviert ist, einige der ex ternen Daten maskiert und nicht in einen Speicher geschrieben, und wenn es andererseits beim Lesen von Daten aktiviert ist, wird die Ausgabe von Daten beendet (siehe Fig. 2). Das SDRAM 1 gemäß der ersten bevorzugten Ausführungsform soll das Daten freigabesignal QS so steuern, daß es mit einer Daten maskierungsfunktion beim Lesen von Daten ausgegeben wird oder nicht ausgegeben wird und zwar unter dem Gesichtspunkt der Re duzierung der Anzahl von Datenfreigabesignalen (oder Freigabe signalleitungen) QS.

Um die Anzahl der Datenfreigabesignale QS (nachfolgend einfach als "Freigabesignal" bezeichnet) zu reduzieren, kann eine in Fig. 3 gezeigte Konfiguration verwendet werden (nicht be kannt), in der ein Freigabesignal QS für jeweils zwei Speicher chips ausgegeben wird. In dieser Konfiguration werden Daten (DQ1, DQ2 und dergleichen), die von den beiden Speicherchips (MC1, MC2 und dergleichen) ausgegeben werden, unter Verwendung eines Freigabesignals QS als Auslöser übertragen. Diese bevor zugte Ausführungsform richtet Aufmerksamkeit auf wenige Zeit differenzen bei der Ankunft der Daten DQ1, ..., DQn und der gleichen, die von den in einem Modul ausgerichteten Speicher chips an die externe Speichersteuereinrichtung 3 (Fig. 1) aus gegeben werden.

Es bleiben jedoch die folgenden beiden Probleme bestehen:

1. Wenn die Konfiguration von Fig. 3 verwendet wird, kann ein Speicherchip (z. B. MC2, MCn), der das Freigabesignal ausgibt, obgleich es erforderlich ist, die Ausgabe des Freigabesignals QS (QS1, ..., QS (n/2)) zu stoppen, wenn die beiden entsprechenden Datenmaskensignale DQM (DQM1, ..., DQMn), die einer Kombination von zwei Speicherchips eingegeben werden, ak tiviert sind, nicht alleine wissen, ob der andere Speicherchip (z. B. MC1, MC(n - 1)) Daten ausgibt, noch kann er den Datenausga bezustand beurteilen.
2. Da die Datenmaskierung nach Bytes eingestellt wird und ausgeführt wird, um eine Byte-Steuerung auszuführen, kann die externe Speichersteuereinrichtung 3 (Fig. 1) nicht steuern, daß das Freigabesignal nicht ausgegeben wird.

Um die Probleme 1 und 2 zu lösen und die Anzahl der Freigabesignale zu reduzieren, wird unter Verwendung des grund sätzlichen technischen Konzepts der Schaltung von Fig. 3 ein SDRAM 1 mit einer anderen Schaltungskonfiguration, die in Fig. 4 dargestellt ist, vorgeschlagen. Im einzelnen werden n Spei cherchips MC1 bis MCn (n ≧ 2; wenn 8 × 8 Bit, n = 8) die in demselben Modul (MD1, ..., MDm) ausgerichtet sind, in n/2 Gruppen geteilt, indem zwei benachbarte Speicherchips MC(i - 1) und MCi(2 ≦ i ≦ n) kombiniert werden. In jeder Gruppe wird das Datenmaskensignal DQM(i - 1) (das dem ersten Datenmaskensignal entspricht) für einen Speicherchip MC(i - 1) (als der "erste Speicherchip" bezeichnet) als das Datenmaskensteuersignal DQMCi für den anderen Speicherchip MC1 (als der "zweite Speicherchip" bezeichnet) eingegeben, und wenn die beiden Signale DQMi (das dem zweiten Datenmaskensignal entspricht) und DQMCi aktiviert sind (auf "H"-Pegel (dem zweiten Pegel)), kann das Freigabesignal QS(i/2), das vor der Datenausgabe durch den Speicherchip MCi aktiviert wurde und nach außen (3) ausgegeben wurde, auf das Zwischenpotential Hi-Z gebracht werden. In die sem Fall wird die Ausgabe des Datensignals DQi von dem Spei cherchip MCi nur durch das Datenmaskensignal DQMi gesteuert und nicht durch das Datenmaskensteuersignal DQMCi. Ferner wird das Datenmaskensteuersignal DQMC(i - 1) für den Speicherchip, der nicht das Freigabesignal QS(i/2) ausgibt, das heißt der erste Speicherchip MC(i - 1), mit dem Potentialwert einer festgelegten Leistungsversorgung im "H"-Pegel zugeführt. In dieser Beschrei bung sind das Datenmaskensignal, das Datenmaskensteuersignal und das Freigabesignal allgemein durch DQM, DQMC bzw. QS darge stellt.

Mit dieser Konfiguration kann der zweite Speicherchip MCi in jeder Gruppe den Datenausgabezustand des benachbarten ersten Speicherchips MC(i - 1) und denjenigen des zweiten Speicherchips MCi durch die vorstehend beschriebenen Signale DQMCi und DQMi jeweils innerhalb des SDRAM 1 erfassen, ohne daß eine spezielle Steuerung durch die externe Speichersteuereinrichtung 3 (Fig. 1) erfolgt. Kurz gesagt kann sowohl die Byte-Steuerung als auch die Steuerung über das Freigabesignal QS erreicht werden.

Ein beispielhafter Betriebsablauf der SDRAM-Vorrichtung 1 aus Fig. 4 ist in Fig. 5A bis 5F dargestellt. In Fig. 5A bis 5F sind das Reihenadressfreigabesignal ext./RAS, das Schreibfrei gabesignal ext./WE, das Lese/Schreibbefehlssignal und derglei chen der Einfachheit halber nicht dargestellt. Diese Figuren zeigen den Zeitablauf zum Lesen von Daten. In diesem Fall hal ten das Datenmaskensignal DQM und das Datenmaskensteuersignal DQMC einen aktiven Pegel "H" während des Lesens von Daten, so bald sie aktiviert sind. Dies wird zur Vereinfachung der Erläu terung hierin als "Pegel-System" bezeichnet.

Nachfolgend wird eine spezifische Schaltungskonfiguration jedes Speicherchips MCi von Fig. 4 unter Zugrundelegung des Falles des Zeitablaufbetriebes, wie in Fig. 5A bis 5F gezeigt, erör tert.

Eine Konfiguration des Speicherchips MCi ist in Fig. 6 ge zeigt. Der Speicherchip MCi besteht hauptsächlich aus einer Speichereinheit MP (Fig. 7 und 8) und einer internen Steuer einrichtung MIC (Fig. 9).

Fig. 7, 8A und 8B sind Blockdiagramme, die jeweils die Spei chereinheit MP zeigen. Die Speichereinheit MP besteht aus zwei Bänken, die eine 2-Bit-Prefetchkonfiguration haben, durch die Daten mit zwei Bit auf einmal gelesen/geschrieben werden können.

Ein Selektor 7 der Speichereinheit MP schaltet zwischen einer ersten Speicherarraybank (A0, B0) für die ungeradzahligen Daten und einer zweiten Speicherarraybank (A1, B1) für die geradzah ligen Daten um, aus der/in die 2-Bit-Daten gelesen/geschrieben werden. Ein Eingabe-/Ausgabepuffer 8 führt die Eingabe/Ausgabe von Daten DQi ansprechend auf ein Puffersteuersignal OEM durch, dessen interne Konfiguration weiter unten gezeigt ist.

Signale WBAe, WBAo, WBBe, WBBo, RPAe, RPAo, RPBe und RPBo sind Steuersignale für die entsprechenden Ansteuerschaltungen oder Vorverstärker (wobei die Indizes e und o geradzahlig bzw. unge radzahlig darstellen).

Fig. 9 ist ein Blockdiagramm, das eine Konfiguration der in ternen Steuereinrichtung MIC des Speicherchips MCi zeigt. Die interne Steuereinrichtung MIC besteht hauptsächlich aus einem Puffer 9 zum Empfangen von externen Steuersignalen 4 (Fig. 1), wie bereits beschrieben, einer Steuersignalerzeugungsschaltung 10 zum Erzeugen von Steuersignalen, die der Speichereinheit MP von Fig. 7 oder 8 zuzuführen sind, einer Freigabesignaler zeugungsschaltung 12, einem Taktpuffer 13, einem X-Adresspuffer 14, einen Y-Adresspuffer 15, einer Y-Adressoperationsschaltung 16 und einem Taktzähler 17. Die Steuersignalerzeugungsschaltung 10 hat eine OEM-Signalerzeugungsschaltung 11. In Fig. 9 (auch in anderen Figuren) bezeichnet "ext." "extern" für externe Steuersignale.

Anstelle der Verwendung der ansteigenden und der abfallenden Flanke des externen Taktsignals ext.CLK wird ein internes Takt signal, das die ansteigende Flanke des externen Taktsignals ext.CLK und eine weitere ansteigende Flanke zwischen dieser an steigenden Flanke und der nächsten ansteigenden Flanke des ex ternen Taktsignals ext.CLK hat, innerhalb der SDRAM-Vorrichtung 1 erzeugt, mit dem die Signale synchronisiert werden können. Dies hat die folgenden beiden Vorteile: (1) Die Schaltungskon figuration wird vereinfacht und (2) auch wenn die externen Taktsignale ext.CLK nicht eine Impulsdauer mit vollen 50% ha ben, ist es möglich, einen dadurch bedingten Nachteil zu ver meiden.

In der SDRAM-Vorrichtung 1 gibt der Taktpuffer 13 von Fig. 9 den internen Takt CKLX2 (den ersten internen Takt) aus, der durch Multiplizieren des externen Taktsignals ext.CLK mit zwei erhalten wird, sowie das externe Taktsignal ext.CLK als einen Takt CLK (den zweiten internen Takt) aus. Genauer bezeichnet ist der zweite interne Takt CLK ein Takt, der dieselbe Frequenz wie das externe Taktsignal ext.CLK hat, und der erste interne Takt CKLX2 ist ein Takt, der eine Frequenz hat, die zwei mal so hoch ist wie diese Frequenz, um Ausgaben unter Verwendung der ansteigenden und der abfallende Flanke des externen Taktsignals ext.CLK zu erreichen. Ferner gibt der Puffer 13 einen Takt /CKLX2 aus, der eine Umkehrung des ersten internen Taktsignals CKLX2 ist. Die Operationszeitabläufe der Takte ext.CLK, CLK, CKLX2 sind in Fig. 10A bis 10C jeweils dargestellt.

Fig. 11 zeigt eine interne Konfiguration der OEM-Signaler zeugungsschaltung 11. Die OEM-Signalerzeugungsschaltung 11 be steht aus acht Signalspeichern LA, vier NMOS-Transistoren NTr1, die von dem internen Taktsignal CKLX2 angesteuert werden, und vier NMOS-Transistoren NTr2, die von dem umgekehrten Taktsignal /CKLX2 angesteuert werden. Die OEM-Signalerzeugungsschaltung 11 verschiebt sowohl das Datenmaskensignal DQM (ext.DQM) als auch das Datenmaskensteuersignal DQMC (ext.DQMC) um einen Zyklus des externen Taktsignals ext.CLK.

Ein erstes Steuersignal OEMf, das in Fig. 11 dargestellt ist, ist ein Signal, das während des Zeitablaufs zur Ausgabe der Le sedaten DQ1 auf dem "H"-Pegel aktiviert gehalten ist. Fig. 12A bis 12E zeigen die Beziehung des Zeitablaufes des Signals OEMf und der Taktsignale. Das Bezugszeichen ext.COM in Fig. 12B be zeichnet ein Lesebefehlssignal, das eine allgemeine Bezeichnung für Signale (/RAS, /CAS) ist, die einen Datenlesebefehl be zeichnen. Nachdem das Lesebefehlssignal ext.COM (als /READ de finiert) eingegeben ist, zählt der Zähler 17 in Fig. 9 die An zahl der Impulse des internen Taktsignals CKLX2 für die CAS-La tenzzeit und anschließend wird das erste Steuersignal OEMf ak tiviert. Anschließend zählt der Zähler 17 die Anzahl von Impul sen des internen Taktsignals CKLX2 für die Übertragungsblock länge und anschließend wird das Taktsignal OEMf inaktiviert.

Eine Schaltung 11' zur Erzeugung des Signal OEMf ist in Fig. 13 gezeigt. Die Schaltung 11' ist ein Teil der OEM-Signaler zeugungsschaltung 11 aus Fig. 9. Ein Schalter SW1 in Fig. 13 schaltet die Eingabe mit der Zeit der Übertragungsblocklänge und ein Schalter SW2 schaltet die Eingabe mit der Zeit der CAS- Latenzzeit.

Fig. 14 zeigt eine Konfiguration der Freigabesignalerzeugungs schaltung 12 aus Fig. 9. Da ein Rückstellsignal /RESET durch die Schaltung 10 ansprechend auf die Eingabe des Lesebefehls signals /READ vor der Datenausgabe aktiviert wird und das zweite Steuersignal OEMs auf einem "L"-Pegel ist, wird das Freigabesignal QS aktiviert und ausgegeben. Anschließend wird, wenn das zweite Steuersignal OEMs ebenfalls auf dem "H"-Pegel (siehe Fig. 11) aktiviert ist, wenn das Datenmaskensignal DQM und das Datenmaskensteuersignal DQMC aktiviert sind, das Daten freigabesignal QS auf das Zwischenpotential Hi-Z gebracht.

Fig. 15 zeigt eine interne Konfiguration des Eingabe-/Aus gabepuffers 8 von Fig. 7. Wie aus der Konfiguration von Fig. 11 deutlich ist, wird das Puffersteuersignal OEM in Überein stimmung mit der Aktivierungszeitgebung des Datenmaskensignals DQMi auf den "H"-Pegel aktiviert, um die Ausgabe der Daten DQi zu stoppen.

Auf diese Weise steuert die Aktivierung des Datenmaskensignals DQM das Stoppen der Ausgabe des Datensignals DQ und das Freiga besignal von Fig. 14 wird erneut nur dann auf das Zwischen potiential Hi-Z gebracht, wenn sowohl das Signal DQM als auch DQMC aktiviert sind.

Anstelle des Datenmaskensignals DQM (und des Datenmaskensteuer signals DQMC) des Pegel-Systems, wie in Fig. 5A bis 5F ge zeigt, kann ein Impuls des Einzelschrittyps als die Signale DQM und DQMC verwendet werden, wie in Fig. 16A bis 16F gezeigt. Dies wird hierin zur Vereinfachung der Erläuterung als "Impulssystem" bezeichnet. Daher kann die Aktivierung der bei den Signale DQM und DQMC gemäß vorliegender Erfindung die Akti vierung der beiden Signale DQM und DQMC als Einzelschrittimpuls einschließen, wie in Fig. 16C und 16D gezeigt.

In diesem Fall wird nur die Schaltung 11 von Fig. 11 durch eine Schaltung 11A von Fig. 17 ersetzt und die übrigen Ele mente entsprechen denjenigen von Fig. 11.

Anstelle der SDRAM-Vorrichtung 1 von Fig. 4 kann eine SDRAM- Vorrichtung 1A aus Fig. 18 verwendet werden. In diesem Fall stehen in einer Kombination von benachbarten Speicherchips der erste und der zweite Speicherchip in umgekehrter Beziehung zu einander, wie im Fall einer Faltung.

Obgleich der erste und der zweite Speicherchip in den vorste hend beschriebenen Beispielen benachbart sind, können zwei be liebige aus einer Vielzahl von Speicherchips als der erste und der zweite Speicherchip ausgewählt werden. Fig. 19 zeigt ein Beispiel dieser Konfiguration.

Ferner kann, wie in Fig. 20 dargestellt, eine Vielzahl von Speicherchips (4 in Fig. 20) eine Gruppe bilden, wobei einer (MC4) davon als der zweite Speicherchip dient und die anderen (MC1 bis MC3) als der erste Speicherchip dienen. Der Be triebsablauf in diesem Fall entspricht grundsätzlich demjenigen von Fig. 4. In Fig. 20 wird dann, wenn alle Datenmasken steuersignale DQMC 4 ₁ bis 4 ₃ von den Speicherchips MC1 bis MC3 und ein Datenmaskensignal DQM4 aktiviert sind, ein Freigabe signal QS4 inaktiviert. Dies ermöglicht eine weitere Reduzie rung der Anzahl von Freigabesignalleitungen.

Die vorliegende Erfindung kann auf einen Fall angewendet wer den, in dem ein Aktivierungspegel der Signale verwendet wird, der demjenigen der ersten bevorzugten Ausführungsform entgegen gesetzt ist.

Zweite bevorzugte Ausführungsform

In der zweiten bevorzugten Ausführungsform gibt anstelle der Eingabe des Datenmaskensignals DQM, das dem benachbarten Spei cherchip als das Datenmaskensteuersignal DQMC gegeben wird (mit anderen Worten Ausgeben eines Freigabesignals für jeweils zwei Speicherchips), jeder Speicherchip ein Signal, das aktiviert ist, wenn sowohl das Datenmaskensignal DQM als auch das Daten maskensteuersignal DQMC für diesen Speicherchip aktiviert sind (in dem "H"-Pegel hier), als das Datenmaskensteuersignal für den nächsten Speicherchip aus, und der nächste Speicherchip empfängt das Datenmaskensteuersignal als das Datenmaskensteuer signal für diesen, und diese Operation wird sequentiell in allen Speicherchips ausgeführt.

Mit dieser Konfiguration muß jeder Speicherchip nur den Daten ausgabestoppzustand des vorangehenden benachbarten Speicher chips beurteilen, anders als bei der ersten bevorzugten Ausfüh rungsform, und nur der letzte der Speicherchips in einem Modul gibt das Freigabesignal QS aus oder stoppt die Ausgabe dessel ben. Obgleich die Konfiguration von Fig. 20 insbesondere den Nachteil der längeren Verbindung der Datenmaskensteuersignale hat, verursacht die zweite bevorzugte Ausführungsform diesen Nachteil nicht mehr. Dies kann nur auf das "Pegel-System" ange wandt werden.

Fig. 21 ist ein Blockdiagramm, das eine interne Konfiguration eines SDRAM zeigt, bei dem diese Konfiguration angewandt ist. Hierin ist die Anzahl der in einer Reihe in einem Modul vorge sehenen Speicherchips und der Anzahl von Modulen allgemein als n (n ≧ 2) bzw. m dargestellt.

Die Schaltungskonfiguration von Fig. 21 unterscheidet sich von derjenigen von Fig. 4 nur insofern, als jeder Speicherchip MCI ein Signal empfängt, das von dem vorangehenden benachbarten Speicherchip MC(i - 1) in demselben Modul (MD1, ..., MDm) als das Datenmaskensteuersignal DQMCi erzeugt und ausgegeben wurde, und das Datenmaskensteuersignal DQM(i + 1) für den nächsten benach barten Speicherchip MC(i + 1) in Übereinstimmung mit dem Akti vierungszeitablauf der Signale DQMi und DQMCi erzeugt und aus gibt. Da der Speicherchip MCn den Datenausgabestoppzustand der (n - 1) Speicherchips MC1 bis MC(n - 1) beurteilen kann, wenn das Datenmaskensteuersignal DQMC(n - 1) erzeugt und ausgegeben wird, gibt daher nur der erste n-te Speicherchip MCn das Freigabe signal QS aus oder stoppt dessen Ausgabe und nur eine Verbin dung für das Freigabesignal QS ist erforderlich.

Fig. 22 zeigt eine Datenmaskensteuersignalerzeugungsschaltung 50 in jedem Speicherchip MCi. Die Datenmaskensteuersignaler zeugungsschaltung 50 ist nur aus einer UND-Schaltung 51 aufge baut.

Eine Vielzahl von Reihen von n synchronen Speicherchips, von welchen jede Reihe in Fig. 21 gezeigt ist, kann in einem Modul vorgesehen sein.

Die in Fig. 24A und 24B gezeigten Signale können als der in terne Takt CKLX2 sowohl in der ersten als auch in der zweiten bevorzugten Ausführungsform verwendet werden.

Claims

1. Synchrone Halbleitervorrichtung, enthaltend:
ein Modul (1); und
eine Vielzahl von synchronen Speicherchips (MC1 bis MCn), die in einer sequentiellen Reihe in dem Modul angeordnet sind, um externe Signale (4, ext.DQM, ext./RAS, ext./CAS, ext./WE) zur Steuerung synchron mit einem externen Taktsignal (ext.CLK) zu empfangen, das periodisch von außen zugeführt wird, und eine Datenübertragungsoperation (DQ1 bis DQn) synchron mit dem ex ternen Taktsignal auszuführen,
dadurch gekennzeichnet, daß zwei aus der Vielzahl der synchro nen Speicherchips als ein erster Speicherchip (MC(i - 1)) und ein zweiter Speicherchip (MCi) definiert sind,
wobei der erste und der zweite Speicherchip jeweils
eine Einrichtung zum Stoppen der Datenausgabe ansprechend auf ein Datenmaskensignal (DQM(i - 1) und DQMi) enthalten, das die Datenübertragungsoperation als eines der externen Signale hemmt, und
der zweite Speicherchip ferner
eine Erfassungseinrichtung (9, 10) für einen Datenausgabestopp zustand zum Erfassen eines Umschaltens von der Datenübertra gungsoperation des ersten und des zweiten Speicherchips auf einen Datenausgabestoppzustand enthält, basierend auf dem Da tenmaskensignal (DQMi) für den zweiten Speicherchip und dem Da tenmaskensignal (DQM(i - 1)) für den ersten Speicherchip.

2. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Erfassungseinrichtung (9, 10) für den Datenausgabestoppzustand eine Aktivierungserfassungs einrichtung (11) zum Empfangen des Datenmaskensignals für den ersten Speicherchip als ein Datenmaskensteuersignal (DQMCi) für diesen und Erfassen der Aktivierung sowohl des Datenmasken signals (DQMi) für den zweiten Speicherchip als auch des Daten maskensteuersignals (DQMCi) synchron mit dem externen Takt signal als ein Umschalten auf den Datenausgabestoppzustand ent hält, und
der zweite Speicherchip ferner
eine Freigabesignalerzeugungseinrichtung (12) zum Aktivieren eines Freigabesignals zum Auslösen vor der Datenübertragungs operation der Ausgabe des Freigabesignals nach außen und Stoppen der Ausgabe des Freigabesignals in Übereinstimmung mit einem Erfassungsresultat der Aktivierungserfassungseinrichtung enthält.

3. Synchrone Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Speicher chip benachbart sind.

4. Synchrone Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Vielzahl der synchronen Speicherchips eine Vielzahl von Gruppen einschließt, die je weils aus dem ersten und dem zweiten Speicherchip bestehen.

5. Synchrone Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß mindestens ein Speicherchip der Vielzahl von synchronen Speicherchips, der von dem ersten oder zweiten Speicherchip (MC1, MC3) verschieden ist, als ein dritter Speicherchip (MC2) definiert ist,
welcher dritte Speicherchip
eine Einrichtung zum Stoppen der Datenausgabe ansprechend auf ein Datenmaskensignal für den dritten Speicherchip enthält,
welche Aktivierungserfassungseinrichtung
eine erste Aktivierungserfassungseinrichtung (10) zum Empfangen des Datenmaskensignals für den ersten Speicherchip und des Da tenmaskensignals für den dritten Speicherchip und Erfassen der Aktivierung von allen Signalen des Datenmaskensignals für den ersten Speicherchip, des Datenmaskensignals für den dritten Speicherchip und des Datenmaskensteuersignals synchron mit dem externen Taktsignal als ein Umschalten auf den Datenausgabe stoppzustand des ersten und des dritten Speicherchips enthält, und
die Freigabesignalerzeugungseinrichtung (12)
eine Einrichtung zum Stoppen der Ausgabe des Freigabesignals in Übereinstimmung mit einem Erfassungsresultat der ersten Akti vierungseinrichtung enthält.

6. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Speicherchip
eine Einrichtung zum Erzeugen eines zweiten Datenmaskensteuer signals, das in Übereinstimmung mit der Aktivierungszeitgebung des Datenmaskensignals für den ersten Speicherchip und des Da tenmaskensteuersignals aktiviert wird, und Ausgeben des zweiten Datenmaskensteuersignals zu dem zweiten Speicherchip enthält, und
der zweite Speicherchip eine Einrichtung zum Erfassen der Akti vierung sowohl des Datenmaskensignals für den zweiten Speicher chip als auch des zweiten Datenmaskensteuersignals synchron mit dem externen Taktsignal als ein Umschalten auf den Datenausga bestoppzustand, Erzeugen eines Datenmaskensteuersignals, das in Übereinstimmung mit der Erfassungszeitgebung aktiviert wird, und Ausgeben des Datenmaskensteuersignals als das erste Daten maskensteuersignal an einen der Vielzahl der synchronen Spei cherchips, der nicht der erste oder der zweite Speicherchip ist, enthält.

7. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der synchronen Speicher chips n (n ≧ 2) ist,
ein erster (MC1) der Vielzahl von synchronen Speicherchips das Datenmaskensignal für diesen und ein Datenmaskensteuersignal für diesen empfängt, das stets aktiviert ist, und ein erstes Signal, das auf einem Aktivierungspegel ist, an einen zweiten (MC2) der Vielzahl von synchronen Speicherchips als das Daten maskensteuersignal für diesen nur dann ausgibt, wenn sowohl das Datenmaskensignal als auch das Datenmaskensteuersignal für den ersten synchron mit dem externen Taktsignal aktiviert sind,
ein i-ter Speicherchip (MCi) von dem zweiten bis zu einem (n - 1)-ten der Vielzahl der synchronen Speicherchips ein i-tes Signal auf dem Aktivierungspegel an einen (i + 1)-ten der Viel zahl der synchronen Speicherchips als das Datenmaskensteuer signal für den (i + 1)-ten nur dann ausgibt, wenn sowohl das Da tenmaskensteuersignal für den i-ten Speicherchip, das von einem (i - 1)-ten Speicherchip (MC(i - 1)) ausgegeben wird, als auch das Datenmaskensignal für den i-ten Speicherchip synchron mit dem externen Taktsignal aktiviert sind,
nur ein n-ter (MCn) der Vielzahl von synchronen Speicherchips die Funktion des Ausgebens eines Freigabesignal zum Auslösen hat, das vor der Datenübertragungsoperation nach außen akti viert wird, und
der n-te Speicherchip die Ausgabe des Freigabesignals nur dann stoppt, wenn sowohl das Datenmaskensteuersignal für den n-ten Speicherchip, das von einem (n - 1)-ten der Vielzahl von synchro nen Speicherchips ausgegeben wird, als auch das Datenmasken signal für den n-ten Speicherchip synchron mit dem externen Taktsignal aktiviert sind.

8. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Vielzahl von synchronen Speicherchips die externen Signale empfängt und die Datenüber tragungsoperation synchron mit einer ansteigenden Flanke und einer abfallenden Flanke des externen Taktsignals jeweils aus führt.

9. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Vielzahl von synchronen Speicherchips
eine Einrichtung zum Erzeugen eines internen Taktsignals (CLKX2), das durch Multiplizieren des externen Taktsignals mit zwei erhalten wird, enthält, und
jeder der Vielzahl von synchronen Speicherchips die externen Signale empfängt und die Datenübertragungsoperation synchron mit jeder Flanke des internen Taktsignals ausführt.

10. Synchrone Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Vielzahl von synchronen Speicherchips
eine Einrichtung zum Erzeugen eines internen Taktsignals (CLKX2) enthält, die synchron mit einer ansteigenden Flanke des externen Taktsignals und einer Zeitgebung, bei der eine Impuls dauer des externen Taktsignals 50% wird, aktiviert wird, und
jeder der Vielzahl von synchronen Speicherchips die externen Signale empfängt und die Datenübertragungsoperation synchron mit jeder Flanke des internen Taktsignals ausführt.