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Diese Erfindung bezieht sich auf eine Hochgeschwindigkeits-
Halbleiterspeichervorrichtung, die geeignet ist, seriell
Datenzugriffin einem Nibble- oder Bytemodus auszuführen.
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Üblicherweise sind in einer
Hochgeschwindigkeitsspeichervorrichtung (die im folgenden als DRAM bezeichnet wird) n Paare
von Datenbusleitungen zur Dateneingabe und Datenausgabe
vorgesehen, um n bit-Daten zu übertragen. Das heißt, die n
bit-Daten werden zuerst in einem Pufferspeicher gespeichert, der in
der Nähe eines Datenausgabeschaltkreises angeordnet ist, und
auf ein Ausgabesignal aus einem n bit-Schieberegister
ansprechend werden Daten aus dem Pufferschaltkreis sequentiell
ausgelesen und dann über einen Datenausgabeschaltkreis nach
außen geführt. In einem andern Typ von DRAM nach dem Stand der
Technik ist nur ein einziges Paar Datenbusleitungen, jeweils
zur Datenein- und ausgabe vorgesehen. In diesem Fall werden n
bit-Daten, die aus einer Zelle mit einer Vielzahl
unterteilter Abschnitte ausgelesen werden, zuvor in n
Pufferschaltkreise gespeichert, die in einer vom Datenausgabeschaltkreis
weit entfernten Stellung entlang der Datenbusleitungen
angeordnet sind. Die Pufferschaltkreise werden, ansprechend auf
ein Ausgabesignal von einem n bit-Schieberegister sequentiell
mit den Datenbusleitungen gekoppelt, und erlauben es so,
Ausgabedaten aus den Pufferschaltkreisen über den
Datenausgabeschaltkreis nach außen zu führen.
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Im Datenschreibmodus beider Arten von DRAM, werden Daten über
den Dateneingabeschaltkreis in einer Richtung übertragen, die
zur derjenigen des Datenausgabemodus entgegengesetzt ist, und
in den n Pufferkreisen auf dieselbe Weise wie im
Datenauslesemodus gespeichert.
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Fig. 1 und 2 sind Blockdiagramme von DRAMs nach dem Stand der
Technik, die Datenzugriff im Fall von n = 8 ausführen das
heißt im Bytemodus.
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Fig. 1 zeigt ein Beispiel eines DRAMs, wie offenbart in GBA-
2 141 849, in welchem insgesamt 16 Paare von
Datenbusleitungen, umfassend acht Paare von Datenbusleitungen 151 zur
Dateneingabe und acht Paare Datenbusleitungen 152 zur
Datenausgabe vorgesehen sind, und ein Zellenfeld 153 in acht
Blocks unterteilt ist. Zur Zugriffszeit ist es möglich,
unabhängig auf ein Bit jedes Blocks zuzugreifen. So kann auf 8
Bit gleichzeitig zugegriffen werden. Eingabe-/Ausgabepuffer
154 sind mit dem Zellenfeld 153 verbunden, und ein
Ausgabedatenauswahlmultiplexer 155 dient dazu, Daten aus acht
Paaren von Ausgabedatenbusleitungen 151 zur Datenauslesezeit
sequentiell auswählen. Die vom Datenausauswahlmultiplexer 155
ausgewählten Daten werden dem Ausgabetreiber 156 zugeführt,
welcher seinerseits die Daten über einen Datenausgabeanschluß
157 nach außen führt. Die dem Dateneingabeanschluß 158
zugeführten Daten werden dem Eingabedatenauswahlmultiplexer 160
über den Eingabetreiber 159 zugeführt. Der
Eingabedatenauswahlmultiplexer 160 dient dazu, im Datenschreibmodus
auswahlweise und sequentiell Daten vom Eingabetreiber 159 acht
Paaren von Eingabedatenbusleitungen 152 zuzuführen. Das 8 bit-
Schieberegister 161 erzeugt, ansprechend auf ein
Grundtaktsignal Φ, Taktsignale, die zum Steuern des Auswahlbetriebs des
Ausgabedatenauswahlmultiplexers 155 und
Eingabedatenauswahlmultiplexers 160 verwendet werden.
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Fig. 2 zeigt ein Beispiel eines DRAMs, in dem zwei Paare
Datenbusse 171 und 172 jeweils zur Dateneingabe und -ausgabe
vorgesehen sind, und ein Zellenfeld 173 in acht Blocks
unterteilt ist, wie im Fall von Fig. 1. Eingabe-/Ausgabepuffer 174
sind jeweils mit acht Blocks des Zellenfelds 173 verbunden.
Der Ausgabetreiber 175 führt Daten über einen
Datenausgabeanschluß 176 nach außen. Die dem Dateneingabeanschluß 177
zugeführten Daten werden dem Eingabetreiber 178 zugeführt. Der
Eingabe- /Ausgabeauswahlmultiplexer 179 überträgt wahlweise
und sequentiell Daten aus acht Eingabe-/Ausgabepuffern 174
zum Ausgabedatenbus 171 im Datenausgabemodus, und überträgt
sequentiell Daten des Eingabedatenbus 172 auf acht
Eingabe/Ausgabepuffer 174 im Datenschreibmodus. Das 8
bit-Schieberegister 180 erzeugt, ansprechend auf das Taktsignal Φ,
Taktsignale, die zum Steuern des Auswahlbetriebs des
Eingabe/Ausgabepufferauswahlmultiplexers 174 verwendet werden.
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Im in Fig. 1 gezeigten DRAM werden im Datenauslesemodus
Ausgabedaten in einer Stufe ausgewählt, die unmittelbar vor dem
Ausgabetreiber 176 gelegen ist, und im Datenschreibmodus
Eingabedaten in einer Stufe ausgewählt, die unmittelbar
hinter dem Eingabetreiber 159 gelegen ist. Auf diese Weise kann
Hochgeschwindigkeitsauslese und -schreib-Betrieb erreicht
werden. Jedoch ist eine große Zahl Datenbusleitungen
notwendig; in diesem Beispiel werden 16 Paare Datenbusleitungen
benötigt. Selbst wenn Datenbusleitungen zum Dateneingeben
und -ausgeben gemeinsam verwendet werden, müssen trotzdem acht
Paare Datenbusleitungen bereitgestellt werden. Aus diesem
Grund ist es notwendig, ein großes Verdrahtungsfeld um das
Speicherzellenfeld zur Schaltkreisintegration vorzusehen,
wodurch die Chipfläche vergrößert wird.
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Im Gegenteil dazu werden im Fig. 2 gezeigten DRAM Eingabe-/-
Ausgabedaten in einer Stufe in der Nähe des Eingabe-/Ausgabe-
(I/O-)Puffers 174 ausgewählt, und daher sind in diesem
Beispiel nur zwei Paare von Datenbusleitungen notwendig. Wenn
außerdem Datenbusleitungen zur Dateneingabe und -ausgabe
zusammen benutzt werden, muß nur ein Paar Datenbusleitungen
verwendet werden. Folglich kann es bei diesem DRAM vermieden
werden, die Chipfläche zur Schaltkreisintegration zu
vergrößern. Nachdem jedoch die Datenauswahl in einer Stufe
ausgeführt wird, die weit vom Eingabe/Ausgabetreiber entfernt
ist, werden Daten, die entlang der langen Datenbusleitungen
übertragen werden, verzögert, was es schwierig macht,
Hochgeschwindigkeitsdatenauslese und -schreibvorgänge zu erreichen.
Daher ist es in der Speichervorrichtung nach dem Stand der
Technik, die zum seriellen Datenzugriff geeignet ist, nicht
möglich, die Chipfläche zur Schaltkreisintegration zu
verringern,
und gleichzeitig die Betriebsgeschwindigkeit beim
Datenauslesen und -schreiben zu vergrößern.
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Die US-A-4 608 670 offenbart Speicherblocks, die mit in zwei
Gruppen unterteilten Puffern ausgestattet und dazu vorgesehen
sind, einen der Puffer in jeder Gruppe auszuwählen und den
gewählten Puffer mit einem entsprechenden Datenbus zu
verbinden. Ein Decoder ist vorgesehen, um einen der Datenbusse
auszuwählen und den ausgewählten Datenbus mit einer
Dateneingabe-/-ausgabeleitung zu verbinden. Dieser Decoder wird auf
Grundlage von Daten betrieben, die in einem anderen Puffer
gespeichert sind. Diese Auswahlvorgänge der Puffer werden
gleichzeitig ausgeführt.
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Es ist Aufgabe dieser Erfindung, eine
Halbleiterspeichervorrichtung zu schaffen, die geeignet ist, seriellen Zugriff zu
bewirken, und in der die Chipfläche gering gehalten ist und
in der Hochgeschwindigkeitsbetrieb erreicht werden kann.
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Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung
gelöst, umfassend mindestens eine
Speicherzellenfeldeinrichtung mit N Speicherblocks; Treibereinrichtungen; eine
Mehrzahl von Datenbussen; Datenauswahleinrichtungen zum Verbinden
eines der Datenbuse mit der Treibereinrichtung; und
Steuereinrichtungen zum Zuführen von Steuersignaien zu den
Datenauswahleinrichtungen in jedem Betriebszyklus, wodurch die
Datenbusse sequentiell mit der Treibereinrichtung über die
Datenausauswahleinrichtung verbunden werden, wodurch
Serielldaten bezüglich der Speicherzellenfeldeinrichtung über die
Datenbuse übertragen werden können, dadurch gekennzeichnet, daß
außerdem N Puffer vorgesehen sind, die jeweils mit N
Speicherblocks verbunden sind; daß die N Puffer in n
Puffergruppen unterteilt sind; n Pufferauswahleinrichtungen
vorgesehen sind, die jeweils zwischen einer entsprechenden
Puffergruppe und einem entsprechenden Datenbus zum sequentiellen
Auswählen der Puffer in der Puffergruppe und Verbinden des
gewählten Puffers mit einem ausgewählten Datenbus geschaltet
sind; und die Steuereinrichtung außerdem Steuersignale zu n
Pufferauswahleinrichtungen führt, um die n
Pufferauswahleinrichtungen so zu steuern, daß jede Pufferauswahl geändert
wird, während ein entsprechender Datenbus von der
Treibereinrichtung getrennt wird, um die nächste Datenübertragung
vorzubereiten.
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In dieser Erfindung sind die Puffer- und
Datenauswahlschaltkreise jeweils mit den Eingabe-/Ausgabepufferschaltkreisen
und den Eingabe-/Ausgabetreiberschaltkreisen verbunden, und
Daten mit einer Vielzahl von Bits werden zwischen dem Puffer
und den Treiberschaltkreisen über einen der Datenbusse
zeitaufteilend übertragen. Dies ermöglicht es, die Chipfläche zu
verringern und Hochgeschwindigkeitsbetrieb zu erreichen. Die
Steuereinrichtung nach der Erfindung steuert die n zweiten
Multiplexeinrichtungen so, daß jede Pufferauswahl geändert
wird, während ein entsprechender Datenbus von der
Treibereinrichtung getrennt wird, um die nächste Datenübertragung
vorzubereiten. Es ist daher möglich, den Zeitraum, während dem
die Treibereinrichtung und ein gewählter Datenbus verbunden
sind, zu verringern, selbst wenn eine relativ große
Zeitverzögerung in jedem Datenbus herrscht.
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Diese Erfindung kann vollständig aus der folgenden
detaillierten Beschreibung verstanden werden, die in
Verbindung mit den beiliegenden Zeichnungen ausgeführt wird, wobei:
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Fig. 1 ein Schaltdiagramm eines DRAM nach dem Stand der
Technik mit Datenauswahlmultiplexern ist;
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Fig. 2 ein Schaltdiagramm eines DRAM nach dem Stand der
Technik mit einem Pufferauswahlmultiplexer ist;
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Fig. 3 ein Schaltdiagramm eines DRAMs nach einer
Ausführungsform dieser Erfindung ist;
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Fig. 4-6 Signalwellenformdiagramme sind, die den Betrieb
des in Fig. 3 gezeigten DRAMs illustrieren;
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Fig. 7 ein Schaltdiagramm eines Datenauswahlmultiplexers ist,
der in Fig. 3 gezeigt ist;
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Fig. 8 ein Schaltdiagramm eines Datenauswahldemultiplexers
ist, der in Fig. 3 gezeigt ist;
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Fig. 9 ein Schaltdiagramm eines Pufferauswahlmultiplexers
ist, der in Fig. 3 gezeigt ist;
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Fig. 10 ein Schaltdiagramm eines Teils eines
steuersignalerzeugenden Schaltkreises ist, der in Fig. 3 gezeigt ist und
zum Erzeugen der Taktsignale Φ1-Φ4 dient;
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Fig. 11 ein Schaltdiagramm eines Taktgenerators ist, der in
Fig. 10 gezeigt ist;
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Fig. 12 ein Schaltdiagramm eines Teils eines
steuersignalerzeugenden Schaltkreises ist, der in Fig. 3 gezeigt ist und
der zum Erzeugen der Taktsignale Φ5-Φ12 dient;
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Fig. 13 ein Schaltdiagramm eines DRAM nach einer weiteren
Ausführungsform dieser Erfindung ist;
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Fig. 14A, 14B und 15 Signalwellenformdiagramme sind, die den
Betrieb des in Fig. 13 gezeigen DRAMs illustrieren;
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Fig. 16 ein Schaltdiagramm eines Datenauswahlmultiplexers
ist, der in Fig. 13 gezeigt ist;
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Fig. 17 ein Schaltdiagramm eines Pufferauswahlmultiplexers
ist, der in Fig. 13 gezeigt ist;
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Fig. 18 ein Schaltdiagramm eines Teils eines
steuersignalerzeugenden Schaltkreises ist, der in Fig. 13 gezeigt ist und
zum Erzeugen von Taktsignalen Φ21 und Φ22 dient;
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Fig. 19 ein Schaltdiagramm eines Blockgenerators ist, der in
Fig. 18 gezeigt ist;
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Fig. 20-22 Schaltdiagramme von Schaltkreisabschnitten des
steuersignalerzeugenden Schaltkreises sind, der in Fig. 13
gezeigt ist und zum Erzeugen von Taktsignalen Φ23-Φ30
dient; und
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Fig. 23-29 Schaltdiagramme von DRAMs nach einer weiteren
Ausführungsform dieser Erfindung sind.
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Die Ausführungsformen dieser Erfindung werden nun
bezugnehmend auf die Zeichnungen beschrieben.
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Fig. 3 ist ein Schaltdiagramm einer dynamischen
Halbleiterspeichereinrichtung (DRAM) entsprechend einer ersten
Ausführungsform der Erfindung; der DRAM hat eine Speicherkapazität
von 4 Mbit und führt zum Serielldatenzugriff in einem 8 bit-
Seriellmodus aus.
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Der DRAM umfaßt ein Zellenfeld 10 mit dynamischen (nicht
gezeigten) 4M bit-Speicherzellen, die in acht Blocks unterteilt
sind. Im Zellenfeld 10 werden 1 bit-Daten aus jedem Block auf
Grundlage eines Eingabeadreßsignals (Zeilen- und
Spaltenadressen) zur Zugriffszeit ausgelesen. So werden 4
bit-Daten gemeinsam parallel ausgelesen. Der DRAM umfaßt außerdem
I/O-Puffer 11A bis 11H, denen Daten zugeführt werden, die in
das Zellenfeld 10 geschrieben oder von ihm ausgelesen werden
sollen, vier Auslesedatenbusse 12A bis 12D, jeweils gebildet
aus einem Paar Datenleitungen zum Übertragen komplementärer
Daten, und vier Daten-Schreibbussen 13A und 13B, die jeweils
aus einem Paar Datenleitungen gebildet sind. Es sind
I/O-Pufferauswahlmultiplexer 14A bis 14D vorgesehen, von denen jeder
geschaltet ist, um zwei entsprechende I/O-Puffer 11A bis 11H
zu steuern, ansprechend auf Taktsignale Φ5, Φ6; Φ7, Φ8; Φ9,
Φ10; und Φ11, Φ12. Das heißt, im Datenauslesemodus werden
Daten aus zweien der I/O-Puffer 11A bis 11H sequentiell
ausgewählt und einem entsprechenden Datenauslesebus 12A bis 12D
zugeführt, und im Datenschreibmodus werden Daten aus einem
der Schreibbusse 13A bis 13D sequentiell entsprechend zwei
I/O-Puffern 11A bis 11H ausgewählt. Der
Ausgabedatenauswahlmultiplexer 15 wählt Sequentielldaten von
vier Datenbussen 12A bis 12D aus, ansprechend auf Taktsignale
Φ1-Φ4, und gibt die gewählten Daten Bit für Bit aus. Die
durch den Ausgabedatenauswahlmultiplexer 15 ausgewählten
Daten
werden dem Datenausgabeanschluß 17 über den
Ausgabetreiber 16 zugeführt. Die dem Dateneingabeanschluß 18 zugeführten
Daten werden dem Eingabedatenauswahldemultiplexer 20 über den
Eingabetreiber 19 zugeführt. Der Eingabedatendemultiplexer
(DMPX) 20 führt wahlweise und sequentiell Daten vom
Eingabetreiber 19 zu vier Schreibdatenbussen 13, ansprechend auf
Taktsignale Φ1-Φ4 aus dem Steuerschaltkreis 21, welcher
Taktsignale Φ1-Φ12 erzeugt.
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Der Steuerschaltkreis 21 ist so geschaltet, daß er ein
Zeilenadressstrobesignal RAS, ein Spaltenadressstrobesignal
CAS und Zeilen- und Spaltenadreßsignale erhält, um
Taktsignale Φ1-Φ12 zu erzeugen, je nach Schreibmodus,
Auslesemodus oder Schreib-/Auslesemodus. Der Steuerschaltkreis 21
umfaßt Zeilenadresspuffer 21-1 zum Erzeugen von Signalen A10R,
, A9R und , ansprechend auf ein Zeilenadreßsignal und
Zeilenadressstrobesignal RAS, einen Spaltenadresspuffer 21-2
zum Erzeugen von Signalen A10C, , SSET und ,
ansprechend auf ein Spaltenadreßsignal und ein
Spaltenadressstrobesignal ; einen Grundtaktgenerator 21-3 Φ und ,
ansprechend auf das Spaltenadressstrobesignal CAS und einen
Taktsignalgenerator 21-4 zum Erzeugen von Taktsignalen Φ1-Φ12,
ansprechend auf Ausgabesignale von den Puffern 21-1, 21-2
und dem Taktgenerator 21-3.
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Das Signal SSET wird aktiviert, wenn ein Schieberegister
bezüglich der Kopfadresse für seriellen Zugriff gesetzt ist.
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Nun wird der serielle Betrieb im Byte-Modus des oben
beschriebenen DRAM erklärt. Fig. 4 ist ein Zeitdiagramm, das
den Datenauslesebetrieb im Byte-Modus darstellt. Zuerst wird
ein vorbestimmtes Zeilenadreßsignal einem (nicht gezeigten)
Adresseingabeanschluß zugeführt, ansprechend auf das Abfallen
eines von außen zugeführten Zeilenadressstrobesignals RAS.
Dann wird das Kopfadressensignal einer Spaltenadresse, die im
Bytemodus ausgelesen werden soll, dem Adresseneingabeanschluß
ansprechend auf den beginnenden Abfall eines von außen
zugeführten
Spaltenadressstrobesignals zugeführt.
Entsprechend der Adresse, die durch das Zeilenadress- und
Spaltenkopfadreßsignal ausgewählt ist, werden 8 bit-Daten aus
dem Zellenfeld 10 über den Leseverstärker ausgelesen. 8 bit
der Ausleseadresse werden jeweils I/O-Puffern 11A-11H
parallel zugeführt; im Gegensatz dazu wird in einem Zustand vor
dem anfänglichen Abfall des Spaltenadressstrobesignals CAS
das Steuersignal SSET auf Null-Niveau gesetzt. Zu dieser Zeit
wird der anfängliche Zustand des Steuerschaltkreises 21
unbedingt bestimmt. Dann erzeugt der Steuerschaltkreis 21 ein
Grundtaktsignal Φ synchron mit dem Signal CAS und erzeugt
sequentielle Taktsignale Φ1-Φ12 zu den in Fig. 4 gezeigten
Zeitpunkten.
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Vor der Zeit t1 in Fig. 4 sind die Niveaus der Taktsignale
Φ1-Φ12 nicht festgelegt. In Fig. 4 sind die entsprechenden
Bereiche schraffiert. Wenn die Zeit t1 erreicht ist, steigt das
Taktsignal Φ1 auf "1"-Niveau. Zu dieser Zeit werden die
Taktsignale Φ5, Φ7 und das Taktsignal Φ1 jeweils auf
"1"-Niveau gesetzt. Wenn die Taktsignale Φ5, Φ7, Φ9 und Φ11 auf
"1"-Niveau gesetzt sind, werden Daten aus den I/O-Puffern
11A, 11C, 11E und 11G, welche jeweils erste der gepaarten
I/O-Puffer sind, jeweils durch die I/O-Pufferwahlmultiplexer
14A bis 14D ausgewählt und als Komplementärbitdaten
entsprechenden Auslesedatenbussen 12A bis 12D zugeführt. Wenn
außerdem das Taktsignal Φ1 auf "1"-Niveau ist, werden Daten vom
Datenbus 12A über den Ausgabedatenauswahlmultiplexer 15
ausgewählt. Daher werden in einer Zyklusperiode des
Basistaktsignals Φ von der Zeit t1 an Daten aus dem
I/O-Puffer 11A als Daten des ersten Bits über den Ausgabetreiber 16
und den Datenausgabeanschluß 17 ausgegeben.
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Zum Zeitpunkt t2 wird das Taktsignal Φ1 auf "0"-Niveau
gesetzt, und das Taktsignal Φ2 steigt auf "1"-Niveau. Wenn das
Taktsignal Φ2 auf "1"-Niveau ist, werden Daten vom Datenbus
12B über den Ausgabedatenrwahlmultiplexer 15 ausgewählt.
Daher werden in einer Zyklusperiode des Grundtaktsignals Φ von
der Zeit Φ2 an Daten vom I/O-Puffer 11C als Daten des zweiten
Bits über den Treiber 16 und den Datenausgabeanschluß 17
ausgegeben.
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Auf gleiche Weise wie oben beschrieben, werden durch den
Datenwahlmultiplexer 15 Daten vom I/O-Puffer 11E als Daten des
dritten Bits in einer Zyklusperiode des Grundtaktsignals Φ
von der Zeit t3 an ausgewählt und ausgegeben, und Daten vom
I/O-Puffer 11G werden als Daten des vierten Bits in einer
Zyklusperiode des Grundtaktsignals Φ von der Zeit t4 an
ausgewählt und ausgegeben. Daher sind nach der Zeit t4 Daten von
den I/O-Puffern 11A, 11C, 11E und 11G abgeleitet.
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Zur Zeit t2, nachdem eine Zyklusperiode des Grundtaktsignals
Φ von der Zeit t1 an verstrichen ist, und Daten vom
I/O-Puffer 11A durch den Ausgabedatenwahlmultipleser gewählt worden
sind, fällt das Taktsignal Φ5 auf "0"-Niveau und das
Taktsignal Φ6 steigt auf "1"-Niveau. Anders als im vorigen Fall
werden, wenn das Taktsignal Φ6 auf "1"-Niveau ist, Daten vom
I/O-Puffer 11B über den Ausgabepufferwahlmultiplexer 14A
ausgewählt, und die ausgewählten Daten werden als gepaarte oder
komplementäre Daten dem Datenbus 12A durchgeführt. Die
gepaarten oder komplementären Daten vom Datenbus 12A werden
durch den Ausgabedatenwahlmultiplexer 15 zu einer Zeit t5
ausgewählt, welche gegenüber der Zeit t2 um drei
Zyklusperioden des Taktsignals Φ verzögert ist, und als Daten des
fünften Bits synchron mit dem Taktsignal Φl ausgegeben. Auf
ähnliche Weise wird zu einer Zeit t3, nachdem eine Zyklusperiode
des Grundtaktsignals Φ von der Zeit t2 an verstrichen ist und
Daten vom I/O-Puffer 11C durch den
Ausgabepufferwahlmultiplexer 15 ausgewählt worden sind, das Taktsignal Φ7 auf
"0"-Niveau gesetzt, und das Taktsignal auf Φ8 steigt auf "1"-
Niveau. Anders als im vorigen Fall werden Daten vom
I/O-Puffer 11D durch den I/O-Pufferwahlmultiplexer 14B ausgewählt,
wenn das Taktsignal Φ8 auf "1"-Niveau ist. Die ausgewählten
Daten werden als gepaarte oder komplementäre Daten dem
Datenbus 12B zugeführt. Die gepaarten Daten auf dem Datenbus 12B
werden durch den Ausgabedatenwahlmultiplexer 15 zu einer Zeit
t6 ausgewählt, die um drei Zyklusperioden des Taktsignals Φ
gegenüber der Zeit t3 verzögert ist, und als Daten des
sechsten Bits synchron mit dem Taktsignal Φ2 ausgegeben.
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Auf die gleiche Weise wie oben beschrieben fällt das
Taktsignal Φ9 auf "0"-Niveau und Φ10 steigt auf "1"-Niveau zur Zeit
t4, und das Taktsignal Φ11 fällt auf "0"-Niveau, und das
Taktsignal Φ12 steigt auf "1"-Niveau zur Zeit t5. Zu den
Zeiten t7 und t8, welche jeweils um drei Zyklusperioden des
Taktsignals Φ gegenüber den Zeiten t4 und t5 verzögert sind,
werden Daten von den I/O-Puffern 11F und 11H durch
Ausgabedatenwahlmultiplexer 15 ausgewählt und als Daten des
siebten und achten Bits synchron mit Taktsignalen Φ3 und Φ4
ausgegeben. Daher werden Daten von I/O-Puffern 11B, 11D, 11F
und 11H nach einer Zeit t8 ausgegeben.
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Im DRAM der obigen Ausführungsform können Daten im Bytemodus
ausgelesen werden. Es müssen nur acht Datenbusse vorgesehen
werden, die insgesamt vier Auslesedatenbusse und vier
Datenschreibbusse umfassen. Das heißt, die Anzahl der
Datenbusse wird halbiert bezüglich derjenigen, die im in Fig. 1
gezeigten Stand der Technik verwendet wird. Dies erlaubt es,
die Verdrahtungsfläche zur Schaltkreisintegration gegenüber
der im Schaltkreis von Fig. 1 benötigten zu halbieren und
dadurch die Chipfläche zu verringern. So werden Daten vom
Datenbus 12A bis 12D wahlweise durch den
Ausgabedatenwahlmultiplexer 15 synchron mit Taktsignalen Φ1 mit Φ4 ausgegeben. In
diesem Fall zum Beispiel wurden die Daten dem Datenbus 12B
über I/O-Pufferwahlmultiplexer 14B drei Zyklusperioden (3T)
vor der Datenauswahl durch den Ausgabedatenwahlmultiplexer 15
zugeführt, wie zum Beispiel durch das Taktsignal Φ8
angegeben. Das heißt, ein Zeitintervall, welches von der
Datenauswahl durch den Wahlmultiplexer 14B bis zur Übertragung der
ausgewählten Daten in die Eingangsstufe eines
Wahlmultiplexers 15 und ihrer zeitweisen Verriegelung darin zur Verfügung
gestellt wird, ist ausreichend lang gewählt (3T) . Daher
können
durch den Wahlmultiplexer 14B ausgewählte Daten dem
Wahlmultiplexer 15 innerhalb der zur Verfügung gestellten Zeit
stabil übertragen werden. Somit wird der
Hochgeschwindigkeits-Seriellzugriffsbetrieb durch eine Zeitverzögerung nicht
gestört, die entstehen kann, wenn Daten durch den langen
Datenbus übertragen werden. Das heißt, ein
Hochgeschwindigkeits-Datenauslesebetrieb kann ausgeführt werden.
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Fig. 5 ist ein Zeitdiagramm, das ein Beispiel des
Datenschreibvorgangs im Bytemodus darstellt. In diesem Fall ist
der Grundbetrieb derselbe wie im Auslesemodus. Jedoch ist die
Datenübertragungsrichtung im Datenschreibmodus
entgegengesetzt zu der im Datenauslesemodus, und daher werden
Taktsignale Φ5 bis Φ12 vom Steuerschaltkreis 21 zu Zeiten erzeugt,
die von denen in Fig. 4 gezeigten unterschiedlich sind.
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Daten auf Schreibdatenbussen 13A bis 13D können durch
I/O-Pufferwahlmultiplexer 14A bis 14D synchron mit Taktsignalen -5
bis Φ12 ausgewählt werden. Nachdem der I/O-Wahlmultiplexer
14D während eines Zeitraums von vier Zyklen 4T nach deren
Schreibauswahl durch den Wahldemultiplexer 20 betrieben wird,
wie zum Beispiel durch das Taktsignal Φ7 dargestellt, wird
ein Zeitraum zur Verfügung gestellt, der hinreichend lang
ist, so daß durch den Wahldemultiplexer 20 ausgewählte Daten
zum Wahlmultiplexer 14B über den Schreibdatenbus 13B
übertragen und in der Eingangsstufe des Wahlmultiplexers 14B
zeitweise verriegelt werden können. Dies verhindert, daß die in
der Datenübertragung über den langen Datenbus auftretende
Zeitverzögerung den Hochgeschwindigkeits-Zugriffsbetrieb
stört. Das heißt, Daten können mit hoher Geschwindigkeit
geschrieben werden.
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Im allgemeinen können in Seriellzugriffs-DRAMs Datenschreib-
und Auslesevorgänge in einer Periode von
sequentiell-seriellen Zugriffsvorgängen ausgeführt werden. In einem solchen
Fall kann der Steuerschaltkreis 21 so gestaltet sein, daß er
Taktsignale Φ5 bis Φ12 zu Zeiten erzeugt, die vom
Zeitdiagramm
in Fig. 6 angegeben werden. Entsprechend dem
Zeitdiagramm werden Daten vom I/O-Puffer ausgewählt und dem
Datenauslesebus zugeführt in einem Zeitraum von zwei Zyklen (2T),
bevor Daten vom Datenauslesebus durch den
Datenauswahlmultiplexer 15 im Datenauslesebetrieb gewählt werden. Im Gegensatz
dazu werden im Datenschreibbetrieb Schreibdaten vom
Eingabedatenwahldemultiplexer 20 dem Schreibdatenbus in einem
Zeitraum von zwei Zyklen (2T) vor der Auswahl der Daten vom
Schreibdatenbus durch den I/O-Puffermultiplexer im
Datenschreibbetrieb zugeführt. Daher kann sowohl im
Datenschreibals auch im Datenlesemodus ein Zeitraum von zwei Zyklen zum
Übertragen von Daten über den Datenbus zur Verfügung gestellt
werden. Auch in diesem Fall wird bei Datenübertragung über
den langen Datenbus auftretende Zeitverzögerung den
Hochgeschwindigkeits-Seriellzugriffsbetrieb nicht stören.
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Fig. 7 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau eines Ausgabedatenwahlmultiplexers 15 der obigen
Ausführungsform darstellt. Wie in Fig. 7 gezeigt, umfaßt der
Wahlmultiplexer 15 Invertierer 30A1 bis 30A4 zum Invertieren
von Taktsignalen Φ1 bis Φ4 und gepaarte
CMOS-Übertragungsgates 31A1 bis 31A4 und 31B1 bis 31B4, die mit vier
Auslesedatenbussen 12A bis 12D verbunden sind, welche je ein Paar
von Datenleitungen haben, und deren Leitungszustände über
Taktsignale Φ1 bis Φ4 und Signale gesteuert werden, die durch
Invertieren der Taktsignale durch die Invertierer 30A1 bis
30A4 erhalten werden. Jeweils erste Enden jedes der CMOS
Gates sind gemeinsam mit der Eingabeseite des Ausgabetreibers
16 verbunden. Nur das Paar von CMOS Übertragungsgates,
welches Taktsignale bei einem "1"-Niveau erhält, kann leitend
gemacht werden, wodurch es ein Paar Datenbusleitungen des
Datenbusses 12A, 12B, 12G oder 12D aktiviert, welches mit dem
Paar leitender CMOS Übertragungsgatter verbunden sind.
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Fig. 8 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau des Eingabedatenwahldemultiplexers 20 in der obigen
Ausführungsform zeigt. Ähnlich zum Ausgabedatenwahlmultiplexer
15
umfaßt der Eingabedatenwahldemultiplexer 20
Invertierer 30B1 bis 30B4 zum Invertieren von Taktsignalen Φ1 bis Φ4
und gepaarte CMOS Übertragungsgates 31C1 bis 31C4 und 31D1
bis 31D4, welche mit vier Schreibdatenbussen 13A bis 13D
verbunden sind, die jeweils ein Paar von Datenleitungen
haben, und deren Übertragungszustände durch Taktsignale Φ1 bis
Φ4 und Signale gesteuert werden, die durch Invertieren der
Taktsignaie durch Invertierer 30A1 bis 30A4 erhalten werden.
Zusätzlich umfaßt er n Schaltkreise 34A1 bis 34A4, die je aus
zwei Invertierern 32A1 bis 32A4 und 33A1 bis 33A4 gebildet
sind. Nur das Paar CMOS Übertragungsgates, das Taktsignale
bei einem "1"-Niveau erhält, kann leitend gemacht werden,
wodurch es ein Paar Datenbusleitungen des Datenbusses 13A, 13B,
13C oder 13D aktiviert, welches mit dem Paar der leitenden
CMOS Übertragungsgates verbunden sind.
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Fig. 9 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau eines I/O-Pufferwahlmultiplexers 14A zeigt, der in der
obigen Ausführungsform verwendet wird. Der Aufbau und Betrieb
der anderen Wahlmultiplexer 14B bis 14D sind ähnlich zu
denjenigen des Wahlmultiplexers 14A. Wie in Fig. 9 gezeigt,
umfaßt der Wahlmultiplexer 14A Invertierer 35A und 35B zum
Invertieren von Taktsignalen Φ5 und Φ6 und gepaarte CMOS
Übertragungsgates 36A1 und 36A2 und 36B1 und 36B2, welche mit
zwei Paaren von I/O-Datenleitungen und I/O-Puffern 11A und
11B verbunden sind, und deren Leitungszustände durch
Taktsignale Φ5 und Φ6 und Signale gesteuert werden, die durch
Invertieren der Taktsignale durch Invertierer 35A und 35B
erhalten werden. Nur das Paar von CMOS Übertragungsgates, das
ein Taktsignal bei einem "1"-Niveau erhält, kann leitend
gemacht werden, wodurch es I/O-Puffer 11A oder 11B aktiviert,
die mit dem Paar leitender CMOS Übertragungsgates verbunden
sind.
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Fig. 10 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau eines Schaltkreisabschnittes zeigt, der Teil des
Schaltkreises 21 der obigen Ausführungsform ist und zum
Erzeugen von Taktsignalen Φ1 bis Φ4 dient. Der
Schaltkreisabschnitt umfaßt vier seriell geschaltete
Taktsignalerzeugungsschaltkreise 40A bis 40D, wobei ein Ausgabetaktsignal vom
Taktsignalerzeugungsschaltkreis 40D in der vierten Stufe zum
Taktsignalerzeugungsschaltkreis 40A der ersten Stufe
rückgekoppelt wird. Jeder der Taktsignalerzeugungsschaltkreise wird
mit dem Grundtaktsignal Φ und dem invertierten
Grundtaktsignal versorgt, welche im Steuerschaltkreis 21 synchron
erzeugt werden mit dem Spaltenadressstrobesignal , dem
Steuersignal SSET und dem invertierten Steuersignal .
Außerdem werden dem Taktsignalerzeugungsschaltkreis 40A der
ersten Stufe invertierte Adreßsignale und A10C der
höchstwertigen Bits der 11 bit-Zeilenadressen OR bis und
der 11 bit-Spaltenadressen A0C bis A10C zugeführt. Auch den
Taktsignalerzeugungsschaltkreisen 40B, 40C und 40D der
zweiten, dritten und vierten Stufe werden jeweils Signale A10R
und , und A10C und A10R und A10C zugeführt. Wenn die
Signale SSET und auf "0" bzw. "1" -Niveau in diesem
Schaltkreis sind, wird nur das Ausgabetaktsignal Φ1 vom
Taktsignalerzeugungsschaltkreis 40A der ersten Stufe, der die
Signale und erhält, auf "1"-Niveau gesetzt, und die
Taktsignale Φ2 bis Φ4 von den anderen
Taktsignalerzeugungsschaltkreisen werden alle auf "0"-Niveau gesetzt, wenn A10R =
A10C = 0. Danach wird das "1"-Niveau-Signal sequentiell zur
letzteren Stufe übertragen, ansprechend auf das
Grundtaktsignal Φ, um Taktsignale Φ1 bis Φ4 zu erzeugen, wie in den
Zeitdiagrammen von Fig. 4-6 gezeigt.
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Fig. 11 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau des Taktsignalerzeugungsschaltkreises 40A im
Schaltkreis von Fig. 10 zeigt. Der Taktsignalerzeugungsschaltkreis
40A umfaßt einen Halbbitschiebeschaltkreis 43 zum Verschieben
des Signals Φ4 von der vorherigen Stufe um eine Periode, die
einem halben Bit des Signals Φ entspricht, einen
Halbbitschiebeschaltkreis 46 zum Verschieben des Ausgabesignals vom
Schiebeschaltkreis 46 um ein halbes Bit des Signals Φ und
einen getakteten NAND-Schaltkreis 47. Der Schiebeschaltkreis
43 umfaßt einen getakteten Invertierer zum Invertieren des
Signals Φ4 synchron mit dem Taktsignal Φ und einen
Endschaltkreis 42, der geschaltet ist, um ein Ausgabesignal vom
Invertierer 41 zu erhalten. Der Schiebeschaltkreis 46 umfaßt
einen getakteten Invertierer 44 zum Invertieren eines
Ausgabesignals vom Schiebeschaltkreis 42 und einen Endschaltkreis
45, der geschaltet ist, um ein Ausgabesignal vom Invertierer
44 zu erhalten. Der NAND-Schaltkreis 47 wird nur dann
betrieben, wenn ein Steuersignal SSET auf "0"-Niveau ist, und
erzeugt ein Ausgabesignal zu einem Endschaltkreis 42,
ansprechend auf Adreßsignale AIOR und A10C. Im
taktsignalerzeugenden Schaltkreis der ersten Stufe 40A erzeugt der NAND-
Schaltkreis 47 ein Ausgabesignal von "0"-Niveau, falls die
Adreßsignale A10R und A10C auf "1"-Niveau gesetzt sind, wenn
die Steuersignale SSET und SSET auf "0"- bzw. "1"-Niveau
sind, und das Ausgabesignal mit "0"-Niveau wird dem
Endschaltkreis 42 des Schiebeschaltkreises 43 zugeführt. Wenn
danach das Grundtaktsignal Φ auf "1"-Niveau steigt, um den
Schiebeschaltkreis 46 zu aktivieren, steigt sein
Ausgabetaktsignal Φ1 auf "1"-Niveau. In diesem Fall ist ein beliebiges
Eingabeadreßsignal, das dem NAND-Schaltkreis 47 zugeführt
wird, in jedem der taktsignalerzeugenden Schaltkreise 40B bis
40D, außer in dem der ersten Stufe, auf "0"-Niveau, so daß
ein Ausgabesignal von jedem NAND-Schaltkreis 47 von
"1"-Niveau ist. Wenn das Grundtaktsignal Φ auf "1"-Niveau steigt,
wird daher der Schiebeschaltkreis 46 in Betrieb gesetzt und
erzeugt ein Taktsignal von "0"-Niveau erzeugt. Außerdem wird,
nachdem das Signal SSET auf "1"-Niveau gesetzt ist, der NAND-
Schaltkreis in jedem der taktsignalerzeugenden Schaltkreise
inaktiv gesetzt. Dann wird ein "1"-Niveau-Zustand dem
taktsignalerzeugenden Schaltkreis 40 in der nachgeschalteten Stufe
übertragen. Die taktsignalerzeugenden Schaltkreise 40B bis
40D sind aufgebaut wie der taktsignalerzeugende Schaltkreis
40A und werden wie er betrieben.
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Fig. 12 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau eines Schaltkreisabschnitts des Steuerschaltkreises 21
in der obigen Ausführungsform zeigt, welcher Taktsignale Φ5-
Φ12 erzeugt. Insgesamt vier Schaltkreise mit demselben
Schaltkreisaufbau sind vorgesehen. Das heißt, der
Steuerschaltkreis umfaßt einen Halbbit-Schiebeschaltkreis 53 zum
Schieben eines Eingangssignales um eine Periode, die einem
halben Bit von Signal A entspricht, einen
Halbbit-Schiebeschaltkreis 56 zum Verschieben eines Ausgabesignals vom
Schiebeschaltkreis 53 um ein halbes Bit vom Signal A, einen
Invertierer 57 zum Rückkoppeln eines Ausgabesignals vom
Schiebeschaltkreis 56 zu einem Eingangsanschluß des
Schiebeschaltkreises 53, einen getakteten Invertierer 58 und einen
Invertierer 59 zum Invertieren eines Ausgabesignals des
Schiebeschaltkreises 56. Der Schiebeschaltkreis 53 umfaßt einen
getakteten Invertierer 51 zum Invertieren eines Eingabesignals
synchron mit dem Signal A und einen Endschaltkreis 52, der
geschaltet ist, um ein Ausgabesignal vom Invertierer 51 zu
erhalten. Der Schiebeschaltkreis 56 umfaßt einen getakteten
Invertierer 54 zum Invertieren eines Ausgabesignals vom
Schiebeschaltkreis 53 synchron mit dem Signal A und einen
Endschaltkreis 55, der geschaltet ist, um ein Ausgabesignal
vom Invertierer 54 zu erhalten. Der Invertierer 58 ist
geschaltet, um ein Zeilenadreßsignal A9R zu erhalten, ein
Eingabesignal ansprechend auf das Steuersignal SSET zu
invertieren und dem Endschaltkreis 52 des Schiebeschaltkreises 52 ein
Ausgabesignal zuzuführen. Falls im seriellen Modus des
Schaltkreises von Fig. 12 die Taktsignale Φ5 bis Φ12 zu
Datenauslesezeitpunkten erzeugt werden, werden Signale Φ1 bis
Φ4 den vier entsprechenden Schaltkreisen als Eingabesignal A
zugeführt, wie in Tabelle 1 gezeigt.
Tabelle 1
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Wie aus Tabelle 1 klar ersichtlich, werden Ausgabesignale Φ5,
Φ7, Φ9 und Φ11 als Ausgabesignale Φi von den entsprechenden
Schieberegistern 46 bereitgestellt, und die Signale Φ6, Φ8,
Φ10 und Φ12 werden als Ausgabesignal Φ(i+1) vom
entsprechenden Invertierer 59 bereit-gestellt. Außerdem zeigt Tabelle 2
einen Fall, in dem Taktsignale Φ5 bis Φ12 zu
Datenschreibzeiten im seriellen Modus erzeugt werden, und Tabelle 3 zeigt
einen Fall, in dem Taktsignale Φ5 bis Φ12 zu Datenlese-/-
Schreib-Zeiten im seriellen Modus erzeugt werden.
Tabelle 2
Tabelle 3
-
Fig. 13 ist ein Schaltkreisdiagramm eines DRAMs nach einer
zweiten Ausführungsform dieser Erfindung, der einen
Bytemoduszugriff ausführt und eine 4Mbit-Speicherkapazität hat,
ähnlich wie die Ausführungsform von Fig. 3. Der DRAM umfaßt
ein Zellenfeld 10, unterteilt in acht Blocks, I/O-Puffer 11A
bis 11H zum zeitweiligen Speichern von Auslesedaten, die vom
Zellenfeld 10 zugeführt werden, oder zum Einschreiben von
Daten
in dieses Zellenfeld, zwei Auslesedatenbusse 12A und 12B
mit jeweils einem Paar von Datenleitungen, zwei
Schreibdatenbusse 13A und 13B mit jeweils einem Paar von Datenleitungen,
I/O-Pufferwahlmultiplexer 14E und 14F, die jeweils mit
entsprechenden vier I/O-Puffern 11A bis 11D oder 11E bis 11H
verbunden sind, Ausgabedatenwahlmultiplexer 15B, einen
Ausgabetreiber 16, der geschaltet ist, um Daten zu erhalten,
die vom Ausgabedatenwahlmultiplexer 15B ausgewählt sind,
einen Datenausgabeanschluß 16, einen Dateneingabeanschluß 18,
einen Eingabetreiber 19, einen Eingabedatenwahlmultiplexer
20B und einen Steuerschaltkreis 21B zum Erzeugen von
Taktsignalen Φ21 bis Φ30. Jeder I/O-Pufferwahlmultiplexer 14E bis
14F wählt sequentiell aus vier I/O-Puffern 11A bis 11D oder
11E bis 11H aus und führt die ausgewählten Daten dem
entsprechenden Auslesedatenbus 12A oder 12B im Datenauslesemodus zu,
und überträgt sequentiell Daten vom entsprechenden
Schreibdatenbus 13A oder 13B auf die entsprechenden I/O-Puffer 11A bis
11D oder 11E bis 11H im Datenschreibmodus. Der
Ausgabedatenwahlmultiplexer 15B wählt Daten von zwei Datenbussen 12A und
12B entsprechend Taktsignalen Φ21 und Φ22 aus, um Daten Bit
für Bit zu erzeugen, und der I/O-Wahlmultiplexer 21B führt in
den Datenschreibmodi wahlweise Daten vom Eingabetreiber 19 zu
einem von zwei Datenbussen 13A und 13B entsprechend den
Taktsignalen Φ21 und Φ22.
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Ähnlich zur Ausführungsform von Fig. 3 ist der
Steuerschaltkreis 21 geschaltet, um ein Zeilenadressstrobesignal , ein
Spaltenadressstrobesignal und Zeilen- und
Spaltenadreßsignale zu erhalten und Taktsignale Φ21 und Φ22
entsprechend diesen Eingabesignalen sowie ein Zustandssignal zu
erzeugen, das den Datenauslesebetrieb, Datenschreibbetrieb
oder Datenschreib-/Auslesebetrieb darstellt.
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Nachdem die Zeitverzögerungen beim Übertragen von Daten auf
den Datenbussen 12A, 12B und 13A, 13B relativ kurz sind,
verglichen mit dem Fall der in Fig. 3 gezeigten Ausführungsform,
ist es im DRAM dieser Ausführungsform nicht nötig, viel
Achtsamkeit
zu verwenden auf die Zeitdifferenzen zwischen den
Taktsignalen Φ23 bis Φ30 zum Steuern des
I/O-Pufferwahlmultiplexers 14E und 14F und den Taktsignalen Φ21 und Φ22, die zum
Steuern des Ausgabedatenwahlmultiplexers 15D oder des
Eingabedatenwahldemultiplexers 20B dienen.
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Fig. 14A und 14B zeigen ein Zeitdiagramm, das den
Datenauslese- oder Datenlese-/Schreibbetrieb im Bytemodus darstellt,
und Fig. 15 ist ein Zeitdiagramm, das ein Beispiel des
Datenschreibbetriebs im Bytemodus darstellt.
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Der Grundbetrieb des DRAM dieser Ausführungsform ist im
wesentlichen derjenige der Ausführungsform von Fig. 3. In
dieser Ausführungsform wählt jeder I/O-Pufferwahlmultiplexer 14E
und 14F sequentiell aus einem der vier I/O-Puffer 11A bis 11D
oder 11E bis 11H. Vier I/O-Puffer 11A bis 11D oder 11E bis
11H werden sequentiell ausgewählt, um Daten im
Datenauslesebus 12A bis 12B im Datenauslesebetrieb zuzuführen, und Daten
vom Schreibdatenbus 13A oder 13B werden wahlweise den I/O-
Puffern 11A bis 11D oder 11E bis 11H im Datenschreibbetrieb
zugeführt. Daher kann auch im DRAM dieser Ausführungsform der
Datenauslese-, Schreib- oder Lese-/Schreib-Betrieb im
Bytemodus ausgeführt werden. Außerdem müssen in diesem Fall nur
vier Datenbusse verwendet werden, zwei Datenauslesebusse und
zwei Datenschreibbusse, und daher kann die Verdrahtungsfläche
dieser Ausführungsform gegenüber derjenigen der
Ausführungsform von Fig. 3 halbiert werden.
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Im Datenauslese- oder Lese-/Schreib-Betrieb, wie in den
Zeitdiagrammen von Fig. 14a und 14b gezeigt, wird ein Zeitraum
von zwei Zyklen des Grundtaktsignals Φ zur Verfügung
gestellt, um vom Auswahlmultiplexer 14E oder 14F ausgewählte
Daten zum Ausgabedatenwahlmultiplexer 15B über den Datenbus
12A oder 12B zu übertragen, oder durch den
Eingabedatenmultiplexer 20B ausgewählte Daten zum Wahlmultiplexer 14E oder 14F
über den Datenbus 13A oder 13B zu übertragen. Daher stört die
Zeitverzögerung, welche beim Übertragen von Daten entlang des
langen Datenbusses auftritt, den
Hochgeschwindigkeits-Seriellbetrieb nicht. Das heißt, es kann ein
Hochge-Schwindigkeits-Datenauslese- oder Lese-/Schreib- Betrieb
erreicht werden. Außerdem ist beim Datenschreibbetrieb, gezeigt
im Zeitdiagramm von Fig. 15, ein Zeitraum von vier Zyklen des
Grundtaktsignals Φ vorgesehen, wodurch ein
Hochgeschwindigkeits-Datenschreibbetrieb erreicht wird.
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Fig. 16 ist ein Schaltdiagramm, welches den detaillierten
Aufbau des Ausgabedatenwahlmultiplexers 15B in der obigen
Ausführungsform zeigt. Wie in Fig. 16 gezeigt, umfaßt der
Wahlmultiplexer 15B Invertierer 30C1 und 30C2 zum Invertieren
von Taktsignalen Φ21 und Φ22 und gepaarte
CMOS-Übertragungsgates 31E1 und 31F1 und 31E2 und 31F2, die jeweils mit zwei
Datenauslesebussen 12B und 12A verbunden sind. Die
Leitungszustände der CMOS-Übertragungsgates werden durch Taktsignale
Φ21 und Φ22 sowie Signale gesteuert, die durch Invertieren
der Taktsignale durch Invertierer 30C1 und 30C2 erreicht
werden. Ein Ausgabedatenwahlmultiplexer 15B ist ähnlich zum
Wahlmultiplexer 15 von Fig. 7, außer daß die Anzahl von
Übertragungsgates zusammen mit der Zahl der Datenbusse verringert
ist. Außerdem ist der Eingabedatenwahlmultiplexer 20B dieser
Ausführungsform ähnlich zu dem Datenwahlmultiplexer 20, der
in Fig. 8 gezeigt ist, außer, daß die Invertierer,
CMOS-Übertragungsgates und Verriegelungsschaltkreise in einer Anzahl
entsprechend zu derjenigen von Datenbussen vorgesehen sind.
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Fig. 17 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau des I/O-Pufferwahlmultiplexers 14E in dieser
Ausführungsform zeigt. Der Wahlmultiplexer umfaßt Invertierer 35C
bis 35F und vier Paare von CMOS-Übertragungsgates 36C1, 36C2,
36D1, 36D2, 36E1, 36E2, und 36F1, 36F2, die jeweils mit I/O-
Puffern 11A bis 11D verbunden sind. Die Leitungszustände der
CMOS-Übertragungsgates werden durch Taktsignale Φ23 bis Φ26
und invertierte Signale gesteuert, die durch Invertieren der
Taktsignale durch Invertierer 35C bis 35F erhalten werden. In
diesem Fall ist der I/O-Pufferwahlmultiplexer 14F ähnlich zum
Wahllmultiplexer 14 von Fig. 9, außer, daß die Anzahl von
Invertierern und CMOS-übertragungsgates zusammen mit der Anzahl
von I/O-Puffern erhöht ist, welche mit ihnen verbunden sind,
so daß vier I/O-Puffer 11A bis 11D ausgewählt werden.
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Fig. 18 zeigt den detaillierten Aufbau des
Schaltkreisabschnittes des Steuerschaltkreises 21B dieser Ausführungsform,
der die Taktsignale Φ21 und Φ22 zeigt. In diesem
Schaltkreisabschnitt sind zwei taktsignalerzeugende Schaltkreise 60A und
60B von gleichem Aufbau seriell geschaltet, wobei ein
Ausgabetaktsignal Φ22 vom taktsignalerzeugenden Schaltkreis 60B
der nachgeschalteten Stufe zum taktsignalerzeugenden
Schaltkreis 60A der vorherigen Stufe rückgekoppelt wird. Jeder der
taktsignalerzeugenden Schaltkreise 60A und 60B ist so
geschaltet, daß er das Grundtaktsignal Φ und ein daraus
invertiertes Signal erhält, welche synchron mit dem
Spaltenadressstrobesignal , und den Steuersignalen SSET
und den davon invertierten Signalen erzeugt werden. Der
taktsignalerzeugende Schaltkreis 60A der vorigen Stufe ist so
geschaltet, daß er die höchstwertige Bitadresse A10C der 11-
bit-Spaltenadressen AOC bis A10C erhält, und der
taktsignalerzeugende Schaltkreis 60B der nachgeschalteten Stufe ist
so geschaltet, daß er das invertierte Adressensignal A10C der
Bitadresse A10C erhält. Wenn die Steuersignale SSET und
jeweils auf "0"- und "1"-Niveau sind, stellt der
taktsignalerzeugende Schaltkreis 60A der vorigen Stufe, der
Adressen A10C erhält, ein Ausgabetaktsignal Φ21 auf
"1"-Niveau bereit, wodurch ein Ausgabesignal Φ22 vom
taktsignalerzeugenden Schaltkreis 60B der nachgeschalteten Stufe auf "0"-
Niveau gesetzt wird, wenn A10C = "1". Dann wird das Signal
von "1"-Niveau zum Schaltkreis 60B der nachgeschalteten Stufe
synchron mit dem Grundtaktsignal Φ übertragen, und so werden
Taktsignale Φ21 und Φ22 erzeugt, wie durch die Zeitdiagramme
von Fig. 14A, 14B und 15 dargestellt.
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Fig. 19 ist ein Schaltkreisdiagramm, das den detaillierten
Aufbau des taktsignalerzeugenden Schaltkreises 60A im
Schaltkreis
von Fig. 18 zeigt. Der Schaltkreis umfaßt einen
Halbbitschiebeschaltkreis zum Verschieben des Taktsignals Φ22 um
ein halbes Bit von Signal , einen Halbbitschiebeschaltkreis
66 zum Verschieben eines Ausgabesignals von
Schiebeschaltkreis 63 um ein halbes Bit des Signals Φ und einen getakteten
Invertierer 67. Der Schiebeschaltkreis 63 umfaßt einen
getakteten Invertierer zum Invertieren des Signals Φ22 synchron
mit dem Taktsignal Φ und einen Endschaltkreis 62, der so
geschaltet ist, daß er ein Ausgabesignal des Invertierers 61
erhält, und der Schiebeschaltkreis 66 umfaßt einen getakteten
Invertierer 64 zum Invertieren eines Ausgabesignals vom
Schiebeschaltkreis 63 und einen Endschaltkreis 65, der so
geschaltet ist, daß er ein Ausgabesignal des Invertierers 64
erhält. Der getaktete Invertierer 67 wird nur in Betrieb
gesetzt, wenn das Steuersignal SSET auf "0"-Niveau ist, und
führt dem Endschaltkreis 62 des Schiebeschaltkreises 63 ein
Ausgabesignal zu, ansprechend auf das Adreßsignal A10C oder
. Es sei angenommen, daß das Adreßsignal A10C, welches
dem taktsignalerzeugenden Schaltkreis 60A zugeführt wird, auf
"1"-Niveau gesetzt ist, wenn die Steuersignale SSET und
jeweils auf "0"- und "1"-Niveaus sind. Dann erzeugt der
getaktete Invertierer ein Ausgabesignal von "0"-Niveau, welches
wiederum dem Endschaltkreis 62 des Schiebeschaltkreises 63
zugeführt wird. Wenn das Grundtaktsignal Φ auf "1"-Niveau
steigt, wird danach der Schiebeschaltkreis 66 aktiviert, um
ein Ausgabetaktsignal Φ21 von "1"-Niveau zu erzeugen. In
diesem Fall ist im taktsignalerzeugenden Schaltkreis 60B der
hinteren Stufe das Adreßsignal , welches dem getakteten
Invertierer 67 zugeführt wird, auf "0"-Niveau, und ein
Ausgabesignal des Invertierers 67 wird auf "1"-Niveau gehalten.
Wenn unter dieser Bedingung das Grundtaktsignal Φ auf
"1"-Niveau steigt, um den Schiebeschaltkreis 66 zu aktivieren, wird
das Ausgabetaktsignal Φ22 auf "1"-Niveau gesetzt. Nachdem das
Signal SSET auf "1"-Niveau steigt, wird der getaktete
Invertierer 67 jedes taktsignalerzeugenden Schaltkreises 60A und
60B außer Betrieb gesetzt, und der "1"-Niveau-Zustand wird
auf den taktsignalerzeugenden Schaltkreis 60B der
nachgeschalteten Stufe übertragen, ansprechend auf das
Grundtaktsignal Φ.
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Fig. 20-22 sind Schaltkreisdiagramme, die den detaillierten
Aufbau der Schaltkreisabschnitte zeigen, welche im
Steuerschaltkreis 21B dieser Ausführungsform vorgesehen sind, um
Taktsignale Φ23 bis Φ30 zu erzeugen. Im Steuerschaltkreis 21B
sind zwei Schaltkreise mit dem Schaltkreisaufbau von Fig. 20
vorgesehen, vier Schaltkreise mit dem Schaltkreisaufbau von
Fig. 21 und acht Schaltkreise mit dem Schaltkreisaufbau von
Fig 22.
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Der Schaltkreis von Fig. 20 umfaßt einen
Halbbitschiebeschaltkreis 73 zum Verschieben eines Eingangssignals um ein
halbes Bit des Signals , einen Halbbitschiebeschaltkreis 76
zum Verschieben eines Ausgabesignals vom Schiebeschaltkreis
73 um ein halbes Bit des Signals D, einen Invertierer 67 zum
Rückkoppeln eines Ausgabesignals vom Schiebeschaltkreis 76
zum Schiebeschaltkreis 73 als Eingabesignal, und einen
getakteten Invertierer 68. Der Schiebeschaltkreis 73 umfaßt einen
getakteten Invertierer 71 zum Invertieren eines
Eingabesignals synchron mit dem Signal und einen Endschaltkreis 72,
der so geschaltet ist, daß er ein Ausgabesignal vom
Invertierer 71 erhält, und der Schiebeschaltkreis 76 umfaßt einen
getakteten Invertierer 74 zum Invertieren eines Ausgabesignals
vom Schiebeschaltkreis 73 synchron mit dem Signal D und einen
Endschaltkreis 75, der so geschaltet ist, daß er ein
Ausgabesignal vom Invertierer 74 erhält. Der getaktete Invertierer
78 ist so geschaltet, daß er als Eingabesignal ein
Spaltenadreßsignal A10C erhält, dieses Eingabesignal entsprechend
dem Steuersignal SSET invertiert und das Ausgabesignal dem
Endschaltkreis 72 des Schiebeschaltkreises 73 zuführt.
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Taktsignale Φ21 und Φ22 werden jeweils als Signal B zwei
Schaltkreisen im Schaltkreisaufbau von Fig. 20 zugeführt. Der
Betrieb des Schaltkreises ist ähnlich zu des Schaltkreises
von Fig. 12. Im Schaltkreis, welcher das Taktsignal Φ21 als
Signal B erhält, wird das Taktsignal Φ31 als Ausgabesignal c
vom Schiebeschaltkreis 76 erzeugt, und im Schaltkreis, der
das Taktsignal Φ22 als Signal ß erhält, wird das Taktsignal
Φ32 als Ausgabesignal C erzeugt. Die Beziehung zwischen
Eingabe- und Ausgabesignalen B und C vom Schaltkreis von Fig. 20
ist in Tabelle 4 gezeigt.
Tabelle 4
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Der Schaltkreis von Fig. 21 umfaßt einen
Halbbitschiebeschaltkreis 83 zum Verschieben eines Eingabesignals um ein
halbes Bit von Signal D, einen Halbbitschiebeschaltkreis 76
zum Verschieben eines Ausgabesignals vom Schiebeschaltkreis
82 um ein halbes Bit von Signal D, einen Invertierer 87 zum
Rückkoppeln eines Ausgabesignals vom Schiebeschaltkreis 76
zum Schiebeschaltkreis 82 als Eingabesignal, einen getakteten
NAND-Schaltkreis 88 und einen Invertierer 89 zum Invertieren
eines Ausgabesignals des Schiebeschaltkreises 86. Der
Schiebeschaltkreis 83 umfaßt einen getakteten Invertierer 81
zum Invertieren eines Eingabesignals synchron mit dem Signal
D und einen Endschaltkreis 82, der so geschaltet ist, daß er
ein Ausgabesignal des Invertierers 81 erhält, und der
Schiebeschaltkreis 86 umfaßt einen getakteten
Invertierschaltkreis zum Invertieren eines Ausgabesignals des
Schiebeschaltkreises 83 synchron mit dem Signal D und einen
Ausgabeschaltkreis 85, der geschaltet ist, um ein Ausgabesignal
des Invertierers 84 zu erhalten. Der getaktete
NAND-Schaltkreis 88 ist so geschaltet, daß er ein Zeilenadreßsignal A9R
oder ein invertiertes Zeilenadreßsignal A9R und ein
Zeilenadreßsignal A10R oder ein invertiertes Zeilenadreßsignal
A10R als Eingangssignale erhält, und er wird entsprechend dem
Steuersignal SSET betrieben, um dem Endschaltkreis 82 des
Schiebeschaltkreises 83 ein Ausgabesignal zuzuführen.
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Es sind vier Schaltkreise mit dem Schaltkreisaufbau von Fig.
21 vorgesehen. Im ersten Schaltkreis wird das Taktsignal Φ31
als Signal D und die Adreßsignale und als
Adreßsignale dem NAND-Schaltkreis 88 zugeführt, im zweiten
Schaltkreis wird das Taktsignal als Signal D und die
Adreßsignale A9R und als Adreßsignale dem NAND-Schaltkreis 88
zugeführt, im dritten Schaltkreis wird das Taktsignal Φ32 als
Signal D und die Adreßsignale und als Adreßsignale
dem NAND-Schaltkreis 88 zugeführt, und im vierten Schaltkreis
wird das Taktsignal als Signal D und die Adreßsignale A9R
und als Adreßsignale dem NAND-Schaltkreis 88 zugeführt.
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Die Tabelle 5 zeigt die Beziehung zwischen den Eingabe- und
Ausgabesignalen des Schaltkreises von Fig. 21.
Tabelle 5
Zeilenadresse
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Wie in Tabelle 5 gezeigt, werden im ersten Schaltkreis, in
welchem das Taktsignal Φ31 als Signal D und die Adreßsignale
und als Adreßsignale dem NAND-Schaltkreis 88
zugeführt werden, Taktsignale Φ32 bzw. als Ausgabesignale E
bzw. F aus dem Schiebeschaltkreis 86 und dem Invertierer 39
erzeugt. Im zweiten Schaltkreis, in welchem das Taktsignal
als Signal D und die Adreßsignale A9R und A10R als
Adreßsignale dem NAND-Schaltkreis 88 zugeführt werden, werden
Taktsignale bzw. Φ35 als Ausgabesignale E und F vom
Schieberegister 86 und dem Invertierer 89 erzeugt. Im dritten
Schaltkreis, in welchem das Taktsignal Φ31 als Signal D und
die Adreßsignale und als Adreßsignale dem NAND-
Schaltkreis 88 zugeführt werden, werden Taktsignale Φ34 bzw.
als Ausgabesignale E und F vom Schiebeschaltkreis 86 und
dem Invertierer 89 erzeugt. Im vierten Schaltkreis, in
welchem das Taktsignal als Signal D und die Adreßsignale A9R
und A10R als Adreßsignale dem NAND-Schaltkreis 88 zugeführt
werden, werden Taktsignale Φ36 bzw. je als Ausgabesignale
E und F vom Schiebeschaltkreis 86 und dem Invertierer 89
erzeugt.
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Der Schaltkreis von Fig. 22 umfaßt einen
Verzögerungsschaltkreis 91 zum Verzögern eines Signals G um einen vorbestimmten
Zeitraum, einen Invertierer 92 zum Invertieren eines
Ausgabesignals des Verzögerungsschaltkreises 91, einen
NAND-Schaltkreis 93, geschaltet, um ein Ausgabesignal vom Invertierer 92
und ein Signal G zu erhalten, einen Verzögerungsschaltkreis
94 zum Verzögern eines Signals H um einen vorbestimmten
Zeitraum, einen Invertierer 95 zum Invertieren eines
Ausgabesignals vom Verzögerungsschaltkreis 94, einen NAND-Schaltkreis
96, geschaltet, um ein Ausgabesignal vom Invertierer 95 und
das Signal H zu erhalten, einen NAND-Schaltkreis 97,
geschaltet, um Signale I und J zu erhalten, einen Invertierer 98 zum
Invertieren eines Ausgabesignals des NAND-Schaltkreises 97,
einen NAND-Schaltkreis 99, der so geschaltet ist, daß er ein
Ausgabesignal des NAND-Schaltkreises 97 und das Steuersignal
SSET erhält, und einen NAND-Schlatkreis 100, der so
geschaltet ist, daß er ein Ausgabesignal des
NAND-Schaltkreises 98 und das Steuersignal erhält. Außerdem sind zwei
NAND-Schaltkreise 101 und 102 vorgesehen, um einen Flip-Flop
103 zu bilden. Eingabe- und Ausgabeanschlüsse des NAND-
Schaltkreises 101 sind jeweils mit Ausgabe- und
Eingabeanschlüssen des NAND-Schaltkreises 102 verbunden, und die NAND-
Schaltkreise 101 und 102 sind jeweils so geschaltet, daß sie
Ausgabesignale von den NAND-Schaltkreisen 93 und 99 und
Ausgabesignale von den NAND-Schaltkreisen 86 und 91 erhalten.
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Wenn die vom Schaltkreis von Fig. 20 abgeleiteten Taktsignale
Φ31 und Φ22, die vom Schaltkreis von Fig. 21 abgeleiteten
Taktsignale Φ33 und Φ36 und die invertierten Signale dieser
Signale jeweils als Eingabesignale G, H, E und J dem
Schaltkreis von Fig. 22 zugeführt werden, kann eines der
Taktsignale Φ23 bis Φ30 als Ausgabesignal K von Flip-Flop 103
abgeleitet werden.
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Die Tabelle 6 zeigt die Beziehung zwischen Eingabe- und
Ausgabesignal von acht Schaltkreisen, welche den
Schaltkreisaufbau haben, der in Fig. 22 gezeigt ist, und verwendet werden,
um die Taktsignale Φ23 bis Φ30 zu erzeugen, um den
Datenauslese- oder -lese/schreib-Betrieb im Seriellmodus der
Ausführungsform von Fig. 13 auszuführen.
Tabelle 6
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Auf ähnliche Weise zeigt die Tabelle 7 die Beziehung zwischen
Eingabe- und Ausgabesignalen von acht Schaltkreisen, welche
den in Fig. 22 gezeigten Schaltkreisaufbau haben und
verwendet werden, um Taktsignale Φ23 bis Φ30 zum Ausführen des
Datenschreibbetriebs im Seriellmodus in der Ausführungsform
von Fig. 13 auszuführen.
Tabelle 7
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Fig. 23 ist ein Schaltkreisdiagramm, das den
Schaltkreisaufbau eines DRAM nach einem dritten Ausführungsform dieser
Erfindung zeigt. In der Ausführungsform von Fig. 3 sind
Datenbusse zweigeteilt: In Auslesedatenbusse 12A bis 12D und
Schreibdatenbusse 13A bis 13D. Im DRAM dieser Ausführungsform
jedoch werden die Datenbusse 110A bis 110D sowohl zum
Datenauslesen als auch zum Schreiben verwendet. In diesem Fall
wird der I/O-Datenwahlmultiplexer 120, welcher wahlweise
Daten von und zu den Datenbussen 110A bis 110B zuführen kann,
an Stelle des Ausgabedatenwahlmultiplexers 15 und des
Eingabedatenwahlmultiplexers 20 in Fig. 2 verwendet.
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Fig. 24 ist ein Schaltkreisdiagramm, welches den
Schaltkreisaufbau eines DRAMs nach einer vierten Ausführungsform dieser
Erfindung zeigt. Der DRAM dieser Erfindung kann erreicht
werden, indem die Ausführungsform von Fig. 13 auf die gleiche
Weise modifiziert wird, wie die Ausführungsform von Fig. 23
modifiziert worden ist. In der Ausführungsform von Fig. 13
sind Datenbusse zweigeteilt: in Datenauslesebusse 12A und 12D
und Dateneinlesebusse 13A und 13D, aber in diesem DRAM dieser
Ausführungsform werden Datenbusse 110A und 110D sowohl zum
Datenauslesen als auch zum Schreiben verwendet. In dieser
Ausführungsform wird auch der I/O-Datenwahlmultiplexer 21B,
der wahlweise Daten von und zu den Datenbussen 110A und 110B
zuführen kann, an Stelle des Ausgabedatenwahlmultiplexers 15B
und des Eingabedatenwahlmultiplexers 20B in Fig. 3 verwendet.
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Fig. 25 ist ein Schaltkreisdiagramm, das den
Schaltkreisaufbau eines DRAM nach einer fünften Ausführungsform dieser
Erfindung zeigt. In der Ausführungsform von Fig. 3 sind die
Datenbusse zum Datenauslesen und Datenschreiben jeweils aus
einem Paar von Datenleitungen gebildet. Im DRAM dieser
Ausführungsform jedoch ist jeder Datenbus durch eine einzige
Datenleitung gebildet. Dadurch kann die Verdrahtungsfläche und
somit die Chipgröße verringert werden.
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Fig. 26 ist ein Schaltkreisdiagramm, das den
Schaltkreisaufbau eines DRAMs nach einer sechsten Ausführungsform dieser
Erfindung zeigt. Diese Ausführungsform kann erreicht werden,
indem die Ausführungsform von Fig. 13 auf gleiche Weise
verändert wird, wie die Ausführungsform von Fig. 25 verändert
worden ist. Das heißt, daß im DRAM dieser Erfindung
Datenbusse 12A, 12B, 13A und 13B jeweils durch eine einzige
Datenleitung gebildet werden, und somit die Chipfläche verringert
wird.
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Fig. 27 ist ein Schaltkreisdiagramm, das den
Schaltkreisaufbau eines DRAM nach einer siebten Ausführungsform dieser
Erfindung zeigt. Diese Ausführungsform kann erreicht werden,
indem die Ausführungsform von Fig. 23 auf dieselbe Weise
verändert wird, wie die Ausführungsform von Fig. 25 verändert
worden ist.
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Fig. 28 ist ein Schaltkreisdiagramm, das einen
Schaltkreisaufbau eines DRAM nach einer achten Ausführungsform dieser
Erfindung zeigt. Diese Ausführungsform kann erreicht werden,
indem die Ausführungsform von Fig. 24 auf dieselbe Weise
verändert wird, wie die Ausführungsform von Fig. 25 verändert
worden ist. Die geringste Anzahl von Datenleitungen, oder nur
zwei Datenleitungen werden bei dieser Ausführungsform
verwendet. Mit den DRAMs der dritten bis achten Ausführungsform
kann die Verdrahtungsfläche für die Datenbusse gegenüber dem
Stand der Technik verringert werden, und somit die Chipfläche
verringert werden. Dafür wird zum Übertragen der Daten über
die Datenbusse eine ausreichend lange Zeit zur Verfügung
gestellt, die es ermöglicht, den Datenauslese- und
Schreib-Betrieb auszuführen.
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Diese Erfindung ist nicht auf die oben beschriebenen
Ausführungsformen beschränkt und kann verändert werden, ohne den
technischen Bereich dieser Erfindung zu verlassen. Zum
Beispiel ist der Serielldatenzugriffsbetrieb im Bytemodus
erklärt worden. Jedoch ist es auch möglich, Seriellzugriff in
Einheiten von 4 bit oder im Nibble-Modus, oder in anderen
Bit-Zahlen auszuführen.
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Außerdem wird in der obigen Ausführungsform die
Bytemodusadressierung ausgeführt, um Daten von 1 bit-Struktur zu
behandeln, es ist jedoch auch möglich, Daten von n bit-Struktur zu
behandeln. Um zum Beispiel die Ausführungsform von Fig. 23 in
einem DRAM von n bit-Struktur zu verändern, sind, wie in Fig.
29 gezeigt, n Zellenfelder 10 bis 10n vorgesehen, n Gruppen
von I/O-Puffern 11A1 bis 11H1, . . . , und 11An bis 11Hn, n
Gruppen von Wahlmultiplexen 14A1 bis 14B1, . . . , und 14An bis
14Dn, n Wahlmultiplexern 120&sub1; bis 120n, und ein
Steuerschaltkreis 21C zum Steuern der Wahlmultiplexer. Außerdem sind n
Mengen von Datenbussen 110A1 bis 110B1, . . . , und 110An bis
110Dn zwischen den n Gruppen von Wahlmultiplexern 14A1 bis
14D1, . . . , und 14An bis 14Dn geschaltet, und n
Wahlmultiplexer 120&sub1; und 120n und Eingabe- und Ausgabetreiber 16&sub1; bis 19&sub1;
bis 16n und 19n sind jeweils mit den Wahlmultiplexern 120&sub1;
bis 120n verbunden. In Fig. 29 werden dieselben Bezugszahlen
wie in Fig. 27 verwendet, um Teile zu bezeichnen, die
denjenigen von Fig. 23 entsprechen. Der Steuerschaltkreis 21C ist
ähnlich zum Steuerschaltkreis 21 von Fig. 3, außer daß
Adresspuffer 21C-1 und 21C-2 vorgesehen sind, um AiR, ,
AiC, und (i-1)R zu erzeugen, ansprechend auf die Signale
, und Adreßsignale. In diesem Fall können Taktsignale
vom Steuerschaltkreis 21C gemeinsam für entsprechende
Datenpaare verwendet werden, die n Mengen von Datenbussen 110
A1 bis
110 D1, . . . , und 110An bis 110Dn umfassen.