DE4236453C2 - Mehrkanal-Speichereinrichtung und Verfahren zum Betreiben derselben - Google Patents

Description

Die Erfindung bezieht sich auf eine Mehrkanal- Speichereinrichtung und auf ein Verfahren zum Betreiben derselben.

In den letzten Jahren sind verschiedene technische Entwicklungen auf dem Gebiet der Bildverarbeitungstechnik schnell fortgeschritten. Zu diesen Entwicklungen zählt die Farbanzeige von CRTs (Katodenstrahlröhren) für PCs, die dreidimensionale Anzeige von Bildern in CAD-Systemen (computergestützen Entwurfssystemen), die Vergrößerung und Verkleinerung von Bildern, die Mehrfensteranzeige auf Bildschirmen und die Verbesserung der Bildauflösungen.

Unter diesen Umständen werden Bildsignale in digitale Signale zur Bearbeitung mit einer hohen Genauigkeit umgewandelt. Zum Speichern digitaler Bildsignale sind Bildspeicher für verschiedene Bildverarbeitungsanwendungen entwickelt worden.

Unter diesen Bildspeichern ist der Video-RAM (Direktzugriffs­ speicher) als zum Speichern digitaler Bilddaten optimal geeigneter Speicher bekannt. Der Video-RAM hat einen Direktzugriffs-Anschluß oder -Kanal, auf den wahlfrei zugegriffen werden kann, und einen seriellen Zugriffsanschluß, auf den in serieller Folge zugegriffen werden kann.

Fig. 7 zeigt den Aufbau eines Bildverarbeitungssystems unter Verwendung eines Video-RAM. In Fig. 7 weist das Bildverarbei­ tungssystem einen Video-RAM 1 zum Speichern von Bilddaten, eine Zentralverarbeitungseinheit (CPU) 5, die über einen Datenbus 6 in wahlfreier Folge auf den Video-RAM 1 zugreift, eine CRT- Steuerung 7, die Daten aus dem Video-RAM 1 in serieller Folge ausliest, und eine CRT-Anzeige 8, die die gelesenen Daten unter der Steuerung der CRT-Steuerung 7 auf einem Schirm darstellt, auf.

Der Video-RAM 1 enthält einen dynamischen Direktzugriffs­ speicher 2 mit dynamischen Speicherzellen, die in Zeilen und Spalten angeordnet sind, einen Speicher mit seriellem Zugriff 4, der eine zum Speichern der Daten der Speicherzellen in einer Zeile des dynamischen Direktzugriffsspeichers 2 ausreichende Speicherkapazität hat, und einen Datenübertragungsbus 3 zum Übertragen von Daten zwischen dem dynamischen Direktzugriffs­ speicher 2 und dem Speicher mit seriellem Zugriff 4.

Auf den dynamischen Direktzugriffsspeicher 2 wird durch die CPU 5 über den Datenbus 6 in wahlfreier Folge zugegriffen. Der Speicher mit seriellem Zugriff 4 wird durch die CRT-Steuerung 7 gesteuert, um seriell gespeicherte Daten in Reaktion auf ein serielles Taktsignal, das extern angelegt wird, zu liefern. Allgemein wird ein Abschnitt, der den dynamischen Direktzugriffsspeicher 2 enthält, als RAM-Kanal bezeichnet, weil auf ihn in wahlfreier Folge zugegriffen wird. Ein Abschnitt, der den Speicher mit seriellem Zugriff 4 enthält, wird als SAM-Kanal bezeichnet, weil auf ihn in serieller Folge zugegriffen werden kann.

Die Speicherzellen in einer Zeile des dynamischen Direktzugriffsspeichers 2 speichern die auf einer Abtastzeile auf dem Schirm des CRT-Displays 8 darzustellenden Daten. Daher entsprechen die Speicherzellen in einer Zeile des dynamischen Direktzugriffsspeichers 2 einer Abtastzeile im CRT-Display 8. Die Daten der Speicherzellen in einer Zeile des dynamischen Direktzugriffsspeichers 2 werden über den Datenübertragungsbus 3 auf einen Speicher mit seriellem Zugriff 4 übertragen. Der Speicher mit seriellem Zugriff 4 spricht auf ein extern angelegtes serielles Taktsignal an, indem die Speicherwerte seriell daraus ausgelesen und auf dem Schirm des CRT-Displays 8 unter Steuerung durch die CRT-Steuerung 7 dargestellt werden.

Während die Daten vom Speicher mit seriellem Zugriff 4 seriell ausgelesen werden, kann die CPU 5 über den Datenbus 6 auf den dynamischen Direktzugriffsspeicher 2 zugreifen. Daher kann die CPU 5 auch, während Bilddaten auf dem Schirm eines CRT-Displays 8 angezeigt werden, auf den Video-RAM 1 zugreifen, um ein Auslesen der Daten, eine Verarbeitung der gelesenen Daten und ein Einschreiben der verarbeiteten Daten auszuführen. Daher kann die CPU 5 parallel mit der Anzeige der Bilddaten auf dem Schirm der CRT-Anzeige 8 die Bilddaten verarbeiten, so daß eine Hochgeschwindigkeitsverarbeitung und -anzeige der Bilddaten ausgeführt werden kann.

Allgemein wird ein Speicher mit einer Mehrzahl von Zugriffsanschlüssen als Mehrkanal- oder Mehrportspeicher bezeichnet. Der in Fig. 7 gezeigte Video-RAM hat zwei Kanäle, d. h. einen RAM-Kanal, auf den durch die CPU 5 zugegriffen wird, und einen SAM-Kanal, auf den durch die CRT-Steuerung 7 zugegriffen wird, und wird daher als Zweikanal- oder Dual-Port- Speicher bezeichnet. Im SAM-Kanal werden Daten vom Speicher mit seriellem Zugriff in Reaktion auf ein extern angelegtes serielles Taktsignal gelesen. Der Zugriff auf den RAM-Kanal erfordert allgemein ein Umschalten der Signale *RAS (Zeilenadreßabtastsignal) und *CAS (Spaltenadreßabtastsignal), so daß auf den SAM-Port mit höherer Geschwindigkeit als auf den RAM-Port zugegriffen werden kann. Der Zweikanal-RAM hat den RAM-Kanal und den SAM-Kanal, auf die unabhängig zugegriffen werden kann, so daß ein Bildverarbeitungssystem entsteht, das die Bilddaten mit höherer Geschwindigkeit als ein RAM mit nur einem Kanal verarbeitet, weil beim herkömmlichen RAM mit nur einem Kanal die CPU 5 nicht auf den RAM zugreifen kann und daher im Wartezustand bleibt, während die Daten daraus an die CRT-Anzeige ausgelesen werden.

Fig. 8 zeigt einen speziellen Aufbau des herkömmlichen Video- RAM. In Fig. 8 besteht der Video-RAM 1 aus dem einen dynamischen Direktzugriffsspeicher 2 enthaltenden RAM-Kanal (siehe Fig. 7) und dem einen Speicher mit seriellem Zugriff 4 enthaltenden SAM-Kanal (siehe Fig. 7).

Der RAM-Kanal enthält ein Speicherzellenfeld 9, in dem dynamische Speicherzellen in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Adreßpuffer 11, der Adreßsignalbits A0 bis Aj, die an einen Adreßeingabeanschluß 10 angelegt werden, aufnimmt und ein internes Adreßsignal erzeugt, einen Zeilenadreßdecoder 12, der das vom Adreßpuffer 11 gelieferte interne Adreßsignal decodiert, um eine entsprechende Zeile im Speicherzellenfeld 9 auszuwählen, einen Spaltenadreßdecoder 13, der das vom Adreßpuffer 11 gelieferte interne Spaltenadreßsignal decodiert, um eine entsprechende Spalte im Speicherzellenfeld 9 auszuwählen und die entsprechende Spalte mit einem Ein-Ausgangs(I/O)-Bus 16 zu verbinden. Ein RAM-I/O(Ein/Ausgangs)-Anschluß 14 hat eine Mehrzahl von Stiftanschlüssen, und ein RAM-Ein-/Ausgabewert WIO ist aus mehreren Bit gebildet. Das Speicherzellenfeld 9 ist in Blöcke geteilt, die jeweils einem RAM-Ein-/Ausgabedatenbit entsprechen. Der Zeilenadreßdecoder 12 wählt eine Zeile in jedem Block des Speicherzellenfeldes 9 aus, und der Spaltenadreßdecoder 13 wählt eine Spalte in jedem Block des Speicherzellenfeldes 9 aus. Der RAM-Kanal enthält weiter einen Leseverstärker 17 zum Lesen und Verstärken der Daten der Speicherzellen in der ausgewählten Zeile im Speicherzellenfeld 9 und einen I/O-Bus 16 zum Verbinden der durch den Spaltenadreßdecoder 13 ausgewählten Spalte mit einem Datenein- /Ausgabepuffer 15. Der Datenein-/-ausgabepuffer 15 erzeugt im Datenschreibbetrieb aus den an den RAM-IO-Anschluß 14 gelieferten Daten WIOi interne Schreibdaten und überträgt diese auf den I/O-Bus 16. Im Datenlesebetrieb erzeugt der Datenein-/ -ausgabepuffer 15 externe Lesedaten WIOi aus internen Lesedaten auf den I/O-Bus 16 und überträgt diese an den Anschluß 14.

Der SAM-Kanal enthält ein serielles Register 18, das eine Speicherkapazität zum Speichern der Daten für eine Zeile im Speicherzellenfeld 9 hat, und eine serielle Auswahlvorrichtung 21 zum aufeinanderfolgenden Verbinden der im seriellen Register 18 enthaltenen Registereinheiten mit einem seriellen Datenein- /-ausgabepuffer 20. Der serielle Datenein-/-ausgabepuffer 20 erzeugt im Datenschreibbetrieb interne Schreibdaten aus an den SAM-IO-Anschluß 19 gelieferten seriellen Daten SIOi und überträgt diese an das serielle Register 18. Im Datenlesebetrieb erzeugt der serielle Datenein-/-ausgabepuffer 20 aus den vom seriellen Register 18 gelesenen Daten an den SAM-IO-Anschluß 19. Das serielle Register 18 ist, ähnlich zur Blockstruktur des Speicherzellenfeldes 9, in Blöcke aufgeteilt, die den Anschlußstiften des SAM-IO-Anschlusses 19 entsprechen.

Die serielle Auswahlvorrichtung 21 empfängt eine interne Spaltenadresse vom Adreßpuffer 11, um eine erste Adresse im seriellen Register 18 zu bestimmen und verbindet sequentiell die im seriellen Register 18 enthaltenen Datenregister mit dem seriellen Datenein-/-ausgabepuffer 20 entsprechend einem seriellen Schiebetaktsignal SC, das durch einen Taktgenerator 22 erzeugt wird.

Der Datenübertragungs- oder -transferbus 3 ist zwischen dem Speicherzellenfeld 9 und dem seriellen Register 18 angeordnet. Der Datentransferbus 3 spricht auf ein Transfer-Befehlssignal vom Taktgenerator 22 an und überträgt bidirektional die Daten zwischen dem Speicherzellenfeld 9 und dem seriellen Register 18.

In Fig. 8 ist gezeigt, daß der Taktgenerator 22 nur den Datenübertragungsbetrieb des Datentransferbusses 3 steuert, aber tatsächlich auch verschiedene interne Steuersignale entsprechend den extern angelegten Steuersignalen SC, DSF, *SE, *WB/*WE, *DT/*OE, *CAS und *RAS erzeugt.

Das Signal *RAS liefert eine Taktung (das "Timing") zur Erzeugung eines internen Zeilenadreßsignals durch den Adreßpuffer 11 und aktiviert den RAM-Kanal. Das Signal *RAS (Zeilenadreßabtastsignal) wird auch als Bezugssignal bei der Bestimmung der Betriebsweise des SAM-Kanals benutzt, weil dieser in Übereinstimmung mit der Kombination der Zustände der jeweiligen Steuersignale an der abfallenden Flanke des Signals *RAS bestimmt wird.

Das Signal *CAS ist ein Spaltenadreßabtastsignal zum Liefern eines Zeitpunktes (eines "Timings"), zu dem der Adreßpuffer 11 das interne Spaltenadreßsignal erzeugt. Das Signal *CAS wird auch als Taktungssignal zum Eingeben der ersten Adresse in die serielle Auswahlvorrichtung 19 verwendet.

Das Signal *DT/*OE setzt einen Datenausgabemodus im RAM-Kanal und liefert eine Taktung zum Aktivieren des Datenübertragungs­ betriebes des Datentransferbusses 3 und zum Übertragen der Daten.

Das Signal *WB/*WE versetzt den RAM-Kanal in den Datenschreib­ modus und gibt auch einen bitweisen Schreibbetrieb vor. Dieser bitweise Schreibbetrieb ist eine Betriebsart, bei der vorgewählte Anschlußstifte gegenüber dem Datenschreiben vom RAM-IO-Anschluß 14 in das Speicherzellenfeld 9 maskiert werden.

Das Signal *SE ist ein serielles Freigabesignal zum Freigeben des SAM-Kanals.

Das Signal DSF ist ein Signal zum Einstellen einer speziellen Funktion des Video-RAM und gibt an, daß die spezielle Funktion im Video-RAM 1 einzustellen ist, wenn das Signal DSF aktiviert wird.

Das Signal SC ist ein serielles Taktsignal und liefert einen Zeitpunkt, zu dem die serielle Auswahlvorrichtung 21 das im seriellen Register 18 enthaltene Datenregister mit dem seriellen Datenein-/-ausgabepuffer 21 verbindet.

Der Zugriff auf den RAM-Kanal wird ähnlich wie bei einem herkömmlichen DRAM ausgeführt. Speziell werden in Reaktion auf die Signale *RAS und *CAS eine Zeile und eine Spalte im Speicherzellenfeld 9 ausgewählt, und die Werte der ausgewählten Speicherzellen werden durch den Leseverstärker 17 gelesen und verstärkt. Der Lesebetrieb und der Schreibbetrieb für die Daten werden selektiv durch Signale *DT/*OE und *WB/*WE vorgegeben. Wenn das Signal *DT/*OE in einem aktiven Zustand "L" ist, geht der RAM-Kanal in den Datenausgabemodus über. Wenn das Signal *WB/*WE im aktiven Zustand "L" ist, geht der RAM-Kanal in den Datenschreibmodus über.

Der Dateneingabebetrieb und der Datenausgabebetrieb des SAM- Kanals wird durch den Datentransferzyklus bestimmt, der im letzten Zyklus ausgeführt wurde. Wenn die Daten vom RAM-Kanal in den SAM-Kanal, d. h. vom Speicherzellenfeld 9 in das serielle Register 18 übertragen wurden, geht der SAM-Kanal in den Datenausgabemodus über. Wenn die Daten vom SAM-Kanal an den RAM-Kanal übertragen werden, geht der SAM-Kanal in den Dateneingabemodus über. Nachfolgend wird der Lesetransferzyklus zum Übertragen der Daten vom RAM-Kanal in den SAM-Kanal unter Bezugnahme auf ein Betriebswellenformdiagramm der Fig. 9 beschrieben.

Der Lesetransferzyklus wird durch Setzen beider Signale *DT/*OE und DSF auf "L" und Setzen des Signals *WB/*WE auf "H" an der abfallenden Flanke des Signals *RAS bestimmt. In diesem Lesetransferzyklus führt der durch das Signal *RAS in den Speicherzyklus eintretende RAM-Kanal die Auswahl einer Zeile im Speicherzellenfeld 9 und das Lesen/die Verstärkung der Daten der ausgewählten Speicherzellen aus, und danach werden die Daten der ausgewählten Speicherzellen über den Datentransferbus in Reaktion auf den Anstieg des Signals *DT/*OE in das serielle Register 18 übertragen.

D. h., in Reaktion auf das Abfallen des Signals *RAS werden die an den Adreßeingabeanschluß 10 angelegten Adreßsignalbits A0 bis Aj abgetastet und als ein eine Zeilenadresse AX angebendes Zeilenadreßsignal zwischengespeichert. Der Zeilenadreßdecoder 12 decodiert das angelegte interne Zeilenadreßsignal, um die der Zeilenadresse AX im Speicherzellenfeld 9 entsprechende Zeile auszuwählen. Dann wird der Leseverstärker 17 aktiviert, und die Daten der mit der ausgewählten Zeile verbundenen Speicherzellen werden verstärkt und zwischengespeichert.

Wenn das Signal *CAS abfällt, werden die Adreßsignalbits A0 bis Aj, die vor diesem Abfallen angelegt wurden, als das eine Spaltenadresse AY angebende Spaltenadreßsignal zwischengespeichert. Die Spaltenadresse AY gibt auch eine Position des zuerst im seriellen Register 18 auszuwählenden Registers an. Die serielle Auswahlvorrichtung 21 speichert eine Adresse AY+1 zwischen. Das Register im seriellen Register 18, das durch die Spaltenadresse AY ausgewählt wurde, wird mit dem seriellen Datenein-/-ausgabepuffer 20 verbunden.

Wenn das Signal *DT/*OE danach auf "H" ansteigt, liefert der Taktgenerator 22 ein Lesetransfer-Befehlssignal RT. Der Datentransferbus 3 reagiert auf das Lesetransfer-Befehlssignal RT durch gleichzeitiges Übertragen der Daten der Speicherzellen einer Zeile, die durch die Adresse AX ausgewählt wurde, im Speicherzellenfeld 9 in das serielle Register 18. Gleichzeitig mit diesem Datentransfer werden die Daten der Speicherzelle im Speicherzellenfeld 9, die durch die Adressen AX und AY bestimmt ist, über das serielle Register 18 im seriellen Datenein-/-aus­ gabepuffer 20 gehalten.

Nach dem Anstieg des Signals *DT/*OE auf "H" werden die Daten, die im seriellen Datenein-/-ausgabepuffer 20 gehalten worden sind, in Reaktion auf das erste angelegte serielle Taktsignal SC an den SAM-IO-Anschluß 19 geliefert.

Das serielle Register 18 weist die internen Register auf, die in Reaktion auf das serielle Taktsignal SC sequentiell durch die serielle Auswahlvorrichtung 21 ausgewählt wurden, um mit dem seriellen Datenein-/-ausgabepuffer 20 verbunden zu werden. D. h., der Wert der durch die Adressen AX und AY bestimmten Speicherzelle wird vom Ein-/Ausgabepuffer 20 geliefert, und danach wird der Wert bei der Adresse AY+1 vom seriellen Register 18 in den seriellen Datenein-/-ausgabepuffer 20 übertragen, um dort zwischengespeichert zu werden. Zu dieser Zeit speichert die serielle Auswahlvorrichtung 21 eine Adresse AY+2 zwischen.

Wenn das serielle Taktsignal SC danach ein zweites Mal angelegt wird, liefert der serielle Datenein-/-ausgabepuffer 20 entsprechend den Wert der Adresse AY+1, der darin gehalten wird, an den SAM-IO-Anschluß 19 und speichert dann den Wert der Adresse AY+2 zwischen, der vom seriellen Register 18 geliefert wurde.

Der beschriebene Vorgang wird wiederholt, so daß die Daten der Adressen AY+2, AY+3 . . . im seriellen Register 18 nach jedem Anlegen eines seriellen Taktsignals SC sequentiell an den SAM- IO-Anschluß 19 geliefert werden. Die Adresse der seriellen Auswahlvorrichtung 21 wird entsprechend den seriellen Taktsignalen SC Schritt für Schritt inkrementiert.

Jetzt wird ein Schreibtransferzyklusbetrieb zum Übertragen der Daten vom seriellen Register 18 in das Speicherzellenfeld 9 unter Bezugnahme auf ein Betriebs-Wellenformdiagramm der Fig. 10 beschrieben. Der Schreibtransferzyklus wird durch Bringen der Signale *WB/*WE, *DT/*OE und DSF auf "L" und des seriellen Freigabesignals *SE auf "H" an der abfallenden Flanke des Signals *AS bestimmt. In Reaktion auf das Abfallen des Signals *AS werden die Adreßsignalbits A0 bis Aj als ein Zeilenadreßsignal zum Bestimmen einer Zeilenadresse ax im Speicherzellenfeld 9 gespeichert, und der Zeilenadreßdecoder 12 wählt die entsprechende eine Zeile im Speicherzellenfeld 9 aus. Dann werden in Reaktion auf das Abfallen des Signals *CAS die Adreßsignalbits A0 bis Aj als das die Spaltenadresse AY angebende Spaltenadreßsignal zwischengespeichert. Bei diesem Vorgang hat das serielle Register 18 bereits die über den seriellen Datenein-/Ausgabepuffer 20 angelegten gültigen Daten gespeichert. In Reaktion auf den Anstieg des Signals *DT/*OE erzeugt der Takt- bzw. Timinggenerator 22 ein Schreibtransfer- Befehlssignal WT zum Übertragen der Daten vom seriellen Register 18 in das Speicherzellenfeld 9, und das Schreibtransfer-Befehlssignal WT wird an den Datentransferbus 3 angelegt. Der Datentransferbus 3 überträgt in Reaktion auf das Schreibtransfer-Befehlssignal WT die im seriellen Register 18 gespeicherten Daten auf eine durch die Zeilenadresse ax bestimmte Zeile im Speicherzellenfeld 9. Die Spaltenadresse ay, die zu dieser Zeit geliefert wird, wird durch die serielle Auswahlvorrichtung 21 als eine Startadresse im nächsten seriellen Schreibvorgang gehalten. Danach werden bei jeder Anlegung des seriellen Taktsignals SC an den SAM-IO-Anschluß 19 gelieferte Daten sequentiell unter Verwendung der Adresse ay als der ersten oder Startadresse in das serielle Register 18 eingeschrieben.

Wie oben beschrieben, wird zwischen dem Lesen und Schreiben des SAM-Kanals durch Ausführen des Lesetransferzyklus und des Schreibtransferzyklus umgeschaltet. Das Signal *SE ist ein Signal zum Steuern des Lesens und Schreibens des SAM-Kanals. Wenn das Signal *SE im aktiven Zustand "H" ist, werden keine Daten ins serielle Register 18 geschrieben. Im Betriebs- Wellenformdiagramm der Fig. 10 wird, wenn das Signal *SE an der abfallenden Flanke des Signals *RAS auf "H" ist, ein Pseudo- Schreibtransferzyklus ausgeführt. In diesem Pseudo-Schreib­ transferzyklus wird ein Vorgang ähnlich dem Schreibtransfer­ zyklus ausgeführt, aber die im seriellen Register 18 gespeicherten Daten werden nicht in das Speicherzellenfeld 9 übertragen. Der Pseudo-Schreibtransferzyklus wird zum Umschalten des SAM-Kanals vom Datenausgabemodus in den Dateneingabemodus ausgeführt. Allgemein wird das serielle Taktsignals SC nicht während des Datentransfer-Zyklusbetriebs erzeugt, bei dem Daten vom seriellen Register 18 in das Speicherzellenfeld 9 übertragen werden.

Bei der Verarbeitung einer Bildinformation mit hoher Auflösung haben die zu verarbeitenden Daten eine bemerkenswert große Anzahl von Bits und daher wird für den zweikanaligen RAM (Video-RAM) eine große Speicherkapazität benötigt. Der DRAM mit der Struktur gemeinsamer Leseverstärker kann als der DRAM, der den RAM-Kanal bildet, verwendet werden, um die große Speicherkapazität ebenso wie eine geringe Chipfläche und einen geringen Stromverbrauch zu realisieren.

Fig. 11 zeigt den Aufbau eines Video-RAM, in dem der DRAM mit dem gemeinsame Leseverstärker aufweisenden Aufbau für den RAM- Kanal angewandt ist. Wie Fig. 11 zeigt, ist das in Fig. 8 gezeigte Speicherzellenfeld 9 in zwei Speicherzellenfelder 9l und 9u aufgeteilt. Zwischen den Speicherzellenfeldern 9l und 9u sind eine gemeinsame Leseverstärkerschaltung 23 und ein Spaltenadreßdecoder 13 vorgesehen, die gemeinsam durch beide Felder 9l und 9u benutzt werden. Die gemeinsame Leseverstärkerschaltung 23 enthält Leseverstärker, von denen jeder normal mit den Spaltenleitungen (Bitleitungspaaren) in den Speicherzellenfeldern 9l und 9u verbunden ist. Im Betrieb ist jeder Leseverstärker nur mit dem die ausgewählte Zeile enthaltenden Speicherzellenfeld verbunden und von dem Speicherzellenfeld getrennt, das nicht die ausgewählte Zeile enthält. Der Spaltenadreßdecoder 13 und der I/O-Bus 16 sind ähnlich zu den in Fig. 8 gezeigten. Nach dem Lesen und Verstärken der Daten der ausgewählten Speicherzellen durch die gemeinsame Leseverstärkerschaltung 23 wählt der Spaltenadreßdecoder 13 entsprechend dem vom Adreßpuffer 11 gelieferten Spaltenadreßsignal die entsprechende Spalte aus und verbindet sie mit dem I/O-Bus 16.

Ein erstes serielles Register 24l und ein zweites serielles Register 24u sind entsprechend den beiden Speicherzellenfeldern 9l bzw. 9u vorgesehen. Serielle Auswahlvorrichtungen 21l und 21u setzen die ersten oder Startadressen des ersten und zweiten seriellen Registers 24l und 24u und können auch deren Verschiebebetrieb steuern.

Ein Datentransferbus 26l ist zwischen dem Speicherzellenfeld 9l und dem ersten seriellen Register 24l vorgesehen. Ein Datentransferbus 26u ist zwischen dem Speicherzellenfeld 9u und dem zweiten seriellen Register 24u angeordnet. Der Takt- bzw. Timinggenerator 22 spricht auf ein Feldbestimmungssignal Ab (z. B. ein höchstes Bit in der Zeilenadresse) an, das vom Adreßpuffer 11 geliefert wird, um einen der Datentransferbusse 26l und 26u zu aktivieren (wenn der Datentransferzyklus bestimmt ist). Eine Leseverstärker-Ansteuerschaltung 30 ist vorgesehen, um selektiv jeden Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23 mit dem Speicherzellenfeld 9l oder 9u zu verbinden und den Lesebetrieb des Leseverstärkers zu steuern. Die Leseverstärker-Ansteuerschaltung 30 spricht auf das Takt- bzw. Zeitabfolgesignal (allgemein das interne Signal des Signals *RAS), das vom Taktgenerator 22 erzeugt wird, an, um ein Leseverstärkeraktivierungssignal ΦS zu erzeugen und spricht auch auf das Feldbestimmungssignal Ab und ein vom Taktgenerator 22 geliefertes Steuersignal an, um Verbindungssteuersignale SI(l) und SI(u) zum Steuern der Verbindung zwischen jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23 und den Speicherzellenfeldern 9l und 9u zu steuern.

Durch den Aufbau, bei dem die Leseverstärker durch die Speicherzellenfelder 9u und 9l gemeinsam genutzt werden, kann die Anzahl von Leseverstärkern im Vergleich zu einem Aufbau, bei dem Leseverstärker unabhängig voneinander für jedes der Speicherzellenfelder 9l und 9u vorgesehen sind, auf die Hälfte verringert werden, so daß die für die Leseverstärker benötigte Fläche und auch der Stromverbrauch beim Lesevorgang auf die Hälfte verringert wird. Bei dieser Anordnung mit gemeinsamen Leseverstärkern sind die Leseverstärker zwischen den Speicherzellenfeldern 9l und 9u angeordnet, so daß die Länge der Bitleitungen im Speicherzellenfeld 9l und 9u kurz sein kann und damit die parasitische Kapazität der Bitleitung verringert wird. Damit können hinreichende Lesespannungen auf den Bitleitungen erzeugt werden, und ein stabiler Lesebetrieb kann mit hoher Geschwindigkeit ausgeführt werden.

Fig. 12 zeigt einen Aufbau eines Hauptteils des in Fig. 11 gezeigten Video-RAM. Fig 12 zeigt nur einen Teil, der mit einem gemeinsamen Leseverstärker 230 verknüpft ist, d. h. einen mit einer Spalte in jedem der Speicherzellenfelder 9l und 9u verknüpften Teil.

In Fig. 12 enthält das Speicherzellenfeld 9l Bitleitungen 28a und 28b, eine Wortleitung WL1 und eine Speicherzelle MC, die mit der Wortleitung WL1 und der Bitleitung 28b verbunden ist. Die Bitleitungen 28a und 28b bilden ein Bitleitungspaar, mit dem die Speicherzellen in einer Spalte verbunden sind. Die Wortleitung WL1 verbindet damit Speicherzellen in einer Zeile des Speicherzellenfeldes 9l. Das serielle Register 24l enthält ein Datenregister 240l, das entsprechend den Bitleitungen 28a und 28b des Speicherzellenfeldes 9l vorgesehen ist. Der Datentransferbus 26l enthält ein Transfergatter 260l, das auf ein Lesetransfer-Befehlssignal RT1 und ein Schreibtransfer- Befehlssignal WT1 anspricht, die vom Taktgenerator 22 erzeugt werden, und überträgt die Daten zwischen dem Datenregister 240l und den Bitleitungen 28a und 28b.

Das Speicherzellenfeld 9u enthält Bitleitungen 29a und 29b, eine Wortleitung WLu und eine Speicherzelle MC, die mit der Wortleitung WLu und der Bitleitung 29b verbunden ist. Die Bitleitungen 29a und 29b bilden ein Paar, mit dem die Speicherzellen in einer Spalte des Speicherzellenfeldes 9u verbunden sind. Die Wortleitung WLu verbindet damit die Speicherzellen in einer Zelle des Speicherzellenfeldes 9u. Das serielle Register 24u enthält ein Datenregister 240u, das für die Bitleitungen 29a und 29b vorgesehen ist. Der Datentransferbus 26u enthält ein Transfergatter 260u, das auf ein Lesetransfer-Befehlssignal RT2 und ein Schreibtransfer- Befehlssignal WT2, die vom Taktgenerator 22 geliefert werden, anspricht und die Daten zwischen dem Datenregister 240u und den Bitleitungen 29a und 29b überträgt. Die Datenregister 240l und 240u sind entsprechend dem Bitleitungspaar 28a und 28b bzw. dem Bitleitungspaar 29a und 29b vorgesehen. Die seriellen Register 24l und 24u haben Speicherkapazitäten, die zum Speichern der Daten der Speicherzellen in einer Zeile der Speicherzellenfelder 9l bzw. 9u ausreichend sind.

Die gemeinsame Leseverstärkerschaltung 23 enthält gemeinsame Leseverstärker 230, die ein Potential auf einem Paar von Bitleitungen 28a und 28b oder auf einem Paar von Bitleitungen 29a und 29b in Reaktion auf das Leseverstärkeraktivierungs­ signal ΦS lesen und verstärken. Allgemein enthält der gemeinsame Leseverstärker 230 kreuzgekoppelte n-Kanal-MOS- Transistoren (Feldeffekttransistoren mit isoliertem Gate) und kreuzgekoppelte p-Kanal-MOS-Transistoren. In Fig. 12 ist gezeigt, daß der gemeinsame Leseverstärker 230 in Reaktion auf ein Steuersignal ΦS aktiviert ist.

Die gemeinsame Leseverstärkerschaltung 23 enthält weiter ein Verbindungssteuergate 32, das auf ein Verbindungssteuersignal SI(l) anspricht, um die Bitleitungen 28a und 28b vom gemeinsamen Leseverstärker 230 zu trennen, und ein Verbindungssteuergate 33, das auf ein Verbindungssteuersignal SI(u) anspricht, um die Bitleitungen 29a und 29b vom gemeinsamen Leseverstärker 230 zu trennen.

In der gemeinsamen Leseverstärkerschaltung 23 ist ein Spaltenauswahlgatter zum Verbinden der Spalte (d. h. des Bitleitungspaares), das durch das vom Spaltenadreßdecoder 13 geliefert Spaltenauswahlsignal ausgewählt wurde, mit dem I/O- Bus vorgesehen. In Fig. 12 ist jedoch aus Gründen der besseren Übersichtlichkeit der Abbildung das Spaltenauswahlgatter nicht gezeigt.

Nachfolgend wird der Datenübertragungsbetrieb des Video-RAM des Aufbaus mit gemeinsamen Leseverstärkern nach den Fig. 11 und 12 unter Bezugnahme auf ein Betriebs-Wellenformdiagramm der Fig. 13 beschrieben. Der Lesetransferzyklus und der Schreibtransfer­ zyklus sind auf eine ähnliche Weise, wie bereits unter Bezugnahme auf die Fig. 9 und 10 beschrieben, bestimmt. Es wird angenommen, daß die Wortleitung WL1 im Speicherzellenfeld 9l ausgewählt ist.

In Reaktion auf das Abfallen des Signals *RAS legt der Adreßpuffer 11 ein Feldbestimmungssignal Ab an den Taktgenerator 22 und die Leseverstärker-Ansteuerschaltung 30 an. Die Leseverstärker-Ansteuerschaltung 30 gibt in Reaktion auf das vom Taktgenerator 22 gelieferte Zeitsteuersignal und das Feldbestimmungssignal Ab ein Verbindungssteuersignal SI(l) auf "H" und das Verbindungssteuersignal SI(u) auf "L" vor, so daß das Speicherzellenfeld 9l einschließlich der ausgewählten Wortleitung WLl mit dem gemeinsamen Leseverstärker 230 verbunden wird, während das Speicherzellenfeld 9u von demselben gemeinsamen Leseverstärker 230 getrennt ist. Damit werden die Bitleitungen 28a und 28b über das Gatter 32 mit dem gemeinsamen Leseverstärker 230 verbunden, und die Bitleitungen 29a und 29b sind durch das Gatter 33 vom gemeinsamen Leseverstärker 230 getrennt. Nach dem Abfallen des Signals *RAS wählt der Zeilenadreßdecoder 12 die Wortleitung WLl aus, so daß der Wert der Speicherzelle MC auf die Bitleitung 28b übertragen wird. Wenn die Potentialdifferenz zwischen den Bitleitungen 28a und 28b auf einen ausreichenden Wert angestiegen ist, wird das Leseverstärkeraktivierungssignal ΦS erzeugt, und der gemeinsame Leseverstärker 230 liest und verstärkt den Wert auf den Bitleitungen 28a und 28b. Dann haben die Daten BL(l) und *BL(l) auf den Bitleitungen 28a und 28b Werte, die dem aus der Speicherzelle MC gelesenen Wert entsprechen.

Im Speicherzellenfeld 9u ist die Wortleitung WLu in einem nicht-ausgewählten Zustand, so daß die Werte BL(u) und *BL(u) auf den Bitleitungen 29a und 29b ein vorgeladenes mittleres Potential (Vcc/2) halten.

Dann erzeugt der Taktgenerator 22 das Transfer-Befehlssignal. Im Lesetransferzyklus wird in Reaktion auf das Signal Ab das Lesetransfer-Befehlssignal RTl erzeugt. Im Schreibtransferzyklus wird das Schreibtransfer-Befehlssignal WT(l) in Reaktion auf das Signal Ab erzeugt. Das Transfergatter 260l überträgt die Daten zwischen dem Datenregister 240l und den Bitleitungen 28a und 28b. Das Verbindungssteuersignal SL(l) hat im ausgewählten Zustand einen weiter erhöhten Pegel "H". Dies wird zur Übertragung des Potentialpegels "H", der durch den gemeinsamen Leseverstärker 230 verstärkt wird, auf die Bitleitung 28a oder 28b ohne einen Signalverlust am Gatter 32 gemacht.

Wenn das Signal *RAS auf "H" ansteigt und das Leseverstärker­ aktivierungssignal ΦS auf "L" abfällt, nachdem der Datentrans­ fer beendet ist, veranlassen die Verbindungssteuersignale SI(l) und SI(u) die Bitleitungen 28a, 28b, 29a und 29b, miteinander über Lese- und Zwischenspeicherknoten des Leseverstärkers 230 verbunden, vorgeladen und gleichermaßen auf das mittlere Potential, d. h. durch die Vorlade-Egalisierungsvorrichtung (nicht gezeigt) vorgeladene Potential gebracht zu sein.

Wenn die Wortleitung WLu ausgewählt ist, ist das Speicherzel­ lenfeld 9a mit dem gemeinsamen Leseverstärker 230 verbunden, und nachfolgend werden die Daten über den Transferbus 26u in das und aus dem seriellen Register 24u übertragen.

Wie oben beschrieben, führt der RAM-Kanal des Aufbaus mit gemeinsamen Leseverstärkern zu einer kleinen belegten Fläche und einem niedrigen Stromverbrauch. Das Schreiben und Lesen der Daten in die und aus den seriellen Register(n) 24l und 24u wird ähnlich wie beim bereits unter Bezugnahme auf Fig. 8 beschriebenen Video-RAM ausgeführt. In diesem Falle liefert entweder das erste serielle Register 24l oder das zweite serielle Register 24u in Übereinstimmung mit einem Signal DBS (Datenpufferauswahl), das an den Timinggenerator 22 angelegt wird (der Signalweg für diesen Vorgang ist nicht in Fig. 11 gezeigt), den Wert an den seriellen Datenein-/-ausgabepuffer 20 oder empfängt ihn von diesem.

Beim Video-RAM des oben beschriebenen Aufbaus mit gemeinsamen Leseverstärkern wird der Wert nur zwischen dem Speicherzellenfeld, das die ausgewählte Zeile enthält, und dem damit verknüpften seriellen Register übertragen. Das Speicherzellenfeld 9l kann den Wert nur in das und aus dem ersten seriellen Register 24l über den Datentransferbus 26l übertragen. Das Speicherzellenfeld 9u kann den Wert nur über den Datentransferbus 26u in das und aus dem zweiten seriellen Register 24u übertragen. Jedoch kann das Speicherzellenfeld 9l keinen Wert über den Datentransferbus 26u in das und aus dem zweiten seriellen Register 24u übertragen, und das Speicherzellenfeld 9u kann keinen Wert über den Datentransferbus 26l in das und aus dem ersten seriellen Register 24l übertragen. Beim Video-RAM dieses Aufbaus mit gemeinsamen Leseverstärkern können die seriellen Register 24l und 24u die Daten nur in und aus bestimmte(n) Zeilen (d. h. Zeilen für das obere oder untere halbe Gebiet auf dem Schirm) übertragen. Demgegenüber kann beim Video-RAM nach Fig. 8 das serielle Register 18 die Daten in und aus eine(r) beliebige(n) Zeile im Speicherzellenfeld 9 übertragen. Bei dem in Fig. 11 gezeigten Video-RAM mit gemeinsamen Leseverstärkern kann daher der Nachteil auftreten, daß in einigen Anwendungsfällen Bilddaten nicht mit hoher Geschwindigkeit verarbeitet werden können.

In einem Falle beispielsweise, bei dem derselbe Wert über die seriellen Register 24l und 24u zum anfänglichen Einstellen der Felder 9l und 9u in die Speicherzellenfelder 9l und 9u einzuschreiben ist, wird der folgende Vorgang erforderlich: Das Doppelpufferauswahlsignal DBS, das bestimmt, welches Register verwendet wird, wird benutzt, um denselben Wert in das erste und das zweite serielle Register 24l und 24u zu schreiben, und dann wird der Wert zwischen dem ersten seriellen Register 24l und dem Speicherzellenfeld 9l und zwischen dem zweiten seriellen Register 24u und dem Speicherzellenfeld 9u übertragen. Aus diesem Grund ist eine unnötige Zeitspanne beim anfänglichen Einstellvorgang zum Einschreiben derselben Daten sowohl in das erste als auch das zweite serielle Register 24u und 24l erforderlich.

Wenn beispielsweise bei dem in Fig. 8 gezeigten Aufbau Anfangs- Einstellwerte in das serielle Register eingeschrieben werden, ist es nur erforderlich, sequentiell das Zeilenauswahlsignal vom Zeilenadreßdecoder 12 anzulegen, um jede Zeile im Speicherzellenfeld 9 auszuwählen, um die Daten zu übertragen. Aus dem oben beschriebenen Grund wird - verglichen mit der Zeitspanne zum Schreiben der Anfangs-Einstellwerte über das serielle Register in Fig. 8 in das Speicherzellenfeld 9 - die zum Schreiben der Anfangs-Einstellwerte in das erste und das zweite serielle Register 24u und 24l benötigte Zeitspanne länger. Außerdem muß das Signal DBS verwendet werden.

Wenn der Datenübertragungsweg festgelegt ist, wie dies bei dem Video-RAM mit dem Aufbau mit gemeinsamen Leseverstärkern nach Fig. 11 der Fall ist, können keine Daten zwischen den Speicherzellenfeldern 9u und 9l ausgetauscht werden, und daher kann bei einigen Bildverarbeitungs-Anwendungen (z. B., wenn dasselbe Bild sowohl auf der oberen als auch der unteren Hälfte des Schirms darzustellen ist) keine Hochgeschwindigkeitsverar­ beitung des Bildes flexibel ausgeführt werden.

Aus der US 48 97 818 ist ein Dual-Port-Speicher mit zwei Speicherzellenfeldern und jeweils zugeordneten seriellen Datenspeichereinrichtungen bekannt.

Aus der DE 40 22 149 A1 ist ein Dual-Port-Speicher mit Verbindung eines seriellen Datenregisters zu wenigstens zwei Speicherfeldern bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Mehrkanal-Speichervorrichtung mit einem Aufbau mit gemeinsamen Leseverstärkern, die eine flexiblere und schnellere Datenübertragung ermöglicht, und ein Verfahren zum Betreiben derselben zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Mehrkanal-Speichereinrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 4.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Kurz gesagt, wird z. B. eine Mehrkanal- Speichereinrichtung mit einem DRAM mit einem Aufbau mit gemeinsamen Leseverstärkern als RAM-Kanal ermöglicht, bei dem Daten einer beliebigen Zeile in zwei Speicherzellenfeldern, die durch einen gemeinsamen Leseverstärker unterteilt sind, in einem Datenübertragungszyklus in serielle Register übertragen werden, von denen jedes entsprechend jeweils einem Speicherzellenfeld vorgesehen ist.

Bei der Mehrkanal-Speichereinrichtung können die Daten einer Zeile in den beiden durch den gemeinsamen Leseverstärker voneinander getrennten Speicherzellenfeldern in jedes der beiden seriellen Register zum Speichern übertragen werden.

Nach dem Schreibtransfervorgang aus einem der beiden seriellen Register in eine Zeile im verknüpften Speicherzellenfeld der durch den gemeinsamen Leseverstärker getrennten Felder zum Einschreiben der Daten werden die Daten in beide serielle Register übertragen, und danach kann der Schreibtransfervorgang vom anderen der seriellen Register in eine beliebige Zeile im anderen der Speicherzellenfelder ausgeführt werden, wodurch die Daten des einen seriellen Registers in eine beliebige Zeile im anderen Speicherfeld eingeschrieben werden können.

Auf diese Weise kann jedes serielle Register (jede Datenregi­ sterschaltung) gleichwertig die Daten in eine und aus einer beliebige(n) Zeile im ersten und zweiten Speicherfeld übertragen.

Es folgt die Erläuterung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein Arbeitsprinzip einer Mehrkanal- Halbleiterspeichereinrichtung entsprechend einer Ausführungsform,

Fig. 2 ein Flußdiagramm, das den Betrieb einer Mehrkanal- Halbleiterspeichereinrichtung entsprechend einer Ausführungsform zeigt,

Fig. 3 einen Gesamtaufbau eines Zweikanal-RAM entsprechend einer Ausführungsform,

Fig. 4 ein Signal-Wellenformdiagramm, das den Betrieb in einem dualen Lesetransferzyklus eines zweikanaligen RAM entsprechend einer Ausführungsform zeigt,

Fig. 5 ein Signal-Wellenformdiagramm, das den Betrieb in einem normalen Lesetransferzyklus eines zweikanaligen RAM entsprechend einer Ausführungsform zeigt,

Fig. 6 einen speziellen Aufbau einer Zeitsteuerschaltung und einer Leseverstärker-Ansteuerschaltung nach Fig. 3,

Fig. 7 einen Aufbau eines Bildverarbeitungssystems unter Nutzung eines Video-RAM,

Fig. 8 einen Aufbau eines herkömmlichen zweikanaligen RAM (Video-RAM),

Fig. 9 ein Signal-Wellenformdiagramm, das den Betrieb in einem Lesetransferzyklus eines herkömmlichen Video- RAM zeigt,

Fig. 10 ein Signal-Wellenformdiagramm, das den Betrieb in einem Schreibtransferzyklus eines herkömmlichen Video-RAM zeigt,

Fig. 11 einen Aufbau eines Video-RAM, bei dem im RAM-Kanal ein DRAM mit einem Aufbau mit einem geteilten Leseverstärker Anwendung findet,

Fig. 12 einen Aufbau des Hauptteils eines in Fig. 11 gezeigten Video-RAM und

Fig. 13 ein Signal-Wellenformdiagramm, das einen Datenübertragungsvorgang eines Video-RAM nach den Fig. 11 und 12 zeigt.

Fig. 1 zeigt ein Arbeitsprinzip einer Mehrkanal- Halbleiterspeichereinrichtung (die als Zweikanal-RAM bezeichnet werden wird, weil sie zwei Kanäle aufweist und ihre Anwendung nicht auf die Bildverarbeitung beschränkt ist) entsprechend einer Ausführungsform der Erfindung. In Fig. 1 enthält ein RAM- Feld MA, das einen RAM-Kanal bildet, ein erstes Speicherzellenfeld MA1 und ein zweites Speicherzellenfeld MA2. Eine gemeinsame Leseverstärkerschaltung SSA ist zwischen dem ersten Speicherzellenfeld MA1 und dem zweiten Speicherzel­ lenfeld MA2 angeordnet. Das erste Speicherzellenfeld MA1 kann Daten in ein erstes und aus einem ersten seriellen Register SR1 über einen ersten Datentransferbus DTB1 übertragen. Das zweite Speicherzellenfeld MA2 kann die Daten über einen zweiten Datentransferbus DTB2 in ein zweites serielles Register SR2 bzw. aus diesem übertragen. Der Datentransfer vom Speicherzellenfeld MA (MA1 oder MA2) in das serielle Register SR (SR1 oder SR2) wird in einem Lesetransferzyklus ausgeführt.

Der Lesetransferzyklus entsprechend der Erfindung enthält einen normalen Lesetransferzyklus, in dem Daten aus einem Speicherzellenfeld MA1 (oder MA2) in ein entsprechendes serielles Register SR1 (oder SR2) übertragen werden, und einen "dualen" Lesetransferzyklus, in dem Daten aus einem Speicherzellenfeld (MA1 oder MA2) in zwei serielle Register SR1 und SR2 übertragen werden. Nachfolgend wird der Datentransfervorgang im zweikanaligen RAM entsprechend der Erfindung unter Bezugnahme auf ein Betriebsablaufdiagramm der Fig. 2 kurz beschrieben.

Zuerst werden Speicherzellen in einer Zeile im RAM-Feld MA ausgewählt (Schritt S2). Fig. 1 zeigt einen Zustand, in dem eine Wortleitung WL im Speicherzellenfeld MA1 ausgewählt ist.

Dann werden die Daten der mit der ausgewählten Zeile WL verbundenen Speicherzellen durch die gemeinsame Leseverstär­ kerschaltung SSA gelesen und verstärkt (Schritt S4). Bei diesem Vorgang wird das Speicherzellenfeld MA2 von den Leseverstärkern in der gemeinsamen Leseverstärkerschaltung SSA getrennt, und nur das Speicherzellenfeld MA1 ist mit jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung SSA verbunden.

Nachdem die gemeinsame Leseverstärkerschaltung SSA die Daten der Speicherzellen gelesen und verstärkt hat, wird der Datentransfervorgang ausgeführt. Zuerst wird die Richtung des Datentransferzyklus bestimmt (Schritt S6). Wenn der Zyklus als der normale Lesetransferzyklus bestimmt wurde, öffnet ein in einem entsprechenden Datentransferbus enthaltenes Transfergatter, und die Daten in allen mit der ausgewählten Zeile verbundenen Speicherzellen werden in das entsprechende serielle Register übertragen. In Fig. 1 ist ein erster, für das Speicherzellenfeld MA1 vorgesehener Datentransferbus DTB1 aktiviert, und die Daten der mit der Wortleitung WL verbundenen Speicherzellen werden im normalen Lesetransferzyklus (Schritt S8) in das serielle Register SR1 übertragen.

Wenn der Zyklus nicht der normale Lesetransferzyklus ist, wird bestimmt, ob der Zyklus der duale Lesetransferzyklus ist oder nicht (Schritt S10). Eine Art und Weise zum Einstellen des normalen Lesetransferzyklus und des dualen Lesetransferzyklus wird später beschrieben. Wenn bestimmt ist, daß der duale Lesetransferzyklus eingestellt ist, wird auch das nicht­ ausgewählte Speicherzellenfeld mit jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung SSA verbunden, und beide Datentransferbusse DTB1 und DTB2 werden aktiviert, so daß die darin enthaltenen Transfergatter zum Übertragen der Daten öffnen.

Wie Fig. 1 zeigt, wird im dualen Lesetransferzyklus, nachdem die Daten der mit der Wortleitung WL verbundenen Speicherzellen durch die gemeinsame Leseverstärkerschaltung SSA gelesen und verstärkt wurden, das Speicherzellenfeld MA2 mit jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung SSA verbunden, und die Daten der mit der ausgewählten Wortleitung WL verbundenen Speicherzellen werden in entsprechende Spalten im Speicherzellenfeld MA2 übertragen. Danach werden beide Datentransferbusse DTB1 und DTB2 aktiviert, so daß die Daten über den Datentransferbus DTB1 zwischen dem Speicherzellenfeld MA1 und dem seriellen Register SR1 bzw. über den Datentransferbus DTB2 aus dem Speicherzellenfeld MA2 in das serielle Register SR2 übertragen werden. Im Ergebnis dessen werden die Daten der Speicherzellen in einer mit der ausgewählten Wortleitung WL verbundenen Zeile im gleichen Zyklus in die seriellen Register SR1 und SR2 übertragen (Schritt S12).

Wenn im Schritt S10 bestimmt wurde, daß der Zyklus nicht der duale Lesetransferzyklus ist, wird der Lesetransferzyklus nicht ausgeführt, und der Schreibtransferzyklus oder der Zugriff zum RAM-Anschluß werden entsprechend der bestimmten Betriebsweise ausgeführt (Schritt S14).

Fig. 3 zeigt den Gesamtaufbau eines zweikanaligen RAM entsprechend einer Ausführungsform der Erfindung. In Fig. 3 tragen die Teile und Abschnitte, die denen des zweikanaligen RAM nach Fig. 11 entsprechen, die gleichen Bezugsziffern oder Zeichen und werden nachfolgend nicht genauer beschrieben. Der in Fig. 3 gezeigte zweikanalige RAM benutzt zur Erzeugung eines Transfersteuersignals im Lesetransferzyklus eine andere Konfiguration, enthält aber einen Speicherfeld-Teil und einen seriellen Registerteil, deren Aufbau ähnlich zu dem in Fig. 11 gezeigten ist.

Wie Fig. 3 zeigt, spricht eine Zeitfolge-Erzeugungsschaltung 220 auf extern angelegte Steuersignale SC, DBS, DSF, *SE, *WB/*WE, *DT/*OE, *CAS und *RAS ebenso wie auf ein Feldbestimmungssignal Ab an, um ein Datentransfersteuersignal ebenso wie ein Bestimmungssignal für den dualen Lesetrans­ ferzyklus ΦM zu erzeugen. Der tatsächlich auszuführende Vorgang in diesem Lesetransferzyklus, d. h. der normale Lesetransfer­ betrieb oder der duale Lesetransferbetrieb wird durch eine Kombination der Zustände der Signale *WB/*WE, *DT/*OE, DSF und *SE an der abfallenden Flanke des Signals *RAS vorgegeben. Die Kombination dieser Zustände wird später beschrieben.

Eine Leseverstärker-Ansteuerschaltung 300 spricht auf das Befehlssignal für den dualen Lesetransfer ΦM und das interne Steuersignal RAS, die von der Zeitfolge-Steuerschaltung 220 geliefert werden, sowie auf das Feldbestimmungssignal Ab an, um Verbindungssteuersignale SI(U) und SI(l) zum Steuern des Verbindens bzw. der Trennung der Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23 mit den bzw. von den Speicherzellenfeldern 9a und 9b zu erzeugen. Die Lesever­ stärker-Ansteuerschaltung 300 spricht auch auf das Steuersignal RAS an, indem sie das Leseverstärkeraktivierungssignal ΦS erzeugt.

Wenn der normale Lesetransferzyklus bestimmt ist, aktiviert die Zeitfolge-Steuerschaltung 220 den Datentransferbus, der für das durch das Feldbestimmungssignal Ab bestimmte Speicherzellenfeld vorgesehen ist. Wenn der duale Lesetransferzyklus bestimmt ist, ignoriert die Zeitfolge-Steuerschaltung 220 das Feldbestim­ mungssignal Ab und aktiviert beide Datentransferbusse 26l und 26u ebenso wie das Bestimmungssignal für den dualen Lesetransferzyklus ΦM.

Wenn der duale Lesetransferzyklus bestimmt und das Signal ΦM erzeugt ist, verbindet die Leseverstärkeransteuerschaltung 300 das die ausgewählte Zeile enthaltende Speicherzellenfeld mit den Leseverstärkern in der gemeinsamen Leseverstärkerschaltung 23, um das Leseverstärkeraktivierungssignal ΦS zu erzeugen.

Nach der Beendigung des Lesevorgangs verbindet die Leseverstärker-Ansteuerschaltung 300 das nicht-ausgewählte Speicherzellenfeld (d. h. das von den Leseverstärkern in der gemeinsamen Leseverstärkerschaltung getrennte Speicherzellen­ feld) mit jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23. In den anderen Betriebsarten spricht die Leseverstärkeransteuerschaltung 300 auf Signale RAS und Ab an, um nur das die ausgewählte Zeile enthaltende Speicherzellenfeld mit jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23 zum Ausführen eines Lesevorgangs durch Aktivieren der Leseverstärker zu verbinden. Die Speicherzellenfelder 9u und 9l, die Datentransferbusse 26l und 26u und die seriellen Register 24l und 24u sind ähnlich zu denen nach Fig. 12. Nachfolgend wird der Lesetransferbetrieb des zweikanaligen RAM entsprechend der Ausführungsform der Erfindung beschrieben.

Fig. 4 ist ein Signal-Wellenformdiagramm, das den Betrieb im dualen Lesetransferzyklus zeigt. Der Betrieb im dualen Lesetransferzyklus wird unter Bezugnahme auf die Fig. 3, 4 und 12 beschrieben.

Der duale Lesetransferzyklus wird durch Setzen der Signale *DT/*OE und DSF auf "L" und Setzen der Signale *WB/*WE und *SE auf "H" an der abfallenden Flanke des Signals *RAS bestimmt. In Reaktion auf das Abfallen des Signals *RAS erzeugt der Adreßpuffer 11 das interne Zeilenadreßsignal, das durch den Zeilenadreßdecoder 12 decodiert wird, um die entsprechende Zeile im Speicherzellenfeld 9u und 9l auszuwählen. Es sei angenommen, daß die Zeilenadresse AX im Speicherzellenfeld 9l enthalten sei.

Das Feldbestimmungssignal Ab, das in der vom Adreßpuffer 11 gelieferten internen Zeilenadresse enthalten ist, wird an die Leseverstärker-Ansteuerschaltung 300 geliefert. Die Lesever­ stärker-Ansteuerschaltung 300 reagiert auf das Feldbestimmungs­ signal Ab durch Erhöhung des Pegels des Signals SI(l) auf einen höheren Pegel als "H" und Verringerung des Pegels des Signals SI(u) auf "L". Damit wird das Speicherzellenfeld 9l mit den Leseverstärkern 230 in der gemeinsamen Leseverstärkerschaltung 23 verbunden, und das Speicherzellenfeld 9u wird von den gemeinsamen Leseverstärkern 230 getrennt (vergleiche den Betrieb der Gatter 32 und 33 in Fig. 12).

Dann reagiert die Leseverstärker-Ansteuerschaltung 300 auf das von der Zeitfolge-Steuerschaltung 220 gelieferte Steuersignal RAS, indem sie das Leseverstärkeraktivierungssignal ΦS erzeugt. Dadurch werden die Daten der Speicherzellen, die auf jede Bitleitung des Speicherzellenfeldes 9l übertragen wurden, durch die gemeinsamen Leseverstärker 230 gelesen und verstärkt (Fig. 12), und das Potential jeder Spalte (jedes Bitleitunspaares) im Speicherzellenfeld 9l geht in Übereinstimmung mit den gelesenen Speicherzelldaten auf "H" oder "L".

Die Zeitfolge-Steuerschaltung 220 erzeugt das Bestimmungssignal für den dualen Lesetransferzyklus ΦM, das an die Leseverstär­ ker-Ansteuerschaltung 300 angelegt wird. Die Leseverstärker- Ansteuerschaltung 300 hebt in Reaktion auf das Signal ΦM das Verbindungssteuersignal SI(u) von "L" auf "H" an, nachdem die Daten auf jedem Bitleitungspaar im Speicherzellenfeld 9l nach dem Lesevorgang vollständig entwickelt wurden. Damit wird das Gatter 33, das in Fig. 12 gezeigt ist, leitend, und die Speicherzelldaten, die auf jedes Bitleitungspaar im Speicherzellenfeld 9l übertragen wurden, werden auf das entsprechende Bitleitungspaar im Speicherzellenfeld 9u übertragen. Wenn das Signal SI(u) von "L" auf "H" im dualen Lesetransferzyklus angehoben wird, kann es auf einen höheren Pegel als den Pegel "H" der herkömmlichen Versorgungsspannung Vcc angehoben werden, um den Signalverlust zu vermeiden, der durch die Schwellspannung des Verbindungssteuergatters bewirkt werden kann. In diesem Falle kann das Signal SI(l) auf dem Pegel "H" gehalten werden, ohne den Pegel zu erhöhen.

Im dualen Lesetransferzyklus ignoriert die Zeitfolge- Steuerschaltung 220 das Feldbestimmungssignal Ab und spricht auf den Anstieg des Signals *DT/*OE durch Erzeugung von Lesetransfer-Befehlssignalen RT1 und RT2 an. Dadurch werden beide Datentransferbusse 26l und 26u aktiviert, und die Daten jedes Bitleitungspaares im Speicherzellenfeld 9l werden in das erste serielle Register 24l übertragen, und die Daten jedes Bitleitungspaares im Speicherzellenfeld 9u werden in das zweite serielle Register 24u übertragen. Die Daten jedes Bitleitungs­ paares im Speicherzellenfeld 9u sind die Daten jeder Speicherzelle, die mit der ausgewählten Wortleitung im Speicherzellenfeld 9l verbunden ist. Deshalb speichern sowohl das erste als auch das zweite serielle Register 24l und 24u die Daten der Speicherzellen in einer Zeile mit der ausgewählten Zeilenadresse AX im Speicherzellenfeld 9l.

Nach dem Lesetransferzyklus treten die seriellen Register 24l und 24u in den Datenausgabemodus ein. In dieser Betriebsart bestimmen die seriellen Auswahlvorrichtungen 21l und 21u die erste Leseadresse entsprechend der an der abfallenden Flanke des Signals *CAS angelegten Spaltenadresse AY. Die Register, d. h. das erste und zweite serielle Register 24l und 24u, die aktuell mit dem seriellen Datenein-/Ausgabepuffer 20 zu verbinden sind, werden durch das extern angelegte Steuersignal DBS vorgegeben.

In dem in Fig. 4 gezeigten dualen Lesetransferzyklus werden zum gleichen Zeitpunkt Lesetransfer-Befehlssignale RT1 und RT2 erzeugt. Jedoch kann das Lesetransfer-Befehlssignal RT1 zuerst erzeugt werden, und nachdem die Daten jedes Bitleitungspaares im Speicherzellenfeld 9u definiert werden, kann das Lese­ transfer-Befehlssignal RT2 erzeugt werden. Die Signale RT1 und RT2 können zu jedem Zeitpunkt erzeugt werden, vorausgesetzt, daß die Daten der mit der ausgewählten Zeile im Speicherzellen­ feld 9l oder 9u verbundenen Speicherzellen in einem Transfer­ zyklus im ersten und zweiten seriellen Register 24l und 24u gespeichert werden können.

Der Betrieb wurde für den Fall beschrieben, daß die Wortleitung (Zeile) im Speicherzellenfeld 9l ausgewählt wird. Ein ähnlicher Betrieb ist in dem Falle möglich, daß eine Wortleitung (Zeile) im Speicherzellenfeld 9u ausgewählt wird. Auch in diesem letzteren Falle können die Daten der Speicherzellen einer Zeile im Speicherzellenfeld 9u in demselben Transferzyklus in das erste und zweite serielle Register 24l und 24u übertragen werden. Nachdem der duale Lesetransferzyklus nach Fig. 4 ausgeführt wurde, wird eine Zeile im Speicherzellenfeld 9u ausgewählt, und der Schreibtransferzyklus zum Übertragen der Daten aus dem zweiten seriellen Register 24u in die ausgewählte Zeile im Speicherzellenfeld 9u wird bestimmt. Bei diesem Vorgang werden die Daten der Speicherzellen in der ausgewählten Zeile des Speicherzellenfeldes 9l in die neu ausgewählte Zeile im Speicherzellenfeld 9u übertragen, und damit können die Daten wahlweise zwischen dem Speicherzellenfeld 9l und dem Speicherzellenfeld 9u übertragen werden. Außerdem können in diesem Vorgang die Daten des ersten seriellen Registers 24l in eine beliebige Zeile im Speicherzellenfeld 9u übertragen werden, wenn der Schreibtransfer ausgeführt wurde, bevor der duale Lesetransferzyklus mit derselben Zeile im Feld 9l bestimmt wird. D. h., wenn die Vorgänge in der Reihenfolge Schreibtransferzyklus, dualer Lesetransferzyklus und Schreibtransfer ausgeführt werden, kann ein serielles Register die Daten in eine beliebige Zeile in den Speicherzellenfeldern 9u und 9l übertragen.

Beim oben beschriebenen Aufbau mit gemeinsamen Leseverstärkern werden die Verbindungssteuersignale SI(l) und SI(u) während der Wartephase ("Standby") auf "H" gesetzt, und die Pegel des Verbindungssteuersignals SI (SI(l) oder SI(u)) für das ausgewählte Speicherzellenfeld (d. h. das die ausgewählte Zeile enthaltende Speicherzellenfeld) werden höher als auf den "H"- Pegel, d. h. Vcc-Pegel, angehoben. Die Signale SI(l) und SI(u) können jedoch beliebige Potentialniveaus haben, vorausgesetzt, daß die folgenden Bedingungen erfüllt sind: Beim Lesevorgang durch die gemeinsame Leseverstärkerschaltung 23 wird jede Spalte (jedes Bitleitungspaar) im ausgewählten Speicherzel­ lenfeld mit dem gemeinsamen Leseverstärker 230 verbunden, während jede Spalte im nicht-ausgewählten Speicherzellenfeld von demselben gemeinsamen Leseverstärker 230 getrennt wird, und nach der Beendigung des Lesevorgangs wird jedes Bitleitungspaar in beiden Speicherzellenfeldern 9l und 9u mit dem gemeinsamen Leseverstärker 230 verbunden.

Fig. 5 ist ein Signalwellenformdiagramm, das den Betrieb im normalen Lesetransferzyklus zeigt. Nachfolgend wird der Betrieb im normalen Lesetransferzyklus unter Bezugnahme auf die Fig. 3, 5 und 12 beschrieben.

Der normale Lesetransferzyklus wird durch Setzen des Signals *WB/*WE auf "H" und Setzen der Signale *DT/*OE, DSF und *SE auf "L" an der abfallenden Flanke des Signals *RAS bestimmt. Die Zeitfolge-Steuerschaltung 220 weist die Wahl des normalen Lesetransferzyklus aus der Kombination der obigen Steuersignale nach. Im RAM-Kanal werden die Adreßsignalbits A0 bis Aj als Zeilenadreßsignal an der abfallenden Flanke des Signals *RAS zwischengespeichert, so daß die Zeile, die der durch dieses Zeilenadreßsignal bestimmten Zeilenadresse AX entspricht, in den Speicherzellenfeldern 9l und 9u ausgewählt wird. In der nachfolgenden Beschreibung sei angenommen, daß eine Zeile im Speicherzellenfeld 9l ausgewählt ist.

Im normalen Lesetransferzyklus erzeugt die Zeitfolge­ Steuerschaltung 220 kein Steuersignals ΦM. Die Leseverstärker- Ansteuerschaltung 300 reagiert daher auf das Feldbestimmungs­ signal Ab und das Steuersignals RAS durch weiteres Anheben des Pegels des Verbindungssteuersignals SI(l) von "H" und Absenken des anderen Verbindungssteuersignals SI(u) auf "L". Dadurch wird jede Spalte im Speicherzellenfeld 9l mit dem Leseverstärker 230 in der gemeinsamen Leseverstärkerschaltung 23 verbunden, und alle Spalten im Speicherzellenfeld 9u werden vom Leseverstärker 230 getrennt. Dann erzeugt die Leseverstär­ ker-Ansteuerschaltung 300 ein Leseverstärkeraktivierungssignal ΦS, und die Speicherzelldaten jeder Spalte im Speicherzellen­ feld 9l werden gelesen, verstärkt und zwischengespeichert.

Nach der Beendigung des Lesevorgangs erzeugt die Zeitfolge­ Steuerschaltung 220 in Reaktion auf den Anstieg des Datentransfer-Befehlssignals *DT/*OE in Übereinstimmung mit dem Feldbestimmungssignal Ab das Lesetransfer-Befehlssignal RT1. Dadurch werden die Daten der mit der ausgewählten Zeile im Speicherzellenfeld 9l verbundenen Speicherzellen über den Datentransferbus 26l in das erste serielle Register 1 übertragen. Das Speicherzellenfeld 9u wird von jedem Leseverstärker in der gemeinsamen Leseverstärkerschaltung 23 getrennt, und daher hält jede Spalte das Zwischenpotential, d. h. das Vorladungspotential. Außerdem wird das Lesetransfer- Befehlssignal RT2 nicht erzeugt. Daher verbleibt der Datentransferbus 26u im inaktiven Zustand. In diesem Zustand wird die Spaltenadresse AY, die durch die abfallende Flanke des Signals *CAS "eingefangen" wurde, als erste Adresse in den seriellen Auswahlvorrichtungen 21l und 21u zwischengespeichert. Danach geht der SAM-Kanal in den Datenausgabemodus über. Auch in dieser Betriebsart wird das aktuell mit dem seriellen Datenein-/-ausgabepuffer 20 zu verbindende Register, d. h. das serielle Register 24l oder 24u, durch das extern angelegte Steuersignal DBS vorgegeben.

Beim oben beschriebenen Aufbau wird die Bestimmung des dualen Lesetransferzyklus und des normalen Lesetransferzyklus durch Festhalten des Zustands des seriellen Freigabesignals *SE, das beim Stand der Technik in einem beliebigen Zustand belassen wird, wenn der Lesetransferzyklus eingestellt wird, erreicht. Umgekehrt kann der normale Lesetransferzyklus bestimmt werden, wenn das Signal *SE auf "H" ist, und der duale Lesetransferzyklus kann bestimmt werden, wenn das Signal *SE auf "L" ist.

Fig. 6 zeigt den Aufbau der in Fig. 3 gezeigten Zeitfolge­ Steuerschaltung und der Leseverstärker-Ansteuerschaltung.

Abschnitte der Zeitfolge-Steuerschaltung 220, die sich nicht auf den Datentransferbetrieb beziehen, sind in Fig. 6 nicht gezeigt. Eine Pufferschaltung (die das interne Steuersignal erzeugt) für das Signal *DT/*OE und das Signal *RAS ist in Fig. 6 ebenfalls nicht gezeigt.

Wie Fig. 6 zeigt, enthält die Zeitfolge-Steuerschaltung 220 eine Betriebsartnachweisschaltung 250, die die bestimmte Betriebsart in Reaktion auf extern angelegte Steuersignale *RAS, *SE, *WB/*WE, DSF und *DT/*OE nachweist, eine Lesetransfersteuerschaltung 252, die in Reaktion auf das von der Betriebsartnachweisschaltung 250 gelieferte Lesetransferzyklus-Nachweissignal ΦR ebenso wie das Befehlssignal für den dualen Lesetransfer ΦM, das Feldbestimmungssignal Ab und das Transferbefehlssignal *DT/*OE die Lesetransfer-Befehlssignale RT1 und RT2 erzeugt, und eine Schreibtransfersteuerschaltung 254, die im Schreibtransferzyklus die Steuersignale WT1 und WT2 erzeugt.

Die Schreibtransfer-Steuerschaltung 254 wird in Reaktion auf ein von der Betriebsartnachweisschaltung 250 geliefertes Schreibtransferzyklus-Nachweissignal ΦW aktiviert und spricht auch auf den Anstieg des Signals *DT/*OE an, um das Schreibtransfer-Befehlssignal zu erzeugen, das zum Aktivieren des Datentransferbusses verwendet wird, der entsprechend dem durch das Feldbestimmungssignal Ab bestimmten Speicherzellen­ feld vorgesehen ist.

Wenn die Lesetransfersteuerschaltung 252 von der Betriebsart­ nachweisschaltung 250 beide Signale ΦR und ΦM empfängt, ignoriert die Lesetransfersteuerschaltung 252 das Feldbestimmungssignal Ab und erzeugt Lesetransfer- Befehlssignale RT1 und RT2 in Reaktion auf den Anstieg des Signals *DT/*OE. Die Lesetransfersteuerschaltung 252 kann einen Aufbau haben, bei dem ein Datentransferbus, der dem durch das Feldbestimmungssignal Ab entsprechenden Speicherzellenfeld entspricht, früher aktiviert wird.

Die Leseverstärker-Ansteuerschaltung 300 enthält eine Leseverstärker-Verbindungsschaltung 310, die das Signal *RAS (d. h. in der Praxis das durch die Pufferschaltung angelegte interne Steuersignal) und das von der Betriebsartnachweis­ schaltung 250 gelieferte Bestimmungssignal für den dualen Lesetransferzyklus ΦM empfängt, um die Verbindungssteuersignale SI(l) und SI(u) zu erzeugen, und eine Leseverstärker- Aktivierungsschaltung 320, die in Reaktion auf ein internes Steuersignal RAS (d. h. das invertierte Signal des Signals *RAS) das Leseverstärkeraktivierungssignal ΦS erzeugt. Die Leseverstärker-Verbindungsschaltung 310 empfängt auch das Feldbestimmungssignal Ab. Wenn das Bestimmungssignal für den dualen Lesetransferzyklus ΦM erzeugt wird, verbindet die Leseverstärker-Verbindungsschaltung 310 zuerst jede Spalte im durch das Feldbestimmungssignal Ab bestimmten Speicherzellen­ feld mit dem in der gemeinsamen Leseverstärkerschaltung 23 enthaltenen Leseverstärker und trennt auch jede Spalte im nicht-ausgewählten Speicherzellenfeld von diesem gemeinsamen Leseverstärker. Dann verbindet die Leseverstärker-Verbindungs­ schaltung 310 jede Spalte im abgetrennten Speicherzellenfeld mit dem gemeinsamen Leseverstärker.

Wenn das Bestimmungssignal für den dualen Lesetransferzyklus ΦM nicht erzeugt wird, verbindet die Leseverstärker-Verbindungs­ schaltung 310 jede Spalte im Speicherzellenfeld, das durch das Feldbestimmungssignal Ab bestimmt wurde, mit dem gemeinsamen Leseverstärker und trennt jede Spalte im nicht-ausgewählten Speicherzellenfeld vom gemeinsamen Leseverstärker. Die Leseverstärker-Aktivierungsschaltung 320 verzögert das interne Steuersignal RAS um eine vorbestimmte Zeit und erzeugt dann das Leseverstärkeraktivierungssignal ΦS.

Bei dem oben beschriebenen Aufbau sind das Speicherzellenfeld 9l und das Speicherzellenfeld 9u durch die gemeinsame Leseverstärkerschaltung 23 voneinander getrennt. Der zweikanalige RAM kann Speicherzellenfelder verschiedener Ebenen enthalten. Es ist nur erforderlich, jede Speicherebene durch eine gemeinsame Leseverstärkerschaltung in Speicherzellfeld­ blöcke aufzuteilen.

Die Speichervorrichtung gemäß der Erfindung muß kein zweikanaliger RAM mit einem RAM-Kanal und einem SAM-Kanal sein, sondern kann mehrere Kanäle enthalten.

Entsprechend der Erfindung hat - wie oben beschrieben - der RAM-Kanal des Aufbaus mit gemeinsamem Leseverstärker einen Aufbau, bei dem die Daten der Speicherzellen in jeder Zeile des RAM-Speicherzellenfeldes in einem Datentransferzyklus in die beiden seriellen Register übertragen werden können. Daher kann der zweikanalige RAM flexibel mit jeder Bilddatenverarbeitung zusammenwirken.

Nachdem die Daten in den Speicherzellen einer Zeile des ausgewählten Speicherzellenfeldes in die beiden seriellen Register übertragen wurden, können die Daten aus dem entsprechenden seriellen Register in jede Zeile im nicht- ausgewählten Speicherzellenfeld übertragen werden. Damit können die Daten zwischen den Speicherzellenfeldern übertragen werden, und außerdem können die Daten von einem seriellen Register in jede Zeile übertragen werden. Der Mehrkanal-RAM mit dem Aufbau mit gemeinsamen Leseverstärkern kann daher viele Funktionen ausführen und flexibel in bezug auf komplizierte Bildverarbeitungs-Anwendungen eingesetzt werden. Insgesamt hat ein Bilddatenverarbeitungssystem unter Verwendung dieses mehrkanaligen RAM eine verbesserte Leistungsfähigkeit bezüglich der Bildinformationsverarbeitung.

Claims (5)

1. Mehrkanal-Speichereinrichtung mit
einem ersten, wahlfrei zugreifbaren und eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweisenden Speicherzellenfeld (9l),
einem zweiten, wahlfrei zugreifbaren und eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweisenden Speicherzellenfeld (9u),
einer Leseverstärkereinrichtung (23), die gemeinsam für das erste und das zweite Speicherzellenfeld (9l, 9u) und zum Lesen und Verstärken der Daten von Speicherzellen auf einer im ersten oder zweiten Speicherzellenfeld ausgewählten Zeile verwendet wird,
einer Verbindungseinrichtung (32, 33) zum Verbinden der Speicherzellen in der ausgewählten Zeile mit der Leseverstär­ kereinrichtung (23),
einer ersten Datenspeichereinrichtung (24l), auf die in serieller Weise zugreifbar ist und die eine zum Speichern der Daten der Speicherzellen in einer Zeile im ersten Speicher­ zellenfeld (9l) ausreichende Speicherkapazität aufweist,
einer zweiten Datenspeichereinrichtung (24u), auf die in serieller Folge zugreifbar ist und die eine zum Speichern der Daten der Speicherzellen in einer Zeile im zweiten Speicherzellenfeld (9u) ausreichende Speicherkapazität hat,
einer ersten Datentransfervorrichtung (26l) zum Übertragen von Daten zwischen dem ersten Speicherzellenfeld (9l) und der ersten Datenspeichereinrichtung (24l),
einer zweiten Datentransfervorrichtung (26u) zum Übertragen von Daten zwischen dem zweiten Speicherzellenfeld (9u) und der zweiten Datenspeichereinrichtung (24u) und
einer auf ein Transfersteuersignal ansprechenden Steuervorrich­ tung (220, 300) zum Steuern der Verbindungseinrichtung (32, 33), der ersten Datentransfervorrichtung (26l) und der zweiten Datentransfervorrichtung (26u) derart, daß Daten der Speicherzellen der im ersten oder zweiten Speicherzellenfeld (9l, 9u) ausgewählten Zeile sowohl auf die erste als auch in die zweite Datenspeichereinrichtung (24l, 24u) übertragen werden.

2. Mehrkanal-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuervorrichtung (220, 300) aufweist:
eine Betriebsartnachweisvorrichtung (250), die auf das Übertragungssteuersignal anspricht und ein Signal für dualen Transfer erzeugt, das angibt, daß Daten der Speicherzellen der ausgewählten Zeile sowohl in die erste als auch in die zweite Datenspeichereinrichtung übertragen werden sollen,
eine Verbindungssteuervorrichtung (31), die auf das Signal zum dualen Transfer und ein Feldbestimmungssignal, das ein die ausgewählte Zeile enthaltendes Speicherzellenfeld bestimmt, anspricht und die Verbindungseinrichtung (32, 33) derart steuert, daß das durch das Feldbestimmungssignal bestimmte Speicherzellenfeld (9l, 9u) mit der Leseverstärkereinrichtung (23) verbunden wird, während das andere Speicherzellenfeld (9u, 9l), das nicht bestimmt ist, von der Leseverstärkereinrichtung (23) getrennt wird und anschließend das andere Speicherzellenfeld mit der Leseverstärkereinrichtung (23) verbunden wird, so daß das andere Speicherzellenfeld die durch die Leseverstärkereinrichtung gelesenen und verstärkten Daten empfängt, und
eine Übertragungssteuervorrichtung (252), die auf das Signal zum dualen Transfer anspricht, indem sie die erste und zweite Transfervorrichtung aktiviert, um einen Datentransfer vom ersten Speicherzellenfeld (9l) in die erste Datenspeicher­ einrichtung (24l) ebenso wie vom zweiten Speicherzellenfeld (9u) in die zweite Datenspeichereinrichtung (24u) zu bewirken.

3. Mehrkanal-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Betriebsartnachweisvorrichtung (250) eine Einrichtung zum Deaktivieren der Transfersteuervorrichtung (252) und der Verbindungssteuervorrichtung (31) zum Verbinden nur des die ausgewählte Zeile enthaltenden Speicherzellenfeldes mit der Leseverstärkereinrichtung (23) und einer zugeordneten Datenspeichereinrichtung in Reaktion darauf, daß nicht das Signal für dualen Datentransfer erzeugt ist, aufweist.

4. Verfahren zum Betreiben einer Mehrkanal-Speichereinrichtung nach einem der Ansprüche 1 bis 3, die einen wahlfrei zugreifbaren RAM-Kanal enthält und ein erstes und ein zweites Speicherfeld (9l, 9u), von denen jedes eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweist, und eine Leseverstärkereinrichtung (23) hat, die gemeinsam für das erste und das zweite Speicherfeld zum Lesen und Verstärken von Daten der Speicherzellen in einer ausgewählten Zeile des ersten und zweiten Speicherfeldes verwendet wird, sowie einen SAM- Kanal enthält, auf den in serieller Folge zugegriffen werden kann und der eine entsprechend dem ersten Speicherzellenfeld (9l) vorgesehene erste Datenspeichervorrichtung (24l) und eine entsprechend dem zweiten Speicherfeld (9u) vorgesehene zweite Datenspeichervorrichtung (24u) aufweist, dadurch gekennzeichnet, daß die Übertragung von Daten zwischen dem RAM- Kanal und dem SAM-Kanal die Schritte aufweist:
Auswählen einer Zeile in einem, dem ersten oder dem zweiten Speicherfeld (9u, 9l) in Reaktion auf eine Zeilenadresse,
Verbinden des die ausgewählte Zeile enthaltenden einen Speicherfeldes mit der Leseverstärkereinrichtung (23) in Reaktion auf ein Feldbestimmungssignal zum Lesen und Verstärken von Daten der Speicherzellen in der Zeile,
Verbinden des anderen der Speicherfelder (9l, 9u) mit der Leseverstärkereinrichtung (23) in Reaktion auf ein erstes Transfersteuersignal zum Übertragen der in dem einen Speicherfeld gelesenen und verstärkten Daten in das andere Speicherfeld und
Übertragen der Daten von dem einen Speicherfeld (9u, 9l) in die entsprechende Datenspeichereinrichtung (24u, 24l) und ebenso der Daten von dem anderen Speicherfeld (9l, 9u) in die entsprechende Datenspeichervorrichtung (24l, 24u) in Reaktion auf das erste Transfersteuersignal.

5. Verfahren nach Anspruch 4, gekennzeichnet durch die Schritte des Übertragens der aus einem die ausgewählte Zeile enthaltenden Speicherfeld (9l, 9u) gelesenen und verstärkten Daten in eine zugeordnete Datenspeichereinrichtung (24l, 24u), wobei das andere Speicherfeld (9u, 9l) von der Leseverstärkereinrichtung und dem die ausgewählte Zeile enthaltenden Speicherfeld in Reaktion auf die Nicht-Erzeugung des ersten Transfersteuersignals und die Erzeugung eines zweiten Transfersteuersignals getrennt wird.