DE3214230C2 - Speicheranordnung mit Mehrfach-Zugriffsleitungen - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit einer Vielzahl von Speicherelementen, einem ersten Paar von Zugriffsleitungen, die den Speicherelementen zugeordnet sind, und ihnen Vorauflade-Abfragesignale zuführen, wobei jedes Speicherelement so ausgelegt ist, daß es auf die Vorauflade-Abfragesignale mit dem gespeicherten Signalwert antwortet und die Antwort zu einem Zeitpunkt unmittelbar nach dem Voraufladen der ersten Zugriffs­ leitung auftritt, und wobei die Speicherelemente außerdem so ausgelegt sind, daß sie während des Voraufladeinter­ valls von dem ersten Paar Zugriffsleitungen isoliert sind.

In der Europäischen Patentanmeldung EP 0 011 375 A1 ist ein Verfahren für den Zugriff zu einer Speicher­ anordnung offenbart, das darin besteht, für jede Bitstelle eine doppelte Zugriffsleitung vorzusehen, derart, daß das Binärsignal, entweder eine 0 oder eine 1, auf einer Leitung des Paares von Leitungen und das Komplement auf der anderen Leitung des Paares geliefert wird. Für ein gegebenes Paar von Zugriffsleitungen, das willkürlich A genannt wird, wäre eine Leitung "A" und die andere "".

Zum Einschreiben einer 1 in eine Bitstelle, beispielsweise die Stelle A1, wäre die Leitung "A" auf hohem Potential (H). Zu diesem Zeitpunkt sind dann unter Steuerung eines Wortauswahl-Decoders zwei Übertragungsgatter zwischen den Zugriffsleitungen und der Speicherstelle offen. Da die Leitung "A" hohes-Potential angelegt ist, wird die Zelle A1 zur Erzeugung einer 1 veranlaßt.

Für Leseoperationen weist die Operationsfolge ein Vorauf­ ladeintervall auf, bei dem beide Zugriffsleitungen "A" und "" auf hohem Potential gehalten werden. Am Ende des Voraufladeintervalls werden jedoch die Signale hohen Potentials von beiden Leitungen abgeschaltet, die Leitungen bleiben aber aufgrund ihrer parasitären Kapazität auf H. Es werden dann die Übertragungsgatter zwischen den Zugriffsleitungen und der Speicherzelle geöffnet. Da das Signal H auf beiden Leitungen nicht aufrecht erhalten wird, liefert das Flipflop der Speicher­ zelle Signale auf die Leitungen "A" und "", die den Zustand der Zelle A1 darstellen. Wenn demgemäß die Zelle eine 1 gespeichert hat, bleibt die Leitung "A" auf hohem Potential und die Leitung "" wird auf niedri­ ges Potential (L) entladen. Das Voraufladen ist erforder­ lich, weil die Speicherzellen nur eine niedrige Leistung zur Spannungserhöhung der Leitungen besitzen und nicht in der Lage sind, die Zugriffsleitungen ohne Beeinflussung der gespeicherten Daten aufzuladen.

Die Vorauflade- und Leseintervalle werden zeitlich durch zwei Phasen eines Taktsignals gesteuert. Eine solche Takt- und Speicheranordnung stellt ein synchrones Speicherlesesystem dar. Die Schreiboperation erfolgt ebenfalls synchron und besitzt demgemäß ein Vorauflade­ intervall, das aber durch die Eingangsdaten überdeckt wird und nur zur Adressierung und Dateneinstellung benutzt wird.

Es treten Fälle auf, in denen es erwünscht ist, einen Zugriff zu einer einzelnen Speicheranordnung von mehr als einem Anschluß oder Punkt aus durchzuführen. In typischer Weise erreicht man dies, indem eine Multiplexer­ anordnung an dem einzigen Zugriffspunkt benutzt wird, und die Eingangs/Ausgangssignale des Speichers zwischen verschiedenen Registern aufgeteilt werden. Diese Anord­ nung wird für Steuerzwecke kompliziert und kann in ihrer Verwirklichung aufwendig sein. Ein weiterer Nachteil einer solchen Anordnung tritt dann auf, wenn bereits ein Zugriff zum Speicher mit seiner maximalen Geschwindig­ keit für einen einzelnen Anschluß erfolgt. In einem solchen Fall verursacht, da die Zugriffszeit fest ist, die Hinzufügung weiterer Anschlüsse eine Herabsetzung der Zugriffsmöglichkeiten von jedem Anschluß aus. Demge­ mäß kann kein Realzeit-Speicherbetrieb garantiert werden.

Wie beispielsweise dem US-Patent US 38 66 180 entnommen werden kann, hat man versucht, diese Schwierigkeit durch Anordnung von zwei Speichern zu überwinden, die abwechselnd nacheinander betrieben werden. Beispielsweise wird bei Zeitlagen-Wechseloperationen ein Rahmen während eines ersten Zyklus in einen ersten Speicher eingeschrie­ ben. Ein zweiter Rahmen wird dann in den zweiten Speicher gegeben. Während des nächsten Zyklus wird der dritte Rahmen in den ersten Speicher geschrieben, während der zweite Rahmen aus dem zweiten Speicher gelesen wird.

Aufgabe der Erfindung ist es daher, eine Speicheranordnung zu schaffen, bei der ein Zugriff von mehreren Anschlüssen aus möglich ist, ohne die Datenintegrität zu gefährden und eine wesentlich verkürzte Zugriffs­ zeit zu erreichen.

Die Lösung der Aufgabe geht von einer Speicheranordnung der eingangs genannten Art aus und ist dadurch gekennzeichnet, daß die Speicheranordnung ein zweites Paar von Zugriffsleitungen aufweist, die den Speicherelementen zugeordnet sind, daß das zweite Paar von Zugriffsleitungen unabhängig von dem ersten Paar von Zugriffsleitungen Vorauflade- Abfragesignale an die Speicherelemente liefert und daß das zweite Paar von Zugriffsleitungen vorauflade- Abfragesignale zu einem anderen Zeitpunkt als dem für das Auftreten von Vorauflade-Abfragesignalen auf dem ersten Paar von Zugriffsleitungen liefert, so daß die zugeordneten Speicherelemente mit ihrem gespeicherten Signalwert über das zweite Paar von Zugriffsleitungen unabhängig von der Antwort über das erste Paar von Zugriffsleitungen antworten können.

Die Fähigkeiten eines Speichers mit Mehrfachanschlüssen wird durch eine Anordnung der Speicherzellen auf eine solche Art erreicht, daß für jeden Zyklus der Speicher­ operation Mehrfachzugriffe durchgeführt werden können. Dieses Ergebnis wird durch eine Struktur erreicht, die die Möglichkeit eines individuellen Zellenzugriffs auf konkurrierender Grundlage bietet und sicherstellt, daß ein Zugriff zu jeder Zelle nicht gleichzeitig von mehr als einem Anschluß aus erfolgt. Die Anordnung sieht die Hinzufügung eines Zugriffs-Bitleitungspaares zu jedem Speicherelement vor, wobei jedes Zugriffspaar als getrennter Anschluß dient. Bei einem Ausführungsbei­ spiel wird ein getrenntes Zugreifen durch selektive Steuerung der Eingänge erreicht, derart, daß in allen Fällen unterschiedliche Zellen bei jedem Zyklus des Speichers adressiert werden.

Bei einem zweiten Ausführungsbeispiel werden die Anschlüs­ se durch eine Taktsignal-Phaseneinrichtung getrennt, die die Vorauflade- und Adressierintervalle zwischen den Anschlüssen abwechselt, um sicherzustellen, daß dann, wenn ein Anschluß Daten liest, der andere Anschluß sich in der Vorauflade-Betriebsweise befindet. Durch Verwendung der richtigen Taktphase für jede Zugriffslei­ tung, derart, daß sie außer Phase mit der jeweils anderen Leitung ist, kann sichergestellt werden, daß dann, wenn eine Zugriffsleitung sich in der Vorauflade- Betriebsweise befindet, eine andere Zugriffsleitung Informationen aus jeder Speicherzelle lesen kann.

Nachfolgend wird die Erfindung anhand eines Ausführungs­ beispiels in Verbindung mit den Zeichnungen beschrieben. Es zeigen:

Fig. 1 einen Speicher mit einem zweiten Paar von Zugriffsleitungen;

Fig. 2 eine bekannte Speicherzelle mit einem einzelnen Zugriffspaar;

Fig. 3 ein Zeitdiagramm zur Steuerung des Zugriffs für die beiden Anschlüsse in Fig. 1.

Speicherstruktur mit doppeltem Zugriff

Der in Fig. 1 gezeigte doppelte Speicher, der als Ver­ stärkungswertpuffer 700 dargestellt ist, besteht aus einer NMOS-Speicheranordnung bekannter Art (Fig. 2), die so modifiziert ist, daß sie die Möglichkeit eines doppelten Zugriffs bietet. Der Speicher 700 kann demgemäß entweder über das Register 703 oder über das Register 704 zugegriffen werden, wobei jedes Register mit zwei unabhängigen Adressen und zwei unabhängigen Datensammel­ leitungen (401) arbeitet. Es sei darauf hingewiesen, daß der doppelte Speicher, der Gegenstand der vorliegenden Erfindung ist, in einem weiten Bereich von Anwendungs­ fällen benutzt werden kann.

Die Sammelleitung 401 kann für Lese- oder Schreibzwecke einen Zugriff zu jeder der durch den Adressendecoder 705 gewählten 32 horizontalen Speicherstellen (0-31) ausführen. Gleichzeitig und unabhängig kann die Sammel­ leitung 707 - falls gewünscht - einen Auslesevorgang für jede der 32 Speicherstellen ausführen, die durch einen Adressendecoder 701 ausgewählt worden ist. Beide Sammelleitungen sind in Form von Bitleitungspaaren (beispielsweise das Bitleitungspaar 0, ) durch alle Speicherstellen geführt, und - wie sich zeigen wird - beschränkt ein Zugriff durch eine Sammelleitung den Zugriff von der anderen Sammelleitung aus nicht. Bitlei­ tungspaare werden als Einstell/Rückstell-Leitungen für Schreiboperationen und als differentielle Ausgangs­ leitungen für Leseoperationen benutzt. Das Bitleitungs­ paar 0 und des Registers 704 ist zu den Bitzellen 702 in der obersten Zeile (0-0 bis 31-0) geführt, und das Bitleitungspaar 0 und des Registers 703 führt zu den gleichen Zellen.

Bei einer nichtmodifizierten NMOS-Speicheranordnung ist entsprechend Fig. 2 eine Gruppe von Bitleitungspaaren und ein Eingangs/Ausgangs-Register mit einem Adressen­ decoder mit der Speicheranordnung verbunden. Für die vorliegende Erläuterung sei angenommen, daß dies der Wähler 701 und das Register 703 sind. Jede Lese- oder Schreiboperation ist ein Vorgang mit zwei Schritten. Beim ersten Schritt werden alle Bitleitungspaare vorauf­ geladen. Diese Voraufladeanordnung ist bekannt. Demgemäß werden die Leitungen 0-5 und - durch Schaltungen im Register 703 auf hohe Spannung gebracht. Dadurch wird verhindert, daß die Leitungen die Daten in den Bitzellen während des nächsten Schrittes verändern.

Für eine Leseoperation besteht der nächste Schritt darin, die Vorladungsspannung auszuschalten und eine der Wortauswahlleitungen vom Wähler 701 einzuschalten. Beim Ausschalten der Vorladungsspannung bleiben die Bitleitungen kapazitiv auf hoher Spannung geladen, während die Wortauswahlleitungen entsprechende Übertra­ gungsgatter 7021 und 7025 einschalten. Diese Übertragungs­ gatter lassen die Bitzelle eine der Bitleitungen (0 oder , abhängig von den gespeicherten Daten) auf niedrige Spannung für jede Zelle der gleichen Spalte ziehen. Jedes Bitleitungspaar entspricht demgemäß den in der zugeordneten, gewählten Bitzelle gespeicherten Daten, und das Register hält dann diese Daten für die Ausgabe bereit.

Die Bitzellen-Widerstände 7R1 und 7R2 haben einen hohen Wert, um den Leistungsverbrauch des Speichers auf ein Minimum zu bringen, während die Transistoren 7023 und 7024 in der Lage sind, jede Bitleitung auf niedrige Spannung zu ziehen. Die Voraufladung ist erforderlich, da die Widerstände nicht in der Lage sind, die Bitlei­ tungen auf hohe Spannung zu bringen.

Für eine Schreiboperation besteht der nächste Schritt darin, die Vorladungsspannung durch die Treibspannung der Eingangsdaten zu ersetzen und eine der Auswahllei­ tungen einzuschalten. Die Eingangsdaten überdecken die Vorladung sowie die Bitzellendaten und bewirken, daß die Zellendaten abhängig von den Eingangsdaten eingestellt oder rückgestellt werden.

Die Vorlade- und Lese/Schreib-Operationen werden durch Taktsignale gesteuert. Die Vorladung wird dann ausgeführt, wenn das Taktsignal auf hoher Spannung ist, und das Lesen oder Schreiben dann, wenn das Taktsignal auf niedriger Spannung ist.

Die Anordnung mit zwei Sammelleitungen gemäß Fig. 1 ermöglicht ein zweiphasig arbeitendes Speichersystem, bei dem zwei unabhängige Sätze von Eingangs-Ausgangsregistern und Wortwählern einen Zugriff zu allen Speicherstellen bei entgegengesetzten Phasen eines Takts durchführen können. Wenn eines der Register, beispielsweise das Ausgangsregister 703, sich in der Vorlade-Betriebsweise befindet, ist das eigentliche Flipflop der Speicherzelle durch Gatter 7021 und 7025 von den Zugriffsbitleitungen dieses Registers isoliert. Während der gleichen Zeit kann das andere Register, beispielsweise das Eingangs- Ausgangsregister 704, sich in der Lese/Schreibphase befinden und einen Zugriff zu der gleichen Zelle durch­ führen. Diese abwechselnde Operation wird durch Taktsig­ nale entgegengesetzter Phase gesteuert, die von einem Taktgeber 102 geliefert werden. Die Phasenbeziehung zwischen diesen Signalen ist in Fig. 3 dargestellt. Der Phasenunterschied verhindert den möglicherweise schädlichen Zustand, daß beide Bitleitungen gleichzeitig die gleiche Bitzelle auswählen. Bei dem dargestellten Ausführungsbeispiel wird die Sammelleitung 707 nur für Leseoperationen benutzt, kann aber - falls gewünscht - sowohl für Lese- als auch für Schreiboperationen verwen­ det werden.

Die Operation mit zwei Bitleitungen und doppelter Phase erlaubt dem Speicher, seine Geschwindigkeit zu verdop­ peln, so daß eine doppelte Zahl von Zugriffsoperationen über unabhängige Anschlüsse im gleichen Zeitintervall stattfinden kann.

Die gleiche Zweiphasenanordnung kann zusätzlich dadurch erweitert werden, daß drei Bitleitungspaare und drei Zugriffsanschlüsse sowie eine Sammelleitungs-Auswahllogik für zwei der drei Zugriffsanschlüsse vorgesehen werden. Die Adressenauswahllogik für einen Ausgangsanschluß kann gemeinsam von den Eingangs/Ausgangs-Registern benutzt werden. Die anderen beiden Anschlüsse können über getrennte Register betrieben werden. Adressen werden gleichzeitig jedem Register angeboten, und ein externer Sammelleitungswähler bestimmt, wann und von welcher Sammelleitung Daten in den Speicher geschrieben werden. Diese Anordnung stellt ein anpassungsfähiges Speichersystem mit drei Anschlüssen dar, bei dem zwei Anschlüsse Eingänge sind und gleichzeitig Schreibopera­ tionen für mehr als eine Speicherstelle und von einer der beiden Sammelleitungen aus durchführen können, während der dritte Anschluß ein Ausgang ist und gleich­ zeitige Lesevorgänge von einer dritten Sammelleitung aus ermöglicht. Da die beiden Anschlüsse mit der gleichen Taktphase betrieben werden, könnte hierdurch ein Konflikt für Schreibvorgänge auftreten, wenn nicht die Sammellei­ tungs-Auswahllogik sicherstellt, daß für jede gegebene Speicherstelle nur eine Sammelleitung die Schreibdaten zu jedem Zeitpunkt liefert. Die dritte Sammelleitung wird mit der entgegengesetzten Phase betrieben, so daß kein Konflikt mit den beiden anderen Sammelleitungen auftreten kann.

Claims (4)

1. Speicheranordnung mit einer Vielzahl von Speicherelementen (702), einem ersten Paar von Zugriffsleitungen (0, ), die den Speicherelementen zugeordnet sind und ihnen Vorauflade-Abfragesignale zuführen, wobei jedes Speicherelement so ausgelegt ist, daß es auf die Vorauflade-Abfragesignale mit dem gespeicherten Signalwert antwortet und die Antwort zu einem Zeitpunkt unmittelbar nach dem Voraufladen der ersten Zugriffsleitung auftritt, und wobei die Speicherelemente außerdem so ausgelegt sind, daß sie während des Voraufladeintervalls von dem ersten Paar von Zugriffsleitungen isoliert sind,
dadurch gekennzeichnet,
daß die Speicheranordnung (700) ein zweites Paar von Zugriffsleitungen (0′, ′) aufweist, die den Speicherelementen (702) zugeordnet sind, daß das zweite Paar von Zugriffsleitungen unabhängig von dem ersten Paar von Zugriffsleitungen Vorauflade-Abfragesignale an die Speicherelemente liefert, und
daß das zweite Paar von Zugriffsleitungen Vorauflade-Abfragesignale zu einem anderen Zeitpunkt als dem für das Auftreten von Vorauflade- Abfragesignalen auf dem ersten Paar von Zugriffsleitungen liefert, so daß die zugeordneten Speicherelemente mit ihrem gespeicherten Signalwert über das zweite Paar von Zugriffsleitungen unabhängig von der Antwort über das erste Paar von Zugriffsleitungen antworten können.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das abwechselnde Voraufladen durch entgegengesetzte Taktphasen eines Vorauflade- und Lese/Schreibtaktes gesteuert wird.

3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicheranordnung weiter­ hin ein erstes, dem ersten Paar von Zugriffsleitungen zugeordnetes Eingangs/Ausgangs-Register und ein zweites, dem zweiten Paar von Zugriffsleitungen zugeordnetes Eingangs/Ausgangs-Register aufweist, daß jedes der Register so ausgelegt ist, daß es die Vorauflade-Abfrage­ signale abhängig von Eingangssignalen erzeugt, die ihm von einer äußeren Quelle zugeführt werden, und daß die Register weiterhin so ausgelegt sind, daß sie der äußeren Quelle die Antwortesignale der zugeordneten Speicherelemente zuführen.

4. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Anordnung eine NMOS- Anordnung ist.