JPS63225836A - 記憶装置 - Google Patents
記憶装置Info
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- JPS63225836A JPS63225836A JP62059797A JP5979787A JPS63225836A JP S63225836 A JPS63225836 A JP S63225836A JP 62059797 A JP62059797 A JP 62059797A JP 5979787 A JP5979787 A JP 5979787A JP S63225836 A JPS63225836 A JP S63225836A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
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- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は記憶装置に係り、詳しくは適宜選択した記憶
領域に記憶されたデータと新たに転送されるデータとの
間で演算が行なわれ、その演算結果が当該記憶領域に記
憶されるビット選択書込み機能を有したメモリ素子を使
用しての記憶装置に関するものである。
領域に記憶されたデータと新たに転送されるデータとの
間で演算が行なわれ、その演算結果が当該記憶領域に記
憶されるビット選択書込み機能を有したメモリ素子を使
用しての記憶装置に関するものである。
（従来技術）
従来、記憶装置において既にメモリの所定アドレスに記
憶されているデータと、新たに入力されたデータとの間
で例えばオア演算を行ない、その演算結果を前記所定の
アドレスに記憶する場合、中央処理装置（以下、ＣＰＵ
という）はメモリの所定アドレスに記憶されているデー
タを取り込み、同ＣＰＵ内で新たなデータとの間でオア
演算を行ない、その演算結果のデータを前記取り込んだ
データが記憶されていたアドレスに転送していた。
憶されているデータと、新たに入力されたデータとの間
で例えばオア演算を行ない、その演算結果を前記所定の
アドレスに記憶する場合、中央処理装置（以下、ＣＰＵ
という）はメモリの所定アドレスに記憶されているデー
タを取り込み、同ＣＰＵ内で新たなデータとの間でオア
演算を行ない、その演算結果のデータを前記取り込んだ
データが記憶されていたアドレスに転送していた。
従って、この一連の処理動作の場合にはＣＰＵは少なく
とも３命令が必要となり、高速演算処理を短縮を図る上
で問題があった。
とも３命令が必要となり、高速演算処理を短縮を図る上
で問題があった。
そこで、この問題を解決するために、選択した記憶領域
に記憶されたデータと直接当該記憶領域上で新たなデー
タとの間で演算を行ない、その演算結果を記憶すること
ができるいわゆるビット選択書込み機能を有したメモリ
素子を使用して高速演算処理を図る記憶装置が提案され
ている。
に記憶されたデータと直接当該記憶領域上で新たなデー
タとの間で演算を行ない、その演算結果を記憶すること
ができるいわゆるビット選択書込み機能を有したメモリ
素子を使用して高速演算処理を図る記憶装置が提案され
ている。
（発明が解決しようとする問題点）
このビット選択書込み機能を有したメモリ素子はデュア
ル・ボート・メモリといわれている。このデュアル・ボ
ート・メモリを通常の円込み動作としてアクセスする場
合及びビット選択書込み動作としてアクセスする場合に
は、メーカによって多少名称が異なるが一般に同メモリ
のロウストローブアドレス入力端子（以下、ＲＡＳ端子
という）とライトパービットコントロール／ライトネー
ブル入力端子（以下、ＷＢ／ＷＥ＠子という）の２つが
使用される。
ル・ボート・メモリといわれている。このデュアル・ボ
ート・メモリを通常の円込み動作としてアクセスする場
合及びビット選択書込み動作としてアクセスする場合に
は、メーカによって多少名称が異なるが一般に同メモリ
のロウストローブアドレス入力端子（以下、ＲＡＳ端子
という）とライトパービットコントロール／ライトネー
ブル入力端子（以下、ＷＢ／ＷＥ＠子という）の２つが
使用される。
そして、デュアル・ボート・メモリを通常の円込みモー
ドにする場合にはＣＰＵからＲＡＳ端子に出力されるＲ
ＡＳクロシク（以下、ラスクロックという）の立ち下が
りエツジにおいて、同じくＣＰＵからＷＢ／ＷＥ端子に
出力されるＷＢ／ＷＥクロック（以下、ライトクロック
という）をハイレベルにすることにより設定され、反対
に、ビット選択書込みモードにする場合にはラスクロッ
クの立ち下がりエツジにおいてライトクロックをロウレ
ベルにすることにより設定される。
ドにする場合にはＣＰＵからＲＡＳ端子に出力されるＲ
ＡＳクロシク（以下、ラスクロックという）の立ち下が
りエツジにおいて、同じくＣＰＵからＷＢ／ＷＥ端子に
出力されるＷＢ／ＷＥクロック（以下、ライトクロック
という）をハイレベルにすることにより設定され、反対
に、ビット選択書込みモードにする場合にはラスクロッ
クの立ち下がりエツジにおいてライトクロックをロウレ
ベルにすることにより設定される。
従って、この場合においてもＣＰＵは各モードを切り変
え選択する毎に異なる命令でＣＰＵはアクセスする必要
があり、特にモード切り換えが頻繁に行なわれる演算記
憶処理動作の場合にはそのモード切り換えが高速演算化
を図る上での妨げになっていた。
え選択する毎に異なる命令でＣＰＵはアクセスする必要
があり、特にモード切り換えが頻繁に行なわれる演算記
憶処理動作の場合にはそのモード切り換えが高速演算化
を図る上での妨げになっていた。
（発明の目的）
本発明の目的は上記ビット選択書込み機能を有したメモ
リ素子においてモード切換えのための中央処理装置のア
クセスを無くし、演算処理動作の高速化を図ることがで
きる記憶装置を提供することにある。
リ素子においてモード切換えのための中央処理装置のア
クセスを無くし、演算処理動作の高速化を図ることがで
きる記憶装置を提供することにある。
（問題点を解決するための手段）
本発明は上記目的を達成すべく、ラスクロックとビット
選択用りＯツクの両タイミングに基づいてデータを所定
の記憶領域に記憶する通常の書込み機能と、予め選択さ
れた記憶領域に記憶されたデータと新たに転送されてき
たデータとの間で演算が行なわれてその演算結果が当該
記ｔｉｌｌ域に記憶されるビット選択書込み機能とを有
したメモリ素子と、そのメモリ素子に対して通常の溜込
み動作を行なわせるためのタイミングのラスクロックと
ビット選択用クロック信号を出力する第１のタイミング
信号発生手段と、メモリ素子に対してビット選択書込み
動作を行なわせるためのタイミングのラスクロックとビ
ット選択用クロック信号を出力する第２のタイミング信
号発生手段と、メモリ素子に対し前記データ及び少なく
とも１ビットが通常の書込みかビット選択書込みかを指
示するデータとして設定されたアドレスデータを転送す
るとともに、第１及び第２のタイミング信号発生手段を
駆動させるための書込み指令信号を出力する制御手段と
、前記アドレスデータの少なくとも１ビットのデータを
入力し、そのデータに基づいて通常の書込みかビット選
択書込みかを判断して第１又は第２のタイミング信号発
生手段を選択し、その選択した第１又は第２のタイミン
グ信号発生手段を制御手段からの書込み指令信号に応答
して作動させるデータセレクト手段とからなる記憶装置
をその要旨とするものである。
選択用りＯツクの両タイミングに基づいてデータを所定
の記憶領域に記憶する通常の書込み機能と、予め選択さ
れた記憶領域に記憶されたデータと新たに転送されてき
たデータとの間で演算が行なわれてその演算結果が当該
記ｔｉｌｌ域に記憶されるビット選択書込み機能とを有
したメモリ素子と、そのメモリ素子に対して通常の溜込
み動作を行なわせるためのタイミングのラスクロックと
ビット選択用クロック信号を出力する第１のタイミング
信号発生手段と、メモリ素子に対してビット選択書込み
動作を行なわせるためのタイミングのラスクロックとビ
ット選択用クロック信号を出力する第２のタイミング信
号発生手段と、メモリ素子に対し前記データ及び少なく
とも１ビットが通常の書込みかビット選択書込みかを指
示するデータとして設定されたアドレスデータを転送す
るとともに、第１及び第２のタイミング信号発生手段を
駆動させるための書込み指令信号を出力する制御手段と
、前記アドレスデータの少なくとも１ビットのデータを
入力し、そのデータに基づいて通常の書込みかビット選
択書込みかを判断して第１又は第２のタイミング信号発
生手段を選択し、その選択した第１又は第２のタイミン
グ信号発生手段を制御手段からの書込み指令信号に応答
して作動させるデータセレクト手段とからなる記憶装置
をその要旨とするものである。
（作用）
データセレクト手段は制御手段からメモリ素子に転送さ
れるアドレスデータのうち１ビットのデータを入力し、
そのデータに基づいて通常の占込みかビット選択書込み
かを判断する。
れるアドレスデータのうち１ビットのデータを入力し、
そのデータに基づいて通常の占込みかビット選択書込み
かを判断する。
そして、データセレクト手段はその判断結果に基づいて
第１又は第２のタイミング信号発生手段を選択し、制御
手段からの書込み指令信号に応答して第１又は第２のタ
イミング信号発生手段を作動させる。
第１又は第２のタイミング信号発生手段を選択し、制御
手段からの書込み指令信号に応答して第１又は第２のタ
イミング信号発生手段を作動させる。
従って、制御手段はアドレスデータと同データとともに
ともに出力される書き込み指令信号だけで通常の書込み
機能とビット選択書込み機能のいずれか一方のモードに
切換えることができることになる。
ともに出力される書き込み指令信号だけで通常の書込み
機能とビット選択書込み機能のいずれか一方のモードに
切換えることができることになる。
（実施例）
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図において、制御手段としての中央処理装置（以下
、ＣＰＵという）１１は制御プログラムを記憶したプロ
グラムメモリ１２と同ＣＰＵ１１の演算結果等を一時記
憶する作業用メモリ１３を備え、制御プログラムに従っ
て演算処理動作を行なう。ＣＰＵ１１はデータバス１４
を介してデュアル・ボート・メモリ１５にアドレスデー
タ、即ちカラムアドレスを指定する８ビットよりなるカ
ラムアドレスデータとロウアドレスを指定するアドレス
データとしての８ビットよりなるロウアドレスデータ及
び同メモリ１５に書き込むライトデータを出力する。ア
ドレスデータは本実施例では１６ビット以上で構成され
、カラムアドレスデータ８ビット、ロウアドレスデータ
８ビット、計１６ビットを使用しているが、その１６ビ
ットより上位、即ち、１７ビットより上位の少なくとも
１ビットを通常の再込みモードとビット選択書込みモー
ドを指定するためのデータとして使用している。
、ＣＰＵという）１１は制御プログラムを記憶したプロ
グラムメモリ１２と同ＣＰＵ１１の演算結果等を一時記
憶する作業用メモリ１３を備え、制御プログラムに従っ
て演算処理動作を行なう。ＣＰＵ１１はデータバス１４
を介してデュアル・ボート・メモリ１５にアドレスデー
タ、即ちカラムアドレスを指定する８ビットよりなるカ
ラムアドレスデータとロウアドレスを指定するアドレス
データとしての８ビットよりなるロウアドレスデータ及
び同メモリ１５に書き込むライトデータを出力する。ア
ドレスデータは本実施例では１６ビット以上で構成され
、カラムアドレスデータ８ビット、ロウアドレスデータ
８ビット、計１６ビットを使用しているが、その１６ビ
ットより上位、即ち、１７ビットより上位の少なくとも
１ビットを通常の再込みモードとビット選択書込みモー
ドを指定するためのデータとして使用している。
そして、本実施例では当該通常の自込みモードとビット
選択書込みモードを指定するためのデータとして使用さ
れる１ビットの内容が「０」の時には通常の古き込みモ
ードとし、「１」の時にはビット選択書込みモードとし
ている。
選択書込みモードを指定するためのデータとして使用さ
れる１ビットの内容が「０」の時には通常の古き込みモ
ードとし、「１」の時にはビット選択書込みモードとし
ている。
デュアル・ポート・メモリ１５は第２図に示すようにラ
ンダム・アクセス・メモリ（以下、ＲＡＭという）１５
ａとシリアル・アクセス会メモリ（ＳＡＭという）１５
ｂを備えている。ＲＡＭｌ５ａは２５６ｘ１０２４ビッ
トのメモリ・セル・アレイからなり、その各記憶領域は
ロウアドレスとカラムアドレスにて区分され、ロウアド
レスはｒＯＪ〜ｒ２５５Ｊ番地で構成されているととも
に、各ロウアドレスに対するカラムアドレスは「０」〜
ｒ２５５Ｊ番地で構成されその各カラムは４ビットが割
り当てられている。そして、前記ＣＰＵ１１からのロウ
アドレスデータとカラムアドレスデータに基づいて所定
の記憶領域が指定される。
ンダム・アクセス・メモリ（以下、ＲＡＭという）１５
ａとシリアル・アクセス会メモリ（ＳＡＭという）１５
ｂを備えている。ＲＡＭｌ５ａは２５６ｘ１０２４ビッ
トのメモリ・セル・アレイからなり、その各記憶領域は
ロウアドレスとカラムアドレスにて区分され、ロウアド
レスはｒＯＪ〜ｒ２５５Ｊ番地で構成されているととも
に、各ロウアドレスに対するカラムアドレスは「０」〜
ｒ２５５Ｊ番地で構成されその各カラムは４ビットが割
り当てられている。そして、前記ＣＰＵ１１からのロウ
アドレスデータとカラムアドレスデータに基づいて所定
の記憶領域が指定される。
メモリ１５にはモード指定のための１ビットのデータも
アドレスデータとして入力されるが、１７ビットより上
位であるこことから、メモリ１５はＲＡＭ１５ａに対し
て仮想の記憶領域を設定するが、内蔵されたアドレスコ
ントローラで当該１ビットが無効化されるようになって
いる。
アドレスデータとして入力されるが、１７ビットより上
位であるこことから、メモリ１５はＲＡＭ１５ａに対し
て仮想の記憶領域を設定するが、内蔵されたアドレスコ
ントローラで当該１ビットが無効化されるようになって
いる。
ＳＡＭ１５ｂは１Ｘ１０２４ビットからなり、例えばＲ
ＡＭ１５ａのロウアドレスに対する各カラムアドレスに
記憶された１Ｘ１０２４ビットのデータ（１フレームデ
ータ）が転送され記憶される。
ＡＭ１５ａのロウアドレスに対する各カラムアドレスに
記憶された１Ｘ１０２４ビットのデータ（１フレームデ
ータ）が転送され記憶される。
デュアル・ボート・メモリ１５はＲＡＳ端子とＷＢ／Ｗ
Ｅ端子を備え、第３図（ａ）に示すように同ＲＡＳ端子
に出力されるラスクロックＣＬ１が立ち下がりその立ち
下がりエツジにおいてＷＢ／ＷＥ端子に出力されるライ
トクロックＯＬ２がハイレベルのとき、通常の古き込み
モードとなる。
Ｅ端子を備え、第３図（ａ）に示すように同ＲＡＳ端子
に出力されるラスクロックＣＬ１が立ち下がりその立ち
下がりエツジにおいてＷＢ／ＷＥ端子に出力されるライ
トクロックＯＬ２がハイレベルのとき、通常の古き込み
モードとなる。
又、第３図（ｂ）に示すようにラスクロックＣＩ−１の
立ち下がりエツジにおいてライトクロックＣＬ２がロウ
レベルのとき、ビット選択書込みモードとなる。
立ち下がりエツジにおいてライトクロックＣＬ２がロウ
レベルのとき、ビット選択書込みモードとなる。
データセレクト手段としてのチップセレクタ１６は前記
データバス１４から通常の書込みモードとビット選択書
込みモードを指定するために割り当てられた１ビットの
モード指定のデータを入力し、当該１ビットの内容が「
０」の時、通常の青込みモードと判断し、第１のタイミ
ング信号発生手段としての通常書込み信号発生回路１７
に駆動制御信号を出力する。又、チップセレクタ１６は
七−ド指定のデータが「１」の時、ビット選択内込みモ
ードと判断し、第２のタイミング信号発生手段としての
ビット選択書込み信号発生回路１８に駆動制御信号を出
力する。
データバス１４から通常の書込みモードとビット選択書
込みモードを指定するために割り当てられた１ビットの
モード指定のデータを入力し、当該１ビットの内容が「
０」の時、通常の青込みモードと判断し、第１のタイミ
ング信号発生手段としての通常書込み信号発生回路１７
に駆動制御信号を出力する。又、チップセレクタ１６は
七−ド指定のデータが「１」の時、ビット選択内込みモ
ードと判断し、第２のタイミング信号発生手段としての
ビット選択書込み信号発生回路１８に駆動制御信号を出
力する。
通常書込み信号発生回路１７は前記駆動制御信号とＣＰ
Ｕ１１からの書込み制御信号とに応答し、デュアル・ボ
ート・メモリ１５のＲＡＳ端子及びＷＢ／ＷＥ端子に同
メモリ１５を通常の書き込みモードにするためのラスク
ロックＣＬ１とライトクロックＣＬ２を出力する。ビッ
ト選択書込み信号発生回路１８は同じく駆動制御信号と
書込み制御信号とに応答し、ＲＡＳ端子及びＷｅ／ＷＥ
端子にビット選択書込みモードにするためのラスクロッ
クＣＬＩとライトクロックＣＬ２を出力する。
Ｕ１１からの書込み制御信号とに応答し、デュアル・ボ
ート・メモリ１５のＲＡＳ端子及びＷＢ／ＷＥ端子に同
メモリ１５を通常の書き込みモードにするためのラスク
ロックＣＬ１とライトクロックＣＬ２を出力する。ビッ
ト選択書込み信号発生回路１８は同じく駆動制御信号と
書込み制御信号とに応答し、ＲＡＳ端子及びＷｅ／ＷＥ
端子にビット選択書込みモードにするためのラスクロッ
クＣＬＩとライトクロックＣＬ２を出力する。
次に、上記のように構成した記憶装置について説明する
。
。
今、デュアル・ボート・メモリ１５のＲＡＭｌ５ａにお
いてロウアドレスが「０」〜ｒ２５５Ｊ番地、カラムア
ドレスが「０」〜ｒ２５５Ｊ番地の範囲でデータを書込
む場合、ＣＰＵ１１はデータバス１４を介してカラムア
ドレスデータ及びロウアドレスデータをデュアル・ボー
ト・メモリ１５に転送するとともに、通常書込み信号発
生回路１７及びビット選択内込み信号発生回路１８に書
込み制御信号を出力する。この時、ＣＰＵ１１はモード
指定のための割り当てれた１ビットをｒＯＪにして出力
する。
いてロウアドレスが「０」〜ｒ２５５Ｊ番地、カラムア
ドレスが「０」〜ｒ２５５Ｊ番地の範囲でデータを書込
む場合、ＣＰＵ１１はデータバス１４を介してカラムア
ドレスデータ及びロウアドレスデータをデュアル・ボー
ト・メモリ１５に転送するとともに、通常書込み信号発
生回路１７及びビット選択内込み信号発生回路１８に書
込み制御信号を出力する。この時、ＣＰＵ１１はモード
指定のための割り当てれた１ビットをｒＯＪにして出力
する。
カラムアドレスデータ及びロウアドレスデータに基づい
てＲＡＭ１５ａはそのアドレスが指定されるとともに、
モード指定の１ビットが「０」であることからチップセ
レクタ１６は通常書込みモードと判断し通常書込み信号
発生回路１７に駆動制御信号を出力する。
てＲＡＭ１５ａはそのアドレスが指定されるとともに、
モード指定の１ビットが「０」であることからチップセ
レクタ１６は通常書込みモードと判断し通常書込み信号
発生回路１７に駆動制御信号を出力する。
通常書込み信号発生回路１７は駆動制御信号と書込み制
御信号とに基づいてデュアル・ボート・メモリ１５を通
常書込みモードにするためのラスクロックＣＬＩをＲＡ
Ｓ入力端子に出力するとともに、ライトクロックＣＬ２
をＷｅ／ＷＥ入力端子に出力する。
御信号とに基づいてデュアル・ボート・メモリ１５を通
常書込みモードにするためのラスクロックＣＬＩをＲＡ
Ｓ入力端子に出力するとともに、ライトクロックＣＬ２
をＷｅ／ＷＥ入力端子に出力する。
このクロックＣＬ１．０Ｌ２に基づいてデュアル・ボー
ト・メモリ１５は通常書込みモードとなり、続いてＣＰ
Ｕ１１から転送されて来るデータを前記各アドレスデー
タで指定したアドレスに書き込む。
ト・メモリ１５は通常書込みモードとなり、続いてＣＰ
Ｕ１１から転送されて来るデータを前記各アドレスデー
タで指定したアドレスに書き込む。
次に、ロウアドレスが「０」〜ｒ２５５Ｊ番地、カラム
アドレスがｒＯＪ〜ｒ２５５Ｊ番地の範囲内の所定のア
ドレスに記憶されたデータと、ＣＰＵ１１が転送する新
たなデータとの間でオア演算を行ないその演算結果をそ
のままそのアドレスに書込む場合について説明する。
アドレスがｒＯＪ〜ｒ２５５Ｊ番地の範囲内の所定のア
ドレスに記憶されたデータと、ＣＰＵ１１が転送する新
たなデータとの間でオア演算を行ないその演算結果をそ
のままそのアドレスに書込む場合について説明する。
まず、ＣＰＵ１１はデータバス１４を介して演算の対象
となるカラムアドレスデータ及び■ロウアドレスデータ
をデュアル・ボート・メモリ１５に転送するとともに、
前記と同様に各信号発生回路１７．１８に書込み制御信
号を出力する。この時、ＣＰｔＪｌｌはモード指定の１
ビットを「１」にして出力する。
となるカラムアドレスデータ及び■ロウアドレスデータ
をデュアル・ボート・メモリ１５に転送するとともに、
前記と同様に各信号発生回路１７．１８に書込み制御信
号を出力する。この時、ＣＰｔＪｌｌはモード指定の１
ビットを「１」にして出力する。
カラムアドレスデータ及びロウアドレスデータに基づい
てＲＡＭ１５ａはそのアドレスが指定されるとともに、
モード指定の１ビットが「１」であることからチップセ
レクタ１６はビット選択書込みモードと判断しビット選
択書込み信号発生回路１８に駆動制御信号を出、力する
。
てＲＡＭ１５ａはそのアドレスが指定されるとともに、
モード指定の１ビットが「１」であることからチップセ
レクタ１６はビット選択書込みモードと判断しビット選
択書込み信号発生回路１８に駆動制御信号を出、力する
。
ビット選択書込み信号発生回路１８は駆動制御信号と占
込み制御信号とに基づいてデュアル・ボート・メモリ１
５をビット選択書込みモードにするためのラスクロック
ＣＬ１をＲＡＳ入力端子に出力するとともに、ライトク
ロックＣＬ２をＷＢ／ＷＥ入力端子に出力する。
込み制御信号とに基づいてデュアル・ボート・メモリ１
５をビット選択書込みモードにするためのラスクロック
ＣＬ１をＲＡＳ入力端子に出力するとともに、ライトク
ロックＣＬ２をＷＢ／ＷＥ入力端子に出力する。
ビット選択書込み信号発生回路１８からのクロックＣＬ
１．０Ｌ２に基づいてデュアル・ボート・メモリ１５は
ビット選択書込みモードとなり、続いてＣＰＵ１１から
転送されて来るデータと前記各アドレスデータで指定し
たアドレスに記憶されたデータとの間でオア演算し、そ
の演算結果を同アドレスに記憶する。この演算は例えば
所定のアドレスに記憶されているデータをｒｌ、０，１
゜Ｏ」とし、ＣＰＵ１１から転送されて来るデータをｒ
ｌ、０，０．ＩＪ 、！：Ｌ、た場合、Ｎ、０，１゜１
Ｊとなり、この演算結果が記憶されることになる。
１．０Ｌ２に基づいてデュアル・ボート・メモリ１５は
ビット選択書込みモードとなり、続いてＣＰＵ１１から
転送されて来るデータと前記各アドレスデータで指定し
たアドレスに記憶されたデータとの間でオア演算し、そ
の演算結果を同アドレスに記憶する。この演算は例えば
所定のアドレスに記憶されているデータをｒｌ、０，１
゜Ｏ」とし、ＣＰＵ１１から転送されて来るデータをｒ
ｌ、０，０．ＩＪ 、！：Ｌ、た場合、Ｎ、０，１゜１
Ｊとなり、この演算結果が記憶されることになる。
このように本実施例では通常書込みモード及びビット選
択書込みモードを選択する場合、アドレスデータの１ビ
ットにモード指定のためのデータを付加してチップセレ
クタ１６にてモードを判高し、使用する信号発生回路１
７．１８を選択してラスクロックＣＬ１、ライトクロッ
クＣＬ２を出力したので、ＣＰＵ１１は通常書込み及び
ビット選択書込み信号発生回路１７．１８に内込み制御
信号を出力するだけでよくなる。その結果、従来のよう
に書込みモードを変える毎に異なるモードを設定する必
要がなくなり、その分の時間的ロスがな（なり演算処理
の高速化が可能となる。
択書込みモードを選択する場合、アドレスデータの１ビ
ットにモード指定のためのデータを付加してチップセレ
クタ１６にてモードを判高し、使用する信号発生回路１
７．１８を選択してラスクロックＣＬ１、ライトクロッ
クＣＬ２を出力したので、ＣＰＵ１１は通常書込み及び
ビット選択書込み信号発生回路１７．１８に内込み制御
信号を出力するだけでよくなる。その結果、従来のよう
に書込みモードを変える毎に異なるモードを設定する必
要がなくなり、その分の時間的ロスがな（なり演算処理
の高速化が可能となる。
尚、この発明は前記実施例に限定されるものではなく、
前記実施例ではモード設定の為のデータをカラムアドレ
スデータの８ビットとロウアドレスデータの８ビットよ
り上位、即ち１７ビットより上位にある１ビットに設定
したが、これを８ビットのロウアドレスの１ビット（例
えば上位ビット）に、又はカラムアドレスデータの所定
のビットに設定してもよい。
前記実施例ではモード設定の為のデータをカラムアドレ
スデータの８ビットとロウアドレスデータの８ビットよ
り上位、即ち１７ビットより上位にある１ビットに設定
したが、これを８ビットのロウアドレスの１ビット（例
えば上位ビット）に、又はカラムアドレスデータの所定
のビットに設定してもよい。
（発明の効果）
以上詳述したように、この発明によればビット選択書込
み機能を有したメモリ素子においてモード切換えのため
の制御手段のアクセスを無くし、演算処理動作の高速化
を図ることができる効果を有する。
み機能を有したメモリ素子においてモード切換えのため
の制御手段のアクセスを無くし、演算処理動作の高速化
を図ることができる効果を有する。
第１図はこの発明を具体化した記憶装置の電気ブロック
回路図、第２図は同じくデュアル・ボート・メモリの構
成を説明するための説明図、第３図＜ａ）、（ｂ）は通
常書込みモードとビット選択書込みモードを選択するた
めのラスクロックとライトクロックとのタイムチャート
図である。 図中、１１は制御手段としての中央処理装置（ＣＰＬＪ
）、１４はアドレスデータバスとしてのデータバス、１
５はメモリ素子としてのデュアル・ボート・メモリ、１
５ａはランタム・アクセス・メモリ（ＲＡＭ）、１５ｂ
はシリアル・アクセス・メモリ、１６はデータセレクト
手段としてのチップセレクタ、１７は第１のタイミング
信号発生手段としての通常書込み信号発生回路、１８は
第２のタイミング信号発生手段としてのピッ［・選択書
込み信号発生回路である。
回路図、第２図は同じくデュアル・ボート・メモリの構
成を説明するための説明図、第３図＜ａ）、（ｂ）は通
常書込みモードとビット選択書込みモードを選択するた
めのラスクロックとライトクロックとのタイムチャート
図である。 図中、１１は制御手段としての中央処理装置（ＣＰＬＪ
）、１４はアドレスデータバスとしてのデータバス、１
５はメモリ素子としてのデュアル・ボート・メモリ、１
５ａはランタム・アクセス・メモリ（ＲＡＭ）、１５ｂ
はシリアル・アクセス・メモリ、１６はデータセレクト
手段としてのチップセレクタ、１７は第１のタイミング
信号発生手段としての通常書込み信号発生回路、１８は
第２のタイミング信号発生手段としてのピッ［・選択書
込み信号発生回路である。
Claims (1)
- 【特許請求の範囲】 １、ラスクロック（ＣＬ１）とビット選択用クロック（
ＣＬ２）の両タイミングに基づいてデータを所定の記憶
領域に記憶する通常の書込み機能と、予め選択された記
憶領域（１５ａ）に記憶されたデータと新たに転送され
てきたデータとの間で演算が行なわれてその演算結果が
当該記憶領域（１５ａ）に記憶されるビット選択書込み
機能とを有したメモリ素子（１５）と、 前記メモリ素子（１５）に対して通常の書込み動作を行
なわせるためのタイミングのラスクロック（ＣＬ１）と
ビット選択用クロック信号（ＣＬ２）を出力する第１の
タイミング信号発生手段（１７）と、 前記メモリ素子（１５）に対してビット選択書込み動作
を行なわせるためのタイミングのラスクロック（ＣＬ１
）とビット選択用クロック信号（ＣＬ２）を出力する第
２のタイミング信号発生手段（１８）と、 前記メモリ素子（１５）に対し前記データ及び少なくと
も１ビットが通常の書込みかビット選択書込みかを指示
するデータとして設定されたアドレスデータを転送する
とともに、前記第１及び第２のタイミング信号発生手段
（１７、１８）を駆動させるための書込み指令信号を出
力する制御手段（１１）と、 前記アドレスデータの少なくとも１ビットのデータを入
力し、そのデータに基づいて通常の書込みかビット選択
書込みかを判断して前記第１又は第２のタイミング信号
発生手段（１７、１８）を選択し、その選択した第１又
は第２のタイミング信号発生手段（１７、１８）を前記
制御手段（１１）からの書込み指令信号に応答して作動
させるデータセレクト手段（１６）と からなる記憶装置。 ２、メモリ素子（１５）はラスクロック（ＣＬ１）の立
ち下がりエッジにおいてビット選択用クロック（ＣＬ２
）が立ち上がっている状態のとき、通常の書込みモード
となり、ラスクロック（ＣＬ１）の立ち下がりエッジに
おいてビット選択用クロック（ＣＬ２）が立ち下がって
いる状態のとき、ビット選択書込みモードとなる特許請
求の範囲第１項に記載の記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059797A JPS63225836A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置 |
| US07/165,926 US4788666A (en) | 1987-03-13 | 1988-03-09 | Memory units with normal and bit select write modes |
| EP88302167A EP0283223B1 (en) | 1987-03-13 | 1988-03-11 | Memory unit |
| DE8888302167T DE3874923T2 (de) | 1987-03-13 | 1988-03-11 | Speichereinheit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059797A JPS63225836A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63225836A true JPS63225836A (ja) | 1988-09-20 |
Family
ID=13123627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059797A Pending JPS63225836A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4788666A (ja) |
| EP (1) | EP0283223B1 (ja) |
| JP (1) | JPS63225836A (ja) |
| DE (1) | DE3874923T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010211618A (ja) * | 2009-03-11 | 2010-09-24 | Toshiba Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143049A (en) * | 1980-04-04 | 1981-11-07 | Komatsu Ltd | Output circuit |
| JPS6029860A (ja) * | 1983-07-18 | 1985-02-15 | Fuji Electric Co Ltd | デ−タの更新方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4415972A (en) * | 1980-12-29 | 1983-11-15 | Sperry Corporation | Dual port memory interlock |
| US4395765A (en) * | 1981-04-23 | 1983-07-26 | Bell Telephone Laboratories, Incorporated | Multiport memory array |
| JPS6052513B2 (ja) * | 1981-12-02 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
| JPS59154564A (ja) * | 1983-02-24 | 1984-09-03 | Hitachi Ltd | プログラマブルコントロ−ラ |
| US4558433A (en) * | 1983-05-31 | 1985-12-10 | International Business Machines Corporation | Multi-port register implementations |
| US4577293A (en) * | 1984-06-01 | 1986-03-18 | International Business Machines Corporation | Distributed, on-chip cache |
| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
-
1987
- 1987-03-13 JP JP62059797A patent/JPS63225836A/ja active Pending
-
1988
- 1988-03-09 US US07/165,926 patent/US4788666A/en not_active Expired - Lifetime
- 1988-03-11 EP EP88302167A patent/EP0283223B1/en not_active Expired - Lifetime
- 1988-03-11 DE DE8888302167T patent/DE3874923T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143049A (en) * | 1980-04-04 | 1981-11-07 | Komatsu Ltd | Output circuit |
| JPS6029860A (ja) * | 1983-07-18 | 1985-02-15 | Fuji Electric Co Ltd | デ−タの更新方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3874923T2 (de) | 1993-03-04 |
| EP0283223A2 (en) | 1988-09-21 |
| EP0283223A3 (en) | 1990-01-10 |
| US4788666A (en) | 1988-11-29 |
| DE3874923D1 (de) | 1992-11-05 |
| EP0283223B1 (en) | 1992-09-30 |
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