JPH0667994A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0667994A JPH0667994A JP4218107A JP21810792A JPH0667994A JP H0667994 A JPH0667994 A JP H0667994A JP 4218107 A JP4218107 A JP 4218107A JP 21810792 A JP21810792 A JP 21810792A JP H0667994 A JPH0667994 A JP H0667994A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control circuit
- memories
- signal
- zero
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリ制御回路に関し、複数個のメモリを持
つ装置のゼロクリアを行う時間を短縮することを目的と
する。 【構成】 複数個の独立して動作可能であって、同一の
アドレスバス及びデータバスに接続されるメモリ1,2,
3,..を有する装置におけるメモリ制御回路であって、複
数個の該メモリ1,2,3,..を同時に選択して動作指示を与
える同時動作制御回路50と、該同時動作制御回路50を起
動して複数個の該メモリ1,2,3,..を同時にゼロクリアす
る同時ゼロクリア部25とを有するように構成する。
つ装置のゼロクリアを行う時間を短縮することを目的と
する。 【構成】 複数個の独立して動作可能であって、同一の
アドレスバス及びデータバスに接続されるメモリ1,2,
3,..を有する装置におけるメモリ制御回路であって、複
数個の該メモリ1,2,3,..を同時に選択して動作指示を与
える同時動作制御回路50と、該同時動作制御回路50を起
動して複数個の該メモリ1,2,3,..を同時にゼロクリアす
る同時ゼロクリア部25とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御回路に関す
る。
る。
【０００２】
【従来の技術】ＤＲＡＭ、ＳＲＡＭ等のメモリは電源投
入時はデータが確定していないため、そのアドレスを誤
って読んだ場合にはパリティエラー等を生じて、計算機
が停止することになる。
入時はデータが確定していないため、そのアドレスを誤
って読んだ場合にはパリティエラー等を生じて、計算機
が停止することになる。
【０００３】このような場合を防止するため通常は、電
源投入時にはメモリの全領域に渡って、すべてのアドレ
スに”０”を書き込む（通常ゼロクリアと呼ぶ）等の特
定のデータを書き込み、パリティエラーが発生しないよ
うに処理しておく必要がある。
源投入時にはメモリの全領域に渡って、すべてのアドレ
スに”０”を書き込む（通常ゼロクリアと呼ぶ）等の特
定のデータを書き込み、パリティエラーが発生しないよ
うに処理しておく必要がある。
【０００４】従来から、複数のメモリを持つ装置におい
ては、各メモリのゼロクリアを行うとき各メモリそれぞ
れにプロセッサが順次アクセスしてデータの書込を行っ
ており、メモリが大容量になるほどゼロクリアの時間が
かかり問題となっていた。
ては、各メモリのゼロクリアを行うとき各メモリそれぞ
れにプロセッサが順次アクセスしてデータの書込を行っ
ており、メモリが大容量になるほどゼロクリアの時間が
かかり問題となっていた。
【０００５】図７は従来の複数個のメモリを持つシステ
ムの説明図であり、図の（Ａ）はその構成図である。図
のシステムでは８はＣＰＵであって、メモリにアクセス
を行うものである。１，２，３はメモリＡ，Ｂ，Ｃであ
って、各々独立に動作可能である。
ムの説明図であり、図の（Ａ）はその構成図である。図
のシステムでは８はＣＰＵであって、メモリにアクセス
を行うものである。１，２，３はメモリＡ，Ｂ，Ｃであ
って、各々独立に動作可能である。
【０００６】図の（Ｂ）はこのシステムにおけるゼロク
リアのタイムチャートである。電源投入時にＣＰＵ8 は
すべてのメモリ1,2,3 についてゼロクリアを行うが、図
で先ずメモリＡに対してゼロクリアを行い、メモリＡの
ゼロクリアが終了したら、次にメモリＢのゼロクリアを
行う。逐次メモリＡ→Ｂ→Ｃとゼロクリアを行ってい
た。
リアのタイムチャートである。電源投入時にＣＰＵ8 は
すべてのメモリ1,2,3 についてゼロクリアを行うが、図
で先ずメモリＡに対してゼロクリアを行い、メモリＡの
ゼロクリアが終了したら、次にメモリＢのゼロクリアを
行う。逐次メモリＡ→Ｂ→Ｃとゼロクリアを行ってい
た。
【０００７】ゼロクリアを行うのは、ゼロクリアを実行
するハードウェアを設けるか、ＣＰＵ8 でゼロクリアを
実行するプログラムを動作させることで実現される。各
メモリのゼロクリアに要する時間はゼロクリアの動作が
１つのアドレスを選択してそのアドレスにゼロを書き込
むという動作の繰り返しであるから、メモリの書込サイ
クル時間とアドレス量の積となる。
するハードウェアを設けるか、ＣＰＵ8 でゼロクリアを
実行するプログラムを動作させることで実現される。各
メモリのゼロクリアに要する時間はゼロクリアの動作が
１つのアドレスを選択してそのアドレスにゼロを書き込
むという動作の繰り返しであるから、メモリの書込サイ
クル時間とアドレス量の積となる。
【０００８】
【発明が解決しようとする課題】従来の複数個のメモリ
を持つ装置においては、各メモリのゼロクリアを行う場
合に、各メモリそれぞれにプロセッサが順次アクセスし
てデータの書込を行っており、メモリが大容量になるほ
どゼロクリアの時間がかかるという問題があった。
を持つ装置においては、各メモリのゼロクリアを行う場
合に、各メモリそれぞれにプロセッサが順次アクセスし
てデータの書込を行っており、メモリが大容量になるほ
どゼロクリアの時間がかかるという問題があった。
【０００９】本発明はこのような点にかんがみて、複数
個のメモリを持つ装置のゼロクリアを行う時間を短縮す
る手段を提供することを目的とする。
個のメモリを持つ装置のゼロクリアを行う時間を短縮す
る手段を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題は下記の如く
に構成されたメモリ制御回路によって解決される。図１
は、本発明の原理図である。
に構成されたメモリ制御回路によって解決される。図１
は、本発明の原理図である。
【００１１】複数個の独立して動作可能であって、同一
のアドレスバス及びデータバスに接続されるメモリ1,2,
3,..を有する装置におけるメモリ制御回路10であって、
複数個の該メモリ1,2,3,..を同時に選択して動作指示を
与える同時動作制御回路50と、該同時動作制御回路50を
起動して複数個の該メモリ1,2,3,..を同時にゼロクリア
する同時ゼロクリア部25とを有するように構成する。
のアドレスバス及びデータバスに接続されるメモリ1,2,
3,..を有する装置におけるメモリ制御回路10であって、
複数個の該メモリ1,2,3,..を同時に選択して動作指示を
与える同時動作制御回路50と、該同時動作制御回路50を
起動して複数個の該メモリ1,2,3,..を同時にゼロクリア
する同時ゼロクリア部25とを有するように構成する。
【００１２】
【作用】複数個のメモリ1,2,3,..は独立して動作可能で
あって、同一のアドレスバス及びデータバスに接続され
るので、メモリ制御回路10の制御により同時に動作させ
ることができる。
あって、同一のアドレスバス及びデータバスに接続され
るので、メモリ制御回路10の制御により同時に動作させ
ることができる。
【００１３】メモリ制御回路10内に同時動作制御回路50
を設けて、複数個の該メモリ1,2,3,..を同時に選択して
動作指示を与えるようにする。同時ゼロクリア部25は前
記同時動作制御回路50を設定することによって、複数個
の該メモリ1,2,3,..を同一アドレスに同一のデータ、つ
まりゼロを書き込むようにする。
を設けて、複数個の該メモリ1,2,3,..を同時に選択して
動作指示を与えるようにする。同時ゼロクリア部25は前
記同時動作制御回路50を設定することによって、複数個
の該メモリ1,2,3,..を同一アドレスに同一のデータ、つ
まりゼロを書き込むようにする。
【００１４】従来、逐次的にゼロクリアを行っていたの
が並行にゼロクリアを行わせるようになったのでゼロク
リア時間が短縮される。
が並行にゼロクリアを行わせるようになったのでゼロク
リア時間が短縮される。
【００１５】
【実施例】図２は本発明の実施例の回路の構成図を示
す。このシステムには３つのメモリがありメモリ制御部
がアドレスバス及びデータバスを経由してアクセスする
ものである。
す。このシステムには３つのメモリがありメモリ制御部
がアドレスバス及びデータバスを経由してアクセスする
ものである。
【００１６】図において、１１はメモリ制御部であっ
て、３つのメモリにバスを経由してアクセスするもので
ある。１はメモリＡ、２はメモリＢ、３はメモリＣであ
って、それぞれメモリ制御部11の制御下にあるメモリで
ある。５はメモリバスであって、読出データ、書込デー
タ、リクエスト信号( メモリの動作を起動させる信
号)、リード／ライト信号( メモリの動作の書込／読出
を指定する信号) 等の信号がメモリ制御部11とメモリの
間で授受される通信路である。１２はＲＯＭであって、
メモリ制御部11を制御するプログラムが入っているもの
である。13はアドレスレジスタであって、メモリ制御部
11がアクセスするべきアドレスを設定するところであ
る。
て、３つのメモリにバスを経由してアクセスするもので
ある。１はメモリＡ、２はメモリＢ、３はメモリＣであ
って、それぞれメモリ制御部11の制御下にあるメモリで
ある。５はメモリバスであって、読出データ、書込デー
タ、リクエスト信号( メモリの動作を起動させる信
号)、リード／ライト信号( メモリの動作の書込／読出
を指定する信号) 等の信号がメモリ制御部11とメモリの
間で授受される通信路である。１２はＲＯＭであって、
メモリ制御部11を制御するプログラムが入っているもの
である。13はアドレスレジスタであって、メモリ制御部
11がアクセスするべきアドレスを設定するところであ
る。
【００１７】１４、１６、１８はメモリＡデコーダ、メ
モリＢデコーダ、メモリＣデコーダであって、それぞれ
のメモリを選択するためのデコーダである。１５、１
７、１９はＯＲ回路であって、同時動作レジスタ20から
のメモリの選択信号とメモリデコーダからの選択信号の
論理和を作成するものである。
モリＢデコーダ、メモリＣデコーダであって、それぞれ
のメモリを選択するためのデコーダである。１５、１
７、１９はＯＲ回路であって、同時動作レジスタ20から
のメモリの選択信号とメモリデコーダからの選択信号の
論理和を作成するものである。
【００１８】２０は同時動作レジスタであって、３つの
メモリに対応したビットを持つレジスタである。２５は
ゼロクリア部であって、３つのメモリの任意の個数を選
択してデータ”０”（ゼロ）を同時に書き込むよう制御
するプログラムである。３０はＤＴＡＣＫ制御回路であ
って、各メモリからの動作終了信号であるＤＴＡＣＫ信
号を検出してメモリの動作終了信号を作成する回路であ
る。
メモリに対応したビットを持つレジスタである。２５は
ゼロクリア部であって、３つのメモリの任意の個数を選
択してデータ”０”（ゼロ）を同時に書き込むよう制御
するプログラムである。３０はＤＴＡＣＫ制御回路であ
って、各メモリからの動作終了信号であるＤＴＡＣＫ信
号を検出してメモリの動作終了信号を作成する回路であ
る。
【００１９】メモリに対するアクセスはメモリ制御部11
が行う。メモリ制御部11はアクセスするアドレスをアド
レスレジスタ13に設定するとともに、リクエスト信号、
リード／ライト信号等の信号をメモリバス5 にのせる。
またライト時には書込データを併せてメモリバス5 に送
出する。アドレスの上位ビットで３つのメモリのいずれ
かを選択し、またアドレスの下位ビットは各メモリ内の
アドレスを指定する。
が行う。メモリ制御部11はアクセスするアドレスをアド
レスレジスタ13に設定するとともに、リクエスト信号、
リード／ライト信号等の信号をメモリバス5 にのせる。
またライト時には書込データを併せてメモリバス5 に送
出する。アドレスの上位ビットで３つのメモリのいずれ
かを選択し、またアドレスの下位ビットは各メモリ内の
アドレスを指定する。
【００２０】図４は本発明の実施例のタイムチャート
（通常動作時）である。通常のアクセスでは同時動作レ
ジスタ20は設定されず、同時動作レジスタ20の出力であ
るメモリライト（MEM.WT信号）は抑止されている。メモ
リＡをアクセスする場合、図４でクロックt1でアドレ
ス、書込データ、リクエスト信号（RQST信号として示さ
れる) がメモリ制御部11から送出される。アドレスの上
位ビットがメモリＡデコーダ14によってデコードされて
メモリＡの選択信号となり、同時動作レジスタ20の出力
とＯＲ回路15で論理和をとってメモリＡが選択される。
（通常動作時）である。通常のアクセスでは同時動作レ
ジスタ20は設定されず、同時動作レジスタ20の出力であ
るメモリライト（MEM.WT信号）は抑止されている。メモ
リＡをアクセスする場合、図４でクロックt1でアドレ
ス、書込データ、リクエスト信号（RQST信号として示さ
れる) がメモリ制御部11から送出される。アドレスの上
位ビットがメモリＡデコーダ14によってデコードされて
メモリＡの選択信号となり、同時動作レジスタ20の出力
とＯＲ回路15で論理和をとってメモリＡが選択される。
【００２１】メモリＡは動作終了の１クロック前にデー
タアクノリッジ信号（以下DTACK 信号と称する) をメモ
リ制御部11に返す（本実施例ではクロックt2で送出して
クロックt3でセットする) 。この信号はＤＴＡＣＫ制御
回路に入って３つのメモリの関係を調べてメモリの動作
終了信号（図４のMPU.DTACK 信号である) としてＤＴＡ
ＣＫ制御回路からメモリ制御部11に送られる。メモリ制
御部11はＤＴＡＣＫ制御回路からメモリの動作終了信号
を受け取ると１回のメモリサイクルを完了して、次のメ
モリアクセスの動作を開始する。
タアクノリッジ信号（以下DTACK 信号と称する) をメモ
リ制御部11に返す（本実施例ではクロックt2で送出して
クロックt3でセットする) 。この信号はＤＴＡＣＫ制御
回路に入って３つのメモリの関係を調べてメモリの動作
終了信号（図４のMPU.DTACK 信号である) としてＤＴＡ
ＣＫ制御回路からメモリ制御部11に送られる。メモリ制
御部11はＤＴＡＣＫ制御回路からメモリの動作終了信号
を受け取ると１回のメモリサイクルを完了して、次のメ
モリアクセスの動作を開始する。
【００２２】図３はＤＴＡＣＫ制御回路の詳細構成図で
ある。図において、３１〜３３，３５，３９はそれぞれ
ＡＮＤ回路であって、論理積を作成するものであり、３
４，３６〜３８，４０はそれぞれＯＲ回路であって、論
理和を作成するものである。４１はＮＯＴ回路であっ
て、否定論理を作成するものである。
ある。図において、３１〜３３，３５，３９はそれぞれ
ＡＮＤ回路であって、論理積を作成するものであり、３
４，３６〜３８，４０はそれぞれＯＲ回路であって、論
理和を作成するものである。４１はＮＯＴ回路であっ
て、否定論理を作成するものである。
【００２３】図の上部は通常の動作時の回路であって、
ＡＮＤ回路31の入力である-MEM1.WTは同時動作レジスタ
20のメモリＡに対応するビットの否定信号であり、もう
一方の入力であるDTACK1はメモリＡの動作終了信号であ
る。-MEM1.WTは通常動作時は常に"1" であるので、いず
れか選択されて動作が終了したメモリからの終了信号は
３１〜３３のＡＮＤ回路を通過してＯＲ回路34に入りME
M.DTACK 信号( 通常の動作終了信号) としてＯＲ回路40
に入りMPU.DTACK 信号（メモリの動作終了信号）として
メモリ制御部11に送出される。通常の場合は動作するメ
モリは必ず１つであるので、帰ってきたDTACK 信号がMP
U.DTACK 信号となる。図４のDTACK1信号、MEM1.DTACK信
号、MEM.DTACK 信号、MPU.DTACK 信号は上記の動作を示
す。
ＡＮＤ回路31の入力である-MEM1.WTは同時動作レジスタ
20のメモリＡに対応するビットの否定信号であり、もう
一方の入力であるDTACK1はメモリＡの動作終了信号であ
る。-MEM1.WTは通常動作時は常に"1" であるので、いず
れか選択されて動作が終了したメモリからの終了信号は
３１〜３３のＡＮＤ回路を通過してＯＲ回路34に入りME
M.DTACK 信号( 通常の動作終了信号) としてＯＲ回路40
に入りMPU.DTACK 信号（メモリの動作終了信号）として
メモリ制御部11に送出される。通常の場合は動作するメ
モリは必ず１つであるので、帰ってきたDTACK 信号がMP
U.DTACK 信号となる。図４のDTACK1信号、MEM1.DTACK信
号、MEM.DTACK 信号、MPU.DTACK 信号は上記の動作を示
す。
【００２４】次に本発明の動作である同時動作の説明を
行う。図５は本発明の実施例のタイムチャート（同時動
作時）である。メモリ制御部11はクロックt0で同時動作
レジスタ20に対する設定データを送出する。同時動作レ
ジスタ20はクロックt1で設定されてメモリＡとメモリＣ
を選択する。即ち同時動作レジスタ20からMEM1.WT 信号
とMEM3.WT 信号がクロックt1の時点で"1" として送出さ
れる。
行う。図５は本発明の実施例のタイムチャート（同時動
作時）である。メモリ制御部11はクロックt0で同時動作
レジスタ20に対する設定データを送出する。同時動作レ
ジスタ20はクロックt1で設定されてメモリＡとメモリＣ
を選択する。即ち同時動作レジスタ20からMEM1.WT 信号
とMEM3.WT 信号がクロックt1の時点で"1" として送出さ
れる。
【００２５】そこで、MEM1.WT 信号とMEM3.WT 信号はＯ
Ｒ回路15とＯＲ回路17でそれぞれデコーダからの選択信
号と論理和をとってメモリＡとメモリＣとが選択され
る。クロックt1でアドレス、書込データ、リクエスト信
号がメモリ制御部11から送出される。メモリＡとメモリ
Ｃとは独立に動作できるのでそれぞアドレスレジスタ13
で指定するアドレスにメモリバス5 から送られる書込デ
ータを書き込む動作を開始する。各々のメモリは動作速
度が異なることがある。ここでメモリＡは２クロックで
書込みが終了し、メモリＣは３クロックで書込みが終了
する。従ってメモリＡの動作終了信号であるDTACK1信号
はクロックt2で送出され、メモリＣの動作終了信号であ
るDTACK3信号はクロックt3で送出される。
Ｒ回路15とＯＲ回路17でそれぞれデコーダからの選択信
号と論理和をとってメモリＡとメモリＣとが選択され
る。クロックt1でアドレス、書込データ、リクエスト信
号がメモリ制御部11から送出される。メモリＡとメモリ
Ｃとは独立に動作できるのでそれぞアドレスレジスタ13
で指定するアドレスにメモリバス5 から送られる書込デ
ータを書き込む動作を開始する。各々のメモリは動作速
度が異なることがある。ここでメモリＡは２クロックで
書込みが終了し、メモリＣは３クロックで書込みが終了
する。従ってメモリＡの動作終了信号であるDTACK1信号
はクロックt2で送出され、メモリＣの動作終了信号であ
るDTACK3信号はクロックt3で送出される。
【００２６】図４の下部は同時動作時の回路であって、
ＡＮＤ回路35とＮＯＴ回路41で作成するNSWT信号は同時
動作レジスタ20で選択したメモリが少なくとも１つある
ことを示し、ＡＮＤ回路39を有効にする。
ＡＮＤ回路35とＮＯＴ回路41で作成するNSWT信号は同時
動作レジスタ20で選択したメモリが少なくとも１つある
ことを示し、ＡＮＤ回路39を有効にする。
【００２７】ＯＲ回路36〜38は各メモリごとにそのメモ
リの動作終了信号であるDTACK 信号が同時動作レジスタ
20で選択された場合に”１”を出力する。メモリＡとメ
モリＣと両方が選択された場合は２つのＯＲ回路36,38
から出力がＡＮＤ回路39に供給され、２つのメモリの遅
いDTACK 信号がＡＮＤ回路39の出力となる。このように
ＡＮＤ回路39は最も動作終了の遅いメモリのDTACK 信号
を取り出す機能を持つ。
リの動作終了信号であるDTACK 信号が同時動作レジスタ
20で選択された場合に”１”を出力する。メモリＡとメ
モリＣと両方が選択された場合は２つのＯＲ回路36,38
から出力がＡＮＤ回路39に供給され、２つのメモリの遅
いDTACK 信号がＡＮＤ回路39の出力となる。このように
ＡＮＤ回路39は最も動作終了の遅いメモリのDTACK 信号
を取り出す機能を持つ。
【００２８】上部の通常動作の回路部分は-MEM.WT 信号
が"0" となるのですべて動作せず、ＡＮＤ回路39の出力
がＯＲ回路40の出力となり、MPU.DTACK 信号としてメモ
リ制御部11に返される。最も動作終了の遅いメモリのDT
ACK 信号を検出する理由は、メモリがＤＲＡＭでリフレ
ッシュを行っている場合はサイクルタイムが延びること
があるからである。
が"0" となるのですべて動作せず、ＡＮＤ回路39の出力
がＯＲ回路40の出力となり、MPU.DTACK 信号としてメモ
リ制御部11に返される。最も動作終了の遅いメモリのDT
ACK 信号を検出する理由は、メモリがＤＲＡＭでリフレ
ッシュを行っている場合はサイクルタイムが延びること
があるからである。
【００２９】以上の動作は１つのアドレスについてであ
ったが、この動作をメモリのアドレスの全てについて繰
り返してゼロクリアを行う。この動作は同時ゼロクリア
部25が制御する。図６は同時ゼロクリア部の制御フロー
チャートである。
ったが、この動作をメモリのアドレスの全てについて繰
り返してゼロクリアを行う。この動作は同時ゼロクリア
部25が制御する。図６は同時ゼロクリア部の制御フロー
チャートである。
【００３０】ステップ90で各メモリの記憶容量を調べて
最大値をアドレスの最終値として設定するとともに、ア
ドレスの初期値を”０”と設定する。ステップ91で同時
動作レジスタ20のゼロクリアを行うため選択したメモリ
に対応するビットを"1" にセットする。
最大値をアドレスの最終値として設定するとともに、ア
ドレスの初期値を”０”と設定する。ステップ91で同時
動作レジスタ20のゼロクリアを行うため選択したメモリ
に対応するビットを"1" にセットする。
【００３１】ステップ92でリクエスト信号、ライト信
号、書込データ”０”をメモリバス5から送出して、指
定アドレスに書込みを行わせる。各メモリは指定された
アドレスに”０”を書込みDTACK 信号をＤＴＡＣＫ制御
回路に返す。ＤＴＡＣＫ制御回路は最も動作終了の遅い
メモリのDTACK 信号を取り出して、MPU.DTACK 信号とし
てメモリ制御部11に返す。
号、書込データ”０”をメモリバス5から送出して、指
定アドレスに書込みを行わせる。各メモリは指定された
アドレスに”０”を書込みDTACK 信号をＤＴＡＣＫ制御
回路に返す。ＤＴＡＣＫ制御回路は最も動作終了の遅い
メモリのDTACK 信号を取り出して、MPU.DTACK 信号とし
てメモリ制御部11に返す。
【００３２】 ステップ93でアドレスを＋１する（Ｎ＋１→Ｎ）。 ステップ94でアドレスが最終値になったか否かを判定し
てYES の場合はステップ95へ進み、NOの場合はステップ
92に戻る。
てYES の場合はステップ95へ進み、NOの場合はステップ
92に戻る。
【００３３】ステップ95で同時動作レジスタ20の設定を
クリアしてゼロクリア動作を終了する。上記の構成のメ
モリは非同期に動作するものであるが、同期して動作す
るメモリであれば、ＤＴＡＣＫ制御回路は不要となる。
またメモリの記憶容量がことなるとき、同時動作をさせ
る場合は小容量のメモリは大容量のメモリが動作してい
ても相当するアドレスがなくて動作しなくてもよい場合
がある。そのような場合にはゼロクリアの途中で同時動
作レジスタ20の設定を変更して小容量のメモリの動作を
停止させてもよい。
クリアしてゼロクリア動作を終了する。上記の構成のメ
モリは非同期に動作するものであるが、同期して動作す
るメモリであれば、ＤＴＡＣＫ制御回路は不要となる。
またメモリの記憶容量がことなるとき、同時動作をさせ
る場合は小容量のメモリは大容量のメモリが動作してい
ても相当するアドレスがなくて動作しなくてもよい場合
がある。そのような場合にはゼロクリアの途中で同時動
作レジスタ20の設定を変更して小容量のメモリの動作を
停止させてもよい。
【００３４】
【発明の効果】以上の説明から明らかなように本発明に
よれば複数のメモリを同時にゼロクリアすることがで
き、ゼロクリアの時間短縮が可能となり、システムの稼
働時間の増加につながるという著しい工業的効果があ
る。
よれば複数のメモリを同時にゼロクリアすることがで
き、ゼロクリアの時間短縮が可能となり、システムの稼
働時間の増加につながるという著しい工業的効果があ
る。
【図１】 本発明の原理図
【図２】 本発明の実施例の回路の構成図
【図３】 ＤＴＡＣＫ制御回路の詳細構成図
【図４】 本発明の実施例のタイムチャート（通常動作
時）
時）
【図５】 本発明の実施例のタイムチャート（ゼロクリ
ア動作時）
ア動作時）
【図６】 同時ゼロクリア部の制御フローチャート
【図７】 従来の複数メモリを持つシステムの説明図
１，２，３ メモリ ８ ＣＰＵ １０ メモリ制御回路 １１ メモリ制御部 １２ ＲＯＭ １３ アドレスレジスタ １４ メモリＡデ
コーダ １５，１７，１９ ＯＲ回路 １６ メモリＢデ
コーダ １８ メモリＣデコーダ ２０ 同時動作レジスタ ２５ 同時ゼロク
リア部 ３０ ＤＴＡＣＫ制御回路 ５０ 同時動作制御回路
コーダ １５，１７，１９ ＯＲ回路 １６ メモリＢデ
コーダ １８ メモリＣデコーダ ２０ 同時動作レジスタ ２５ 同時ゼロク
リア部 ３０ ＤＴＡＣＫ制御回路 ５０ 同時動作制御回路
Claims (1)
- 【請求項１】 複数個の独立して動作可能であって、同
一のアドレスバス及びデータバスに接続されるメモリ
(1,2,3,..)を有する装置におけるメモリ制御回路(10)で
あって、 複数個の該メモリ(1,2,3,..)を同時に選択して動作指示
を与える同時動作制御回路(50)と、該同時動作制御回路
(50)を起動して複数個の該メモリ(1,2,3,..)に対して並
行に所定の同一のデータを書き込むゼロクリア動作を行
う同時ゼロクリア部(25)とを有することを特徴とするメ
モリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218107A JPH0667994A (ja) | 1992-08-18 | 1992-08-18 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218107A JPH0667994A (ja) | 1992-08-18 | 1992-08-18 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667994A true JPH0667994A (ja) | 1994-03-11 |
Family
ID=16714745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218107A Withdrawn JPH0667994A (ja) | 1992-08-18 | 1992-08-18 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7447849B2 (en) | 2005-03-30 | 2008-11-04 | Canon Kabushiki Kaisha | Memory controller configuration system and method |
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1992
- 1992-08-18 JP JP4218107A patent/JPH0667994A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7447849B2 (en) | 2005-03-30 | 2008-11-04 | Canon Kabushiki Kaisha | Memory controller configuration system and method |
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