JPH05250256A

JPH05250256A - メモリアクセス方法

Info

Publication number: JPH05250256A
Application number: JP4048543A
Authority: JP
Inventors: Hironobu Jiyouda; 宏暢定田
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】メモリのアクセスデータ幅よりも長いデータ
のアクセスや連続アドレスのデータのアクセスなどにお
けるアクセス時間を短縮することを目的としている。【構成】メモリ装置を複数のメモリブロックに分割
し、各メモリブロックに、メモリサイクル中で短縮が困
難な信号期間をもつアドレスやＲＡＳ，ＣＡＳなどの信
号を並列に印加し、複数のメモリブロックのアクセスの
切り分けは、各メモリブロックにおけるＯＥやＷＥ，Ｃ
ＡＳなどの有効化制御信号を１メモリサイクル内で時分
割的に切り替え制御することによって、複数のメモリブ
ロックに分布する複数のデータを連続してアクセスする
ように構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭなどの大容量
のメモリ素子の複数個からなるメモリ装置におけるアク
セス時間を短縮するためのメモリアクセス方法に関す
る。

【０００２】

【従来の技術】図１０に、ＤＲＡＭのメモリ装置をもつ
コンピュータの従来例構成を示す。図１０において、１
１はＤＲＡＭで構成されたメモリ装置、１２はメモリコ
ントローラ、１３はマイクロプロセッサである。

【０００３】マイクロプロセッサ１３は、リードアクセ
スを行うときプロセッサアドレスＰＡをメモリコントロ
ーラ１２に送出し、その他制御線を用いてリードアクセ
スを要求するメモリコントローラ１２は、プロセッサア
ドレスＰＡからメモリアドレスＭＡを作成し、＊ＲＡＳ
（ロウアドレスストローブ）、＊ＣＡＳ（カラムアドレ
スストローブ）、＊ＯＥ（アウトプットイネーブル）の
各制御信号を１メモリサイクル内の所定のタイミングで
発生して、それぞれをメモリ装置１１に供給し、メモリ
データＭＤを読み出す。

【０００４】メモリコントローラ１２は、読み出したメ
モリデータＭＤを、プロセッサデータＰＤとしてマイク
ロプロセッサ１３に送出し、メモリアクセス処理を終了
する。

【０００５】図１０の例では、メモリデータＭＤとプロ
セッサデータＰＤを転送する各データバスのバス幅は３
２ビットである。そのため、もしも８バイトのデータを
読み出すリードアクセス要求がマイクロプロセッサ１３
から発行された場合には、メモリコントローラ１２は４
バイトずつのリードアクセスを２回のメモリサイクルで
行わなければならない。図１１の（ａ）はそのタイミン
グを示したものである。各メモリサイクルごとに、メモ
リコントローラ１２からメモリ装置１１へ、ＭＡ，＊Ｒ
ＡＳ，＊ＣＡＳ，＊ＯＥが供給され、各メモリサイクル
の終わりに４バイトのＭＤが読み出されてメモリコント
ローラ１２へ転送される。これはライトアクセスの場合
も同様であり、８バイトのデータを書き込むとき、２回
のメモリサイクルを用いて４バイトずつの書き込みが行
われる。図１１の（ｂ）はそのタイミングを示したもの
で、各メモリサイクルごとにＭＡ，＊ＲＡＳ，＊ＣＡ
Ｓ，＊ＷＥと、４バイトずつのＭＡが、メモリコントロ
ーラ１２からメモリ装置１１へ供給される。

【０００６】図１１の（ａ），（ｂ）から明らかなよう
に、ＤＲＡＭの１メモリサイクルの長さは、主にアドレ
スとＲＡＳ，ＣＡＳの信号期間によってきまり、その時
間短縮は困難なものである。１データのリードアクセス
にこのようなメモリサイクルが２回必要となれば、その
アクセス時間が処理時間全体に与える影響は大きいもの
となる。

【０００７】

【発明が解決しようとする課題】本発明は、メモリのア
クセスデータ幅よりも長いデータのアクセスや連続アド
レスのデータのアクセスなどにおけるアクセス時間を短
縮することを目的としている。

【０００８】

【課題を解決するための手段】本発明は、メモリ装置を
複数のメモリブロックに分割し、各メモリブロックに、
メモリサイクル中で短縮が困難な信号期間をもつアドレ
スやＲＡＳなどの制御信号を同時並列的に印加し、複数
のメモリブロック間のアクセスの切り分けは、各メモリ
ブロックにおけるＯＥやＷＥなどの有効化制御信号を１
つのメモリサイクル内で時分割切り替え制御することに
よって、複数のメモリブロックに分布する複数のデータ
を連続してリードアクセスする際に、全体のアクセス時
間を短縮できるようにするものである。

【０００９】図１により、本発明の原理を説明する。図
１の（ａ）は本発明の基本構成を例示的方法で示したも
ので、図１の（ｂ）はその動作タイミングを示す。図１
の（ａ）において、１および２はメモリブロック、３は
メモリコントローラ、３ａは時分割制御機能である。

【００１０】メモリブロック１および２は同じ構成と同
じアクセスインタフェースをもつ、アクセスインタフェ
ースには、アドレスおよびデータ、メモリブロックの出
力や書き込みなどの機能を有効化する有効化制御信号、
有効化制御信号を除く他の制御信号が含まれる。各メモ
リブロック１，２と、メモリコントローラ３との間で、
メモリブロック１，２の各１つの有効化制御信号（＃
１，＃２で示される）は、メモリコントローラ３の時分
割制御機能３ａによって所定のタイミングで時分割的に
切り替え制御され、アドレスおよびデータと、他の制御
信号とはそれぞれメモリブロック間で並列に共通接続さ
れる。

【００１１】各メモリブロック１，２のブロック内アド
レス空間は同一であるが、メモリコントローラ３は、ア
クセス元のアドレス空間における連続アドレスを、メモ
リブロック１，２における各ブロック内アドレス空間の
順次のアドレスに交互に割り付ける。

【００１２】これによりメモリコントローラ３は、アク
セス元からのアクセス要求に応じて、その要求に基づく
１つのブロック内アドレスを双方のメモリブロック１，
２に供給し、さらに１メモリサイクル内で有効化制御信
号を時分割的に切り替え、双方のメモリブロック１，２
を連続アクセスして、アクセス元から見て連続した２つ
のアドレスからデータを読み出し、あるいはその２つの
連続したアドレスにデータを書き込む。

【００１３】図１の（ｂ）に示すタイミング図を参照し
てメモリアクセス動作を説明する。例としてリードアク
セス要求の場合を示す。メモリコントローラ３は、メモ
リサイクルが始まると、メモリブロック１，２に対して
同一のアドレスを印加する。次に有効化制御信号＃１を
メモリブロック１に印加し、メモリブロック１のみを有
効化する。たとえばメモリブロック１の読み出しデータ
の出力のみ有効化される。この有効化制御信号＃１はメ
モリサイクルの途中で打ち切られ、代わりに有効化制御
信号＃２がメモリブロック２に印加される。これにより
メモリブロック１の出力は無効化され、メモリブロック
２の出力が有効化される。なお、有効化制御信号のアク
セスに必要な他の制御信号は、有効化制御信号＃１と＃
２の双方に亘って供給される。この結果、有効化制御信
号＃１の終わりの部分でメモリブロック１からの読み出
しデータがメモリコントローラ３へ転送され、有効化制
御信号＃２の終わりの部分でメモリブロック２からの読
み出しデータがメモリコントローラ３へ転送される。メ
モリコントローラ３では、各転送されてきた２つのデー
タを、それぞれ対応する有効化制御信号の立上りエッジ
で別々にラッチし、取り込むことができる。

【００１４】図１の説明ではメモリブロックの個数を２
としたが、有効化制御信号を動作上支障なく分割できる
範囲で個数を任意に設定することができる。

【００１５】

【作用】本発明では、複数のメモリブロックへのアクセ
スを１メモリサイクル内で実質的に並列化して実行する
ことができるため、予め複数のメモリブロックの各同一
アドレスに連続データを書き込んでおくことにより、連
続データアクセスの要求に対して、メモリサイクル自体
を短縮することなしに１データ当たりの平均的なデータ
アクセス時間を短縮することが可能となる。

【００１６】

【実施例】メモリ装置としてＤＲＡＭを用い、有効化制
御信号としてＯＥ（アウトプットイネーブル）、ＷＥ
（ライトイネーブル）、ＣＡＳ（カラムアドレスストロ
ーブ）を時分割的に切り替え制御するそれぞれの場合に
ついて、図２ないし図９により以下に実施例を説明す
る。

【００１７】図２の実施例は、メモリ装置をそれぞれが
ＤＲＡＭからなる２つのメモリブロックに分割し、各メ
モリブロックに、メモリサイクル中で短縮が困難な信号
期間をもつアドレスやＲＡＳ，ＣＡＳなどの信号を並列
に印加し、２つのメモリブロックに対するアクセスの切
り分けは、各メモリブロックにおける出力有効化信号
（ＯＥ：アウトプットイネーブル）を１メモリサイクル
内で２段に時分割制御することによって行い、２つのメ
モリブロックの同じブロック内アドレスに存在する２つ
のデータを１メモリサイクル内で連続してリードアクセ
スし、全体のアクセス時間を短縮できるようにするもの
である。

【００１８】図２において、１および２は同じＤＲＡＭ
で構成された２つのメモリブロックであり、アドレスＡ
ｎ、データＤｎ、ロウアドレスストローブ信号＊ＲＡ
Ｓ、カラムアドレスストローブ信号＊ＣＡＳ、アウトプ
ットイネーブル信号＊ＯＥなどの制御信号を、アクセス
インタフェース信号としてそなえている。

【００１９】３はメモリコントローラであり、２つのメ
モリブロック１，２の各Ａｎ，Ｄｎ，＊ＲＡＳ，＊ＣＡ
Ｓをそれぞれ並列接続して制御し、各メモリブロックの
＊ＯＥについては択一的に切り替え制御する。メモリコ
ントローラ３と各メモリブロック１，２との間のインタ
フェース信号は、メモリアドレスＭＡ，＊ＲＡＳ，＊Ｃ
ＡＳ，＊ＯＥ１，＊ＯＥ２，メモリデータＭＤで示され
ている。

【００２０】４は、メモリアクセス元となるマイクロプ
ロセッサであり、メモリコントローラ３との間のインタ
フェース信号は、プロセッサアドレスＰＡ、その他制御
線、プロセッサデータＰＤで示されている。

【００２１】メモリコントローラ３は、マイクロプロセ
ッサ４からのアクセス要求があると、そのアドレスを指
定するメモリアドレスＭＡと、制御信号＊ＲＡＳ，＊Ｃ
ＡＳをそれぞれ１メモリサイクル内の所定のタイミング
で発生し、メモリブロック１，２の双方へ並列に送出す
る。メモリコントローラ３は、さらに各メモリブロック
１，２からのデータ読み出しを有効化するための制御信
号＊ＯＥ１，＊ＯＥ２を、同じメモリサイクル内のタイ
ミングで時分割的にメモリブロック１，２にそれぞれ送
出する。

【００２２】これにより、メモリブロック１，２のそれ
ぞれから同一アドレスのデータがメモリデータＭＤとし
て順次読み出される。メモリコントローラ３は、これら
のデータのうちマイクロプロセッサ４から要求されたア
ドレスのデータをプロセッサデータＰＤとして送出する
とともに、他方のデータを内部にラッチし、マイクロプ
ロセッサ４からの次のアクセス要求アドレスが連続アド
レスであってそのラッチしてあるデータに対応するもの
であるとき、そのデータを直ちにＰＤとして送出する。

【００２３】図２の実施例構成によるリードアクセスの
動作を、図５の（ａ）のタイミング図を用いて説明す
る。図５の（ａ）において、ＭＡ，＊ＲＡＳ，＊ＣＡ
Ｓ，＊ＯＥ１，＊ＯＥ２，ＭＤは、図２のメモリコント
ローラ３とメモリブロック１，２との間のインタフェー
ス信号である。ここで図５の（ａ）のタイミング図と図
１１の（ａ）の従来例のタイミング図とを対比してみる
と、両者のＭＡ，＊ＲＡＳ，＊ＣＡＳのタイミングは同
じであることが判る。しかし図１１の（ａ）の＊ＯＥの
信号期間は、前後に分割されて図５の（ａ）の＊ＯＥ１
と＊ＯＥ２に分離され、同様に図１１の（ａ）のＭＤは
図５の（ａ）において１つのＭＤ中の２つの連続するデ
ータとなる。なお図中の斜線を施した区間は、＊ＯＥ２
からのアクセスタイムによる不定の区間である。

【００２４】図５の（ａ）のＭＡ，＊ＲＡＳ，＊ＣＡＳ
は図２のメモリブロック１，２の双方に同時に印加され
ているので、それぞれのメモリブロックにおいて従来例
と同様なメモリセルのアクセス動作が行われ、＊ＯＥ１
と＊ＯＥ２のそれぞれの後半で双方のアドレスＭＡのデ
ータがＭＤ上に順次現れる。図２のメモリコントローラ
３は、これら２つのデータを、＊ＯＥ１と＊ＯＥ２のそ
れぞれの立上りで分離し、別々にラッチすることができ
る。

【００２５】図３は、ライトアクセスの場合に書き込み
有効化信号（ＷＥ）を時分割制御して、２つのメモリブ
ロックへのアクセスを切り分ける実施例の構成を示す。
図３の実施例において、メモリブロック１，２とメモリ
コントローラ３との間のインタフェースでは、ＭＡ，＊
ＲＡＳ，＊ＣＡＳ，ＭＤがそれぞれ並列接続されるが、
書き込み有効化信号＊ＷＥは、メモリブロック１に対す
る＊ＷＥ１とメモリブロック２に対する＊ＷＥ２とが独
立に設けられてそれぞれのメモリブロックに別々に接続
され、メモリコントローラ３内の時分割制御機能３ａに
よって、ライトサイクル時に１メモリサイクル内で時分
割的に切り替え制御される。

【００２６】図３の実施例のライトアクセス動作を、図
５の（ｂ）のタイミング図で説明する。メモリコントロ
ーラ３は、メモリサイクルの開始とともにＭＡを双方の
メモリブロック１，２に並列に印加し、続いて＊ＲＡ
Ｓ，＊ＣＡＳを少しずつずらして双方のメモリブロック
１，２に印加する。時分割制御機能３ａは、＊ＣＡＳの
信号期間内で＊ＷＥを分割し、前の期間に＊ＷＥ１を生
成してメモリブロック１に印加し、後の期間に＊ＷＥ２
を生成してメモリブロック２に印加する。メモリコント
ローラ３は、たとえば８バイトのロングデータを書き込
むライトアクセス要求を処理する場合、＊ＷＥ１と＊Ｗ
Ｅ２の各期間に８バイトのロングデータの前半４バイト
と後半４バイトとを分割してＭＤとして連続送出し、＊
ＷＥ１のタイミングで前半４バイトのデータをメモリブ
ロック１のアドレスＭＡに書き込み、＊ＷＥ２のタイミ
ングで後半４バイトのデータをメモリブロック２のアド
レスＭＡに書き込む。

【００２７】図４は、ライトアクセスの場合に、カラム
アドレスストローブ信号ＣＡＳを時分割制御して、２つ
のメモリブロックへのアクセスを切り分ける実施例の構
成を示す。

【００２８】図４の実施例において、メモリブロック
１，２とメモリコントローラ３との間のインタフェース
では、ＭＡ，＊ＲＡＳ，＊ＷＥ，ＭＤが並列接続される
が、＊ＣＡＳはメモリブロック１に対する＊ＣＡＳ１と
メモリブロック２に対するＣＡＳ２とが独立に設けられ
てそれぞれのメモリブロックに別々に接続され、メモリ
コントローラ３内の時分割制御機能３ａによって、ライ
トサイクル時に１メモリサイクル内で時分割的に切り替
え制御される。

【００２９】図４の実施例のライトアクセス動作を、図
５の（ｃ）のタイミング図で説明する。メモリコントロ
ーラ３は、メモリサイクルの開始とともにＭＡと＊ＷＥ
とを双方のメモリブロック１，２に並列に印加し、続い
て＊ＲＡＳを印加した後、時分割制御機能３ａにより、
＊ＣＡＳ１と＊ＣＡＳ２とを従来の＊ＣＡＳの信号期間
を分割した形で順次生成し、メモリブロック１とメモリ
ブロック２とにそれぞれ印加する。８バイトのロングデ
ータのライトアクセス要求の場合、メモリコントローラ
３は、＊ＣＡＳ１の立上りエッジと重なるタイミングで
ロングデータの前半４バイトをＭＤにのせ、また＊ＣＡ
Ｓ２の立上りのエッジと重なるタイミングでロングデー
タの後半４バイトをＭＤにのせて、メモリブロック１，
２に並列に印加する。これにより、メモリブロック１の
アドレスＭＡには前半４バイトのデータが書き込まれ、
メモリブロック２のアドレスＭＡには後半４バイトのデ
ータが書き込まれる。

【００３０】図２ないし図３に示された実施例のメモリ
アクセス方法は、図１０の従来例などの他のメモリアク
セス方法ととにも、１つのメモリシステム内に共存さ
せ、動作モードを指定することによって任意選択的に機
能化されるようにすることができる。

【００３１】次に図２の実施例の場合について、図６な
いし図９を用いてさらに詳細を説明する。図６は、図２
中に示されているメモリコントローラ３の実施例構成図
であり、以下の説明では必要に応じて図２が参照され
る。

【００３２】この実施例ではＰＤとＭＤのデータバス幅
は４バイト（３２ビット）であり、マイクロプロセッサ
４からのリードアクセス要求に対して、メモリブロック
１，２側のインタフェースでは１メモリサイクルに４バ
イト×２のデータＭＤがメモリブロック１，２から一度
にメモリコントローラ３へ読み出されるが、マイクロプ
ロセッサ４側のインタフェースでは１アクセスサイクル
に４バイトずつしか転送できないので、４バイト×２の
データの転送に２アクセスサイクルが費やされる。しか
しメモリコントローラ３には４バイトのバッファが設け
られ、１メモリサイクルで読み出された４バイト×２の
データのうち後半の４バイトのデータを一時的に保持
し、次のアクセスサイクルでマイクロプロセッサ４へす
ぐに転送できるようにしている。

【００３３】図６において、５はアドレス連続性チェッ
ク・ラッチデータバリデーションチェック部であり、マ
イクロプロセッサ４からのアクセス要求アドレスが先行
アクセスアドレスにつながる連続アドレスとなるもの
（ロングデータの後半データ）であるかどうかと、ラッ
チに取り込んだ転送データの有効性とをチェックする。

【００３４】６はサイクル（ウェイト挿入）制御部であ
り、アクセス要求アドレスが新しくメモリブロックのア
クセスを必要とするものであるとき、アクセスサイクル
に１クロック分のウェイトを挿入し、アクセス時間を引
き伸ばす。これに対してアクセス要求アドレスがメモリ
コントローラ内に既にラッチされているデータに対する
ものである場合（先行アクセスアドレスに連続するアド
レス）は、ウェイトを挿入せず、短いアクセス時間を設
定する。具体例は図８を用いて後述される。

【００３５】７は＊ＯＥ１，＊ＯＥ２タイミング制御部
であり、＊ＯＥ１および＊ＯＥ２を発生するタイミング
を制御する。８は３２ビットラッチであり、メモリブロ
ック１，２から連続的に読み出されるＭＤの２つのデー
タのうちの後のデータを一時的に保持する。

【００３６】９はラッチタイミング制御部であり、３２
ビットラッチ８にＭＤの後のデータをラッチするタイミ
ングを制御する。１０ａはセレクタであり、メモリブロ
ックからのデータＭＤを直接選択するか、３２ビットラ
ッチ８のデータを選択するかの切り分けを行う。

【００３７】１０はセレクタタイミング制御部であり、
セレクタ１０ａの選択状態を制御する。またマイクロプ
ロセッサ４との間のインタフェース信号中、＊ＡＳはア
ドレスストローブ信号、＊ＤＳはデータストローブ信
号、＊ＷＲＴはライト信号、＊ＤＳＡＣはデータサイズ
アクノリッジ信号である。

【００３８】次に、２つのメモリブロック１，２に対す
るプロセッサアドレスＰＡの割り付け例を図７に示す。
メモリブロック１とメモリブロック２は、それぞれワー
ド幅が３２ビット（４バイト）をもち、図示のようなバ
イトアドレス＃０，＃１，…が割り付けられている。ま
たメモリブロック１は＊ＯＥ１で制御され、メモリブロ
ック２は＊ＯＥ２で制御される。

【００３９】次に、図８のタイミング図を用いて図６の
実施例の動作を説明する。マイクロプロセッサ４が、図
７の＃０〜＃７の６４ビット（８バイト）のロングデー
タをリードするアクセス要求をもったとき、最初のアク
セスサイクルで、ＰＡ＝＃０によりアクセスを要求す
る。メモリコントローラ３は、メモリブロック１の＃０
〜＃３のワードをアクセスするメモリアドレスＭＡ、メ
モリブロック１とメモリブロック２へ送出する。この結
果、メモリブロック１では＃０〜＃３のワードのアクセ
スが、そしてメモリブロック２では＃４〜＃７のワード
のアクセスがそれぞれ実行され、図２および図５の
（ａ）で説明したように、＊ＯＥ１と＊ＯＥ２によって
メモリコントローラ３へ読み出される。メモリコントロ
ーラ３では、＊ＯＥ１で読み出したメモリブロック１か
らのデータ＃０〜＃３を、図６のセレクタ１０ａで直接
選択してスルーでマイクロプロセッサ４へ転送し、他
方、＊ＯＥ２で読み出したメモリブロック２からのデー
タ＃４〜＃７は、図６の３２ビットラッチ８に一旦保持
させる。図８のＰＤ上の最初のデータは、このときスル
ーで転送されたデータ＃０〜＃３を表している。

【００４０】マイクロプロセッサ４は続くアクセスサイ
クルでＰＡ＝＃４を指定し、再びアクセス要求を行う。
この場合、メモリコントローラ３は先行したアクセスの
アドレスとの連続性を検出し、３２ビットラッチ８に保
持されているデータ＃４〜＃７を選択するようセレクタ
１０ａを切り替えて、そのデータをマイクロプロセッサ
４へ送出する。図８のＰＤ上の２番目のデータは、この
＃４〜＃７のデータを表している。

【００４１】以上述べたロングデータのアクセスでは、
前述したように、図８の２回目のアクセスサイクルでは
ウェイトの挿入が行われないので、その分の高速化が図
られている。

【００４２】次に、図２の実施例を拡張して、３つのメ
モリブロックを用い、１メモリサイクルで４バイト×３
のデータのリードアクセスを行う場合の実施例を説明す
る。この場合のブロック構成図は省略するが、出力有効
化信号＊ＯＥは３分割され、１メモリサイクル内で時分
割的に切り替え制御される。図９のタイミング図を参照
して動作を説明する。

【００４３】図９の（ａ）は、４バイト×３のデータを
リードアクセスする場合の従来例のタイミング図であ
り、３つの連続するメモリサイクルを用いて４バイトの
データＭＤが３回に分けて読み出される。

【００４４】図９の（ｂ）は本発明実施例のタイミング
図であり、１メモリサイクル内でＭＡ，＊ＲＡＳ，＊Ｃ
ＡＳを３つのメモリブロックに並列に印加するととも
に、時分割された＊ＯＥ１，＊ＯＥ２，＊ＯＥ３を逐次
的に発生して３つのメモリブロックに順次印加し、それ
ぞれのアドレスＭＡから、４バイトずつのデータを連続
してＭＤに読み出す。

【００４５】同様にして、＊ＷＥや＊ＣＡＳを３分割す
ることにより、１メモリサイクルで４バイト×３のライ
トアクセスを同時に行うことができる。勿論、＊ＯＥ，
＊ＷＥ，＊ＣＡＳなどの有効化制御信号の分割数および
時分割制御による切り替え数は、正常なメモリ動作が保
証される範囲で任意である。

【００４６】

【発明の効果】本発明によれば、メモリブロックの並列
動作化によりアクセス時間の短縮が図られるため、比較
的低価格のメモリ素子を用いて高速のメモリ装置を容易
に実現することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】出力有効化信号を時分割制御する実施例の構成
図である。

【図３】書き込み有効化信号を時分割制御する実施例の
構成図である。

【図４】カラムアドレスストローブ信号を時分割制御す
る実施例の構成図である。

【図５】本発明実施例のタイミング図である。

【図６】出力有効化信号を時分割制御する実施例による
メモリコントローラの構成図である。

【図７】本発明実施例によるメモリブロックのアドレス
割付け例の説明図である。

【図８】本発明実施例によるメモリアクセス動作例のタ
イミング図である。

【図９】３分割制御の実施例のタイミング図である。

【図１０】コンピュータの従来例の構成図である。

【図１１】従来例におけるメモリアクセス動作のタイミ
ング図である。

【符号の説明】

１，２メモリブロック３メモリコントローラ３ａ時分割制御機能４マイクロプロセッサ

Claims

【特許請求の範囲】

【請求項１】アドレスおよびデータと、有効化制御信
号を含む制御信号とをアクセスインタフェースとして有
するメモリブロックを複数個そなえたメモリ装置におい
て、上記複数のメモリブロックの各々のアクセスインタフェ
ース中のアドレスおよびデータと、少なくとも１つの有
効化制御信号を除く他の制御信号とをそれぞれ並列に接
続して共通接続し、また上記複数のメモリブロックの少
なくとも各１つの有効化制御信号を時分割的に切り替え
制御し、１つのメモリサイクル内で、上記複数のメモリ
ブロックに同一のアドレスと、少なくとも各１つの有効
化制御信号を除く他の制御信号とを共通に与えるととも
に、上記複数のメモリブロックの各々内における同一の
アドレスを、上記複数のメモリブロックの各１つの有効
化制御信号の時分割的切り替え制御にしたがって順次的
にアクセスすることを特徴とするメモリアクセス方法。
【請求項２】アドレスおよびデータと、出力有効化信
号（ＯＥ）を含む制御信号とをアクセスインタフェース
として有するメモリブロックを複数そなえたメモリ装置
において、上記複数のメモリブロックの各々のアクセスインタフェ
ース中のアドレスおよびデータと、少なくとも出力有効
化信号（ＯＥ）を除く他の制御信号とをそれぞれ並列に
接続して共通制御し、また上記複数のメモリブロックの
各出力有効化信号（ＯＥ）を時分割的に切り替え制御
し、読み出しサイクル時に１つのメモリサイクル内で、
上記複数のメモリブロックに同一のアドレスと出力有効
化信号（ＯＥ）以外の必要な制御信号とを共通に与える
とともに、上記複数のメモリブロックの各々内における
同一アドレスのデータを、上記複数のメモリブロックの
各出力有効化信号（ＯＥ）の切り替え制御にしたがって
順次的に読み出すことを特徴とするメモリアクセス方
法。
【請求項３】アドレスおよびデータと、書き込み有効
化信号（ＷＥ）を含む制御信号とをアクセスインタフェ
ースとして有するメモリブロックを複数そなえたメモリ
装置において、上記複数のメモリブロックの各々のアクセスインタフェ
ース中のアドレスおよびデータと、少なくとも書き込み
有効化信号（ＷＥ）を除く他の制御信号とをそれぞれ並
列に接続して共通制御し、また上記複数のメモリブロッ
クへの各書き込み有効化信号（ＷＥ）を時分割的に切り
替え制御し、書き込みサイクル時に１つのメモリサイク
ル内で、上記複数のメモリブロックに同一のアドレスと
書き込み有効化信号（ＷＥ）以外の必要な制御信号とを
共通に与えるとともに、上記複数のメモリブロックの各
々内における同一アドレスに、上記複数のメモリブロッ
クの各書き込み有効化信号（ＷＥ）の切り替え制御にし
たがって順次的にデータを書き込むことを特徴とするメ
モリアクセス方法。
【請求項４】アドレスおよびデータと、カラムアドレ
スストローブ信号（ＣＡＳ）を含む制御信号とをアクセ
スインタフェース信号として有するメモリブロックを複
数そなえたメモリ装置において、上記複数のメモリブロックの各々のアクセスインタフェ
ース信号中のアドレスおよびデータと、少なくともカラ
ムアドレスストローブ信号（ＣＡＳ）を除く他の制御信
号とをそれぞれ並列に接続して共通制御し、また上記複
数のメモリブロックへの各カラムアドレスストローブ信
号（ＣＡＳ）を時分割的に切り替え制御し、書き込みサ
イクル時に１つのメモリサイクル内で、上記複数のメモ
リブロックに同一のアドレスとカラムアドレスストロー
ブ信号（ＣＡＳ）以外の必要な制御信号とを共通に与え
るとともに、上記複数のメモリブロックの各々内におけ
る同一アドレスに、上記複数のメモリブロックの各カラ
ムアドレスストローブ信号（ＣＡＳ）の切り替え制御に
したがって順次的にデータを書き込むことを特徴とする
メモリアクセス方法。