JPH10144073A - シンクロナスｄｒａｍのアクセス機構 - Google Patents

Abstract

(57)【要約】 【課題】 バースト長の設定されたＳＤＲＡＭに対して
多くのメモリアクセス形式に対応した複雑なアクセスが
行えるメモリアクセス機構を簡単な回路で実現する。 【解決手段】 設定されたバースト長で連続したアクセ
スを行うことが可能な、複数のバンクで構成されるバン
ク構造を有するシンクロナスＤＲＡＭ10をアクセスする
ためのシンクロナスＤＲＡＭのアクセス機構であって、
制御信号から、シンクロナスＤＲＡＭの状態に応じた制
御シーケンス信号を生成する制御シーケンサを備えるシ
ンクロナスＤＲＡＭのアクセス機構において、制御シー
ケンサは、独立して動作可能な、複数のバンクの個数分
の複数のシーケンサ32,33 と、複数のシーケンサにより
生成されるシーケンス信号に基づいたアクセス動作を行
う順序を制御するアクセス順序制御回路34とを備えるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のバースト長
では高速なアクセスが可能なシンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）を使用して高速なメモリアクセスを可能にし
たＳＤＲＡＭのアクセス機構に関し、特に所定のバース
ト長に限定されずに高速なアクセスを可能にしたＳＤＲ
ＡＭのアクセス機構に関する。

【０００２】

【従来の技術】近年、ＣＰＵの高速化に伴ってＤＲＡＭ
の高速化の必要性が高まっており、各種の新しい方式の
ＤＲＡＭが実用化されている。その１つにシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、内部の
動作を外部から印加されるクロックに同期して動作する
ようにすることでタイミング設計を容易にすると共に、
連続するアドレスのデータの入出力（バースト転送）で
は、非常に短いサイクル時間でアクセスできるようにす
ることで高速化を図っている。しかし、連続していない
アドレスをアクセスする場合には、高速のアクセスの実
現が困難という問題があった。このような問題を解決す
るための１つの対策として、ＳＤＲＡＭでは、メモリセ
ル部を複数のバンク構造とし、連続しないアドレスにア
クセスする場合には、バンクを切り換えることにより、
アクセス速度を低下させないようにしている。

【０００３】図１は、ＳＤＲＡＭの基本構成を示す図で
ある。図１に示すように、ＳＤＲＡＭ１０は、第１バン
ク１２と第２バンク１３で構成されたメモリセル部を有
しており、外部との入出力は入出力インターフェース１
１を介して行われる。入出力インターフェース１１で、
アクセスするバンクの切り換え等の制御が行われる。こ
の入出力インターフェース１１での動作を、通常インタ
リーブと呼んでいる。

【０００４】図２は、ＳＤＲＡＭのリード動作時のアク
セスタイミングを示す図である。ここではバースト長は
４ワードに設定されている。ＳＤＲＡＭの内部は、外部
から印加されるクロックに同期して動作する。図示のよ
うに、まずロウアドレスを示すアドレス信号が出力され
ることを示す信号／ＲＡＳが「低（Ｌ）」に変化され、
その３サイクル後に列（カラム）アドレスを示すアドレ
ス信号／ＣＡＳが「低（Ｌ）」に変化される。これに同
期してアドレス信号や書き込み制御信号／ＷＥも変化さ
れる。／ＣＡＳが「Ｌ」に変化し、カラムアドレスが入
力された時から２．５サイクル後にデータの出力が開始
され、４サイクルの間連続したアドレスの４ワード分の
データが出力される。続けて同一のロウアドレスのアド
レスにアクセスするのであれば、／ＣＡＳが「Ｌ」に変
化し、カラムアドレスが入力された時から４サイクル後
に再び／ＣＡＳを「Ｌ」にしてアクセスするカラムアド
レスを入力すれば、続けて連続したアドレスの４ワード
分のデータが出力される。ロウアドレスの異なるアドレ
スにアクセスする場合、そのアドレスが異なるバンクに
存在する時には、／ＣＡＳを「Ｌ」に変化させた次のサ
イクルで、／ＲＡＳを「Ｌ」に変化させてロウアドレス
を入力し、３サイクル後に／ＣＡＳを「Ｌ」に変化させ
てカラムアドレスを入力することにより、連続してアク
セスできる。ただし、同一バンク内の異なるロウアドレ
スに変更する場合には、連続したアクセス動作は行えな
い。

【０００５】図３は、バースト転送（バーストアクセ
ス）モードでアクセスできるアドレスの順序を説明する
図である。（１）に示すように、バーストアクセスモー
ドでは、あらかじめバースト長が設定され、バースト長
のアドレスが連続してアクセスされる。バースト長とし
ては、４ワードや８ワードが設定でき、図では４ワード
の場合を例として示してある。メモリ内のアドレスは、
あらかじめ設定されたバースト長単位に分けられ、この
単位内の１アドレスを指定すると、その単位内の設定さ
れたバースト長のアドレスがアクセスされる。例えば、
４ワードの時には、（２）の（ａ）に示すように、０、
１、２、３番地という順番でアクセスできるだけでな
く、（２）の（ｂ）に示すように、２、３、０、１とい
う順にもアクセスでき、更に、（２）の（ａ）に示すよ
うな順番にアクセスするように設定した上で、２番地を
指定すれば、３、０、１番地という順でアクセスが行わ
れる。ただし、設定されたバースト長であっても、１回
のアドレス指定で上記の単位を越えたアドレス、例え
ば、（１）において、アドレス４ｎ＋３から４（ｎ＋
１）＋２をアクセスするといったことはできない。ＳＤ
ＲＡＭでメモリシステムを構成する場合には、メモリア
クセス機構が使用されるのが一般的である。

【０００６】図４は、従来のＳＤＲＡＭのアクセス機構
の構成を示す図である。図４において、参照番号１０が
２バンク構成のＳＤＲＡＭであり、２０がＳＤＲＡＭの
アクセス機構を構成する。アクセス機構２０は、初期設
定・リフレッシュ制御回路２１と、制御シーケンサ２２
と、コマンドデコーダ２５と、アドレス多重回路２６
と、メモリデータバッファ２７とで構成される。初期設
定・リフレッシュ制御回路２１は初期設定されたバース
ト長を記憶する回路や、リフレッシュ動作を制御する回
路である。制御シーケンサ２２は、制御バス信号に応じ
て、その時点のＳＤＲＡＭへのアクセス状態からどのよ
うな状態に変化すべきかを判定してコマンド信号を生成
する回路で、通常はステートマシンと呼ばれる順序回路
（シーケンサ）で構成される。コマンドデコーダ２５
は、制御シーケンサ２２からのコマンドをデコードして
ＳＤＲＡＭの制御信号線に印加する信号を生成する回路
である。アドレス多重回路２６は、制御シーケンサ２２
からの信号をデコードして、アドレスバス信号をロウア
ドレスとカラムアドレスに分けてから、時分割多重して
ＳＤＲＡＭに出力する。メモリデータバッファ２７は入
出力データのバッファである。従来のメモリアクセス機
構は、図４に示すように、役割別に分割した順序回路で
構成する場合もあるが、全体として一組の順序回路とし
て構成される場合もある。

【０００７】

【発明が解決しようとする課題】ＳＤＲＡＭへのアクセ
スをすべてＳＤＲＡＭに設定したバースト長を単位とし
て行う場合には、上記の制御シーケンサを一組の順序回
路で構成することが可能であった。しかしながら、この
方法では設定されたバースト長の倍数のアドレスから、
バースト長単位（バースト長の倍数）のワード数でメモ
リアクセスを行わなくてはならないという制約があっ
た。

【０００８】ＳＤＲＡＭは、その高速性を生かして多く
のシステムに使用されようとしている。例えば、多量の
画像メモリを使用するグラフィックシステムでは、コス
トの点から画像メモリとしてはＤＲＡＭを使用するのが
一般的であるが、グラフィックシステムでも画像表示の
高速化などが求められており、ＳＤＲＡＭで画像メモリ
を構成することにより、アクセス時間の短縮化を図るこ
となどが行われている。しかし、画像処理などにおいて
は、縦横の２方向だけでなく、斜めの方向に隣接する画
素をアクセスしたり、画素を間隔をおいてアクセスする
ことが行われる。

【０００９】図５は、バースト長が４ワードに設定され
たＳＤＲＡＭに、バースト長に制約されずにアクセスす
る場合の例であり、アドレスがバースト長に対して
（１）に示すような関係にある場合に、（２）に示すよ
うなアドレスを順にアクセスするとする。このようなア
クセスでは、バースト長の倍数のアドレスからのバース
ト長単位のワード数でのアクセスにはならず、図で○で
示したアドレスを指定する必要があるが、○が隣接して
いる部分では次のアドレスの指定が遅れるため、実際に
は無駄なデータがアクセスされることになる。そのた
め、読み出しにおいては無駄なデータを除く処理が必要
で、書き込みにおいてはアクセスしないアドレスに不正
なデータの書き込みが行われないようにする処理が必要
である。そのため、ＳＤＲＡＭを使用しても実質的なア
クセス動作は高速にならないといった問題が生じてい
た。

【００１０】そのため、バースト長に限定されない任意
アドレスおよび任意ワード数の連続バーストアクセスの
組み合わせにおけるバンクインターリーブ、単独バンク
または複数バンクを同時にアクティブ状態にしてのバー
ストアクセス等の機能を、アクセス機構で実現すること
が考えられる。上記のように、アクセス機構の制御シー
ケンサは、順序回路で構成されるが、順序回路は、ある
状態の時に受けた制御信号に応じて他の状態に遷移する
もので、取り得る状態数と状態遷移数の組み合わせが増
加すると回路が大きく複雑になる。ＳＤＲＡＭの制御で
は、制御のための命令の発行の順番やタイミングおよび
その間隔の組み合わせに応じて状態が異なるが、上記の
ような複雑な制御を行う場合には、取り得る状態の数が
指数関数的に増大してしまう。このような順序回路の状
態数および状態遷移の組み合わせの著しい増加は、回路
規模の増加だけでなく、回路動作速度も制限してしま
い、メモリアクセス機構の性能向上の妨げになってい
た。

【００１１】ＳＤＲＡＭを使用したメモリアクセス機構
の性能を高めるためには、設定されたバースト長に限定
されない任意アドレス及び任意ワード長のランダムアク
セス、任意長のバーストアクセスの組み合わせにおける
バンクインタリーブによる効率的なメモリアクセスと、
ＳＤＲＡＭの動作クロックの向上による高速動作を同時
に実現する必要がある。

【００１２】本発明は、バースト長の設定されたＳＤＲ
ＡＭに対して上記の複雑なアクセスが行えるメモリアク
セス機構を簡単な回路で実現することにより、動作クロ
ック周波数を高めて、高性能なメモリアクセス機構を実
現しようとするものである。

【００１３】

【課題を解決するための手段】本発明のシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）のアクセス機構では、上記目的を
実現するため、ＳＤＲＡＭのバンク構成に合わせて、独
立に動作する制御シーケンサをバンクの個数分設け、こ
れら複数の制御シーケンサのＳＤＲＡＭへの動作順を調
停するアクセス順序制御回路を設ける。

【００１４】すなわち、本発明のシンクロナスＤＲＡＭ
のアクセス機構は、設定されたバースト長で連続したア
クセスを行うことが可能な複数のバンクで構成されるバ
ンク構造を有するシンクロナスＤＲＡＭをアクセスする
ためのシンクロナスＤＲＡＭのアクセス機構であって、
制御信号から、シンクロナスＤＲＡＭの状態に応じた制
御シーケンス信号を生成する制御シーケンサを備えるシ
ンクロナスＤＲＡＭのアクセス機構において、前記制御
シーケンサは、独立して動作可能な、バンクの個数分の
複数のシーケンサと、複数のシーケンサにより生成され
るシーケンス信号に基づいたアクセス動作を行う順序を
制御するアクセス順序制御回路とを備えることを特徴と
する。

【００１５】本発明のＳＤＲＡＭのアクセス機構では、
ＳＤＲＡＭの制御シーケンサを複数の同じ制御シーケン
サに分割することにより、順序回路の状態数および状態
遷移の組み合わせを減らしている。これにより、回路規
模の増大を抑えて、高速動作を実現することができる。
バーストアクセスを開始するメモリアドレスをバースト
長の倍数に限定しないと、最初のコマンド発行から次の
コマンド発行までの状態遷移の組み合わせは、バースト
長限定の時の１通りに比べて、バースト長が４ワードの
時には４通りに、バースト長が８ワードの時には８通り
に増加する。

【００１６】同様に、連続してバーストアクセスをする
ワード数をバースト長に限定しないと、２番目以降のコ
マンド発行から次のコマンド発行までの状態遷移の組み
合わせは、バースト長限定の時の１通りに比べて、バー
スト長が４ワードの時には４通りに、バースト長が８ワ
ードの時には８通りに増加する。同一バンクでのコマン
ド発行のシーケンスは、メモリアドレスとバーストアク
セスをするワード数により一意に制御可能である。問題
は、バンクインタリーブを行う時である。バンクインタ
リーブを行うためには、アクセスの途中のバンクのコマ
ンド発行のシーケンスを完了する前に、別のバンクのコ
マンド発行のシーケンスを起動しなくてはならない。こ
れはコマンド発行のシーケンスをオーバーラップさせる
ことを意味する。

【００１７】複数のバンクのコマンド発行のシーケンス
をオーバーラップさせて同時に制御するためには、１つ
のバンクのコマンド発行のシーケンスの各状態に対し
て、他のバンクの各状態の組み合わせが存在することに
なる。つまり、２バンク構成のＳＤＲＡＭならば状態数
は１つのバンクの状態数の２乗になる。同様に、状態遷
移の組み合わせも、１つのバンク数の状態遷移数を組み
合わせた数になる。例えば、１つのバンクに対する制御
シーケンサが２０の状態と３０の状態遷移で実現できる
ならば、２つのバンクをバンクインタリーブさせるため
には、４００の状態と数百の状態遷移が必要になる。実
際には、状態と状態遷移の組み合わせは、無効な組み合
わせをのぞいて最適化されるために、必ずしも２乗には
ならないが、大幅に増加して複雑化することは避けられ
ない。

【００１８】本発明では、ＳＤＲＡＭの制御回路をバン
ク毎に独立の複数の制御シーケンサに分割して構成する
ことにより、各制御シーケンサの状態と状態遷移の組み
合わせを増加させることなく、バースト長に限定されな
い任意のメモリアドレスからの任意のワード数でのバー
ストアクセスと、バンクインタリーブ機能を同時に実現
することができる。また、バンク毎に異なった制御シー
ケンサではなく、同じ制御シーケンサを適用できること
が特徴である。各制御シーケンサは、１つのバンクに対
する制御に必要な状態を持てばよい。状態遷移の判断
（条件）として、自身が動作権を得ているかどうかと、
次のクロックサイクルが空いているかどうか（他のバン
クのシーケンサがそのクロックサイクルを使用しないか
どうか）の条件を付加する必要があるが、それによる回
路規模の増加、動作速度への影響は、前述の状態数と状
態遷移数の増加による影響に比べて極めて少ない。

【００１９】

【発明の実施の形態】図６は、本発明の実施例のＳＤＲ
ＡＭアクセス機構の構成を示す図である。図において、
参照番号１０は２バンク構成のＳＤＲＡＭであり、３１
は初期設定・リフレッシュ制御回路であり、３２は第１
制御シーケンサであり、３３は第２制御シーケンサであ
り、３４はアクセス順序制御回路であり、３５はＳＤＲ
ＡＭコマンドデコーダであり、３６はアドレス多重回路
であり、３７はメモリデータバッファである。第１と第
２制御シーケンサ３２と３３、及びアクセス順序制御回
路３４を除く部分は従来例と同じである。また、第１と
第２制御シーケンサ３２と３３は、従来と同様の機能に
加えて、自身が動作権を得ているかどうかと、次のクロ
ックサイクルが空いているかどうかの判定を行う機能が
付加されている。

【００２０】アクセス順序制御回路３４は、ＳＤＲＡＭ
のバンクに対応した各制御シーケンスに対して、アクセ
スの順番を制御する。順番を指定された制御シーケンス
が動作権を得て優先的にアクセスシーケンスを進めるこ
とができる。もう一方の制御シーケンサは、動作権を得
た制御シーケンサの空いているクロックサイクルのみを
使用して、ＳＤＲＡＭに対するリードコマンド、ライト
コマンドの発行の手前まで進むことができ、その状態で
動作権を得るまで待機することになる。

【００２１】動作権を得た制御シーケンスは、次のクロ
ックサイクルを自分自身で使用するのか、他の制御シー
ケンサでの使用を許可するかの情報を、相手の制御シー
ケンサに渡す。動作権を得ていない方の制御シーケンサ
は、その信号を受け取って次のクロックサイクルを使用
できるかどうか判定する。おたがいにクロックサイクル
を譲り合うことでＳＤＲＡＭに対するコマンドの発行の
衝突を回避する。

【００２２】図７に、本発明の実施例のメモリアクセス
機構を、ＭＰＥＧ−２方式に準拠した画像および音声復
号用の半導体集積回路へ適用した例を示している。ＭＰ
ＥＧ−２の復号では、符号データと画像データの２つの
形態のデータを外部メモリであるＳＤＲＡＭに格納す
る。符号データは、画像用の符号データと音声データと
して独立して扱われ、それぞれＦＩＦＯ(First In Firs
t Out)形式のバッファメモリとして構成される。画像デ
ータは、メモリ上に２次元の画像イメージとしてフレー
ムバッファを構成する。

【００２３】画像データのメモリアクセスは、復号した
画像の書き込み、復号中に以前の画像を参照するための
参照読み出し、画像を表示するための表示読み出しで、
異なった形式のメモリアクセスが行われる。復号画像書
き込みは、マクロブロックと呼ばれる１６画素×１６画
素の矩形領域を単位として書き込まれる。参照画像読み
出しは、大きさが可変の矩形領域を画素単位として任意
の位置から読み出される。表示画像の読み出しは、水平
方向のラインを単位として読み出される。参照画像の読
み出しを効率的に行うために、画面上で隣接するＳＤＲ
ＡＭのページが異なるバンクになるように配置して、２
つのバンクをアクティブな状態にしたまま交互にアクセ
スする方式を採用している。

【００２４】各データのメモリアクセスは、ＳＤＲＡＭ
アクセス用のローカルバスを経由して行われる。画像と
音声の符号データと画像データのメモリアクセスには順
序関係がないため、メモリアクセスを調停する回路を用
意している。図８は、制御シーケンサの接続とローカル
バスの制御信号を示す。２つの制御シーケンサは、まっ
たく同じ回路で構成される。

【００２５】ローカルバスの制御信号線は、ＳＤＲＡＭ
の２つのバンクに対して独立に用意してある。この制御
信号線は、一組で構成することもできる。本実施例で
は、参照画像の読み出しを効率的に行うために、２つの
バンクに対するメモリアクセスの指示を同時に発行でき
るように、バンク毎に制御信号を独立させている。２つ
の制御シーケンサは、それぞれ独立して動作することが
できる。ＳＤＲＡＭへアクセスする（コマンドを発行す
る）順番を決めるために、ローカルバスの各バンクへの
アクセス開始要求信号の順番を保持して、動作権を与え
る制御シーケンスを決めている。この動作権を与えられ
た制御シーケンスが、ＳＤＲＡＭの自身のバンクへのメ
モリアクセスを進めることができる。動作権の与えられ
ていない方の制御シーケンサは、自身のバンクをアクテ
ィブな状態にして、リードまたはライトコマンドを発行
する直前の状態で、次の動作権が与えられるまで待機し
ている。動作権の与えられた制御シーケンサのメモリア
クセスが完了する前に、ローカルバスから次のメモリア
クセスの指示を発行することにより、２つのバンクをバ
ンクインタリーブしながら連続してアクセスができる。

【００２６】２つの制御シーケンサは、お互いにＳＤＲ
ＡＭへのコマンド発行のタイミングが重ならないように
制御されなくてはならない。この制御は、動作権を与え
られた制御シーケンサから相手の制御シーケンサへ、次
のクロックサイクルをＳＤＲＡＭへのコマンド発行に使
用できることを示す信号線を、相互にやり取りすること
で行える。この信号線の制御には、ＳＤＲＡＭへのアク
ティブコマンド発行禁止期間の情報が含まれる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
多くのメモリアクセス形式に対応したＳＤＲＡＭの制御
回路を、従来の手法に比べて非常に単純化された制御シ
ーケンスで実現することができる。これは、回路規模の
増大を抑制するだけでなく、制御回路およびＳＤＲＡＭ
の動作周波数を向上させるのに有効な方式であり、バン
ク構成を有するＳＤＲＡＭを使用する装置の性能向上に
寄与するところが大きい。

【図面の簡単な説明】

【図１】２バンク構成のシンクロナスＤＲＡＭ（ＳＤＲ
ＡＭ）の基本構成を示す図である。

【図２】シンクロナスＤＲＡＭのアクセスタイミングを
示すタイミングチャートである。

【図３】バーストモードでのアクセスできるアドレスの
順序を示す図である。

【図４】従来のシンクロナスＤＲＡＭのアクセス機構の
構成を示す図である。

【図５】バーストモードで、バースト長に限定されない
複雑なアクセスの例を示す図である。

【図６】本発明の実施例のシンクロナスＤＲＡＭのアク
セス機構の構成を示す図である。

【図７】シンクロナスＤＲＡＭを画像処理装置に適用し
た時の構成例を示す図である。

【図８】制御シーケンサ部の構成を示す図である。

【符号の説明】

１０…ＳＤＲＡＭ（２バンク構成） ３１…初期設定・リフレッシュ制御回路 ３２…第１制御シーケンサ ３３…第２制御シーケンサ ３４…アクセス順序制御回路 ３５…ＳＤＲＡＭコマンドデコーダ ３６…アドレス多重回路 ３７…メモリデータバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 聖 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 吉富 隆夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 設定されたバースト長で連続したアクセ
   スを行うことが可能な、複数のバンクで構成されるバン
   ク構造を有するシンクロナスＤＲＡＭをアクセスするた
   めのシンクロナスＤＲＡＭのアクセス機構であって、 制御信号から、前記シンクロナスＤＲＡＭの状態に応じ
   た制御シーケンス信号を生成する制御シーケンサを備え
   るシンクロナスＤＲＡＭのアクセス機構において、 前記制御シーケンサは、 独立して動作可能な、前記複数のバンクの個数分の複数
   のシーケンサと、 該複数のシーケンサにより生成されるシーケンス信号に
   基づいたアクセス動作を行う順序を制御するアクセス順
   序制御回路とを備えることを特徴とするシンクロナスＤ
   ＲＡＭのアクセス機構。