JP2003022215A - 異なるタイプの並行メモリ・アクセスを支援するための方法 - Google Patents
異なるタイプの並行メモリ・アクセスを支援するための方法Info
- Publication number
- JP2003022215A JP2003022215A JP2002141409A JP2002141409A JP2003022215A JP 2003022215 A JP2003022215 A JP 2003022215A JP 2002141409 A JP2002141409 A JP 2002141409A JP 2002141409 A JP2002141409 A JP 2002141409A JP 2003022215 A JP2003022215 A JP 2003022215A
- Authority
- JP
- Japan
- Prior art keywords
- column
- access
- memory
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Abstract
(57)【要約】
【課題】 異なるタイプの並行アクセスを支援するため
のメモリ・アーキテクチャを提供する。 【解決手段】 ａ）行アドレスを供給するステップと、
ｂ）第１の列にアクセスするため、第１の列アドレスを
供給するステップと、ｃ）第２の列にアクセスするた
め、第２の列アドレスを供給するステップと、ｄ）前記
第１の列に関して書き込みアクセスと読み取りアクセス
の一方を指定するため、第１の書き込み制御信号（WRIT
E0）を供給するステップと、ｅ）前記第２の列に関して
書き込みアクセスと読み取りアクセスの一方を指定する
ため、第２の書き込み制御信号（WRITE1）を供給するス
テップと、ｆ）前記第１の列に対する並行混合モード・
メモリ・アクセス及び前記第２の列に対する書き込みア
クセスを実施するステップが含まれる。
のメモリ・アーキテクチャを提供する。 【解決手段】 ａ）行アドレスを供給するステップと、
ｂ）第１の列にアクセスするため、第１の列アドレスを
供給するステップと、ｃ）第２の列にアクセスするた
め、第２の列アドレスを供給するステップと、ｄ）前記
第１の列に関して書き込みアクセスと読み取りアクセス
の一方を指定するため、第１の書き込み制御信号（WRIT
E0）を供給するステップと、ｅ）前記第２の列に関して
書き込みアクセスと読み取りアクセスの一方を指定する
ため、第２の書き込み制御信号（WRITE1）を供給するス
テップと、ｆ）前記第１の列に対する並行混合モード・
メモリ・アクセス及び前記第２の列に対する書き込みア
クセスを実施するステップが含まれる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、メモリ回
路に関するものであり、とりわけ、異なるタイプの並行
(concurrent)アクセスを支援するためのメモリ・アーキ
テクチャに関するものである。 【０００２】 【従来の技術】典型的な組み込みダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は、データ幅が１２
８ビットであり、４つの３２ビット・ワードに分割され
る。このメモリにアクセスする４つのブロック（例え
ば、ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬ
ＯＣＫ３）が存在する場合について考察してみることに
する。これらのブロックがメモリ・アクセスに利用する
行(row)空間は同じであるが、列(column)空間は異な
る。図１には、先行技術によるメモリ構成が例示されて
いる。 【０００３】このメモリ・アーキテクチャは、アクセス
・タイプが同じである場合（すなわち、４つの列全てに
関する操作が、全て、読み取り操作である場合、また
は、４つの列全てに関する操作が、全て、書き込み操作
である場合）、４つの列全てに対する並行アクセスを可
能にする。この制限は、アクセス・タイプの制限と呼ば
れる（すなわち、共通アクセス・タイプを並行して実施
することが可能である）。 【０００４】あいにく、アクセス・タイプの制限は、か
なりの時間ペナルティを被る。例えば、４列のうち３列
がアクセス・タイプ１で、もう１つの列がアクセス・タ
イプ２の場合、２つの独立したアクセスまたは転送が必
要になる。換言すれば、アクセス・タイプの異なる列
は、並行してアクセスすることはできず、代わりに、順
次実施しなければならない。もちろん、アクセス・タイ
プの制限によって、メモリ・アクセス時間が増すのは望
ましくない。 【０００５】このアクセス・タイプの制限のあるメモリ
の一例としては、東芝から入手可能なＣＭＯＳ同期ＳＲ
ＡＭモデルＴＣ５９ＳＭ８１６が挙げられる。 【０００６】従って、異なるタイプの並行メモリ・アク
セスを支援可能にするメモリ・アーキテクチャが望まし
いであろう。 【０００７】 【発明が解決しようとする課題】上記に基づき、本発明
の目的は、異なるタイプの並行アクセスを支援するため
のメモリ・アーキテクチャを提供することにある。 【０００８】 【課題を解決するための手段】本発明の実施態様の１つ
によれば、混合モード・メモリ・アクセスを支援するた
めのメモリ・アーキテクチャが得られる。共通行アドレ
スが供給される。第１の列にアクセスするための第１の
列アドレス、及び、第２の列にアクセスするための第２
の列アドレスが供給される。第１の列に関して書き込み
アクセス及び読み取りアクセスの一方を指定するための
第１の書き込み制御信号、及び、第２の列に関して書き
込みアクセス及び読み取りアクセスの一方を指定するた
めの第２の書き込み制御信号も供給される。メモリ・ア
ーキテクチャは、これらの入力信号に応答して、第１の
列に対する並行混合モード・メモリ・アクセス及び第２
の列に対する書き込みアクセスを支援する。 【０００９】 【発明の実施の形態】混合モード・メモリ・アクセスを
支援するためのメモリ・アーキテクチャについて述べる
ことにする。下記の記述では、説明を目的として、本発
明の完全な理解が得られるように、多数の特定の細部に
ついて述べることにする。しかし、当該業者には明らか
なように、本発明は、こうした特定の細部がなくても、
実施可能である。他の例では、本発明が不必要に曖昧に
ならないようにするため、周知の構造及び装置はブロッ
ク図で示される。 【００１０】個別書き込み許可制御信号が、各列毎に加
えられる。例えば、４つの列（例えば、ｃｏｌｕｍｎ＿
０、ｃｏｌｕｍｎ＿１、ｃｏｌｕｍｎ＿２、及び、ｃｏ
ｌｕｍｎ＿３）が存在する場合、４つの書き込み許可制
御信号が存在することになり、各列に対応する書き込み
許可制御信号が１つ存在する。 【００１１】本発明のメモリ・アーキテクチャによれ
ば、アクセス・タイプの制限が解除され、並行混合モー
ドのメモリ・アクセスが可能になる。 【００１２】メモリ・アーキテクチャ 図２には、利用可能な、本発明の実施態様の１つによる
混合モード・アクセスを支援するメモリ・アーキテクチ
ャ２００が例示されている。このメモリ・アーキテクチ
ャ２００には、少なくとも２つの列（例えば、第１の列
２１０及び第２の列２２０）が含まれている。本発明の
メモリ・アーキテクチャ２００によれば、書き込み制御
信号は、個々の列に適用される。 【００１３】具体的に、各列は、個別列信号及び個別書
き込み制御信号を受信する。例えば、第１の列２１０
は、ＣＯＬＵＭＮ０信号及びＷＲＩＴＥ０信号を受信す
る。同様に、第２の列２２０は、ＣＯＬＵＭＮ１信号及
びＷＲＩＴＥ１信号を受信する。書き込み制御信号は、
個別列に加えられるので、読み取り操作のために第１の
アドレス領域２５０を選択し、並行して、書き込み操作
のために第２のアドレス領域２６０を選択することが可
能である。 【００１４】行及び列は、アドレスＲＡＳ及びＣＡＳを
復号化することによって選択される。同じ行の異なる列
に対する読み取り及び書き込みに独立したアクセスを必
要とする先行技術によるアーキテクチャとは異なり、本
発明のアーキテクチャでは、同じ行の異なる列に対する
異なるアクセス・タイプ（例えば、読み取り操作と書き
込み操作）が並行して可能になる。これに関して、デー
タは、書き込み許可信号（書き込み制御信号とも呼ばれ
る）の状態に基づいてアドレス指定領域（例えば、領域
２５０または領域２６０）に書き込まれるか当該領域か
ら読み取られる。 【００１５】最短アクセス時間は、混合モード・アクセ
スに関する２つのアクセス・タイプの最短アクセス時間
のうち長いほうに相当するという点が重要である。例え
ば、書き込みアクセスが読み取りアクセスより１クロッ
ク・サイクル長い状況について検討してみることにす
る。第１のブロック（ｂｌｏｃｋ＿０）は、書き込みを
実施可能であり、一方、第２、第３、及び、第４のブロ
ック（ｂｌｏｃｋ＿１、ｂｌｏｃｋ＿２、及び、ｂｌｏ
ｃｋ＿３）は、読み取り操作を実施可能である。書き込
みアクセスは、読み取りアクセスより長時間を要するた
め、全アクセス時間は、書き込みアクセスの時間長にな
る。 【００１６】このアプローチでは、ブロックのいずれか
を遅らせる先行技術に比べると時間が節約される。 【００１７】先行技術によるメモリ・アーキテクチャで
は、データ経路の各ブロックに連続した１次元のメモリ
領域が割り当てられる。対照的に、本発明のメモリ・ア
ーキテクチャでは、同じ行空間にブロックが割り当てら
れるが、各ブロック毎に異なる列空間が割り当てられ
る。本発明のメモリ・アーキテクチャの利点の１つは、
ブロックが、メモリ・アクセスを競合するのではなく、
並行してメモリにアクセスできるという点である。 【００１８】混合モード・メモリ・アクセス処理 図３は、本発明の実施態様の１つによる混合モードのメ
モリ・アクセスに関する処理ステップを例示したフロー
チャートである。ステップ３１０では、メモリに共通行
アドレスが供給される。ステップ３２０では、メモリに
第１の列にアクセスするための第１の列アドレスが供給
される。ステップ３３０では、メモリに第２の列にアク
セスするための第２の列アドレスが供給される。ステッ
プ３４０では、第１の列に関して書き込みアクセスと読
み取りアクセスの一方を指定するための第１の書き込み
制御信号が、メモリに加えられる。ステップ３５０で
は、第２の列に関して書き込みアクセスと読み取りアク
セスの一方を指定するための第２の書き込み制御信号
が、メモリに加えられる。 【００１９】ステップ３６０では、メモリ・アーキテク
チャによって、第１の列及び第２の列に対する並行混合
モード・メモリ・アクセスが実施される。例えば、メモ
リ・アーキテクチャは、第１の列に対する並行読み取り
アクセス及び第２の列に対する書き込みアクセスを行う
ことが可能である。同様に、メモリ・アーキテクチャ
は、第１の列に対する並行書き込みアクセス及び第２の
列に対する読み取りアクセスを行うことが可能である。
当然明らかなように、特定の用途に合わせて、利用する
列数を変更することが可能である。さらに、読み取りア
クセスは、これらの列の任意の部分集合に対して認可す
ることが可能であり（認可される列がない可能性もあ
る）、同時に、書き込みアクセスは、任意の部分集合に
対して認可することが可能である（認可される列がない
可能性もある）。 【００２０】メモリ制御信号は、メモリ・アクセス、メ
モリ・コントローラ回路、または、その組み合わせを必
要とする機能ブロックによって発生することが可能であ
る。 【００２１】典型的なメモリ構成 図５には、異なる列空間を異なる機能ブロックに割り当
てることが可能な、本発明の実施態様の１つによる典型
的なメモリ構成５１０が例示されている。メモリ構成５
１０には、特定の機能ブロックに割り当てることが可能
な複数の列空間が含まれている。例えば、第１の列空間
５２０は、第１の機能ブロック（ＢＬＯＣＫ＿１）に割
り当てられ、第２の列空間５３０は、第２の機能ブロッ
ク（ＢＬＯＣＫ＿２）に割り当てられ、第３の列空間５
４０は、第３の機能ブロック（ＢＬＯＣＫ＿３）に割り
当てられ、第Ｎの列空間５５０は、第Ｎの機能ブロック
（ＢＬＯＣＫ＿Ｎ）等に割り当てられる。 【００２２】各機能ブロックは、１つ以上の機能を実施
することが可能である。これらの機能ブロックは、メモ
リ・アクセスを必要とする。機能ブロックの例には、例
えば、それに制限するわけではないが、直接メモリ・ア
クセス（ＤＭＡ）機能ブロック、プロセッサ、ビデオ・
プロセッサ、キャッシュ・コントローラ、圧縮解除ブロ
ック、及び、データ経路ブロックを挙げることが可能で
ある。機能ブロックは、例えば、特定用途向け集積回路
（ＡＳＩＣ）に配置することが可能である。 【００２３】メモリ構成５１０は、各機能ブロックに同
じ行空間であるが、異なる列空間を割り当てるので、全
ての機能ブロックによるメモリに対する並行アクセスが
支援されるという点に留意されたい。こうして、アクセ
ス・タイプの制限に関連した時間ペナルティが回避され
る。 【００２４】典型的な垂直アドレス空間割り当て 図６には、本発明の実施態様の１つによる典型的な垂直
アドレス空間割り当て６１０が例示されている。追加ア
ドレス場所を用いて（例えば、「ＴＲＡＳＨ」と表示さ
れた場所）、パイプライン処理を容易にするのが望まし
い。パイプライン処理を支援するためのオーバヘッドが
最小限になる点に留意されたい。 【００２５】組み込みメモリ 図４には、特定用途向け集積回路（ＡＳＩＣ）４００に
組み込まれた本発明のメモリ４１０が例示されている。
ＡＳＩＣ４００には、本発明の教示に従って構成するこ
とが可能な組み込みメモリ４１０が含まれている。ＡＳ
ＩＣ４００は、メモリ４１０に対するアクセスを必要と
する複数の機能ブロック４３０を備えることが可能であ
る。機能ブロック４３０とメモリ４１０の間でデータを
転送するために、データ経路４５０が設けられている。
データ経路の幅は、第１の部分４３４及び第２の部分４
３８のような、その一部を備える各機能ブロックによっ
て分割されている。 【００２６】メモリ４１０にアドレス及びその他の制御
信号を伝達するため、アドレス及び制御バス４６０が設
けられている。各機能ブロック４３０は、個別列アドレ
ス・ストローブ（ＣＡＳ）信号及び書き込み許可または
書き込み制御信号も供給する。例えば、機能ブロック４
３０によって、ＣＡＳ＿ＢＯ．．．ＣＡＳ＿ＢＮがメモ
リ４１０に供給される。同様に、機能ブロック４３０に
よって、Ｒ／Ｗ＿Ｂ０．．Ｒ／Ｗ＿ＢＮがメモリ４１０
に供給される。 【００２７】本発明の単一行における異なる列の並行読
み取り及び書き込み操作を支援するメモリを組み込むこ
とが可能な、特定用途向け集積回路の特定の実施態様に
関するこれ以上の詳細については、２００１年５月２９
日に本願と同時に米国出願され、参考までに本明細書に
おいて援用されている、発明者Ｌａｕｒａ Ｅｌｉｓａ
ｂｅｔｈ Ｓｉｍｍｏｎｓ ＆ Ｃｈａｎｃｅｌｌｏｒ
Ａｒｃｈｉｅによる「ＥＭＢＥＤＤＥＤ ＭＥＭＯＲ
Ｙ ＡＣＣＥＳＳ ＭＥＴＨＯＤ ＡＮＤ ＳＹＳＴＥ
Ｍ ＦＯＲ ＡＰＰＬＩＣＡＴＩＯＮ ＳＰＥＣＩＦＩ
Ｃ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ」と題す
る同時係属出願において知ることが可能である。 【００２８】以上の明細書において、本発明の説明は特
定の実施態様に関連して行われた。しかし、本発明のよ
り広い範囲から逸脱することなく、さまざまな修正及び
変更を加えることが可能であるのは明白である。従っ
て、本明細書及び図面は、制限を意味するものではな
く、例示のためのものとみなすべきである。 【００２９】本発明の態様を以下に例示する。 【００３０】１．混合モードのメモリ・アクセスを実施
するための方法であって、ａ）行アドレスを供給するス
テップ（３１０）と、ｂ）第１の列にアクセスするた
め、第１の列アドレスを供給するステップ（３２０）
と、ｃ）第２の列にアクセスするため、第２の列アドレ
スを供給するステップ（３３０）と、ｄ）前記第１の列
に関して書き込みアクセスと読み取りアクセスの一方を
指定するため、第１の書き込み制御信号を供給するステ
ップ（３４０）と、ｅ）前記第２の列に関して書き込み
アクセスと読み取りアクセスの一方を指定するため、第
２の書き込み制御信号を供給するステップ（３５０）
と、ｆ）前記第１の列に対する並行混合モード・メモリ
・アクセス及び前記第２の列に対する書き込みアクセス
を実施するステップ（３６０）が含まれている方法。 【００３１】２．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）前記第１の列
に対する並行読み取りアクセス及び前記第２の列に対す
る書き込みアクセスを実施するステップが含まれる上記
１に記載の方法。 【００３２】３．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）前記第１の列
に対する並行書き込みアクセス及び前記第２の列に対す
る読み取りアクセスを実施するステップが含まれる上記
１に記載の方法。 【００３３】４．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）データ・バス
の第１の部分を利用して、第１のブロックからデータを
伝達するステップと、ｆ＿２）データ・バスの第２の部
分を利用して、第２のブロックからデータを伝達するス
テップが含まれる上記１に記載の方法。 【００３４】５．第１の列が、書き込みアクセスを受け
ることと、第２の列が読み取りアクセスを受ける上記１
に記載の方法。 【００３５】６．前記第１の部分に、前記メモリに書き
込まれるデータが含まれることと、前記第２の部分に、
前記メモリから読み取られるデータが含まれる上記４に
記載の方法。 【００３６】７．前記メモリが特定用途向け集積回路に
組み込まれている上記１に記載の方法。 【００３７】８．メモリであって、ａ）第１の機能ブロ
ックに割り当てられた第１の列空間と、ｂ）第２の機能
ブロックに割り当てられた第２の列空間と、ｃ）前記第
１の列空間にアクセスするための第１の列アドレス信号
と、ｄ）前記第２の列空間にアクセスするための第２の
列アドレス信号と、ｅ）前記第１の列に関して書き込み
アクセス及び読み取りアクセスの一方を指定するための
第１の書き込み信号と、ｆ）前記第２の列に関して書き
込みアクセス及び読み取りアクセスの一方を指定するた
めの第２の書き込み信号が含まれており、並行混合モー
ド・アクセスを支援するメモリ。 【００３８】９．前記メモリに共通行アドレスが供給さ
れ、前記行内の第１のアドレス指定領域が読み取りアク
セスを受け、前記行内の第２のアドレス指定領域が書き
込みアクセスを受ける上記８に記載のメモリ。 【００３９】１０．ａ）第３の機能ブロックに割り当て
られた第３の列空間と、ｂ）前記第３の列空間にアクセ
スするための第３の列アドレス信号と、ｃ）前記第３の
列に関して書き込みアクセスと読み取りアクセスの一方
を指定するための第３の書き込み信号をさらに含み、前
記メモリに共通行アドレスが供給され、前記行内の第１
のアドレス指定領域が読み取りアクセスを受け、前記行
内の第２のアドレス指定領域が書き込みアクセスを受
け、前記行内の第３のアドレス指定領域が書き込みアク
セスを受ける 上記８に記載のメモリ。
路に関するものであり、とりわけ、異なるタイプの並行
(concurrent)アクセスを支援するためのメモリ・アーキ
テクチャに関するものである。 【０００２】 【従来の技術】典型的な組み込みダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は、データ幅が１２
８ビットであり、４つの３２ビット・ワードに分割され
る。このメモリにアクセスする４つのブロック（例え
ば、ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬ
ＯＣＫ３）が存在する場合について考察してみることに
する。これらのブロックがメモリ・アクセスに利用する
行(row)空間は同じであるが、列(column)空間は異な
る。図１には、先行技術によるメモリ構成が例示されて
いる。 【０００３】このメモリ・アーキテクチャは、アクセス
・タイプが同じである場合（すなわち、４つの列全てに
関する操作が、全て、読み取り操作である場合、また
は、４つの列全てに関する操作が、全て、書き込み操作
である場合）、４つの列全てに対する並行アクセスを可
能にする。この制限は、アクセス・タイプの制限と呼ば
れる（すなわち、共通アクセス・タイプを並行して実施
することが可能である）。 【０００４】あいにく、アクセス・タイプの制限は、か
なりの時間ペナルティを被る。例えば、４列のうち３列
がアクセス・タイプ１で、もう１つの列がアクセス・タ
イプ２の場合、２つの独立したアクセスまたは転送が必
要になる。換言すれば、アクセス・タイプの異なる列
は、並行してアクセスすることはできず、代わりに、順
次実施しなければならない。もちろん、アクセス・タイ
プの制限によって、メモリ・アクセス時間が増すのは望
ましくない。 【０００５】このアクセス・タイプの制限のあるメモリ
の一例としては、東芝から入手可能なＣＭＯＳ同期ＳＲ
ＡＭモデルＴＣ５９ＳＭ８１６が挙げられる。 【０００６】従って、異なるタイプの並行メモリ・アク
セスを支援可能にするメモリ・アーキテクチャが望まし
いであろう。 【０００７】 【発明が解決しようとする課題】上記に基づき、本発明
の目的は、異なるタイプの並行アクセスを支援するため
のメモリ・アーキテクチャを提供することにある。 【０００８】 【課題を解決するための手段】本発明の実施態様の１つ
によれば、混合モード・メモリ・アクセスを支援するた
めのメモリ・アーキテクチャが得られる。共通行アドレ
スが供給される。第１の列にアクセスするための第１の
列アドレス、及び、第２の列にアクセスするための第２
の列アドレスが供給される。第１の列に関して書き込み
アクセス及び読み取りアクセスの一方を指定するための
第１の書き込み制御信号、及び、第２の列に関して書き
込みアクセス及び読み取りアクセスの一方を指定するた
めの第２の書き込み制御信号も供給される。メモリ・ア
ーキテクチャは、これらの入力信号に応答して、第１の
列に対する並行混合モード・メモリ・アクセス及び第２
の列に対する書き込みアクセスを支援する。 【０００９】 【発明の実施の形態】混合モード・メモリ・アクセスを
支援するためのメモリ・アーキテクチャについて述べる
ことにする。下記の記述では、説明を目的として、本発
明の完全な理解が得られるように、多数の特定の細部に
ついて述べることにする。しかし、当該業者には明らか
なように、本発明は、こうした特定の細部がなくても、
実施可能である。他の例では、本発明が不必要に曖昧に
ならないようにするため、周知の構造及び装置はブロッ
ク図で示される。 【００１０】個別書き込み許可制御信号が、各列毎に加
えられる。例えば、４つの列（例えば、ｃｏｌｕｍｎ＿
０、ｃｏｌｕｍｎ＿１、ｃｏｌｕｍｎ＿２、及び、ｃｏ
ｌｕｍｎ＿３）が存在する場合、４つの書き込み許可制
御信号が存在することになり、各列に対応する書き込み
許可制御信号が１つ存在する。 【００１１】本発明のメモリ・アーキテクチャによれ
ば、アクセス・タイプの制限が解除され、並行混合モー
ドのメモリ・アクセスが可能になる。 【００１２】メモリ・アーキテクチャ 図２には、利用可能な、本発明の実施態様の１つによる
混合モード・アクセスを支援するメモリ・アーキテクチ
ャ２００が例示されている。このメモリ・アーキテクチ
ャ２００には、少なくとも２つの列（例えば、第１の列
２１０及び第２の列２２０）が含まれている。本発明の
メモリ・アーキテクチャ２００によれば、書き込み制御
信号は、個々の列に適用される。 【００１３】具体的に、各列は、個別列信号及び個別書
き込み制御信号を受信する。例えば、第１の列２１０
は、ＣＯＬＵＭＮ０信号及びＷＲＩＴＥ０信号を受信す
る。同様に、第２の列２２０は、ＣＯＬＵＭＮ１信号及
びＷＲＩＴＥ１信号を受信する。書き込み制御信号は、
個別列に加えられるので、読み取り操作のために第１の
アドレス領域２５０を選択し、並行して、書き込み操作
のために第２のアドレス領域２６０を選択することが可
能である。 【００１４】行及び列は、アドレスＲＡＳ及びＣＡＳを
復号化することによって選択される。同じ行の異なる列
に対する読み取り及び書き込みに独立したアクセスを必
要とする先行技術によるアーキテクチャとは異なり、本
発明のアーキテクチャでは、同じ行の異なる列に対する
異なるアクセス・タイプ（例えば、読み取り操作と書き
込み操作）が並行して可能になる。これに関して、デー
タは、書き込み許可信号（書き込み制御信号とも呼ばれ
る）の状態に基づいてアドレス指定領域（例えば、領域
２５０または領域２６０）に書き込まれるか当該領域か
ら読み取られる。 【００１５】最短アクセス時間は、混合モード・アクセ
スに関する２つのアクセス・タイプの最短アクセス時間
のうち長いほうに相当するという点が重要である。例え
ば、書き込みアクセスが読み取りアクセスより１クロッ
ク・サイクル長い状況について検討してみることにす
る。第１のブロック（ｂｌｏｃｋ＿０）は、書き込みを
実施可能であり、一方、第２、第３、及び、第４のブロ
ック（ｂｌｏｃｋ＿１、ｂｌｏｃｋ＿２、及び、ｂｌｏ
ｃｋ＿３）は、読み取り操作を実施可能である。書き込
みアクセスは、読み取りアクセスより長時間を要するた
め、全アクセス時間は、書き込みアクセスの時間長にな
る。 【００１６】このアプローチでは、ブロックのいずれか
を遅らせる先行技術に比べると時間が節約される。 【００１７】先行技術によるメモリ・アーキテクチャで
は、データ経路の各ブロックに連続した１次元のメモリ
領域が割り当てられる。対照的に、本発明のメモリ・ア
ーキテクチャでは、同じ行空間にブロックが割り当てら
れるが、各ブロック毎に異なる列空間が割り当てられ
る。本発明のメモリ・アーキテクチャの利点の１つは、
ブロックが、メモリ・アクセスを競合するのではなく、
並行してメモリにアクセスできるという点である。 【００１８】混合モード・メモリ・アクセス処理 図３は、本発明の実施態様の１つによる混合モードのメ
モリ・アクセスに関する処理ステップを例示したフロー
チャートである。ステップ３１０では、メモリに共通行
アドレスが供給される。ステップ３２０では、メモリに
第１の列にアクセスするための第１の列アドレスが供給
される。ステップ３３０では、メモリに第２の列にアク
セスするための第２の列アドレスが供給される。ステッ
プ３４０では、第１の列に関して書き込みアクセスと読
み取りアクセスの一方を指定するための第１の書き込み
制御信号が、メモリに加えられる。ステップ３５０で
は、第２の列に関して書き込みアクセスと読み取りアク
セスの一方を指定するための第２の書き込み制御信号
が、メモリに加えられる。 【００１９】ステップ３６０では、メモリ・アーキテク
チャによって、第１の列及び第２の列に対する並行混合
モード・メモリ・アクセスが実施される。例えば、メモ
リ・アーキテクチャは、第１の列に対する並行読み取り
アクセス及び第２の列に対する書き込みアクセスを行う
ことが可能である。同様に、メモリ・アーキテクチャ
は、第１の列に対する並行書き込みアクセス及び第２の
列に対する読み取りアクセスを行うことが可能である。
当然明らかなように、特定の用途に合わせて、利用する
列数を変更することが可能である。さらに、読み取りア
クセスは、これらの列の任意の部分集合に対して認可す
ることが可能であり（認可される列がない可能性もあ
る）、同時に、書き込みアクセスは、任意の部分集合に
対して認可することが可能である（認可される列がない
可能性もある）。 【００２０】メモリ制御信号は、メモリ・アクセス、メ
モリ・コントローラ回路、または、その組み合わせを必
要とする機能ブロックによって発生することが可能であ
る。 【００２１】典型的なメモリ構成 図５には、異なる列空間を異なる機能ブロックに割り当
てることが可能な、本発明の実施態様の１つによる典型
的なメモリ構成５１０が例示されている。メモリ構成５
１０には、特定の機能ブロックに割り当てることが可能
な複数の列空間が含まれている。例えば、第１の列空間
５２０は、第１の機能ブロック（ＢＬＯＣＫ＿１）に割
り当てられ、第２の列空間５３０は、第２の機能ブロッ
ク（ＢＬＯＣＫ＿２）に割り当てられ、第３の列空間５
４０は、第３の機能ブロック（ＢＬＯＣＫ＿３）に割り
当てられ、第Ｎの列空間５５０は、第Ｎの機能ブロック
（ＢＬＯＣＫ＿Ｎ）等に割り当てられる。 【００２２】各機能ブロックは、１つ以上の機能を実施
することが可能である。これらの機能ブロックは、メモ
リ・アクセスを必要とする。機能ブロックの例には、例
えば、それに制限するわけではないが、直接メモリ・ア
クセス（ＤＭＡ）機能ブロック、プロセッサ、ビデオ・
プロセッサ、キャッシュ・コントローラ、圧縮解除ブロ
ック、及び、データ経路ブロックを挙げることが可能で
ある。機能ブロックは、例えば、特定用途向け集積回路
（ＡＳＩＣ）に配置することが可能である。 【００２３】メモリ構成５１０は、各機能ブロックに同
じ行空間であるが、異なる列空間を割り当てるので、全
ての機能ブロックによるメモリに対する並行アクセスが
支援されるという点に留意されたい。こうして、アクセ
ス・タイプの制限に関連した時間ペナルティが回避され
る。 【００２４】典型的な垂直アドレス空間割り当て 図６には、本発明の実施態様の１つによる典型的な垂直
アドレス空間割り当て６１０が例示されている。追加ア
ドレス場所を用いて（例えば、「ＴＲＡＳＨ」と表示さ
れた場所）、パイプライン処理を容易にするのが望まし
い。パイプライン処理を支援するためのオーバヘッドが
最小限になる点に留意されたい。 【００２５】組み込みメモリ 図４には、特定用途向け集積回路（ＡＳＩＣ）４００に
組み込まれた本発明のメモリ４１０が例示されている。
ＡＳＩＣ４００には、本発明の教示に従って構成するこ
とが可能な組み込みメモリ４１０が含まれている。ＡＳ
ＩＣ４００は、メモリ４１０に対するアクセスを必要と
する複数の機能ブロック４３０を備えることが可能であ
る。機能ブロック４３０とメモリ４１０の間でデータを
転送するために、データ経路４５０が設けられている。
データ経路の幅は、第１の部分４３４及び第２の部分４
３８のような、その一部を備える各機能ブロックによっ
て分割されている。 【００２６】メモリ４１０にアドレス及びその他の制御
信号を伝達するため、アドレス及び制御バス４６０が設
けられている。各機能ブロック４３０は、個別列アドレ
ス・ストローブ（ＣＡＳ）信号及び書き込み許可または
書き込み制御信号も供給する。例えば、機能ブロック４
３０によって、ＣＡＳ＿ＢＯ．．．ＣＡＳ＿ＢＮがメモ
リ４１０に供給される。同様に、機能ブロック４３０に
よって、Ｒ／Ｗ＿Ｂ０．．Ｒ／Ｗ＿ＢＮがメモリ４１０
に供給される。 【００２７】本発明の単一行における異なる列の並行読
み取り及び書き込み操作を支援するメモリを組み込むこ
とが可能な、特定用途向け集積回路の特定の実施態様に
関するこれ以上の詳細については、２００１年５月２９
日に本願と同時に米国出願され、参考までに本明細書に
おいて援用されている、発明者Ｌａｕｒａ Ｅｌｉｓａ
ｂｅｔｈ Ｓｉｍｍｏｎｓ ＆ Ｃｈａｎｃｅｌｌｏｒ
Ａｒｃｈｉｅによる「ＥＭＢＥＤＤＥＤ ＭＥＭＯＲ
Ｙ ＡＣＣＥＳＳ ＭＥＴＨＯＤ ＡＮＤ ＳＹＳＴＥ
Ｍ ＦＯＲ ＡＰＰＬＩＣＡＴＩＯＮ ＳＰＥＣＩＦＩ
Ｃ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ」と題す
る同時係属出願において知ることが可能である。 【００２８】以上の明細書において、本発明の説明は特
定の実施態様に関連して行われた。しかし、本発明のよ
り広い範囲から逸脱することなく、さまざまな修正及び
変更を加えることが可能であるのは明白である。従っ
て、本明細書及び図面は、制限を意味するものではな
く、例示のためのものとみなすべきである。 【００２９】本発明の態様を以下に例示する。 【００３０】１．混合モードのメモリ・アクセスを実施
するための方法であって、ａ）行アドレスを供給するス
テップ（３１０）と、ｂ）第１の列にアクセスするた
め、第１の列アドレスを供給するステップ（３２０）
と、ｃ）第２の列にアクセスするため、第２の列アドレ
スを供給するステップ（３３０）と、ｄ）前記第１の列
に関して書き込みアクセスと読み取りアクセスの一方を
指定するため、第１の書き込み制御信号を供給するステ
ップ（３４０）と、ｅ）前記第２の列に関して書き込み
アクセスと読み取りアクセスの一方を指定するため、第
２の書き込み制御信号を供給するステップ（３５０）
と、ｆ）前記第１の列に対する並行混合モード・メモリ
・アクセス及び前記第２の列に対する書き込みアクセス
を実施するステップ（３６０）が含まれている方法。 【００３１】２．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）前記第１の列
に対する並行読み取りアクセス及び前記第２の列に対す
る書き込みアクセスを実施するステップが含まれる上記
１に記載の方法。 【００３２】３．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）前記第１の列
に対する並行書き込みアクセス及び前記第２の列に対す
る読み取りアクセスを実施するステップが含まれる上記
１に記載の方法。 【００３３】４．前記第１の列に対する並行混合モード
・メモリ・アクセス及び前記第２の列に対する書き込み
アクセスを実施するステップに、ｆ＿１）データ・バス
の第１の部分を利用して、第１のブロックからデータを
伝達するステップと、ｆ＿２）データ・バスの第２の部
分を利用して、第２のブロックからデータを伝達するス
テップが含まれる上記１に記載の方法。 【００３４】５．第１の列が、書き込みアクセスを受け
ることと、第２の列が読み取りアクセスを受ける上記１
に記載の方法。 【００３５】６．前記第１の部分に、前記メモリに書き
込まれるデータが含まれることと、前記第２の部分に、
前記メモリから読み取られるデータが含まれる上記４に
記載の方法。 【００３６】７．前記メモリが特定用途向け集積回路に
組み込まれている上記１に記載の方法。 【００３７】８．メモリであって、ａ）第１の機能ブロ
ックに割り当てられた第１の列空間と、ｂ）第２の機能
ブロックに割り当てられた第２の列空間と、ｃ）前記第
１の列空間にアクセスするための第１の列アドレス信号
と、ｄ）前記第２の列空間にアクセスするための第２の
列アドレス信号と、ｅ）前記第１の列に関して書き込み
アクセス及び読み取りアクセスの一方を指定するための
第１の書き込み信号と、ｆ）前記第２の列に関して書き
込みアクセス及び読み取りアクセスの一方を指定するた
めの第２の書き込み信号が含まれており、並行混合モー
ド・アクセスを支援するメモリ。 【００３８】９．前記メモリに共通行アドレスが供給さ
れ、前記行内の第１のアドレス指定領域が読み取りアク
セスを受け、前記行内の第２のアドレス指定領域が書き
込みアクセスを受ける上記８に記載のメモリ。 【００３９】１０．ａ）第３の機能ブロックに割り当て
られた第３の列空間と、ｂ）前記第３の列空間にアクセ
スするための第３の列アドレス信号と、ｃ）前記第３の
列に関して書き込みアクセスと読み取りアクセスの一方
を指定するための第３の書き込み信号をさらに含み、前
記メモリに共通行アドレスが供給され、前記行内の第１
のアドレス指定領域が読み取りアクセスを受け、前記行
内の第２のアドレス指定領域が書き込みアクセスを受
け、前記行内の第３のアドレス指定領域が書き込みアク
セスを受ける 上記８に記載のメモリ。
【図面の簡単な説明】
【図１】先行技術によるメモリ構成を例示した図であ
る。 【図２】利用可能な本発明の実施態様の１つによる混合
モード・アクセスを支援するメモリ・アーキテクチャを
例示した図である。 【図３】本発明の実施態様の１つによる混合モード・メ
モリ・アクセスに関する処理ステップを例示したフロー
チャートである。 【図４】特定用途向け集積回路に組み込まれた本発明の
メモリを例示した図である。 【図５】異なる機能ブロックに異なる列空間を割り当て
ることが可能な、本発明の実施態様の１つによる典型的
なメモリ構成を例示した図である。 【図６】本発明の実施態様の１つによる典型的な垂直ア
ドレス空間割り当てを例示した図である。 【符号の説明】 ２００ メモリ・アーキテクチャ ４００ 特定用途向け集積回路
る。 【図２】利用可能な本発明の実施態様の１つによる混合
モード・アクセスを支援するメモリ・アーキテクチャを
例示した図である。 【図３】本発明の実施態様の１つによる混合モード・メ
モリ・アクセスに関する処理ステップを例示したフロー
チャートである。 【図４】特定用途向け集積回路に組み込まれた本発明の
メモリを例示した図である。 【図５】異なる機能ブロックに異なる列空間を割り当て
ることが可能な、本発明の実施態様の１つによる典型的
なメモリ構成を例示した図である。 【図６】本発明の実施態様の１つによる典型的な垂直ア
ドレス空間割り当てを例示した図である。 【符号の説明】 ２００ メモリ・アーキテクチャ ４００ 特定用途向け集積回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ローラ・エリザベス・サイモンズ
アメリカ合衆国97330オレゴン州コーヴァ
リス、ノース・ウェスト・16 419
Ｆターム(参考） 5B060 CA12 CA16
5M024 AA50 BB07 BB27 BB33 BB34
CC90 DD09 DD30 DD62 DD63
DD85 PP01 PP07
Claims (1)
- 【特許請求の範囲】 【請求項１】混合モードのメモリ・アクセスを実施する
ための方法であって、 ａ）行アドレスを供給するステップと、 ｂ）第１の列にアクセスするため、第１の列アドレスを
供給するステップと、 ｃ）第２の列にアクセスするため、第２の列アドレスを
供給するステップと、 ｄ）前記第１の列に関して書き込みアクセスと読み取り
アクセスの一方を指定するため、第１の書き込み制御信
号を供給するステップと、 ｅ）前記第２の列に関して書き込みアクセスと読み取り
アクセスの一方を指定するため、第２の書き込み制御信
号を供給するステップと、 ｆ）前記第１の列に対する並行混合モード・メモリ・ア
クセス及び前記第２の列に対する書き込みアクセスを実
施するステップが含まれている方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/870,361 | 2001-05-29 | ||
| US09/870,361 US6587917B2 (en) | 2001-05-29 | 2001-05-29 | Memory architecture for supporting concurrent access of different types |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003022215A true JP2003022215A (ja) | 2003-01-24 |
| JP2003022215A5 JP2003022215A5 (ja) | 2005-09-22 |
Family
ID=25355216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002141409A Withdrawn JP2003022215A (ja) | 2001-05-29 | 2002-05-16 | 異なるタイプの並行メモリ・アクセスを支援するための方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6587917B2 (ja) |
| EP (1) | EP1262990A1 (ja) |
| JP (1) | JP2003022215A (ja) |
| KR (1) | KR100902473B1 (ja) |
| TW (1) | TW550591B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016541085A (ja) * | 2013-12-18 | 2016-12-28 | インテル・コーポレーション | ダイナミックランダムアクセスメモリアレイにアクセスするための技術 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1420250A4 (en) * | 2001-07-31 | 2006-03-22 | Olympus Corp | GENE INSPECTION DEVICE AND THESE TARGET NUCLEIC ACID EXTRACTION PROCEDURES |
| JP3793062B2 (ja) * | 2001-09-27 | 2006-07-05 | 株式会社東芝 | メモリ内蔵データ処理装置 |
| US7126378B2 (en) | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
| US7397848B2 (en) | 2003-04-09 | 2008-07-08 | Rambus Inc. | Partial response receiver |
| US8233322B2 (en) * | 2003-10-10 | 2012-07-31 | Micron Technology, Inc. | Multi-partition memory with separated read and algorithm datalines |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US9477597B2 (en) | 2011-03-25 | 2016-10-25 | Nvidia Corporation | Techniques for different memory depths on different partitions |
| US8701057B2 (en) | 2011-04-11 | 2014-04-15 | Nvidia Corporation | Design, layout, and manufacturing techniques for multivariant integrated circuits |
| US9529712B2 (en) | 2011-07-26 | 2016-12-27 | Nvidia Corporation | Techniques for balancing accesses to memory having different memory types |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| US10055236B2 (en) * | 2015-07-02 | 2018-08-21 | Sandisk Technologies Llc | Runtime data storage and/or retrieval |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3643236A (en) * | 1969-12-19 | 1972-02-15 | Ibm | Storage having a plurality of simultaneously accessible locations |
| US4875196A (en) * | 1987-09-08 | 1989-10-17 | Sharp Microelectronic Technology, Inc. | Method of operating data buffer apparatus |
| KR940008295B1 (ko) * | 1989-08-28 | 1994-09-10 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체메모리 |
| JP3532932B2 (ja) * | 1991-05-20 | 2004-05-31 | モトローラ・インコーポレイテッド | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ |
| US5276642A (en) * | 1991-07-15 | 1994-01-04 | Micron Technology, Inc. | Method for performing a split read/write operation in a dynamic random access memory |
| US5502683A (en) * | 1993-04-20 | 1996-03-26 | International Business Machines Corporation | Dual ported memory with word line access control |
| JPH08235852A (ja) * | 1995-02-28 | 1996-09-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3567043B2 (ja) * | 1996-03-07 | 2004-09-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH1031886A (ja) * | 1996-07-17 | 1998-02-03 | Nec Corp | ランダムアクセスメモリ |
| US6157560A (en) * | 1999-01-25 | 2000-12-05 | Winbond Electronics Corporation | Memory array datapath architecture |
| US6377492B1 (en) * | 2001-03-19 | 2002-04-23 | Etron Technologies, Inc. | Memory architecture for read and write at the same time using a conventional cell |
| JP2009122495A (ja) * | 2007-11-16 | 2009-06-04 | Sun Tec Kk | 波長選択性光減衰器 |
-
2001
- 2001-05-29 US US09/870,361 patent/US6587917B2/en not_active Expired - Fee Related
-
2002
- 2002-02-25 TW TW091103339A patent/TW550591B/zh active
- 2002-02-28 EP EP02004649A patent/EP1262990A1/en not_active Withdrawn
- 2002-05-16 JP JP2002141409A patent/JP2003022215A/ja not_active Withdrawn
- 2002-05-28 KR KR1020020029510A patent/KR100902473B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016541085A (ja) * | 2013-12-18 | 2016-12-28 | インテル・コーポレーション | ダイナミックランダムアクセスメモリアレイにアクセスするための技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6587917B2 (en) | 2003-07-01 |
| TW550591B (en) | 2003-09-01 |
| US20020184437A1 (en) | 2002-12-05 |
| KR100902473B1 (ko) | 2009-06-11 |
| EP1262990A1 (en) | 2002-12-04 |
| KR20020090904A (ko) | 2002-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6173356B1 (en) | Multi-port DRAM with integrated SRAM and systems and methods using the same | |
| US7082491B2 (en) | Memory device having different burst order addressing for read and write operations | |
| JP2003022215A (ja) | 異なるタイプの並行メモリ・アクセスを支援するための方法 | |
| JP2000021160A (ja) | 半導体集積回路及びデータ処理システム | |
| KR100637947B1 (ko) | 데이터의 순차적 니블 버스트 오더링메모리 장치 및 그 방법 | |
| JP4587756B2 (ja) | 半導体集積回路装置 | |
| US7398362B1 (en) | Programmable interleaving in multiple-bank memories | |
| JPS62194563A (ja) | バツフア記憶装置 | |
| KR100869938B1 (ko) | 주문형 집적 회로 | |
| US6433786B1 (en) | Memory architecture for video graphics environment | |
| JPH10144073A (ja) | シンクロナスｄｒａｍのアクセス機構 | |
| JP4969811B2 (ja) | 情報処理システム及びメモリ制御装置 | |
| JP2004078396A (ja) | メモリ装置 | |
| US6356976B1 (en) | LSI system capable of reading and writing at high speed | |
| JP4549001B2 (ja) | 情報処理装置及び半導体集積回路 | |
| JPH10207825A (ja) | データ転送装置 | |
| JP4772975B2 (ja) | 半導体記憶装置 | |
| JPH0561769A (ja) | メモリ・アクセス方法 | |
| JPH04116750A (ja) | Ｄｍａメモリ転送装置 | |
| JP2004118595A (ja) | アクセス制御装置及びアクセス制御方法 | |
| JP2006252173A (ja) | メモリ用インターフェース装置 | |
| JPH02188856A (ja) | メモリアクセス回路 | |
| JPH02184942A (ja) | メモリ制御方式 | |
| JPH10312333A (ja) | データ転送制御装置 | |
| JPH04258879A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050414 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060629 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070807 |