JP2016541085A - ダイナミックランダムアクセスメモリアレイにアクセスするための技術 - Google Patents

ダイナミックランダムアクセスメモリアレイにアクセスするための技術 Download PDF

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Abstract

例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイにアクセスについて開示される。いくつかの例において、ＤＲＡＭバンクの複数のサブアレイは、同じ列アドレスストローブに応答して複数のページをオープンにすることを可能としてよい。他の例において、ＤＲＡＭバンクの複数のアレイは、複数の入出力（ＩＯ）ビットがＩＯワイヤを介して直列化された方式でルーティングされるように構成されてよい。これらの他の例において、ＩＯワイヤは、ＤＲＡＭバンクを含むＤＲＡＭダイを通じて送信されてよく、及び／又は、ＤＲＡＭダイの外部のメモリチャネル又はバスに結合されてよい。他の例は、記載され且つ特許請求される。

Description

本明細書に記載される例は、概して、ダイナミックランダムアクセスメモリへのメモリアクセスに関連する。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術は、より小さい寸法に縮小され、様々な動作環境において用いられており、ＤＲＡＭにより消費電力の比較的高水準のフォームファクタは、消費電力を低下させるべく、慎重な設計によるミティゲーションを必要とし得る。データセンタのような大きなコンピューティングシステムにおいて問題になるこれら比較的高水準は、たとえ少量の余分な消費電力であっても、大きなデータセンタを動作させることに関連するコストを急速に上昇させていた。また、スマートフォン又はタブレットのようなスモールフォームファクタにおいて、これらデバイスに用いられる関連のＤＲＡＭが電力を低減することで同様の向上を得ることができない場合、低電力プロセッサで行われる性能向上は少なくなる。例えば、これらスモールフォームファクタデバイスは、ＤＲＡＭの容量がＤＲＡＭによる過剰な消費電力を補償するべく減らされた場合、性能の低下に見舞われるかもしれない。
例示的な第１のシステムを示す。 例示的な第２のシステムを示す。 例示的な第３のシステムを示す。 例示的な第１のロジックフローを示す。 例示的な第４のシステムを示す。 例示的なタイミングを示す。 例示的な第２のロジックフローを示す。 例示的な第５のシステムを示す。
本開示に意図されるように、ＤＲＡＭの電力使用量は、慎重な設計によるミティゲーションを必要とし得る。その慎重な設計は、より効率的に動作するべく、ＤＲＡＭのより小さい容量を有効にし得るＤＲＡＭに対する読み取り又は書き込みコマンドに関連するレイテンシを低減すること考慮に入れる。また、ＤＲＡＭアレイに入出力（ＩＯ）ビットを伝えるより効率的なルーティングワイヤのデザインは、ＤＲＡＭの電力使用量を低下させるのに更に役立ち得る。例えば、三次元（３Ｄ）チップ積層技術は、ＤＲＡＭアレイ又はダイがプロセッサダイ、他のＤＲＡＭダイ又は他のタイプのメモリダイでさえも含み得る他のチップ上に積層され得るので、いくつかのワイヤの短縮又は除去でさえも可能とし得る。それは、本明細書に記載される複数の例が、必要とされるこれら及び他の課題に関するものである。
いくつかの例において、ＤＲＡＭアレイにアクセスするための技術は、ＤＲＡＭバンクにアクセスするべく、ＤＲＡＭバンクにて第１及び第２のコマンドを受信することを含んでよい。これらの例について、ＤＲＡＭバンクの第１のページは、第１のコマンドに応答してサブアレイの第１のグループでオープンにされてよく、ＤＲＡＭの第２のページは、第２のコマンドに応答してサブアレイの第２のグループでオープンにされてよい。オープンにされた第１及び第２のページへのＩＯアクセスは、次に、同じ列アドレスストローブ（ＣＡＳ）の間に有効されてよい。以下に更に記載されるように、同じＣＡＳの間、オープンにされた第１及び第２のページの両方へのＩＯアクセスを有効にすることは、キューに含まれる読み取り／書き込みコマンドを減らしてよく、これは、システム性能を向上させ得る。
いくつかの例によれば、ＤＲＡＭアレイにアクセスするための技術はまた、ＤＲＡＭバンクにて、列アドレスを受信して、ＤＲＡＭバンクの２又はそれより多くのサブアレイから各マスタデータライン（ＭＤＱ）を介してＩＯビットをルーティングさせる所与の列選択ライン（ＣＯＬＳＬ）を通じてアクティブにされたページのデータをフェッチすることを含んでもよい。これらの例について、２又はそれより多くのサブアレイのうちの第１のサブアレイから所与のＣＯＬＳＬのための第１のＩＯビットは、所与の列アドレスの受信に続けて少なくとも１つの列アドレスストローブを遅延させてよい。また、これらの例について、直列化された方式で連続的な列アドレスストローブ内の第１のＩＯワイヤを介して、第１及び第２のＩＯビットがルーティングされるように、第１のサブアレイのための第１のＭＤＱを介してルーティングされる第１のＩＯビットは、２又はそれより多くのサブアレイのうちの第２のサブアレイのための第２のＭＤＱを介してルーティングされる第２のＩＯビットと共に多重化されてよい。以下で更に説明されるように、２つのＩＯビットを多重化することは、場合によっては、ＤＲＡＭバンクからルーティングされるＩＯワイヤの数を減らし得る。これは、減少されたＩＯワイヤが、ＤＲＡＭバンクを含み得るＤＲＡＭダイを貫通するスルーシリコンビア（ＴＳＶ）の数を対応して減らし得るので、３Ｄチップ積層シナリオにおいて特に有用であり得る。
図１は、例示的な第１のシステムを示す。図１に示されるように、第１のシステムは、システム１００を含む。いくつかの例において、システム１００は、バンク１１０、１２０、１３０、１４０及びＩＯ１５０を含むＤＲＡＭダイ１０５を有してよい。図１に示されるように、いくつかの例において、ＩＯ１５０は、バンク１１０から１４０及びＤＲＡＭダイ１０５の外部へ、又は、バンク１１０から１４０及びＤＲＡＭダイ１０５の外部から、ＩＯ情報又はデータをバス又はメモリチャネル１６０にルーティングしてよい。図１には示されていないが、メモリチャネル１６０は、ＤＲＡＭダイ１０５と結合するように構成されたコンピューティングシステムのメモリコントローラに結合されてよい。
いくつかの例によれば、図１に示されるように、バンク１１０から１４０は、それぞれ、行及び列デコーダのような周辺回路を共有する複数のサブアレイを含む。例えば、バンク１１０は、複数のサブアレイ１１６−１から１１６−ｎを含み、「ｎ」は、３よりも大きい任意の正の整数全体である。いくつかの例において、複数のサブアレイ１１６−１から１１６−ｎは、行デコーダ１１４及び列デコーダ１１２を共有するように構成されてよい。行デコーダ１１４又は列デコーダ１１２は、複数のサブアレイ１１６−１から１１６−ｎの行及び／又は列をアクティブにし、例えば、行又は列アドレスストローブ及び読み取り／書き込みコマンドの受信に応答して、これらのサブアレイに対してデータを読み取り又は書き込み得るロジックを含んでよい。
いくつかの例において、ＩＯ１５０は、複数のサブアレイ１１６−１から１１６−ｎから読み取られ、又はこれらに書き込まれる複数のビットを収集し、次に、メモリチャネル１６０を介して１又は複数のプロセッサ（不図示）へ／からこれらのビットをルーティングする回路を含んでよい。これらの例について、メモリチャネル１６０は、１又は複数のプロセッサのためのメモリコントローラ（不図示）により制御されてよい。１又は複数のプロセッサは、例えば、コンピュータ、パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ネットブックコンピュータ、Ｕｌｔｒａｂｏｏｋ（登録商標）、コンピュータ、タブレットコンピュータ、タブレット、携帯ゲーム機、ポータブルメディアプレーヤ、ウェアラブルコンピュータ、スマートフォン、サーバ、サーバアレイ又はサーバファーム、ｗｅｂサーバ、ネットワークサーバ、インターネットサーバ、ワークステーション、ミニコンピュータ、メインフレームコンピュータ、スーパーコンピュータ、ネットワークアプライアンス、ｗｅｂアプライアンス、分散コンピューティングシステム、マルチプロセッサシステム、プロセッサベースシステム、又は、それらの組み合わせを含んでよいが、これらに限定はされない、コンピューティングプラットフォーム、デバイス又はシステムに含まれてよい。
図２は、例示的な第２のシステムを示す。図２に示されるように、第２のシステムは、システム２００を含む。いくつかの例において、システム２００は、図１に示されるシステム１００のバンク１１０の複数のサブアレイ１１６−１から１１６−ｎに含まれる回路のより詳細な図を示し得る。これらの例について、複数のサブアレイ１１６−１から１１６−ｎは、様々な列選択ライン（ＣＯＬＳＬ）を介してアクティブにされ得るセグメントストリップに含まれてよい。これら様々なＣＯＬＳＬは、ＣＯＬＳＬ０からＣＯＬＳＬ２として図２に示される。
いくつかの例によれば、図２に示されるように、複数のサブアレイ１１６−１から１１６−ｎは、それぞれセンス増幅器（Ａｍｐ）に結合される複数のビットラインを含む。これらの例について、グローバルワードライン（ＧＷＬ）ドライバ２５０によって駆動されるＧＷＬ２５２に応答して、また、所与のＣＯＬＳＬに応答して、前のページのアクティブ化を通じてセンス増幅器２１４、２２２、２３２又は２４２に格納されるビットラインに対する入出力（ＩＯ）は、各マスタデータライン（ＭＤＱ）に接続される各ローカルデータライン（ＬＤＱ）を有する各ＣＯＬＳＬを通じて接続されてよい。例えば、センス増幅器２１４に結合される複数のビットライン２１２を有するサブアレイ１１６−１は、ＭＤＱ０に結合されるＬＤＱ２１６を介してＩＯが有効にされ、所与のＣＯＬＳＬ及びＧＷＬ２５２に応答して複数のビットライン２１２の選択されたメモリセルにビットを読み取り又は書き込んでよい。いくつかの例において、サブアレイは、複数のセグメントワードライン及びそのドライバを、ＧＷＬ２５２より下のドライバ階層として用いて、所与のビットライン（図２に示されていない）に沿ってビットを選択してよい。
いくつかの例において、以下により詳細に記載されるように、所与のＣＯＬＳＬのためのアドレス空間は、複数のサブアレイの少なくとも２つのグループに分割されてよい。例えば、図２に示されるように、ＣＯＬＳＬ０からＣＯＬＳＬ２のそれぞれは、アレイ１１６−１及び１１６−２のためのグループＡ並びにアレイ１１６−３及び１１６−ｎのためのグループＢに分割される。ＤＲＡＭバンクは、どの複数のサブアレイのグループが、受信した読み取り／書き込みコマンドに示される別個の列アドレスに基づいて、これらのコマンドに応答して、ページをオープンにする（例えば、行をアクティブにする）かを認識する列デコーダ内のロジックを含んでよい。グループＡ及びＢの間で単一のＣＯＬＳＬを分割した結果として、同じＤＲＡＭバンク内の別個のオープンなページへのＩＯアクセスは、同じ列アドレスストローブ（ＣＡＳ）に応答して可能であってよい。いくつかの例において、これは、ＤＲＡＭバンクが、２つのオープンなページに読み取り及び書き込みコマンドを略同時にサービスする能力を有することを可能としてよい。
例は、図２に示されるＣＯＬＳＬの数又はシステム２００についての上記の記載に限定されない。任意の数のＣＯＬＳＬが意図される。また、ＣＯＬＳＬのアドレス空間を更に分割する複数のサブアレイのより多くのグループが意図される。そのため、上記の文脈における例は、３つのＣＯＬＳＬ及び／又は２つのグループに限定されない。
図３は、例示的な第３のシステムを示す。図３に示されるように、第３のシステムは、システム３００を含む。いくつかの例において、システム３００は、どのように、ＤＲＡＭバンク１１０の列デコーダ１１２が受信したコマンドに示される列アドレスに基づいて複数のサブアレイのグループを選択するロジックを含み得るかを示す。例えば、列デコーダ１１２は、列デコーダ３１６及び列デコーダ３１８に結合されるグループデコーダ３１２を含むように、図３に示される。また、図３に示されるように、コマンドコントローラ３１４は、列デコーダ３１６及び列デコーダ３１８に結合されてよい。
いくつかの例によれば、グループデコーダ３１２は、コマンドコントローラ３１４により受信される（例えば、メモリコントローラからの）１又は複数のコマンドに関連付けられた１又は複数の列アドレスを受信することを可能としてよい。１又は複数のコマンドは、図２に示されるように、グループＡ及びグループＢにグループ化されていてもよいＤＲＡＭバンク１１０の複数のサブアレイにアクセスしてよい。これらの例について、グループデコーダ３１２は、どの複数のサブアレイのグループが１又は複数のコマンドに関連付けられた１又は複数の列アドレスに基づいて、アクセス（読み取り又は書き込み）され得るかを決定してよい。列アドレスの第１のセットは、例えば、グループＡに含まれるサブアレイ１１６−１及び１１６−２に割り当てられてよく、列アドレスの第２のセットは、グループＢに含まれるサブアレイ１１６−３及び１１６−ｎに割り当てられてよい。
いくつかの例において、列アドレスの第１のセット内に含まれる第１の列アドレスを有する第１のコマンド（例えば、読み取りコマンド）は、コマンドコントローラ３１４により受信されてよい。グループデコーダ３１２は、第１の列アドレスが、グループＡに割り当てられる第１のセットの一部であることを識別してよく、グループＡの列デコーダ３１６に第１の列アドレスを転送してよい。また、第２のコマンドはまた、列アドレスの第２のセット内に含まれる第２の列アドレスを有する第１のコマンド（例えば、書き込みコマンド）と実質的に同時に受信されてもよい。グループデコーダ３１２は、第２の列アドレスがグループＢに割り当てられる第２のセットの一部であることを識別してよく、グループＢの列デコーダ３１８に第１のアドレスを転送してよい。
いくつかの例によれば、コマンド制御３１４は、受信した第１及び第２のコマンドに関連付けられる情報を転送することを可能としてよい。例えば、第１のコマンドは、読み取りコマンドであってよく、コマンド制御３１４は、列デコーダ３１６又は列デコーダ３１８に読み取り制御信号を転送してよい。列デコーダ３１６が第１のコマンドに関連付けられる第１の列アドレスを処理しているので、列デコーダ３１６は、グループＡの複数のサブアレイに読み取り制御信号を送信する。一方、列デコーダ３１８は、これらの転送される読み取り制御信号を無視してよい。いくつかの例において、第２のコマンドは、書き込みコマンドであってよく、コマンド制御３１４は、列デコーダ３１６又は列デコーダ３１８に書き込み制御信号を転送してよい。列デコーダ３１８が第２のコマンドに関連付けられる第２の列アドレスを処理しているので、列デコーダ３１８は、グループＢの複数のサブアレイに書き込み制御信号を送信する。一方、列デコーダ３１６は、転送される書き込み制御信号を無視してよい。
いくつかの例において、グループＡ及びグループＢのそれぞれにおける所与のＣＯＬＳＬは、受信した第１及び第２の列アドレスにそれぞれ基づいて、列デコーダ３１６及び３１８によりアサート又はアクティブにされてよい。グループＡの複数のサブアレイにアサートされた所与のＣＯＬＳＬは、ＤＲＡＭバンク１１０の第１のページをオープンにしてよい。また、グループＢの複数のサブアレイにアサートされた所与のＣＯＬＳＬは、ＤＲＡＭバンク１１０の第２のページをオープンにしてよい。これらの例について、第１及び第２のページの両方は、同じＣＡＳの間にオープンにされてよい。第１及び第２のページをオープンにすることは、次に、同じＣＡＳの間にＩＯアクセスを可能又は促進するべく、グループＡ及びＢの複数のサブアレイに割り当てられたＭＤＱを有効にしてよい。したがって、複数のコマンドに関連付けられたＩＯアクセスは、同じＣＡＳの間に同じＤＲＡＭバンクで可能とされてよい。
図４は、例示的な第１のロジックフロー４００を示す。いくつかの例において、ロジックフロー４００は、上記の図１−３について記載したようなシステム１００、２００又は３００の構成要素により実装されてよい。しかしながら、例示的な処理又は動作は、システム１００、２００又は３００の構成要素を用いて実装されることに限定されない。
開始からブロック４１０に移動すると、ロジックフロー４００は、第１及び第２のコマンドを受信してよい。いくつかの例において、第１及び第２のコマンドの読み取り／書き込み制御情報は、コマンドコントローラ３１４により受信されてよく、グループデコーダ３１２は、第１及び第２のコマンドに関連付けられた列アドレスを受信してよい。
ブロック４１０からブロック４２０に進むと、ロジックフロー４００は、列アドレスに基づいてグループを識別してよい。いくつかの例によれば、グループデコーダ３１２は、第１及び第２のコマンドが列アドレスに基づいて割り当てられるのがどのグループかを識別してよい。
ブロック４２０から決定ブロック４３０へ進むと、ロジックフロー４００は、同じグループが第１及び第２のコマンドに関連付けられる列アドレスにより示されるか否かを決定してよい。列アドレスが同じグループに関連付けられている場合、プロセスはブロック４４０に移動する。そうではなく、列アドレスがグループＡに割り当てられている場合、プロセスはブロック４５０に移動する。列アドレスがグループＢに割り当てられている場合、プロセスはブロック４６０に移動する。
決定ブロック４３０からブロック４４０に移動すると、ロジックフロー４００は、次に、第１のコマンドのための同じ列アドレスに割り当てられた同じグループの単一のページをオープンにし、第１のＣＡＳの間に、オープンにされた単一のページへのＩＯアクセスを有効にしてよい。これらの例について、ＩＯアクセスはまた、同じグループに割り当てられたＭＤＱを介してＩＯアクセスを有効にすることを含んでもよい。これらＭＤＱを介したＩＯアクセスは、第１のコマンドに関連付けられた読み取り又は書き込み制御信号に基づいてよい。
ブロック４４０からブロック４５０へ進むと、ロジックフロー４００は、次に、第２のコマンドのための同じ列アドレスに割り当てられた同じグループの別の単一のページをオープンにし、第２のＣＡＳの間に、オープンにされた他のページへのＩＯアクセスを有効にしてよい。他の単一のページをオープンにすることはまた、第１のコマンドに応答して、オープンにされたページをクローズにするという結果をもたらしてもよい。これらの例について、ＩＯアクセスはまた、同じグループに割り当てられたＭＤＱを介してＩＯアクセスを有効にすることを含んでよい。これらＭＤＱを介したＩＯアクセスは、第２のコマンドに関連付けられた読み取り又は書き込み制御信号に基づいてよい。プロセスは、次に、複数のサブアレイの同じグループに割り当てられる列アドレスを有する受信した第１及び第２のコマンドについて終了してよい。決定ブロック４３０からブロック４６０へ移動すると、ロジックフロー４００は、グループＡのページをオープンにしてよい。
決定ブロック４３０からブロック４７０へ移動すると、ロジックフロー４００はまた、グループＢのページをオープンにしてよい。いくつかの例において、グループＡ及びＢの別個のページをオープンにすることは、ＤＲＡＭバンクの別個のページが同時にオープンにされるという結果をもたらし得る。
ブロック４６０又は４７０からブロック４８０へ移動すると、ロジックフロー４００は、同じＣＡＳの間に、オープンにされたページへのＩＯアクセスを有効にしてよい。いくつかの例において、ＩＯアクセスは、グループＡ又はグループＢのいずれかに別々に割り当てられたＭＤＱへの別個のＩＯアクセスを有効にすることを含んでよい。これらの例について、第１又は第２のコマンドに関連付けられた読み取り又は書き込み制御信号は、ＭＤＱへのＩＯアクセスを有効にしてよい。プロセスは、次に、終了に到達する。
図５は、例示的な第４のシステムを示す。図５に示されるように、第４のシステムは、システム５００を含む。いくつかの例において、システム５００は、図２に示されるシステム２００と同様のレイアウトを有してよい。図５に示されるように、システム５００は、ＤＲＡＭダイ５０５を含む。いくつかの例によれば、ＤＲＡＭダイ５０５は、複数のサブアレイ５１０、５２０、５３０及び５４０を含んでよい。図２に示されるシステム２００のレイアウトと異なり、図５のＤＲＡＭダイ５０５のレイアウトは、ＩＯワイヤをルーティングするラッチ、マルチプレクサ（ＭＵＸ）及びスルーシリコンビア（ＴＳＶ）を示す。
いくつかの例によれば、図５に示されるように、ラッチ及びリタイミングのブロックは、一対のサブアレイのうちの１つのサブアレイのためのＣＯＬＳＬに結合されてよく、マルチプレクサ（ＭＵＸ）は、所与のペアの各サブアレイのためのＭＤＱに結合されてよい。例えば、ラッチ５１８は、サブアレイ５１０のＣＯＬＳＬに結合されてよく、ＭＵＸ５５０は、サブアレイ５１０のＭＤＱ０及びサブアレイ５２０のＭＤＱ１に結合されてよい。また、ラッチ５３８は、サブアレイ５３０のＣＯＬＳＬに結合されてよく、ＭＵＸ５６０は、サブアレイ５３０のＭＤＱ２及びサブアレイ５４０のＭＤＱ３に結合されてよい。
いくつかの例において、列デコーダ５７０は、コマンドコントローラ、グループデコーダ、及び、場合によっては、（例えば、列デコーダ３１６又は３１８のような）２つ又はそれより多いグループ列デコーダを含んでよい。また、図５に示されるように、列デコーダ５７０、ラッチ５１８、５３８又はＭＵＸ５５０、５６０は、列アドレスストローブ（ＣＡＳ）に応答し、又は列アドレスストローブ（ＣＡＳ）により制御されてよい。
いくつかの例によれば、ラッチ５１８は、列デコーダ５７０に対し、列アドレスに基づいて所与のＣＯＬＳＬをアサートさせ、また、ＧＷＬドライブ５５０に対し、ＧＷＬ５５２をアサートさせてもよいコマンドを受信したことに応答してアサートされる所与のＣＯＬＳＬの第１のＩＯビットを遅延させることを可能とし得る図５に示される４つのサブアレイレイアウトの第１のラッチであってよい。これらの例について、第１のＩＯビットは、少なくとも１つのＣＡＳについて遅延させられてよい。結果として、ＭＤＱ０を介したＩＯアクセスは、少なくとも１つのＣＡＳに等しい時間期間でシフトされてよい。サブアレイ５２０のＭＤＱ１に結合されるＭＵＸ５５０は、列アドレスの受信後に、少なくとも２つのＣＡＳについて所与のＣＯＬＳＬの第２のビットを遅延させることを可能としてよい。ＭＵＸ５５０は、次に、ＭＤＱ０を介してルーティングされる第１のＩＯビットが第１のＣＡＳに応答してＭＵＸ５５０を通過し、ＭＤＱ１を介してルーティングされる第２のＩＯビットが第２のＣＡＳに応答してＭＵＸ５５０を通過するように、各ＣＡＳにより制御されてよい。
いくつかの例において、ラッチ５３８は、上記で言及したように、列デコーダ５７０に対して、列アドレスに基づいて所与のＣＯＬＳＬをアサートさせるコマンドを受信したことに応答してアサートされる所与のＣＯＬＳＬの第３のＩＯビットを遅延させることを可能とし得る図５に示される４つのサブアレイレイアウトの第２のラッチであってよい。これらの例について、第３のＩＯビットはまた、少なくとも１つのＣＡＳについて遅延させられてもよい。結果として、ＭＤＱ２を介したＩＯアクセスはまた、少なくとも１つのＣＡＳに等しい時間期間でシフトされてもよい。サブアレイ５３０のＭＤＱ２に結合されるＭＵＸ５６０は、列アドレスの受信後に少なくとも２つのＣＡＳについて所与のＣＯＬＳＬの第４のＩＯビットを遅延させることを可能としてよい。ＭＵＸ５６０はまた、ＭＤＱ２を介してルーティングされる第３のＩＯビットが第１のＣＡＳに応答してＭＵＸ５６０を通過し、ＭＤＱ２を介してルーティングされる第４のＩＯビットが第２のＣＡＳに応答してＭＵＸ５６０を通過するように、各ＣＡＳにより制御されてもよい。
いくつかの例によれば、ＭＵＸ５５０の出力に結合されるＩＯワイヤ５８０−１は、直列化された方式で、第１及び第２のＣＡＳ内のＤＲＡＭダイ５０５の外部に第１及び第２のＩＯビットをルーティングしてよい。また、ＭＵＸ５６０の出力に結合されるＩＯワイヤ５８０−２は、直列化された方式で、第１及び第２のＣＡＳ内のＤＲＡＭダイ５０５の外部に第３及び第４のＩＯビットをルーティングしてよい。これらの例について、図５に示されるように、ＩＯワイヤ５８０−１は、ＴＳＶ５９０−１を通じてルーティングされてよく、ＩＯワイヤ５８０−２は、ＴＳＶ５９０−２を通じてルーティングされてよい。
いくつかの例において、ＤＲＡＭダイ５０５は、３Ｄチップ積層に含まれてよい。これらの例について、ＴＳＶ５９０−１及び５９０−２は、別のチップに結合されてよい。その結合は、ＩＯビットを他のチップにルーティングすることを可能とする各ＴＳＶ５９０−１及び５９０−２を通じたＩＯワイヤ５８０−１又は５８０−２を含んでよい。
例は、図５に示されるペアにされたサブアレイの数に限定されず、任意の数の一対のサブアレイが意図される。また、２：１より高い比率で多重化され得る大きなＭＵＸは、２ビットより多くの直列化を可能とするために用いられてよい。例えば、４：１で多重化することを可能とするＭＵＸが意図される。
いくつかの例によれば、図５には示されていないが、サブアレイ５１０、５２０、５３０及び５４０は、図２について上記で言及されたように、同様の態様でグループ化されてよい。列デコーダ５７０に含まれるロジックは、次に、図２又は図３について上記で言及されたように、グループ化された複数のサブアレイにおいて別個のページをオープンにすることを可能としてよい。別々にオープンにされたページは、次に、図５について上記で言及されたように、適用可能なＭＤＱから出力される直列化されたＩＯビットを有してよい。
図６は、例示的なタイミング６００を示す。いくつかの例において、タイミング６００は、図５について記載されたアレイ５１０から５４０のように、ＩＯビットがＤＲＡＭアレイのＣＯＬＳＬ０についてＭＤＱ０からＭＤＱ３へルーティングされ得るときの例示的なタイミングの方法を示す。また、ＭＤＱ４及び５からルーティングされる追加のビットが図６に示される。図６に示されるように、第１のＣＡＳに応答して、ＭＤＱ０（１番目のＩＯビット）、ＭＤＱ２（３番目のＩＯビット）及びＭＤＱ４（５番目のＩＯビット）のＩＯビットは、各ＩＯワイヤ１８０−１、１８０−２及びＩＯワイヤ１８０−ｍを介してルーティングされてよく、「ｍ」は、２よりも大きい任意の正の整数に等しい。また、図６に示されるように、第２のＣＡＳに応答して、ＭＤＱ１（２番目のＩＯビット）、ＭＤＱ３（４番目のＩＯビット）及びＭＤＱ６（６番目のＩＯビット）のＩＯビットは、各ＩＯワイヤ１８０−１、１８０−２及び１８０−ｍを介してルーティングされてよい。結果として、複数のＩＯビットは、直列化された方式でＩＯワイヤに出力されてよい。
いくつかの他の例において、直列化されたＩＯビット間の遅延は、単一のＣＡＳより長くてよい。そのため、例は、ＩＯビットの直列化について単一のＣＡＳの遅延に限定されない。
図７は、例示的な第２のロジックフロー７００を示す。いくつかの例において、ロジックフロー７００は、図１−３及び５について上記で説明されたように、システム１００、２００、３００又は５００の構成要素により実装されてよい。しかしながら、例示的な処理又は動作は、システム１００、２００、３００又は５００の構成要素を用いた実装に限定されない。
開始からブロック７１０に移動すると、ロジックフロー７００は、列アドレスを受信し、ＩＯビットを、２又はそれより多くのサブアレイから各ＭＤＱを介してルーティングさせる所与のＣＯＬＳＬを通じてページをアクティブにしてよい。いくつかの例において、列アドレスは、ページをアクティブにするべく、後に所与のＣＯＬＳＬをアサートさせ得る列デコーダ（例えば、列デコーダ５７０）で受信したコマンドに関連付けられてよい。
ブロック７１０からブロック７２０に進むと、ロジックフロー７００は、列アドレスの受信に続けて、少なくとも１つのＣＡＳについて２又はそれより多くのサブアレイのうちの第１のサブアレイから所与のＣＯＬＳＬの第１のＩＯビットを遅延させてよい。いくつかの例によれば、第１のＩＯビットは、ラッチ（例えば、ラッチ５１８）の使用を介して遅延させられてよい。
ブロック７２０からブロック７３０へ進むと、ロジックフロー７００は、第１及び第２のＩＯビットが直列化された方式で連続的なＣＡＳ内で第１のＩＯワイヤを介してルーティングされるように、２又はそれより多くのサブアレイのうちの、第１のサブアレイの第１のＭＤＱを介してルーティングされた第１のＩＯビットと、第２のサブアレイの第２のＭＤＱを介してルーティングされた第２のＩＯビットとを多重化してよい。いくつかの例において、第１及び第２のＭＤＱに結合されるＭＵＸ（例えば、ＭＵＸ５５０）は、第１のＩＯビットが第１のＣＡＳでＭＵＸから出力され、第２のＩＯビットが第２の連続的なＣＡＳで出力されるように、第２のＩＯビットを遅延させるための用いられてよい。プロセスは、次に、終了に到達する。
図８は、例示的な第４のシステムを示す。図８に示されるように、第４のシステムはシステム８００を含む。いくつかの例において、システム８００は、プロセッサ８１０、プラットフォームコントローラハブ８３０、システムフラッシュ８４０又はＤＲＡＭ８２０−１から８２０−ｎを含んでよく、「ｎ」は、２よりも大きい任意の正の整数全体である。また、図８に示されるように、ＤＲＡＭ８２０−１から８２０−ｎは、各チャネル８２５−１から８２５−ｎを介してプロセッサ８１０に結合されてよい。
いくつかの例によれば、図８に示されるように、プロセッサ８１０は、コア８１２及びメモリコントローラ８１４を含んでよい。これらの例について、メモリコントローラ８１４は、プロセッサ８１０の内蔵型メモリコントローラとして機能するロジック及び／又は特徴を含んでよい。プロセッサ８１０の内蔵型メモリコントローラとして、メモリコントローラ８１４は、コア８１２のようなプロセッサ８１０の構成要素についてＤＲＡＭ８２０−１から８２０−ｎへの読み取り又は書き込みアクセスを促進し得る。
いくつかの例において、システムフラッシュ８４０は、基本入出力システム（ＢＩＯＳ）を格納することを可能としてよい。これらの例について、システム８００のシステムブートの間、ＢＩＯＳは、通信リンク８４５を介してプラットフォームコントローラハブ８３０に、次に、リンク８３５を介してコア８１２に転送されてよい。ＢＩＯＳは、システムブートの少なくとも一部としてコア８１２により実行されるソフトウェア命令を含んでよい。
いくつかの例によれば、ＤＲＡＭ８２０−１から８２０−ｎは、複数のＤＲＡＭチップをそれぞれ有する別個のデュアルインラインメモリモジュール（ＤＩＭＭ）にあってよく、そうでなくてもよい。ＤＩＭＭは、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４又は将来のＤＤＲ世代のようなＤＤＲの様々な世代のための「ＪＥＤＥＣ（ＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ）」により公開されたものを含む１又は複数の技術標準又は仕様に記載されたようなダブルデータレート同期ＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）のような様々なタイプのＤＲＡＭを含んでよい。例えば、２０１２年７月に公開されたＪＥＳＤ７９‐３Ｆ‐「ＤＤＲ３ ＳＤＲＡＭ規格」及び／又は及び後の改訂版。ＤＩＭＭは、レジスタＤＩＭＭ（ＲＤＩＭＭ）、ｌｏａｄ ｒｅｄｕｃｅｄ ＤＩＭＭ（ＬＲＤＩＭＭ）、アンレジスタードＤＩＭＭ（ＵＤＩＭＭ）又はｆｕｌｌｙ ｂｕｆｆｅｒｅｄ ＤＩＭＭ（ＦＢ−ＤＩＭＭ）を含むが、これらに限定されない、様々な構成により構成されてよい。これら様々な構成はまた、ＪＥＤＥＣにより公開された１又は複数の技術標準に記載されてもよい。
いくつかの例において、ＤＲＡＭ８２０−１から８２０−ｎは、システム２００又は５００について上記で説明され及び図２及び５に示されたように構成されるＤＲＡＭアレイを含んでよい。
いくつかの例において、システム８００は、例えば、ユーザ機器、コンピュータ、パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ネットブックコンピュータ、タブレットコンピュータ、タブレット、携帯ゲーム機、ポータブルメディアプレーヤ、スマートフォン、ウェアラブルコンピュータ、Ｕｌｔｒａｂｏｏｋ（登録商標）コンピュータ、サーバ、サーバアレイ又はサーバファーム、ｗｅｂサーバ、ネットワークサーバ、インターネットサーバ、ワークステーション、ミニコンピュータ、メインフレームコンピュータ、スーパーコンピュータ、ネットワークアプライアンス、ｗｅｂアプライアンス、分散コンピューティングシステム、マルチプロセッサシステム、プロセッサベースシステム若しくはそれらの組み合わせであってよい、システム又はデバイスの一部であってよい。したがって、本明細書に記載されるシステム８００を含むデバイスの機能及び／又は特定の設定は、適切に所望されるように、様々な例において含まれ、又は省略されてよい。
図８のブロック図に示される例示的なシステム８００が多くの可能性のある実装のうちの１つの機能的な説明の例を表してよいことが理解されるべきである。
したがって、添付の図面に示されるブロック機能の分割、省略又は包含は、ハードウェアコンポーネント、回路、ソフトウェア及び／又はこれらの機能を実装するための構成要素が、他の例において必ずしも分割され、省略され、又は包含されることを暗示していない。
１又は複数の態様のうちの少なくとも１つの例は、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に格納された代表的な命令により実装されてよく、機械、コンピューティングデバイス又はシステムにより読み取られたときに、機械、コンピューティングデバイス又はシステムに、ロジックを作り上げて、本明細書に記載された技術を実行させる。「ＩＰコア」として知られるそのような表現は、有形のの機械可読媒体に格納され、様々な顧客又は製造施設に提供して、ロジック又はプロセッサを実際に作る製造機械にロードされてよい。
様々な例は、ハードウェア要素、ソフトウェア要素又は両方の組み合わせを用いて実装されてよい。いくつかの例において、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、コントローラ、デコーダ、回路、回路構成要素（例えば、トランジスタ、レジスタ、コンデンサ、インダクタ等）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセット等を含んでよい。いくつかの例において、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、アプリケーションプログラムインタフェース（ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータ・コード・セグメント、ワード、値、シンボル又はそれらの任意の組み合わせを含んでよい。例がハードウェア要素及び／又はソフトウェア要素を用いて実装されるか否かを決定することは、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度、所与の実装に必要とされるものを含む他のデザイン又は性能のような、いずれか複数の要因に従って異なってよい。
いくつかの例は、製造物品又は少なくとも１つのコンピュータ可読媒体を含んでよい。コンピュータ可読媒体は、ロジックを格納する非一時的記憶媒体を含んでよい。いくつかの例において、非一時的記憶媒体は、電子データを格納することを可能とし、揮発性メモリ又は不揮発性メモリ、リムーバブル又は非リムーバブルメモリ、消去可能又は非消去可能メモリ、書き込み可能又は再書き込み可能メモリ等を含む、コンピュータ可読記憶媒体の１又は複数のタイプを含んでよい。いくつかの例において、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータ・コード・セグメント、ワード、値、シンボル又はそれらの任意の組み合わせのような、様々なソフトウェア要素を含んでよい。
いくつかの例によれば、コンピュータ可読媒体は、機械、コンピューティングデバイス又はシステムにより実行されたときに、機械、コンピューティングデバイス又はシステムに、記載例に従って方法及び／又は動作を実行するための命令を格納又は維持する非一時的記憶媒体を含んでよい。命令は、ソースコード、コンパイルコード、解釈コード、実行可能なコード、スタティックコード、ダイナミックコード等のような任意の適切なタイプのコードを含んでよい。命令は、特定の機能を実行する機械、コンピューティングデバイス又はシステムに命令するための、予め定められたコンピュータ言語、態様又はシンタックスに従って実装されてよい。命令は、任意の適切な高レベル、低レベル、オブジェクト指向、ビジュアル、コンパイル及び／又はインタプリンタプログラミング言語を用いて実装されてよい。
いくつかの例は、これらの派生語を伴って「一例」又は「例」という表現を用いて記載されてよい。これらの用語は、例に関連して説明された特定特徴、構造又は特性が少なくとも１つの例に含まれることを意味する。明細書内の様々な個所で「一例において」という語句の出現は、必ずしも、全て同じ例を指しているわけではない。
いくつかの例は、これらの派生語を伴う「結合され（ｃｏｕｐｌｅｄ）」及び「接続され（ｃｏｎｎｅｃｔｅｄ）」という表現を用いて説明されてよい。これらの用語は、必ずしも互いに同義語として意図されるわけではない。例えば、「接続され（ｃｏｎｎｅｃｔｅｄ）」及び／又は「結合され（ｃｏｕｐｌｅｄ）」という用語を用いた記載は、２つ又はそれより多い要素が、互いに直接物理的に又は電気的に接触した状態にあることを示す。しかしながら、「結合され」という用語はまた、２つ又はそれより多い要素が、互いに直接接触していないが、まだ互いに協働又は連携することを意味してよい。
開示の要約は、３７Ｃ．Ｆ．Ｒ（米国特許法施行規則）に準拠して提供されることが強調される。セクション１．７２（ｂ）は、読み手が技術的な開示の本質を迅速に突き止めることを可能とする要約を要求する。それは、特許請求の範囲の範囲又は意味を解釈又は限定するのに用いられないという理解のもとで提出される。更に、前述の詳細な説明において、様々な特徴が開示を合理化する目的で単一の例において共にグループ化されることが理解され得る。この開示の方法は、特許請求された例が、各請求項に明示的に記載されたものよりも多くの特徴を要求するという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示例に係る全ての特徴より少ないものにある。したがって、以下の特許請求の範囲は、別個の例として独自に主張する各請求項と共に、ここで詳細な説明に組み込まれる。添付の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「その中で（ｉｎ ｗｈｉｃｈ）」という用語は、それぞれ「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「そこで（ｗｈｅｒｅｉｎ）」というそれぞれの用語に相当する平易な英語として用いられる。更に、「第１」、「第２」、「第３」等の用語は、単にラベルとして用いられ、それらの対象に数値的な要求を課すことが意図されるものではない。
いくつかの例において、例字的な第１の装置は、複数のサブアレイの第１のグループ及び複数のサブアレイの第２のグループを含むＤＲＡＭバンクと、ＤＲＡＭバンクにアクセスするべくコマンドに関連付けられる列アドレスを受信し、どのサブアレイのグループが列アドレスに基づいてアクセスされるべきかを決定するグループデコーダとを含んでよい。第１の装置はまた、複数のサブアレイの第１のグループに結合される第１の列アドレスデコーダを含んでよい。第１の列アドレスデコーダは、第１のグループに割り当てられる第１の列アドレスを有し、所与のＣＡＳに応答するグループデコーダにより受信される第１のコマンドに応答してＤＲＡＭバンクの第１のページをオープンにすることを可能とする。第１の装置はまた、複数のサブアレイの第２のグループに結合される第２の列アドレスデコーダを含む。第２の列アドレスデコーダは、第２のグループに割り当てられる第２の列アドレス有し、所与のＣＡＳに応答するグループデコーダにより受信される第２のコマンドに応答してＤＲＡＭバンクの第２のページをオープンにすることを可能としてよい。
第１の装置のいくつかの例によれば、ＤＲＡＭバンクは、ＭＤＱの第１及び第２の部分が複数のサブアレイの第１及び第２のグループにそれぞれ割り当てられるように構成されるＭＤＱを含んでよい。第１及び第２の部分は、所与のＣＡＳの間に、オープンにされた第１及び第２のページへのＩＯアクセスを可能としてよい。
いくつかの例において、第１の装置はまた、第１及び第２のコマンドに関連付けられる情報を第１及び第２のデコーダに転送して、所与のＣＡＳの間に、オープンにされた第１及び第２のページへの読み取り又は書き込みアクセスを提供するコマンドコントローラを含んでもよい。
第１の装置のいくつかの例によれば、第１のコマンドは、読み取りコマンドであってよく、第２のコマンドは書き込みコマンドである。
第１の装置のいくつかの例において、ＤＲＡＭバンクは、ＤＤＲ３ ＤＲＡＭ又はＤＤＲ４ ＤＲＡＭを含むＤＤＲ ＤＲＡＭであってよい。
第１の装置のいくつかの例において、ＤＲＡＭバンクは、３Ｄチップ積層に含まれるＤＲＡＭダイ上に配置されてよい。
いくつかの例において、例示的な第１の方法は、ＤＲＡＭバンクにアクセスするべく、ＤＲＡＭバンクにて、第１及び第２のコマンドを受信する段階と、第１のコマンドに応答して、複数のサブアレイの第１のグループにて、ＤＲＡＭバンクの第１のページをオープンにする段階とを含んでよい。第１の方法はまた、第２のコマンドに対して、複数のサブアレイの第２のグループにて、ＤＲＡＭバンクの第２のページをオープンにする段階と、同じＣＡＳの間に、オープンにされた第１及び第２のページへのＩＯアクセスを有効にする段階とを含んでもよい。
いくつかの例によれば、第１の方法はまた、複数のサブアレイの第１のグループに割り当てられる第１のコマンドに示される第１の列アドレスに基づいて第１のコマンドに応答して第１のページをオープンにすることを決定する段階を含んでもよい。第１の方法はまた、複数のサブアレイの第２のグループに割り当てられる第２のコマンドに示される第２の列アドレスに基づいて、第２のコマンドに応答して第２のページをオープンにすることを決定する段階を含んでもよい。
第１の方法のいくつかの例において、ＤＲＡＭバンクは、ＭＤＱの第１及び第２の部分が複数のサブアレイの第１及び第２のグループにそれぞれ割り当てられるように構成されるＭＤＱを含んでよい。これらの例について、第１及び第２の部分は、所与のＣＡＳの間に、オープンにされた第１及び第２のページへのＩＯアクセスを可能としてよい。
第１の方法のいくつかの例によれば、第１のコマンドは、読み取りコマンドであってよく、第２のコマンドは書き込みコマンドである。いくつかの例において、装置は、上記の第１の方法を実行するための手段を含んでよい。
いくつかの例において、例示的な第２の装置は、少なくとも２つのサブアレイを有するＤＲＡＭアレイを含んでよく、各サブアレイは、複数のサブアレイのそれぞれから所与のＣＯＬＳＬのためのＩＯを可能とするＭＤＱを有する。第２の装置はまた、少なくとも２つのサブアレイのうちの第１のサブアレイのための所与のＣＯＬＳＬに結合される第１のラッチを含んでもよい。第１のラッチは、所与のＣＯＬＳＬの列アドレスの受信に応答して、少なくとも１つの列アドレスストローブの第１のサブアレイから所与のＣＯＬＳＬのための第１のＩＯビットを遅延させる。第１の装置はまた、少なくとも２つのサブアレイのうち、第１のサブアレイの第１のＭＤＱと、第２のサブアレイの第２のＭＤＱとに結合される第１のＭＵＸを含んでもよい。第１のＭＵＸは、所与のＣＯＬＳＬの列アドレスの受信後に、少なくとも２つの列アドレスストローブのために、所与のＣＯＬＳＬの第２のＩＯビットを遅延させることを可能としてよい。第１のＭＵＸは、第１のＭＤＱを介してルーティングされる第１のＩＯビットが、第１の列アドレスストローブに応答して第１のＭＵＸを通過し、第２のＭＤＱを介してルーティングされる第２のＩＯビットが、第２の列アドレスストローブに応答して第１のＭＵＸを通過するように、各列アドレスストローブにより制御されてよい。
いくつかの例によれば、第２の装置はまた、第１のＭＵＸの出力に結合され、直列化された方式で第１及び第２の列アドレスストローブ内のＤＲＡＭアレイを含むＤＲＡＭダイの外部に第１及び第２のＩＯビットをルーティングする第１のＩＯワイヤを含んでもよい。
第２の装置のいくつかの例において、ＤＲＡＭダイは３Ｄチップ積層に含まれてよい。これらの例について、第１のＩＯワイヤは、ＤＲＡＭダイ内の第１のＴＳＶを通じて３Ｄチップ積層内の別のチップにルーティングされてよい。
第２の装置のいくつかの例によれば、第１のラッチは、各列アドレスストローブにより制御されてよい。
第２の装置のいくつかの例において、ＤＲＡＭアレイは、複数のサブアレイの第１及び第２のグループを有するＤＲＡＭバンクであってよい。これらの例について、第１及び第２のサブアレイは、第１のグループに含まれてよく、第３及び第４のサブアレイは、第２のグループに含まれてよい。
いくつかの例によれば、第２の装置はまた、第３のサブアレイの所与のＣＯＬＳＬに結合される第２のラッチを含んでもよい。第２のラッチは、所与のＣＯＬＳＬのための列アドレスの受信に応答して少なくとも１つの列アドレスストローブのために、第３のサブアレイから所与のＣＯＬＳＬの第３のＩＯビットを遅延させてよい。第２の装置はまた、第３のサブアレイの第３のＭＤＱと、第４のサブアレイの第４のＭＤＱと結合される第２のＭＵＸを含んでもよい。第２のＭＵＸは、所与のＣＯＬＳＬのための列アドレスの受信後に少なくとも２つの列アドレスストローブに応答して所与のＣＯＬＳＬの第４のＩＯビットを遅延させることを可能としてよい。第３のＭＤＱを介してルーティングされる第３のＩＯビットが第１の列アドレスストローブに応答して第２のＭＵＸを通過し、第４のＭＤＱを介してルーティングされる第４のＩＯビットが第２の列アドレスストローブに応答して第２のＭＵＸを通過するように、第２のＭＵＸは、各列アドレスストローブにより制御されてよい。
いくつかの例において、第２の装置はまた、第１のＭＵＸの出力に結合され、直列化された方式で第１及び第２の列アドレスストローブ内のＤＲＡＭアレイを含むＤＲＡＭダイの外部に第１及び第２のＩＯビットをルーティングする第１のＩＯワイヤを含んでもよい。第２の装置はまた、第２のＭＵＸの出力に結合され、直列化された方式で、第１及び第２の列アドレスストローブ内のＤＲＡＭアレイを含むＤＲＡＭダイの外部に第３及び第４のＩＯビットをルーティングする第２のＩＯワイヤを含んでもよい。
第２の装置のいくつかの例によれば、ＤＲＡＭダイは、３Ｄチップ積層に含まれてよい。これらの例について、第１のＩＯワイヤは、ＤＲＡＭダイ内の第１のＴＳＶを通じて３Ｄチップ積層内の別のチップにルーティングされてよい。第２のＩＯワイヤは、ＤＲＡＭダイ内の第２のＴＳＶを通じて他のチップに第３及び第４のＩＯビットをルーティングしてよい。
いくつかの例において、第２の装置はまた、ＤＲＡＭバンクにアクセスするべくコマンドを受信し、どの複数のサブアレイのグループが受信したコマンドに示される列アドレスに基づいてアクセスされるべきかを決定するグループデコーダを含んでもよい。第２の装置はまた、複数のサブアレイの第１のグループに結合される第１の列アドレスデコーダを含んでもよい。第１の列アドレスデコーダは、第１のグループに割り当てられる第１の列アドレスを有し、所与の列アドレスストローブに応答するグループデコーダにより受信される第１のコマンドに応答してＤＲＡＭバンクの第１のページをオープンにすることを可能としてよい。第２の装置はまた、複数のサブアレイの第２のグループに結合される第２の列アドレスデコーダを含んでもよい。第２の列アドレスデコーダは、第２のグループに割り当てられる第２の列アドレスを有し、所与の列アドレスストローブに応答するグループデコーダにより受信される第２のコマンドに応答してＤＲＡＭバンクの第２のページをオープンにすることを可能としてよい。第２の装置はまた、第１及び第２のコマンドに関連付けられる情報を第１及び第２のデコーダに転送して、所与の列アドレスストローブの間に第１及び第２のオープンにされたページへの読み取り又は書き込みアクセスを提供するコマンドコントローラを含んでもよい。
いくつかの例において、例示的な第２の方法は、ＤＲＡＭバンクにて、列アドレスを受信して、ＩＯビットを、ＤＲＡＭバンクの２又はそれより多くのサブアレイから各ＭＤＱを介してルーティングする所与のＣＯＬＳＬを通じてページをアクティブにする段階を含んでよい。第２の方法はまた、列アドレスの受信に続けて、少なくとも１つの列アドレスストローブのために、２又はそれより多くのサブアレイのうちの第１のサブアレイから所与のＣＯＬＳＬの第１のＩＯビットを遅延させる段階を含んでよい。第２の方法はまた、第１及び第２のＩＯビットが直列化された方式、連続的な列アドレスストローブ内の第１のＩＯワイヤを介してルーティングされるように、第１のサブアレイの第１のＭＤＱを介してルーティングされる第１のＩＯビットと、２又はそれより多くのサブアレイのうちの第２のサブアレイの第２のＭＤＱを介してルーティングされる第２のＩＯビットとを多重化する段階を含んでもよい。
第２の方法のいくつかの例によれば、ＤＲＡＭバンクは、ＤＲＡＭダイ上に配置されてよい。これらの例について、第１のＩＯワイヤは、ＤＲＡＭダイに結合されるデータバスに第１及び第２のＩＯビットをルーティングしてよい。
第２の方法のいくつかの例において、ＤＲＡＭバンクは、３Ｄチップ積層に含まれるＤＲＡＭダイ上に配置されてよい。第１のＩＯワイヤは、ＤＲＡＭダイ内の第１のＴＳＶを通じて、３Ｄチップ積層に含まれる別のチップに第１及び第２のＩＯビットをルーティングしてよい。
第２の方法のいくつかの例によれば、ＤＲＡＭバンクは、複数のサブアレイの第１及び第２のグループを有してよい。これらの例について、第１及び第２のサブアレイは、第１のグループに含まれてよく、第３及び第４のサブアレイは、第２のグループに含まれてよい。
いくつかの例において、第２の方法はまた、列アドレスの受信に続けて、少なくとも１つの列アドレスストローブのために、第３のサブアレイから所与のＣＯＬＳＬの第３のＩＯビットを遅延させる段階を含んでもよい。第２の方法はまた、第３及び第４のＩＯビットが、直列化された方式で連続的な列アドレスストローブ内の第２のＩＯワイヤを介してルーティングされるように、第３のサブアレイの第３のＭＤＱを介してルーティングされる第３のＩＯビットと、第４のサブアレイの第４のＭＤＱを介してルーティングされる第４のＩＯビットとを多重化する段階を含んでもよい。
第２の方法のいくつかの例によれば、ＤＲＡＭバンクは、３Ｄチップ積層に含まれるＤＲＡＭダイ上に配置されてよい。これらの例について、第１のＩＯワイヤは、ＤＲＡＭダイ内の第１のＴＳＶを通じて、３Ｄチップ積層に含まれる別のチップに第１及び第２のＩＯビットをルーティングしてよい。また、第２のＩＯワイヤは、ＤＲＡＭダイ内の第２のＴＳＶを通じて他のチップに第３及び第４のＩＯビットをルーティングしてよい。
いくつかの例において、装置は、上記で説明されたように、第２の方法を実行するための手段を含んでよい。
発明の主題が、特定の構造的な特徴及び／又は方法論的な動作が言葉で説明されてきたが、添付の特許請求の範囲に定義される発明の主題は、上記で説明された特定の機能又は動作を必ずしも限定するものではない。むしろ、上記で説明された特定の機能及び動作は、特許請求の範囲を実施する例示的な形態として開示される。

Claims (25)

  1. 複数のサブアレイの第１のグループ及び複数のサブアレイの第２のグループを含むダイナミックランダムアクセスメモリバンク（ＤＲＡＭバンク）と、
    前記ＤＲＡＭバンクにアクセスするための複数のコマンドに関連付けられる複数の列アドレスを受信し、どの複数のサブアレイのグループが前記複数の列アドレスに基づいてアクセスされるべきかを決定するグループデコーダと、
    前記複数のサブアレイの第１のグループに結合される第１の列アドレスデコーダと、
    前記複数のサブアレイの第２のグループに結合される第２の列アドレスデコーダと
    を備え、
    前記第１の列アドレスデコーダは、前記第１のグループに割り当てられる第１の列アドレスを有し、前記グループデコーダにより受信される第１のコマンドに応答し、かつ、所与の列アドレスストローブ（ＣＡＳ）に応答して前記ＤＲＡＭバンクの第１のページをオープンにすることを可能とし、
    前記第２の列アドレスデコーダは、前記第２のグループに割り当てられ第２の列アドレスを有し、前記グループデコーダにより受信される第２のコマンドに応答し、かつ、前記所与のＣＡＳに応答して前記ＤＲＡＭバンクの第２のページをオープンにすることを可能とする、装置。
  2. 複数のマスタデータライン（複数のＭＤＱ）の第１及び第２の部分が前記複数のサブアレイの第１及び第２のグループにそれぞれ割り当てられるように構成される前記複数のＭＤＱを含む前記ＤＲＡＭバンクを備え、前記第１及び第２の部分は、前記所与のＣＡＳの間に、オープンにされた前記第１及び第２のページへの入出力アクセスを可能とする、請求項１に記載の装置。
  3. 前記第１及び第２の列アドレスデコーダに前記第１及び第２のコマンドに関連付けられる情報を転送し、前記所与のＣＡＳの間に、オープンにされた前記第１及び第２のページへの読み取り又は書き込みアクセスを提供するコマンドコントローラを備える、請求項１又は２に記載の装置。
  4. 前記第１のコマンドは、読み取りコマンドであり、前記第２のコマンドは、書き込みコマンドである、請求項１から３のいずれか一項に記載の装置。
  5. 前記ＤＲＡＭバンクは、ＤＤＲ３ ＤＲＡＭ又はＤＤＲ４ ＤＲＡＭを含むダブルデータレート（ＤＤＲ）ＤＲＡＭを有する、請求項１から４のいずれか一項に記載の装置。
  6. 三次元（３Ｄ）チップ積層に含まれるＤＲＡＭダイ上に配置される前記ＤＲＡＭバンクを備える、請求項１から５のいずれか一項に記載の装置。
  7. ダイナミックランダムアクセスメモリバンク（ＤＲＡＭバンク）にアクセスするべく、前記ＤＲＡＭバンクにて、第１及び第２のコマンドを受信する段階と、
    前記第１のコマンドに応答して、複数のサブアレイの第１のグループにて前記ＤＲＡＭバンクの第１のページをオープンにする段階と、
    前記第２のコマンドに応答して複数のサブアレイの第２のグループにて前記ＤＲＡＭバンクの第２のページをオープンにする段階と、
    同じ列アドレスストローブ（ＣＡＳ）の間に、オープンにされた前記第１及び第２のページへの入出力アクセスを有効にする段階と
    を備える方法。
  8. 前記複数のサブアレイの第１のグループに割り当てられる前記第１のコマンドに示される第１の列アドレスに基づいて、前記第１のコマンドに応答して前記第１のページをオープンにすることを決定する段階と、
    前記複数のサブアレイの第２のグループに割り当てられる前記第２のコマンドに示される第２の列アドレスに基づいて、前記第２のコマンドに応答して前記第２のページをオープンにすることを決定する段階と
    を備える、請求項７に記載の方法。
  9. 複数のマスタデータライン（複数のＭＤＱ）の第１及び第２の部分が前記複数のサブアレイの第１及び第２のグループにそれぞれ割り当てられるように構成される前記複数のＭＤＱを含む前記ＤＲＡＭバンクを備え、前記第１及び第２の部分は、所与の前記ＣＡＳの間に、オープンにされた前記第１及び第２のページへの入出力アクセスを可能とする、請求項８に記載の方法。
  10. 前記第１のコマンドは、読み取りコマンドであり、前記第２のコマンドは書き込みコマンドである、請求項９に記載の方法。
  11. 少なくとも２つのサブアレイを有するダイナミックランダムアクセスメモリアレイ（ＤＲＡＭアレイ）と、
    前記少なくとも２つのサブアレイのうちの第１のサブアレイのための所与の列選択ライン（ＣＯＬＳＬ）に結合される第１のラッチと、
    前記少なくとも２つのサブアレイのうち、前記第１のサブアレイのための第１のマスタデータライン（第１のＭＤＱ）及び第２のサブアレイのための第２のＭＤＱに結合される第１のマルチプレクサ（第１のＭＵＸ）と
    を備え、
    各サブアレイは、複数の前記サブアレイのそれぞれから前記所与のＣＯＬＳＬのための入出力（ＩＯ）を可能とするＭＤＱを有し、
    前記第１のラッチは、前記所与のＣＯＬＳＬの列アドレスの受信に応答して少なくとも１つの列アドレスストローブについて、前記第１のサブアレイから前記所与のＣＯＬＳＬについて、第１のＩＯビットを遅延させ、
    前記第１のＭＵＸは、前記所与のＣＯＬＳＬのための前記列アドレスの受信後に、少なくとも２つの列アドレスストローブについて、前記所与のＣＯＬＳＬの第２のＩＯビットを遅延させることを可能とし、前記第１のＭＵＸは、前記第１のＭＤＱを介してルーティングされる前記第１のＩＯビットが、第１の列アドレスストローブに応答して前記第１のＭＵＸを通過し、及び、前記第２のＭＤＱを介してルーティングされる前記第２のＩＯビットが、第２の列アドレスストローブに応答して前記第１のＭＵＸを通過するように各列アドレスストローブにより制御される、装置。
  12. 前記第１のＭＵＸの前記出力に結合され、直列化された方式で、前記第１及び第２の列アドレスストローブにおいて、前記ＤＲＡＭアレイを含むＤＲＡＭダイの外部に前記第１及び第２のＩＯビットをルーティングする第１のＩＯワイヤを備える、請求項１１に記載の装置。
  13. 三次元チップ積層（３Ｄチップ積層）に含まれる前記ＤＲＡＭダイを備え、前記第１のＩＯワイヤは、前記ＤＲＡＭダイ内の第１のスルーシリコンビア（ＴＳＶ）を通じて前記３Ｄチップ積層内の別のチップにルーティングされる、請求項１２に記載の装置。
  14. 各列アドレスストローブにより制御される前記第１のラッチを備える、請求項１１から１３のいずれか一項に記載の装置。
  15. 前記ＤＲＡＭアレイは、複数のサブアレイの第１及び第２のグループを有するＤＲＡＭバンクを備え、前記第１及び第２のサブアレイは、前記第１のグループに含まれ、第３及び第４のサブアレイは、前記第２のグループに含まれる、請求項１１から１４のいずれか一項に記載の装置。
  16. 前記第３のサブアレイのための前記所与のＣＯＬＳＬに結合される第２のラッチと、
    前記第３のサブアレイのための第３のＭＤＱ及び前記第４のサブアレイのための第４のＭＤＱに結合される第２のＭＵＸと
    を備え、
    前記第２のラッチは、前記所与のＣＯＬＳＬのための前記列アドレスの受信に応じて、少なくとも１つの列アドレスストローブについて、前記第３のサブアレイから前記所与のＣＯＬＳＬのための第３のＩＯビットを遅延させ、
    前記第２のＭＵＸは、前記所与のＣＯＬＳＬのための前記列アドレスの受信後に少なくとも２つの列アドレスストローブについて、前記所与のＣＯＬＳＬのための第４のＩＯビットを遅延させることを可能とし、前記第２のＭＵＸは、前記第３のＭＤＱを介してルーティングされる前記第３のＩＯビットが前記第１の列アドレスストローブに応答して前記第２のＭＵＸを通過し、かつ、前記第４のＭＤＱを介してルーティングされる前記第４のＩＯビットが、前記第２の列アドレスストローブに応答して前記第２のＭＵＸを通過するように、各列アドレスストローブにより制御される、請求項１５に記載の装置。
  17. 前記第１のＭＵＸの前記出力に結合され、直列化された方式で前記第１及び第２の列アドレスストローブ内において、前記ＤＲＡＭアレイを含むＤＲＡＭダイの外部に前記第１及び第２のＩＯビットをルーティングする第１のＩＯワイヤと、
    前記第２のＭＵＸの前記出力に結合され、前記直列化された方式で前記第１及び第２の列アドレスストローブ内において、前記ＤＲＡＭアレイを含む前記ＤＲＡＭダイの外部に前記第３及び第４のＩＯビットをルーティングする第２のＩＯワイヤと
    を備える、請求項１６に記載の装置。
  18. 三次元チップ積層（３Ｄチップ積層）に含まれる前記ＤＲＡＭダイを備え、前記第１のＩＯワイヤは、前記ＤＲＡＭダイ内の第１のスルーシリコンビア（ＴＳＶ）を通じて前記３Ｄチップ積層内の別のチップにルーティングされ、前記第２のＩＯワイヤは、その他のチップへ前記ＤＲＡＭダイ内の第２のＴＳＶを通じて前記第３及び第４のＩＯビットをルーティングする、請求項１７に記載の装置。
  19. 前記ＤＲＡＭバンクにアクセスするための複数のコマンドを受信し、どの複数のサブアレイのグループが受信した複数のコマンドに示される複数の列アドレスに基づいてアクセスされるべきかを決定するグループデコーダと、
    前記複数のサブアレイの第１のグループに結合される第１の列アドレスデコーダであって、前記第１のグループに割り当てられる第１の列アドレスを有し、前記所与の列アドレスストローブに応答する前記グループデコーダにより受信される第１のコマンドに応答して前記ＤＲＡＭバンクの第１のページをオープンにすることを可能する、第１の列アドレスデコーダと、
    複数のサブアレイの前記第２のグループに結合される第２の列アドレスデコーダであって、前記第２のグループに割り当てられる第２の列アドレスを有し、前記所与の列アドレスストローブに応答する前記グループデコーダにより受信される第２のコマンドに応答して前記ＤＲＡＭバンクの第２のページをオープンにすることを可能とする第２の列アドレスデコーダと、
    前記所与の列アドレスストローブの間に、オープンにされた前記第１及び第２のページへの読み取り又は書き込みアクセスを提供するべく、前記第１及び第２のコマンドに関連付けられる情報を前記第１及び第２の列アドレスデコーダに転送するコマンドコントローラと
    備える、請求項１５から１８のいずれか一項に記載の装置。
  20. ダイナミックランダムアクセスメモリバンク（ＤＲＡＭバンク）にて、列アドレスを受信して、前記ＤＲＡＭバンクのための２又はそれより多くのサブアレイから各マスタデータライン（ＭＤＱ）を介して、複数の入出力ビット（複数のＩＯビット）をルーティングさせる所与の列選択ライン（ＣＯＬＳＬ）を通じてページをアクティブにする段階と、
    前記列アドレスの受信に続けて、少なくとも１つの列アドレスストローブについて、前記２又はそれより多くのサブアレイの第１のサブアレイから前記所与のＣＯＬＳＬのための第１のＩＯビットを遅延させる段階と、
    前記２又はそれより多くのサブアレイのうちの前記第１のサブアレイのための第１のＭＤＱを介してルーティングされる前記第１のＩＯビットと、第２のサブアレイのための第２のＭＤＱを介してルーティングされる第２のＩＯビットとを、前記第１及び第２のＩＯビットが、直列化された方式で連続的な列アドレスストローブ内で第１のＩＯワイヤを介してルーティングされるように、多重化する段階と
    備える方法。
  21. ＤＲＡＭダイ上に配置される前記ＤＲＡＭバンクを備え、前記第１のＩＯワイヤは、前記ＤＲＡＭダイに結合されるデータバスに前記第１及び第２のＩＯビットをルーティングする、請求項２０に記載の方法。
  22. 三次元チップ積層（３Ｄチップ積層）に含まれるＤＲＡＭダイ上に配置される前記ＤＲＡＭバンクを備え、前記第１のＩＯワイヤは、前記３Ｄチップ積層に含まれる別のチップに前記ＤＲＡＭダイ内の第１のスルーシリコンビア（ＴＳＶ）を通じて前記第１及び第２のＩＯビットをルーティングする、請求項２０又は２１に記載の方法。
  23. 複数のサブアレイの第１及び第２のグループを有する前記ＤＲＡＭバンクを備え、前記第１及び第２のサブアレイは、前記第１のグループに含まれ、第３及び第４のサブアレイは、前記第２のグループに含まれる、請求項２０から２２のいずれか一項に記載の方法。
  24. 前記列アドレスの受信に続けて、少なくとも１つの列アドレスストローブについて、前記第３のサブアレイから前記所与のＣＯＬＳＬのための第３のＩＯビットを遅延させる段階と、
    前記第３のサブアレイのための第３のＭＤＱを介してルーティングされる前記第３のＩＯビットと、前記第４のサブアレイのための第４のＭＤＱを介してルーティングされる第４のＩＯビットとを、前記第３及び第４のＩＯビットが前記直列化された方式で前記連続的な列アドレスストローブ内において、第２のＩＯワイヤを介してルーティングされるように、多重化する段階と
    を備える、請求項２３に記載の方法。
  25. 三次元チップ積層（３Ｄチップ積層）に含まれるＤＲＡＭダイ上に配置される前記ＤＲＡＭバンクを備え、前記第１のＩＯワイヤは、前記ＤＲＡＭダイ内の第１のスルーシリコンビア（ＴＳＶ）を通じて前記３Ｄチップ積層に含まれる別のチップに前記第１及び第２のＩＯビットをルーティングし、前記第２のＩＯワイヤは、前記ＤＲＡＭダイ内の第２のＴＳＶを通じてその他のチップに前記第３及び第４のＩＯビットをルーティングする、請求項２４に記載の方法。
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