JPH0973776A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JPH0973776A JPH0973776A JP7230250A JP23025095A JPH0973776A JP H0973776 A JPH0973776 A JP H0973776A JP 7230250 A JP7230250 A JP 7230250A JP 23025095 A JP23025095 A JP 23025095A JP H0973776 A JPH0973776 A JP H0973776A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bank
- memory
- array
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】
【課題】 マルチバンクマルチＤＱの同期型半導体記憶
装置のメモリアレイとデータ入出力端子との間の配線レ
イアウトを容易にする。 【解決手段】 １つのメモリアレイ（１）は、複数のバ
ンク（♯１〜♯４）に分割される。この１つのメモリア
レイに含まれる複数のバンクを構成するメモリ列ブロッ
クに対し各バンクごとにグローバルＩＯバス（Ｇａ〜Ｇ
ｄ）が配設される。これらのグローバルＩＯバスは、同
じデータ入出力端子に電気的に接続される。
装置のメモリアレイとデータ入出力端子との間の配線レ
イアウトを容易にする。 【解決手段】 １つのメモリアレイ（１）は、複数のバ
ンク（♯１〜♯４）に分割される。この１つのメモリア
レイに含まれる複数のバンクを構成するメモリ列ブロッ
クに対し各バンクごとにグローバルＩＯバス（Ｇａ〜Ｇ
ｄ）が配設される。これらのグローバルＩＯバスは、同
じデータ入出力端子に電気的に接続される。
Description
【０００１】
【発明の属する技術分野】この発明は外部クロック信号
に同期して動作する同期型半導体記憶装置に関し、特
に、複数のバンクを有しかつ多ビットデータを入出力す
るマルチバンク・マルチＤＱ構成の同期型半導体記憶装
置のメモリアレイ部の構成に関する。
に同期して動作する同期型半導体記憶装置に関し、特
に、複数のバンクを有しかつ多ビットデータを入出力す
るマルチバンク・マルチＤＱ構成の同期型半導体記憶装
置のメモリアレイ部の構成に関する。
【０００２】
【従来の技術】近年、マイクロプロセサの高機能化が進
んでいる。特に、マイクロプロセサの動作速度を規定す
るクロック信号の高速化および処理データ容量を規定す
るアドレス空間の大規模化は顕著である。クロック周波
数が１００〜３００ＭＨｚおよびアドレスビット数が３
２ないし６４ビット（アドレス空間２32〜２64アドレ
ス）のマイクロプロセサが商品化されている。一方、デ
ータおよび命令を記憶するメモリデバイスについては、
このクロック信号の高速化およびアドレス空間の大規模
化の双方を満たすデバイスは存在しない。高機能マイク
ロプロセサを使用したシステムを構築する場合、高速化
のためにはＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）を用い、大量のデータ／命令を記憶するた
めの大容量化に対しては、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）を使用せざるを得ない状況
にある。
んでいる。特に、マイクロプロセサの動作速度を規定す
るクロック信号の高速化および処理データ容量を規定す
るアドレス空間の大規模化は顕著である。クロック周波
数が１００〜３００ＭＨｚおよびアドレスビット数が３
２ないし６４ビット（アドレス空間２32〜２64アドレ
ス）のマイクロプロセサが商品化されている。一方、デ
ータおよび命令を記憶するメモリデバイスについては、
このクロック信号の高速化およびアドレス空間の大規模
化の双方を満たすデバイスは存在しない。高機能マイク
ロプロセサを使用したシステムを構築する場合、高速化
のためにはＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）を用い、大量のデータ／命令を記憶するた
めの大容量化に対しては、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）を使用せざるを得ない状況
にある。
【０００３】このようなマイクロプロセサ（ＭＰＵまた
はＣＰＵ）の高機能化に対応するために、ＤＲＡＭにお
いても大記憶容量かつ高速アクセスが可能なＤＲＡＭ仕
様、たとえば「シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）」、「キャッシュＤＲＡＭ（ＣＤＲＡＭ）」、およ
び「ランバスＤＲＡＭ（ＲＤＲＡＭ）」等の仕様が考案
されている。キャッシュＤＲＡＭは、キャッシュとして
のＳＲＡＭとメインメモリとしてのＤＲＡＭを１つのチ
ップ上に集積化し、このＳＲＡＭとＤＲＡＭの間でデー
タ転送を行なうことにより高速アクセスおよび大記憶容
量を実現する。ランバスＤＲＡＭは、データを記憶する
部分にＤＲＡＭを用い、かつマイクロプロセサ（ＭＰＵ
またはＣＰＵ）とのデータ転送を行なうために、このＤ
ＲＡＭコア部に対しインタフェース論理回路を設ける。
このインタフェース論理回路は、データの入出力を行な
う入出力インタフェース回路と、動作制御を行なう制御
信号を発生するクロック回路と、データ入出力の際に用
いられるプロトコルを制御するプロトコル制御回路を含
む。このインタフェース論理回路を介してデータの入出
力を行なうことにより、高速のデータ転送の実現を図
る。
はＣＰＵ）の高機能化に対応するために、ＤＲＡＭにお
いても大記憶容量かつ高速アクセスが可能なＤＲＡＭ仕
様、たとえば「シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）」、「キャッシュＤＲＡＭ（ＣＤＲＡＭ）」、およ
び「ランバスＤＲＡＭ（ＲＤＲＡＭ）」等の仕様が考案
されている。キャッシュＤＲＡＭは、キャッシュとして
のＳＲＡＭとメインメモリとしてのＤＲＡＭを１つのチ
ップ上に集積化し、このＳＲＡＭとＤＲＡＭの間でデー
タ転送を行なうことにより高速アクセスおよび大記憶容
量を実現する。ランバスＤＲＡＭは、データを記憶する
部分にＤＲＡＭを用い、かつマイクロプロセサ（ＭＰＵ
またはＣＰＵ）とのデータ転送を行なうために、このＤ
ＲＡＭコア部に対しインタフェース論理回路を設ける。
このインタフェース論理回路は、データの入出力を行な
う入出力インタフェース回路と、動作制御を行なう制御
信号を発生するクロック回路と、データ入出力の際に用
いられるプロトコルを制御するプロトコル制御回路を含
む。このインタフェース論理回路を介してデータの入出
力を行なうことにより、高速のデータ転送の実現を図
る。
【０００４】ＳＤＲＡＭは、クロック信号に同期してデ
ータの入出力および制御信号の入力を行なうことによ
り、高速アクセスを実現する。このＳＤＲＡＭは、ＲＤ
ＲＡＭと異なりデータ転送のためのプロトコル制御など
は必要がなく、またＣＤＲＡＭのようにＳＲＡＭを用い
る必要はなく、単に従来のＤＲＡＭに対しクロック同期
してデータ入出力を行なう構成が必要とされるだけであ
るため、従来のＤＲＡＭに対し設計変更が少なくて済む
利点があり、将来性が期待されている。
ータの入出力および制御信号の入力を行なうことによ
り、高速アクセスを実現する。このＳＤＲＡＭは、ＲＤ
ＲＡＭと異なりデータ転送のためのプロトコル制御など
は必要がなく、またＣＤＲＡＭのようにＳＲＡＭを用い
る必要はなく、単に従来のＤＲＡＭに対しクロック同期
してデータ入出力を行なう構成が必要とされるだけであ
るため、従来のＤＲＡＭに対し設計変更が少なくて済む
利点があり、将来性が期待されている。
【０００５】通常のＤＲＡＭとＳＤＲＡＭとの対応関係
を明確にするために、まず従来の標準ＤＲＡＭの構成お
よび動作について簡単に説明する。
を明確にするために、まず従来の標準ＤＲＡＭの構成お
よび動作について簡単に説明する。
【０００６】図１７は、従来の標準ＤＲＡＭのアレイ部
の構成を概略的に示す図である。図１７においては、４
Ｍビットのメモリセルが４Ｋ行・１Ｋ列の行列状に配置
されるメモリアレイ１の構成を示す。メモリアレイ１
は、各々が２５６行１０２４列に配列されたメモリセル
を有する１６個のメモリセグメント４−１〜４−１６を
含む。メモリセグメント４−１〜４−１６それぞれにお
いて、メモリセルの各行に対応してワード線ＷＬが配置
され、メモリセルの各列に対応してカラム選択線ＣＳＬ
が配置される。このカラム選択線ＣＳＬは、１６個のメ
モリセグメント４−１〜４−１６に共通に配置される。
の構成を概略的に示す図である。図１７においては、４
Ｍビットのメモリセルが４Ｋ行・１Ｋ列の行列状に配置
されるメモリアレイ１の構成を示す。メモリアレイ１
は、各々が２５６行１０２４列に配列されたメモリセル
を有する１６個のメモリセグメント４−１〜４−１６を
含む。メモリセグメント４−１〜４−１６それぞれにお
いて、メモリセルの各行に対応してワード線ＷＬが配置
され、メモリセルの各列に対応してカラム選択線ＣＳＬ
が配置される。このカラム選択線ＣＳＬは、１６個のメ
モリセグメント４−１〜４−１６に共通に配置される。
【０００７】メモリアレイ１において、アドレス指定さ
れたメモリセルを選択するために、図示しない経路を介
して与えられるロウアドレス信号をデコードし、アドレ
ス指定されたメモリセルが接続されるワード線を選択す
るためのワード線選択信号を発生するロウデコーダ２ａ
と、ロウデコーダ２ａからのワード線選択信号に応答し
てアドレス指定されたワード線を選択状態へ駆動するワ
ード線ドライバ２ｂと、図示しない経路を介して与えら
れるカラムアドレス信号をデコードし、アドレス指定さ
れた列に対応して配置されたカラム選択線ＣＳＬを選択
状態へ駆動するカラムデコーダ３を含む。
れたメモリセルを選択するために、図示しない経路を介
して与えられるロウアドレス信号をデコードし、アドレ
ス指定されたメモリセルが接続されるワード線を選択す
るためのワード線選択信号を発生するロウデコーダ２ａ
と、ロウデコーダ２ａからのワード線選択信号に応答し
てアドレス指定されたワード線を選択状態へ駆動するワ
ード線ドライバ２ｂと、図示しない経路を介して与えら
れるカラムアドレス信号をデコードし、アドレス指定さ
れた列に対応して配置されたカラム選択線ＣＳＬを選択
状態へ駆動するカラムデコーダ３を含む。
【０００８】さらに、カラム選択線ＣＳＬと平行に、メ
モリセグメント４−１〜４−１６それぞれに対応してグ
ローバルＩＯバスＧ１〜Ｇ１６が配置される。このグロ
ーバルＩＯバスＧ１〜Ｇ１６は、それぞれ対応のメモリ
セグメント４−１〜４−１６において選択されたメモリ
セルとデータの授受を行なう。これらのグローバルＩＯ
バスＧ１〜Ｇ１６は、図示しないデータ書込／読出回路
に結合される。
モリセグメント４−１〜４−１６それぞれに対応してグ
ローバルＩＯバスＧ１〜Ｇ１６が配置される。このグロ
ーバルＩＯバスＧ１〜Ｇ１６は、それぞれ対応のメモリ
セグメント４−１〜４−１６において選択されたメモリ
セルとデータの授受を行なう。これらのグローバルＩＯ
バスＧ１〜Ｇ１６は、図示しないデータ書込／読出回路
に結合される。
【０００９】図１８は、図１７に示すメモリセグメント
の構成を概略的に示す図である。図１８においては１つ
のメモリセグメント４（４−１〜４−１６）が代表的に
示される。図１８においては、メモリセグメント４は、
メモリセルＭＣが行列状にそれぞれ配置される２つのメ
モリセル部６ａおよび６ｂと、これらのメモリセル部６
ａおよび６ｂの間に配置されるセンスアンプ帯５を含
む。
の構成を概略的に示す図である。図１８においては１つ
のメモリセグメント４（４−１〜４−１６）が代表的に
示される。図１８においては、メモリセグメント４は、
メモリセルＭＣが行列状にそれぞれ配置される２つのメ
モリセル部６ａおよび６ｂと、これらのメモリセル部６
ａおよび６ｂの間に配置されるセンスアンプ帯５を含
む。
【００１０】メモリセル部６ａは、メモリセルＭＣの各
行に対応して配置され、それぞれに対応の行のメモリセ
ルＭＣが接続されるワード線ＷＬ１ａ、ＷＬ２ａ…と、
メモリセルＭＣの各列に対応して配置されるビット線対
ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２
４ａを含む。ビット線ＢＬｉａ，／ＢＬｉａ（ｉ＝１〜
１０２４）は、対をなして配置され、それぞれに相補的
なデータ信号が伝達される。メモリセル部６ａにおい
て、ワード線ＷＬは、１２８本配置される。メモリセル
ＭＣが、ワード線ＷＬ（ＷＬ１ａ〜ＷＬ１２８ａ）とビ
ット線対ＢＬｉａ，／ＢＬｉａの交差部に対応して配置
される。メモリセルＭＣは、情報を電荷の形態で格納す
るキャパシタＣと、対応のワード線上の信号電位に応答
してメモリキャパシタＣを対応のビット線ＢＬｉａ（ま
たは／ＢＬｉａ）に接続するアクセストランジスタＴを
含む。
行に対応して配置され、それぞれに対応の行のメモリセ
ルＭＣが接続されるワード線ＷＬ１ａ、ＷＬ２ａ…と、
メモリセルＭＣの各列に対応して配置されるビット線対
ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２
４ａを含む。ビット線ＢＬｉａ，／ＢＬｉａ（ｉ＝１〜
１０２４）は、対をなして配置され、それぞれに相補的
なデータ信号が伝達される。メモリセル部６ａにおい
て、ワード線ＷＬは、１２８本配置される。メモリセル
ＭＣが、ワード線ＷＬ（ＷＬ１ａ〜ＷＬ１２８ａ）とビ
ット線対ＢＬｉａ，／ＢＬｉａの交差部に対応して配置
される。メモリセルＭＣは、情報を電荷の形態で格納す
るキャパシタＣと、対応のワード線上の信号電位に応答
してメモリキャパシタＣを対応のビット線ＢＬｉａ（ま
たは／ＢＬｉａ）に接続するアクセストランジスタＴを
含む。
【００１１】メモリセル部６ｂも、メモリセル部６ａと
同様、メモリセルの各行に対応して配置されるワード線
ＷＬ１ｂ〜ＷＬ１２８ｂと、メモリセルＭＣの各列に対
応して配置されるビット線対ＢＬ１ｂ，／ＢＬ１ｂ〜Ｂ
Ｌ１０２４ｂ，／ＢＬ１０２４ｂを含む。
同様、メモリセルの各行に対応して配置されるワード線
ＷＬ１ｂ〜ＷＬ１２８ｂと、メモリセルＭＣの各列に対
応して配置されるビット線対ＢＬ１ｂ，／ＢＬ１ｂ〜Ｂ
Ｌ１０２４ｂ，／ＢＬ１０２４ｂを含む。
【００１２】センスアンプ帯５は、メモリセル部６ａお
よび６ｂの各列（ビット線対）に対応して配置されるセ
ンス・ＩＯ回路ＳＩ１〜ＳＩ１０２４と、行方向に沿っ
てメモリセル列に共通に配置されるローカルＩＯ線ＬＩ
ＯＳ，／ＬＩＯＳを含む。
よび６ｂの各列（ビット線対）に対応して配置されるセ
ンス・ＩＯ回路ＳＩ１〜ＳＩ１０２４と、行方向に沿っ
てメモリセル列に共通に配置されるローカルＩＯ線ＬＩ
ＯＳ，／ＬＩＯＳを含む。
【００１３】カラムデコーダ（図１７参照）からの列選
択信号を伝達するために、メモリセグメント４の各列に
平行にカラム選択線ＣＳＬ１，ＣＳＬ２，…が配置され
る。
択信号を伝達するために、メモリセグメント４の各列に
平行にカラム選択線ＣＳＬ１，ＣＳＬ２，…が配置され
る。
【００１４】センス・ＩＯ回路ＳＩｉは、対応のビット
線対ＢＬｉａ，／ＢＬｉａ（またはＢＬｉｂ，／ＢＬｉ
ｂ）上の信号電位を差動的に増幅するセンスアンプＳＡ
と、カラム選択線ＣＳＬｉ上の信号電位に応答してセン
スアンプＳＡのセンスノード（接続されるビット線対）
をローカルＩＯ線ＬＩＯＳ，／ＬＩＯＳへ接続するトラ
ンスミッションゲート８および９を含む。
線対ＢＬｉａ，／ＢＬｉａ（またはＢＬｉｂ，／ＢＬｉ
ｂ）上の信号電位を差動的に増幅するセンスアンプＳＡ
と、カラム選択線ＣＳＬｉ上の信号電位に応答してセン
スアンプＳＡのセンスノード（接続されるビット線対）
をローカルＩＯ線ＬＩＯＳ，／ＬＩＯＳへ接続するトラ
ンスミッションゲート８および９を含む。
【００１５】ビット線対ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１
０２４ａ，／ＢＬ１０２４ａおよびＢＬ１ｂ，／ＢＬ１
ｂ〜ＢＬ１０２４ｂ，／ＢＬ１０２４ｂそれぞれに対し
ては、メモリセル部選択信号に応答して導通するビット
線分離ゲートが配置される。これらのビット線対分離ゲ
ートは図面を簡略化するために示していない。選択メモ
リセルを含むメモリセル部のビット線対がセンス・ＩＯ
回路に接続され、他方の非選択メモリセル部のビット線
対はセンス・ＩＯ回路から分離される。スタンバイ時に
おいては、メモリセル部６ａおよび６ｂのビット線対Ｂ
Ｌ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ｂ，／ＢＬ１０２４
ｂは、それぞれ対応のセンス・ＩＯ回路ＳＩ１〜ＳＩ１
０２４に接続される。
０２４ａ，／ＢＬ１０２４ａおよびＢＬ１ｂ，／ＢＬ１
ｂ〜ＢＬ１０２４ｂ，／ＢＬ１０２４ｂそれぞれに対し
ては、メモリセル部選択信号に応答して導通するビット
線分離ゲートが配置される。これらのビット線対分離ゲ
ートは図面を簡略化するために示していない。選択メモ
リセルを含むメモリセル部のビット線対がセンス・ＩＯ
回路に接続され、他方の非選択メモリセル部のビット線
対はセンス・ＩＯ回路から分離される。スタンバイ時に
おいては、メモリセル部６ａおよび６ｂのビット線対Ｂ
Ｌ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ｂ，／ＢＬ１０２４
ｂは、それぞれ対応のセンス・ＩＯ回路ＳＩ１〜ＳＩ１
０２４に接続される。
【００１６】ローカルＩＯ線ＬＩＯＳ，／ＬＩＯＳと対
応のグローバルＩＯ線ＧＩＯ，／ＧＩＯに対して、メモ
リセグメント選択信号に応答して導通するセグメント選
択ゲートＳＳＧが配置される。セグメント選択ゲートＳ
ＳＧは、このメモリセグメント選択信号ＭＳＳに応答し
て導通して、ローカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳ
をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯへ接続す
るトランスミッションゲート１０，１１を含む。次に動
作についてその動作波形図である図１９を参照して簡単
に説明する。
応のグローバルＩＯ線ＧＩＯ，／ＧＩＯに対して、メモ
リセグメント選択信号に応答して導通するセグメント選
択ゲートＳＳＧが配置される。セグメント選択ゲートＳ
ＳＧは、このメモリセグメント選択信号ＭＳＳに応答し
て導通して、ローカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳ
をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯへ接続す
るトランスミッションゲート１０，１１を含む。次に動
作についてその動作波形図である図１９を参照して簡単
に説明する。
【００１７】まず、図１９（Ａ）を参照して、データ読
出時の動作について説明する。メモリへのアクセスサイ
クルは、ロウアドレスストローブ信号／ＲＡＳにより規
定される。この信号／ＲＡＳがハイレベルの非活性状態
のときには、メモリアレイ１はプリチャージ状態にな
り、メモリセグメント４−１〜４−１６において、すべ
てのビット線対ＢＬ，／ＢＬ（ビット線を代表的に示
す）は中間電位にプリチャージされる。ワード線ＷＬ
（ワード線を代表的に示す）はすべて非選択状態のロー
レベルにある。またローカルＩＯ線ＬＩＯＳ，／ＬＩＯ
ＳおよびグローバルＩＯ線ＧＩＯ，／ＧＩＯもすべて所
定のプリチャージ電位にプリチャージされる。図１９
（Ａ）においては、ローカルＩＯ線ＬＩＯＳ，／ＬＩＯ
ＳおよびＧＩＯ，／ＧＩＯも中間電位にプリチャージさ
れるように示される。
出時の動作について説明する。メモリへのアクセスサイ
クルは、ロウアドレスストローブ信号／ＲＡＳにより規
定される。この信号／ＲＡＳがハイレベルの非活性状態
のときには、メモリアレイ１はプリチャージ状態にな
り、メモリセグメント４−１〜４−１６において、すべ
てのビット線対ＢＬ，／ＢＬ（ビット線を代表的に示
す）は中間電位にプリチャージされる。ワード線ＷＬ
（ワード線を代表的に示す）はすべて非選択状態のロー
レベルにある。またローカルＩＯ線ＬＩＯＳ，／ＬＩＯ
ＳおよびグローバルＩＯ線ＧＩＯ，／ＧＩＯもすべて所
定のプリチャージ電位にプリチャージされる。図１９
（Ａ）においては、ローカルＩＯ線ＬＩＯＳ，／ＬＩＯ
ＳおよびＧＩＯ，／ＧＩＯも中間電位にプリチャージさ
れるように示される。
【００１８】ロウアドレスストローブ信号／ＲＡＳがロ
ーレベルの活性状態とされると、このメモリアレイ１に
おけるメモリセルの選択動作が開始される。信号／ＲＡ
Ｓの立下がりに同期して、与えられたアドレス信号がロ
ウアドレス信号Ｘとして取込まれ、図１７に示すロウデ
コーダ２ａによりデコードされてワード線選択信号が発
生され、ワードドライバ２ｂにより、選択されたワード
線が選択状態へ駆動される。今、説明を簡単にするため
に、メモリアレイ１において、１ビットのメモリセルが
選択されるとして説明する。この場合、１つのメモリセ
グメントのみが選択状態とされ、残りの１５個のメモリ
セグメントはスタンバイ状態を維持する。図１８に示す
メモリセグメント４が選択状態とされたとすると、選択
ワード線を含むメモリセル部のみがセンス・ＩＯ回路Ｓ
Ｉ１〜ＳＩ１０２４に接続される。
ーレベルの活性状態とされると、このメモリアレイ１に
おけるメモリセルの選択動作が開始される。信号／ＲＡ
Ｓの立下がりに同期して、与えられたアドレス信号がロ
ウアドレス信号Ｘとして取込まれ、図１７に示すロウデ
コーダ２ａによりデコードされてワード線選択信号が発
生され、ワードドライバ２ｂにより、選択されたワード
線が選択状態へ駆動される。今、説明を簡単にするため
に、メモリアレイ１において、１ビットのメモリセルが
選択されるとして説明する。この場合、１つのメモリセ
グメントのみが選択状態とされ、残りの１５個のメモリ
セグメントはスタンバイ状態を維持する。図１８に示す
メモリセグメント４が選択状態とされたとすると、選択
ワード線を含むメモリセル部のみがセンス・ＩＯ回路Ｓ
Ｉ１〜ＳＩ１０２４に接続される。
【００１９】今、ワード線ＷＬ１ａが選択状態とされた
とする。この場合には、メモリセル部６ａのビット線対
ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２
４ａがセンス・ＩＯ回路ＳＩ１〜ＳＩ１０２４に接続さ
れ、メモリセル部６ｂのビット線対ＢＬ１ｂ，／ＢＬ１
ｂ〜ＢＬ１０２４ｂ，／ＢＬ１０２４ｂは、センス・Ｉ
Ｏ回路ＳＩ１〜ＳＩ１０２４から分離される。選択ワー
ド線ＷＬ（ＷＬ１ａ）が、図１７に示すワード線ドライ
バ３により選択状態へ駆動され、その電位がハイレベル
に立上がると、選択ワード線ＷＬ１ａに接続されるメモ
リセルＭＣの記憶データがそれぞれ対応のビット線ＢＬ
１ａ〜ＢＬ１０２４ａ上に読出される。他方のビット線
／ＢＬ１ａ〜／ＢＬ１０２４ａには、選択メモリセルは
接続されないため、プリチャージ電位を維持する。次い
で、センスアンプＳＡが活性状態とされ、ビット線対Ｂ
Ｌ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ〜ＢＬ１０２４ａ
上のメモリセルデータが検知され増幅されかつラッチさ
れる。
とする。この場合には、メモリセル部６ａのビット線対
ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２
４ａがセンス・ＩＯ回路ＳＩ１〜ＳＩ１０２４に接続さ
れ、メモリセル部６ｂのビット線対ＢＬ１ｂ，／ＢＬ１
ｂ〜ＢＬ１０２４ｂ，／ＢＬ１０２４ｂは、センス・Ｉ
Ｏ回路ＳＩ１〜ＳＩ１０２４から分離される。選択ワー
ド線ＷＬ（ＷＬ１ａ）が、図１７に示すワード線ドライ
バ３により選択状態へ駆動され、その電位がハイレベル
に立上がると、選択ワード線ＷＬ１ａに接続されるメモ
リセルＭＣの記憶データがそれぞれ対応のビット線ＢＬ
１ａ〜ＢＬ１０２４ａ上に読出される。他方のビット線
／ＢＬ１ａ〜／ＢＬ１０２４ａには、選択メモリセルは
接続されないため、プリチャージ電位を維持する。次い
で、センスアンプＳＡが活性状態とされ、ビット線対Ｂ
Ｌ１ａ，／ＢＬ１ａ〜ＢＬ１０２４ａ〜ＢＬ１０２４ａ
上のメモリセルデータが検知され増幅されかつラッチさ
れる。
【００２０】次いで、このときまでに、活性状態とされ
たカラムアドレスストローブ信号／ＣＡＳに従って、そ
のときに与えられていたアドレス信号がカラムアドレス
信号Ｙとして取込まれ、カラムデコーダ３（図１７参
照）により列選択が行なわれる。ビット線対ＢＬ１ａ，
／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２４ａの信号
電位がセンスアンプＳＡにより検知増幅された後、この
カラムデコーダ３からの列選択信号が活性状態とされ、
１つのカラム選択線が活性状態とされる。今、カラム選
択線ＣＳＬ１が選択されたとする。この場合、カラム選
択線ＣＳＬ１上のカラム選択信号に従って、センス・Ｉ
Ｏ回路ＳＩ１に含まれるトランスミッションゲート８お
よび９が導通し、ビット線ＢＬ１ａ，／ＢＬ１ａがロー
カルＩＯ線ＬＩＯＳ，／ＬＩＯＳに接続され、ビット線
ＢＬ１ａおよび／ＢＬ１ａ上のデータ（センスアンプＳ
Ａにより検知増幅されているデータ）が伝達される。
たカラムアドレスストローブ信号／ＣＡＳに従って、そ
のときに与えられていたアドレス信号がカラムアドレス
信号Ｙとして取込まれ、カラムデコーダ３（図１７参
照）により列選択が行なわれる。ビット線対ＢＬ１ａ，
／ＢＬ１ａ〜ＢＬ１０２４ａ，／ＢＬ１０２４ａの信号
電位がセンスアンプＳＡにより検知増幅された後、この
カラムデコーダ３からの列選択信号が活性状態とされ、
１つのカラム選択線が活性状態とされる。今、カラム選
択線ＣＳＬ１が選択されたとする。この場合、カラム選
択線ＣＳＬ１上のカラム選択信号に従って、センス・Ｉ
Ｏ回路ＳＩ１に含まれるトランスミッションゲート８お
よび９が導通し、ビット線ＢＬ１ａ，／ＢＬ１ａがロー
カルＩＯ線ＬＩＯＳ，／ＬＩＯＳに接続され、ビット線
ＢＬ１ａおよび／ＢＬ１ａ上のデータ（センスアンプＳ
Ａにより検知増幅されているデータ）が伝達される。
【００２１】次いで、メモリセグメント選択信号ＭＳＳ
が活性状態とされ、セグメント選択ゲートＳＳＧに含ま
れるトランスミッションゲート１０および１１が導通
し、ローカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳが対応の
グローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され、このロ
ーカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳ上のデータがグ
ローバルＩＯ線ＧＩＯ，／ＧＩＯ上に伝達される。
が活性状態とされ、セグメント選択ゲートＳＳＧに含ま
れるトランスミッションゲート１０および１１が導通
し、ローカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳが対応の
グローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され、このロ
ーカルＩＯ線ＬＩＯＳおよび／ＬＩＯＳ上のデータがグ
ローバルＩＯ線ＧＩＯ，／ＧＩＯ上に伝達される。
【００２２】ここで、メモリセグメント選択信号ＳＳＧ
は、センス・ＩＯ回路とメモリセル部とを接続するため
に用いられるアドレス信号（たとえばロウアドレス信号
Ｘの上位４ビット）で形成される。この後、図示しない
読出回路を介して読出データＱが出力される。１つのメ
モリサイクルが完了すると、信号／ＲＡＳがハイレベル
の非活性状態とされ、またカラムアドレスストローブ信
号／ＣＡＳも非活性状態のハイレベルとされ、再びメモ
リアレイ１がプリチャージ状態に移行する。
は、センス・ＩＯ回路とメモリセル部とを接続するため
に用いられるアドレス信号（たとえばロウアドレス信号
Ｘの上位４ビット）で形成される。この後、図示しない
読出回路を介して読出データＱが出力される。１つのメ
モリサイクルが完了すると、信号／ＲＡＳがハイレベル
の非活性状態とされ、またカラムアドレスストローブ信
号／ＣＡＳも非活性状態のハイレベルとされ、再びメモ
リアレイ１がプリチャージ状態に移行する。
【００２３】次に、図１９（Ｂ）を参照して、データ書
込時の動作について説明する。データ書込時において、
ワード線ＷＬが選択されて、次いでセンスアンプが活性
状態とされて選択メモリセルのデータの検知増幅および
ラッチが行なわれるまでは、データ読出時と同じ動作が
行なわれる。
込時の動作について説明する。データ書込時において、
ワード線ＷＬが選択されて、次いでセンスアンプが活性
状態とされて選択メモリセルのデータの検知増幅および
ラッチが行なわれるまでは、データ読出時と同じ動作が
行なわれる。
【００２４】データ書込時においては、まず、書込デー
タＤに従って、図示しない書込ドライバによりグローバ
ルＩＯ線ＧＩＯおよび／ＧＩＯ上に内部書込データが伝
達される。内部書込データの伝達タイミングは、カラム
アドレスストローブ信号／ＣＡＳとライトイネーブル信
号／ＷＥ（図示せず）の遅い方の活性状態により決定さ
れる。図１９（Ｂ）においては、このデータ書込タイミ
ングは、カラムアドレスストローブ信号／ＣＡＳにより
決定されるように示される。カラムアドレスストローブ
信号ＣＡＳがローレベルの活性状態とされると、カラム
アドレス信号Ｙに従ってカラムデコーダ３が選択列に対
応して配置されるカラム選択線ＣＳＬ上にカラム選択信
号を伝達する。このとき、トランスミッションゲート
８、９がカラム選択信号に応答して導通し、かつ同時に
このときセグメント選択ゲートＳＳＧに含まれるトラン
スミッションゲート１０および１１が導通状態とされ
る。これにより、グローバルＩＯ線ＧＩＯ，／ＧＩＯが
ローカルＩＯ線ＬＩＯＳ，／ＬＩＯＳを介して選択列に
対応して配置されるビット線ＢＬ，／ＢＬ（ＢＬ１ａ，
／ＢＬ１ａと仮定する）に電気的に接続される。グロー
バルＩＯ線ＧＩＯ，／ＧＩＯ上に伝達された書込データ
は、駆動力の大きな書込ドライバにより伝達されてお
り、センスアンプＳＡのラッチデータが、このローカル
ＩＯ線ＬＩＯＳ，／ＬＩＯＳを介してグローバルＩＯ線
ＧＩＯ，／ＧＩＯから与えられる書込データに対応した
状態とされる。これにより、選択メモリセルに対し書込
データが書込まれる。図１９（Ｂ）においては、選択ビ
ット線ＢＬ，／ＢＬのセンスアンプによりラッチされて
いるデータが、グローバルＩＯ線ＧＩＯ，／ＧＩＯを介
して与えられる内部書込データにより反転される状態が
一例として示される。
タＤに従って、図示しない書込ドライバによりグローバ
ルＩＯ線ＧＩＯおよび／ＧＩＯ上に内部書込データが伝
達される。内部書込データの伝達タイミングは、カラム
アドレスストローブ信号／ＣＡＳとライトイネーブル信
号／ＷＥ（図示せず）の遅い方の活性状態により決定さ
れる。図１９（Ｂ）においては、このデータ書込タイミ
ングは、カラムアドレスストローブ信号／ＣＡＳにより
決定されるように示される。カラムアドレスストローブ
信号ＣＡＳがローレベルの活性状態とされると、カラム
アドレス信号Ｙに従ってカラムデコーダ３が選択列に対
応して配置されるカラム選択線ＣＳＬ上にカラム選択信
号を伝達する。このとき、トランスミッションゲート
８、９がカラム選択信号に応答して導通し、かつ同時に
このときセグメント選択ゲートＳＳＧに含まれるトラン
スミッションゲート１０および１１が導通状態とされ
る。これにより、グローバルＩＯ線ＧＩＯ，／ＧＩＯが
ローカルＩＯ線ＬＩＯＳ，／ＬＩＯＳを介して選択列に
対応して配置されるビット線ＢＬ，／ＢＬ（ＢＬ１ａ，
／ＢＬ１ａと仮定する）に電気的に接続される。グロー
バルＩＯ線ＧＩＯ，／ＧＩＯ上に伝達された書込データ
は、駆動力の大きな書込ドライバにより伝達されてお
り、センスアンプＳＡのラッチデータが、このローカル
ＩＯ線ＬＩＯＳ，／ＬＩＯＳを介してグローバルＩＯ線
ＧＩＯ，／ＧＩＯから与えられる書込データに対応した
状態とされる。これにより、選択メモリセルに対し書込
データが書込まれる。図１９（Ｂ）においては、選択ビ
ット線ＢＬ，／ＢＬのセンスアンプによりラッチされて
いるデータが、グローバルＩＯ線ＧＩＯ，／ＧＩＯを介
して与えられる内部書込データにより反転される状態が
一例として示される。
【００２５】データ書込が完了すると、ロウアドレスス
トローブ信号／ＲＡＳおよびカラムアドレスストローブ
信号／ＣＡＳがともにハイレベルの非活性状態とされ、
メモリアレイ１が、再びプリチャージ状態に復帰する。
トローブ信号／ＲＡＳおよびカラムアドレスストローブ
信号／ＣＡＳがともにハイレベルの非活性状態とされ、
メモリアレイ１が、再びプリチャージ状態に復帰する。
【００２６】上述のような動作を行なうことにより、メ
モリアレイ１上の１ビットのメモリセルに対するデータ
の書込／読出を行なうことができる。図２０は、１６Ｍ
ビットＤＲＡＭのアレイの配置を概略的に示す図であ
る。図２０において、ＤＲＡＭ１０は、各々が４Ｍビッ
トの記憶容量を有する４つのメモリアレイ１ａ〜１ｄを
含む。これらのメモリアレイ１ａ−１ｄは、図１７およ
び図１８に示すものと同じ構成を備える。メモリアレイ
１ａ−１ｄそれぞれに対して、ワード線ドライバ２ｂａ
−２ｂｄおよびカラムデコーダ３ａ−３ｄが設けられ
る。これらのワード線ドライバ２ｂａ−２ｂｄおよびカ
ラムデコーダ３ａ−３ｄは、対応のメモリアレイ１ａ−
１ｄにおけるワード線およびカラム選択線を選択状態へ
と駆動する。
モリアレイ１上の１ビットのメモリセルに対するデータ
の書込／読出を行なうことができる。図２０は、１６Ｍ
ビットＤＲＡＭのアレイの配置を概略的に示す図であ
る。図２０において、ＤＲＡＭ１０は、各々が４Ｍビッ
トの記憶容量を有する４つのメモリアレイ１ａ〜１ｄを
含む。これらのメモリアレイ１ａ−１ｄは、図１７およ
び図１８に示すものと同じ構成を備える。メモリアレイ
１ａ−１ｄそれぞれに対して、ワード線ドライバ２ｂａ
−２ｂｄおよびカラムデコーダ３ａ−３ｄが設けられ
る。これらのワード線ドライバ２ｂａ−２ｂｄおよびカ
ラムデコーダ３ａ−３ｄは、対応のメモリアレイ１ａ−
１ｄにおけるワード線およびカラム選択線を選択状態へ
と駆動する。
【００２７】このＤＲＡＭ１０が、４ビットデータを入
出力する×４構成を有しかつ４Ｋリフレッシュサイクル
を有すると仮定する。４Ｋリフレッシュサイクルとは、
４Ｋ回リフレッシュを実行することにより、ＤＲＡＭ１
０に含まれるメモリセルすべてが１回リフレッシュされ
ることを示す。多ビットデータを入出力する多ビットＤ
ＲＡＭ（マルチＤＱのＤＲＡＭ）においては、１回のア
クセス（アドレス指定で）で何本のワード線が選択状態
へドライブされるかは、リフレッシュサイクルにより決
定される。図２０に示す１６ＭビットＤＲＡＭが４Ｋリ
フレッシュサイクルを有するとき、これに含まれるワー
ド線の総数は４Ｋ・４であるため、同時に４本のワード
線を選択状態へドライブする必要がある。通常、このよ
うな４本のワード線を同時に選択状態へドライブする場
合、図２１に示すように４つのメモリアレイ１ａ〜１ｄ
それぞれにおいて１本のワード線ＷＬを選択状態とす
る。メモリアレイ１ａ〜１ｄそれぞれにおいて、選択状
態とされたワード線ＷＬに関して１ビットのメモリセル
を選択してアクセスすることにより、４ビットデータの
入出力を行なうことができる。
出力する×４構成を有しかつ４Ｋリフレッシュサイクル
を有すると仮定する。４Ｋリフレッシュサイクルとは、
４Ｋ回リフレッシュを実行することにより、ＤＲＡＭ１
０に含まれるメモリセルすべてが１回リフレッシュされ
ることを示す。多ビットデータを入出力する多ビットＤ
ＲＡＭ（マルチＤＱのＤＲＡＭ）においては、１回のア
クセス（アドレス指定で）で何本のワード線が選択状態
へドライブされるかは、リフレッシュサイクルにより決
定される。図２０に示す１６ＭビットＤＲＡＭが４Ｋリ
フレッシュサイクルを有するとき、これに含まれるワー
ド線の総数は４Ｋ・４であるため、同時に４本のワード
線を選択状態へドライブする必要がある。通常、このよ
うな４本のワード線を同時に選択状態へドライブする場
合、図２１に示すように４つのメモリアレイ１ａ〜１ｄ
それぞれにおいて１本のワード線ＷＬを選択状態とす
る。メモリアレイ１ａ〜１ｄそれぞれにおいて、選択状
態とされたワード線ＷＬに関して１ビットのメモリセル
を選択してアクセスすることにより、４ビットデータの
入出力を行なうことができる。
【００２８】図２０に示すように、メモリアレイ１ａ〜
１ｄそれぞれに対し、ワード線ドライバ２ｂａ〜２ｂｄ
およびカラムデコーダ３ａ〜３ｄが設けられている。ワ
ード線ドライバ２ｂａ〜２ｂｄそれぞれに対しては、図
１７に示すように、ロウデコーダ２ａが配置されてい
る。したがって、メモリアレイ１ａ〜１ｄそれぞれにお
いては、ロウデコーダおよびカラムデコーダを互いに独
立に駆動する構成とすれば、メモリアレイ１ａ〜１ｄ
を、それぞれ互いに独立して駆動することができる。す
なわち、メモリアレイ１ａ〜１ｄにおいて、あるメモリ
アレイが選択状態とされてメモリセルが選択されている
とき、残りのメモリアレイにおいてはプリチャージ状態
が維持され、また１つのメモリアレイの選択時に、別の
メモリアレイをプリチャージ状態から選択状態へとドラ
イブすることができる。ＳＤＲＡＭが、このメモリアレ
イ１ａ〜１ｄを互いに独立に動作させる機能を備える。
１ｄそれぞれに対し、ワード線ドライバ２ｂａ〜２ｂｄ
およびカラムデコーダ３ａ〜３ｄが設けられている。ワ
ード線ドライバ２ｂａ〜２ｂｄそれぞれに対しては、図
１７に示すように、ロウデコーダ２ａが配置されてい
る。したがって、メモリアレイ１ａ〜１ｄそれぞれにお
いては、ロウデコーダおよびカラムデコーダを互いに独
立に駆動する構成とすれば、メモリアレイ１ａ〜１ｄ
を、それぞれ互いに独立して駆動することができる。す
なわち、メモリアレイ１ａ〜１ｄにおいて、あるメモリ
アレイが選択状態とされてメモリセルが選択されている
とき、残りのメモリアレイにおいてはプリチャージ状態
が維持され、また１つのメモリアレイの選択時に、別の
メモリアレイをプリチャージ状態から選択状態へとドラ
イブすることができる。ＳＤＲＡＭが、このメモリアレ
イ１ａ〜１ｄを互いに独立に動作させる機能を備える。
【００２９】図２２は、ＳＤＲＡＭのデータ読出時の動
作を示すタイミングチャート図である。以下、簡単に、
ＳＤＲＡＭの読出動作について簡単に説明する。
作を示すタイミングチャート図である。以下、簡単に、
ＳＤＲＡＭの読出動作について簡単に説明する。
【００３０】ＳＤＲＡＭにおいては、外部から与えられ
るたとえばシステムクロックであるクロック信号ＣＬＫ
に同期して外部制御信号の取込みおよび確定データの入
出力が行なわれる。図２２においては、カラムアドレス
ストローブ信号／ＣＡＳが活性状態となってから有効デ
ータが出力されるのに必要とされるクロックサイクル数
を示すＣＡＳレイテンシーが１であり、かつ１つのアド
レス指定により連続して読出されるデータビット数（１
つのＤＱ端子に関して）が４の場合のデータ読出動作が
一例として示される。
るたとえばシステムクロックであるクロック信号ＣＬＫ
に同期して外部制御信号の取込みおよび確定データの入
出力が行なわれる。図２２においては、カラムアドレス
ストローブ信号／ＣＡＳが活性状態となってから有効デ
ータが出力されるのに必要とされるクロックサイクル数
を示すＣＡＳレイテンシーが１であり、かつ１つのアド
レス指定により連続して読出されるデータビット数（１
つのＤＱ端子に関して）が４の場合のデータ読出動作が
一例として示される。
【００３１】ＳＤＲＡＭにおいては、外部制御信号すな
わちロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥは、ワンショットパルスの形で与えられる。ク
ロック信号ＣＬＫの立上がりにおけるこれらの外部制御
信号の状態により、ＳＤＲＡＭに対して行なわれる動作
が決定される。
わちロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥは、ワンショットパルスの形で与えられる。ク
ロック信号ＣＬＫの立上がりにおけるこれらの外部制御
信号の状態により、ＳＤＲＡＭに対して行なわれる動作
が決定される。
【００３２】クロックサイクル１においては、クロック
信号ＣＬＫの立上がりにおいて、ロウアドレスストロー
ブ信号／ＲＡＳがローレベルの活性状態とされる。この
状態においては、ＳＤＲＡＭへのアクセスが指定され、
そのときに与えられるアドレス信号Ａｄｄがロウアドレ
ス信号Ｘ０として取込まれ、またそのとき同時に与えら
れるバンクアドレス信号ＢＡにより、指定されたバンク
に対するアクセスが行なわれる。図２２においては、バ
ンクＡが指定された状態が示される。この状態において
は、バンクＡ（図２１に示すメモリアレイ１ａ〜１ｄの
いずれか）に対し、ロウアドレス信号Ｘ０に従った行選
択動作が行なわれる。
信号ＣＬＫの立上がりにおいて、ロウアドレスストロー
ブ信号／ＲＡＳがローレベルの活性状態とされる。この
状態においては、ＳＤＲＡＭへのアクセスが指定され、
そのときに与えられるアドレス信号Ａｄｄがロウアドレ
ス信号Ｘ０として取込まれ、またそのとき同時に与えら
れるバンクアドレス信号ＢＡにより、指定されたバンク
に対するアクセスが行なわれる。図２２においては、バ
ンクＡが指定された状態が示される。この状態において
は、バンクＡ（図２１に示すメモリアレイ１ａ〜１ｄの
いずれか）に対し、ロウアドレス信号Ｘ０に従った行選
択動作が行なわれる。
【００３３】クロックサイクル２においては、クロック
信号ＣＬＫの立上がりにおいて、カラムアドレスストロ
ーブ信号／ＣＡＳがローレベルとされ、かつライトイネ
ーブル信号／ＷＥがハイレベルに維持される。これによ
り、列選択動作が指定され、かつデータ読出動作が指定
される。この信号／ＣＡＳの活性化により、そのときに
与えられたアドレス信号Ａｄｄがカラムアドレス信号Ｙ
０として取込まれ、またそのとき、バンクＡを指定する
バンクアドレスＢＡが取込まれる。これにより、カラム
アドレス信号Ｙ０により指定される列メモリセルのデー
タが選択される。ＣＡＳレイテンシが１であるため、次
のクロックサイクル３から、順次クロック信号ＣＬＫの
立上がりに同期して、このアドレス信号Ｘ０およびＹ０
で指定されるメモリセルのデータから始まる４つのアド
レスのデータＡ１〜Ａ４が順次出力される。
信号ＣＬＫの立上がりにおいて、カラムアドレスストロ
ーブ信号／ＣＡＳがローレベルとされ、かつライトイネ
ーブル信号／ＷＥがハイレベルに維持される。これによ
り、列選択動作が指定され、かつデータ読出動作が指定
される。この信号／ＣＡＳの活性化により、そのときに
与えられたアドレス信号Ａｄｄがカラムアドレス信号Ｙ
０として取込まれ、またそのとき、バンクＡを指定する
バンクアドレスＢＡが取込まれる。これにより、カラム
アドレス信号Ｙ０により指定される列メモリセルのデー
タが選択される。ＣＡＳレイテンシが１であるため、次
のクロックサイクル３から、順次クロック信号ＣＬＫの
立上がりに同期して、このアドレス信号Ｘ０およびＹ０
で指定されるメモリセルのデータから始まる４つのアド
レスのデータＡ１〜Ａ４が順次出力される。
【００３４】クロックサイクル５において、クロック信
号ＣＬＫの立上がりにおいて信号／ＲＡＳおよび／ＷＥ
がともにローレベルとされ、バンクＡに対するプリチャ
ージが指定される。しかしながら、ＣＡＳレイテンシー
が１であるため、このプリチャージが行なわれていて
も、先に読出されていたメモリセルデータＡ４は、次の
クロックサイクル６において読出される。このクロック
サイクル６においては、再び信号／ＲＡＳがローレベル
の活性状態とされ、またバンクアドレスＢＡが別のバン
クＢを指定する。このバンクＢにおいて、このときに取
込まれたロウアドレス信号Ｘ１に従って行選択動作が行
なわれる。
号ＣＬＫの立上がりにおいて信号／ＲＡＳおよび／ＷＥ
がともにローレベルとされ、バンクＡに対するプリチャ
ージが指定される。しかしながら、ＣＡＳレイテンシー
が１であるため、このプリチャージが行なわれていて
も、先に読出されていたメモリセルデータＡ４は、次の
クロックサイクル６において読出される。このクロック
サイクル６においては、再び信号／ＲＡＳがローレベル
の活性状態とされ、またバンクアドレスＢＡが別のバン
クＢを指定する。このバンクＢにおいて、このときに取
込まれたロウアドレス信号Ｘ１に従って行選択動作が行
なわれる。
【００３５】クロックサイクル７において、クロック信
号ＣＬＫの立上がりにおいて信号／ＣＡＳがローレベル
とされ、信号／ＷＥがハイレベルとされ、バンクＢに対
するデータ読出が指定される。このときに取込まれたカ
ラムアドレス信号Ｙ１に従って再びメモリセルの列が指
定され、次のクロックサイクル８において、クロック信
号ＣＬＫの立上がりにおいて、最初にアドレス信号Ｘ１
およびＹ１により指定されたメモリセルのデータＢ１が
出力され、次いでクロックサイクル９において次のメモ
リセルのデータＢ２が読出される。
号ＣＬＫの立上がりにおいて信号／ＣＡＳがローレベル
とされ、信号／ＷＥがハイレベルとされ、バンクＢに対
するデータ読出が指定される。このときに取込まれたカ
ラムアドレス信号Ｙ１に従って再びメモリセルの列が指
定され、次のクロックサイクル８において、クロック信
号ＣＬＫの立上がりにおいて、最初にアドレス信号Ｘ１
およびＹ１により指定されたメモリセルのデータＢ１が
出力され、次いでクロックサイクル９において次のメモ
リセルのデータＢ２が読出される。
【００３６】ＳＤＲＡＭにおいては、１つのアドレス指
定により、バースト長に従うメモリセルが同時に選択さ
れ、これらの同時に選択されたメモリセルのデータがク
ロック信号ＣＬＫに同期して順次読出される。
定により、バースト長に従うメモリセルが同時に選択さ
れ、これらの同時に選択されたメモリセルのデータがク
ロック信号ＣＬＫに同期して順次読出される。
【００３７】図２３は、データ書込時の動作を示すタイ
ミングチャート図である。図２３においても、バースト
長が４、かつＣＡＳレイテンシが１の場合のデータ書込
動作が示される。クロックサイクル１においては、クロ
ック信号ＣＫＬの立上がりにおいて、信号／ＲＡＳがロ
ーレベルの活性状態とされ、メモリアクセスが指定され
る。このときに与えられたアドレス信号ＡｄｄおよびＢ
Ａに従って、バンクＡのロウアドレス信号Ｘ０が指定す
る行が選択状態とされる。次でクロックサイクル２にお
いて、信号／ＣＡＳおよび／ＷＥが活性状態のローレベ
ルとされ、データ書込が指定される。この場合には、ア
ドレス信号Ａｄｄがカラムアドレス信号Ｙ０として取込
まれ、バンクアドレスＢＡが指定するバンクＡにおい
て、このカラムアドレス信号Ｙ０が指定する列が選択状
態とされる。
ミングチャート図である。図２３においても、バースト
長が４、かつＣＡＳレイテンシが１の場合のデータ書込
動作が示される。クロックサイクル１においては、クロ
ック信号ＣＫＬの立上がりにおいて、信号／ＲＡＳがロ
ーレベルの活性状態とされ、メモリアクセスが指定され
る。このときに与えられたアドレス信号ＡｄｄおよびＢ
Ａに従って、バンクＡのロウアドレス信号Ｘ０が指定す
る行が選択状態とされる。次でクロックサイクル２にお
いて、信号／ＣＡＳおよび／ＷＥが活性状態のローレベ
ルとされ、データ書込が指定される。この場合には、ア
ドレス信号Ａｄｄがカラムアドレス信号Ｙ０として取込
まれ、バンクアドレスＢＡが指定するバンクＡにおい
て、このカラムアドレス信号Ｙ０が指定する列が選択状
態とされる。
【００３８】このとき同時、外部から与えられる書込デ
ータＡ１が取込まれる。この外部から与えられた書込デ
ータは単に取込まれるだけであり、またメモリセルへは
書込まれない。このクロックサイクル２以降順次外部か
ら書込データＡ２〜Ａ４が順次与えられる。これらのデ
ータＡ１〜Ａ４は、それぞれアドレス信号Ｘ０およびＹ
０で指定されるアドレスから始まる４つのアドレスのメ
モリセルに書込まれる。この書込態様については種々存
在し、４つのデータＡ１〜Ａ４が同時に書込まれる場合
もあり、順次クロックサイクル３からメモリセルへ書込
まれる態様もあり、２つのデータずつメモリセルへ書込
まれる態様もある。
ータＡ１が取込まれる。この外部から与えられた書込デ
ータは単に取込まれるだけであり、またメモリセルへは
書込まれない。このクロックサイクル２以降順次外部か
ら書込データＡ２〜Ａ４が順次与えられる。これらのデ
ータＡ１〜Ａ４は、それぞれアドレス信号Ｘ０およびＹ
０で指定されるアドレスから始まる４つのアドレスのメ
モリセルに書込まれる。この書込態様については種々存
在し、４つのデータＡ１〜Ａ４が同時に書込まれる場合
もあり、順次クロックサイクル３からメモリセルへ書込
まれる態様もあり、２つのデータずつメモリセルへ書込
まれる態様もある。
【００３９】クロックサイクル５においては、信号／Ｒ
ＡＳがローレベルとされ、バンクアドレスＢＡに従って
バンクＢに対するアクセスが指定される。このときに与
えられたアドレス信号Ａｄｄに従ってロウアドレス信号
Ｘ１が取込まれて、バンクＢに対する行選択動作が行な
われる。ＣＡＳレイテンシが１であるため、このときま
だ残っているデータＡ４は、次のクロックサイクル６に
おいて、バンクＡの対応のメモリセルへ書込まれる。こ
のサイクル６において、信号／ＣＡＳおよび／ＷＥがと
もにローレベルとされ、バンクＢに対するデータの書込
みが指定される。カラムアドレス信号Ｙ１に従ってバン
クＢの対応の列が選択される。このクロックサイクル６
から順次与えられる書込データＢ１〜Ｂ４が、このアド
レスＸ１およびＹ１が指定するメモリセルから始まる４
つのメモリセルへ順次または同時に書込まれる。クロッ
クサイクル７において、信号／ＲＡＳおよび／ＷＥがと
もにローレベルとされ、またバンクアドレスＢＡがバン
クＡを指定する状態に設定され、バンクＡに対するプリ
チャージ動作が行なわれる。
ＡＳがローレベルとされ、バンクアドレスＢＡに従って
バンクＢに対するアクセスが指定される。このときに与
えられたアドレス信号Ａｄｄに従ってロウアドレス信号
Ｘ１が取込まれて、バンクＢに対する行選択動作が行な
われる。ＣＡＳレイテンシが１であるため、このときま
だ残っているデータＡ４は、次のクロックサイクル６に
おいて、バンクＡの対応のメモリセルへ書込まれる。こ
のサイクル６において、信号／ＣＡＳおよび／ＷＥがと
もにローレベルとされ、バンクＢに対するデータの書込
みが指定される。カラムアドレス信号Ｙ１に従ってバン
クＢの対応の列が選択される。このクロックサイクル６
から順次与えられる書込データＢ１〜Ｂ４が、このアド
レスＸ１およびＹ１が指定するメモリセルから始まる４
つのメモリセルへ順次または同時に書込まれる。クロッ
クサイクル７において、信号／ＲＡＳおよび／ＷＥがと
もにローレベルとされ、またバンクアドレスＢＡがバン
クＡを指定する状態に設定され、バンクＡに対するプリ
チャージ動作が行なわれる。
【００４０】上述のように、バンク構成の場合、各バン
クは互いに独立に活性状態およびプリチャージ状態とす
ることができる。これは、先の図２０および図２１に示
すようにメモリアレイ１ａ〜１ｄそれぞれにカラムデコ
ーダおよびロウデコーダが設けられているため実現可能
である。
クは互いに独立に活性状態およびプリチャージ状態とす
ることができる。これは、先の図２０および図２１に示
すようにメモリアレイ１ａ〜１ｄそれぞれにカラムデコ
ーダおよびロウデコーダが設けられているため実現可能
である。
【００４１】しかしながら、このＳＤＲＡＭにおいて
は、図２１に示すワード線選択手法を適用した場合、以
下の問題が生じる。すなわち×４構成のＤＲＡＭの場
合、メモリアレイ１ａ〜１ｄそれぞれにおいて１ビット
のメモリセルに対するデータの入出力が行なわれる。４
バンク構成とした場合、メモリアレイ１ａ〜１ｄのうち
１つのメモリアレイのみが活性状態とされる（ワード線
が選択状態とされかつこの選択ワード線に接続されるメ
モリセルへのデータの入出力が行なわれる）。したがっ
てこの場合、単に１ビットのデータの入出力が行なわれ
るだけである。前述のようにＳＤＲＡＭにおいては、バ
ースト長という概念が存在し、バースト長に対応する数
のメモリセルを同時に選択状態とする必要がある。した
がって、通常ＳＤＲＡＭにおいては、バンクの数に応じ
て、各メモリアレイ１ａ〜１ｄそれぞれにおいて、ロー
カルＩＯ線およびグローバルＩＯ線の数を増加させ、同
時に選択される列（ビット線対）の数を増加させる必要
がある。たとえば、バースト長が４で４ビットデータが
入出力される場合、バンクの数が４の場合には、メモリ
アレイ１ａ〜１ｄそれぞれにおいて１６ビットのメモリ
セルが同時に選択状態とされ、１６対のローカルＩＯ線
および１６対のグローバルＩＯ線を介してデータの入出
力が行なう必要がある。バンクの数が２つの場合には、
１つのメモリアレイにおいて、８ビットのメモリセルが
同時に選択状態とする必要がある。
は、図２１に示すワード線選択手法を適用した場合、以
下の問題が生じる。すなわち×４構成のＤＲＡＭの場
合、メモリアレイ１ａ〜１ｄそれぞれにおいて１ビット
のメモリセルに対するデータの入出力が行なわれる。４
バンク構成とした場合、メモリアレイ１ａ〜１ｄのうち
１つのメモリアレイのみが活性状態とされる（ワード線
が選択状態とされかつこの選択ワード線に接続されるメ
モリセルへのデータの入出力が行なわれる）。したがっ
てこの場合、単に１ビットのデータの入出力が行なわれ
るだけである。前述のようにＳＤＲＡＭにおいては、バ
ースト長という概念が存在し、バースト長に対応する数
のメモリセルを同時に選択状態とする必要がある。した
がって、通常ＳＤＲＡＭにおいては、バンクの数に応じ
て、各メモリアレイ１ａ〜１ｄそれぞれにおいて、ロー
カルＩＯ線およびグローバルＩＯ線の数を増加させ、同
時に選択される列（ビット線対）の数を増加させる必要
がある。たとえば、バースト長が４で４ビットデータが
入出力される場合、バンクの数が４の場合には、メモリ
アレイ１ａ〜１ｄそれぞれにおいて１６ビットのメモリ
セルが同時に選択状態とされ、１６対のローカルＩＯ線
および１６対のグローバルＩＯ線を介してデータの入出
力が行なう必要がある。バンクの数が２つの場合には、
１つのメモリアレイにおいて、８ビットのメモリセルが
同時に選択状態とする必要がある。
【００４２】図２４にバースト長４で４ビットデータを
入出力する場合の１つのメモリアレイの構成が一例とし
て示される。メモリセグメント４−１〜４−１６それぞ
れに共通にグローバルＩＯ線対Ｇ１〜Ｇ１６を配置す
る。各メモリセグメントに対して１６対のグローバルＩ
Ｏ線を配置すると配線占有面積が増大するため、メモリ
セグメント４−１〜４−１６共通にグローバルＩＯ線を
設けることにより、配線占有面積の低減を図る。１つの
メモリセグメント（たとえば４−１）において１６ビッ
トのメモリセルＭＣが同時に選択されて、１６個のグロ
ーバルＩＯ線対Ｇ１〜Ｇ１６とデータの授受を行なう
（ローカルＩＯ線対は双方向矢印で概略的に示す）。グ
ローバルＩＯ線対Ｇ１〜Ｇ１６は、クロック信号ＣＬＫ
に同期してデータの書込／読出を行なう書込／読出回路
１５に結合される。この書込／読出回路１５からは、４
ビットデータが入出力端子ＤＱ０−ＤＱ３を介して入出
力される。したがってこの構成を利用すれば、標準ＤＲ
ＡＭのアレイ構成を利用して、４バンク構造においてバ
ースト長４で４ビットデータの入出力を行なうことがで
きる。
入出力する場合の１つのメモリアレイの構成が一例とし
て示される。メモリセグメント４−１〜４−１６それぞ
れに共通にグローバルＩＯ線対Ｇ１〜Ｇ１６を配置す
る。各メモリセグメントに対して１６対のグローバルＩ
Ｏ線を配置すると配線占有面積が増大するため、メモリ
セグメント４−１〜４−１６共通にグローバルＩＯ線を
設けることにより、配線占有面積の低減を図る。１つの
メモリセグメント（たとえば４−１）において１６ビッ
トのメモリセルＭＣが同時に選択されて、１６個のグロ
ーバルＩＯ線対Ｇ１〜Ｇ１６とデータの授受を行なう
（ローカルＩＯ線対は双方向矢印で概略的に示す）。グ
ローバルＩＯ線対Ｇ１〜Ｇ１６は、クロック信号ＣＬＫ
に同期してデータの書込／読出を行なう書込／読出回路
１５に結合される。この書込／読出回路１５からは、４
ビットデータが入出力端子ＤＱ０−ＤＱ３を介して入出
力される。したがってこの構成を利用すれば、標準ＤＲ
ＡＭのアレイ構成を利用して、４バンク構造においてバ
ースト長４で４ビットデータの入出力を行なうことがで
きる。
【００４３】
【発明が解決しようとする課題】図２５は、標準ＤＲＡ
Ｍのメモリアレイとデータ入出力端子との対応関係を概
略的に示す図である。図２５において、４つのメモリア
レイ１ａ〜１ｄそれぞれに対し、データ入出力（ＤＱ）
パッド端子ＤＱ１〜ＤＱ４が配置される。これらのパッ
ドＤＱ１〜ＤＱ４は、メモリアレイ１ａ〜１ｄそれぞれ
の中央部に配置され、いわゆるリード・オン・チップ
（ＬＯＣ）配置を有し、図示しないフレームリードを介
して外部ピン端子に接続される。メモリアレイ１ａ〜１
ｄそれぞれに対しては、先の図２０および図２１に示す
構成と同様、ワード線ドライバ２ｂａ〜２ｂｄおよびカ
ラムデコーダ３ａ〜３ｄが配置される。
Ｍのメモリアレイとデータ入出力端子との対応関係を概
略的に示す図である。図２５において、４つのメモリア
レイ１ａ〜１ｄそれぞれに対し、データ入出力（ＤＱ）
パッド端子ＤＱ１〜ＤＱ４が配置される。これらのパッ
ドＤＱ１〜ＤＱ４は、メモリアレイ１ａ〜１ｄそれぞれ
の中央部に配置され、いわゆるリード・オン・チップ
（ＬＯＣ）配置を有し、図示しないフレームリードを介
して外部ピン端子に接続される。メモリアレイ１ａ〜１
ｄそれぞれに対しては、先の図２０および図２１に示す
構成と同様、ワード線ドライバ２ｂａ〜２ｂｄおよびカ
ラムデコーダ３ａ〜３ｄが配置される。
【００４４】標準ＤＲＡＭ１０においては、４ビットデ
ータの入出力が行なわれる場合、メモリアレイ１ａ〜１
ｄが、ＤＱパッド（入出力データ端子）ＤＱ１〜ＤＱ４
にそれぞれ１対１態様で一意的に対応付けられる。すな
わち、メモリアレイ１ａ〜１ｄの各々は、ＤＱパッドＤ
Ｑ１〜ＤＱ４それぞれに配線２０ａ〜２０ｄそれぞれを
介して接続される。配線２０ａ〜２０ｄは、それぞれカ
ラムデコーダ３ａ〜３ｄから接続されるように示され
る。単にメモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜
ＤＱ４との対応関係を示すために例示的に配線２０ａ〜
２０ｄがカラムデコーダ３ａ−３ｄに接続されているだ
けであり、メモリアレイ１ａ〜１ｄそれぞれからは、書
込／読出回路を介してＤＱパッドＤＱ１〜ＤＱ４へ配線
が配置される。
ータの入出力が行なわれる場合、メモリアレイ１ａ〜１
ｄが、ＤＱパッド（入出力データ端子）ＤＱ１〜ＤＱ４
にそれぞれ１対１態様で一意的に対応付けられる。すな
わち、メモリアレイ１ａ〜１ｄの各々は、ＤＱパッドＤ
Ｑ１〜ＤＱ４それぞれに配線２０ａ〜２０ｄそれぞれを
介して接続される。配線２０ａ〜２０ｄは、それぞれカ
ラムデコーダ３ａ〜３ｄから接続されるように示され
る。単にメモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜
ＤＱ４との対応関係を示すために例示的に配線２０ａ〜
２０ｄがカラムデコーダ３ａ−３ｄに接続されているだ
けであり、メモリアレイ１ａ〜１ｄそれぞれからは、書
込／読出回路を介してＤＱパッドＤＱ１〜ＤＱ４へ配線
が配置される。
【００４５】図２５に示すように、標準ＤＲＡＭ１０の
場合には、メモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１
〜ＤＱ４の対応関係が１対１であり、メモリアレイ１ａ
〜１ｄからそれぞれ対応のＤＱパッドＤＱ１〜ＤＱ４へ
配線２０ａ〜２０ｄが配置される。したがって、配線の
配置では、メモリアレイ１ａ〜１ｄそれぞれから近傍の
ＤＱパッドへ配線を配置するだけでよく、効率的な配線
の配置を行なうことができる。
場合には、メモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１
〜ＤＱ４の対応関係が１対１であり、メモリアレイ１ａ
〜１ｄからそれぞれ対応のＤＱパッドＤＱ１〜ＤＱ４へ
配線２０ａ〜２０ｄが配置される。したがって、配線の
配置では、メモリアレイ１ａ〜１ｄそれぞれから近傍の
ＤＱパッドへ配線を配置するだけでよく、効率的な配線
の配置を行なうことができる。
【００４６】一方、ＳＤＲＡＭの場合、バンク構成が用
いられる。この場合、各バンクから、４ビットのデータ
が入出力される。図２６においては、４バンクの場合
の、メモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜ＤＱ
４の配線の配置を示す。メモリアレイ１ａ〜１ｄそれぞ
れに対しては、標準ＤＲＡＭと同様、ワード線ドライバ
２ｂａ〜２ｂｄおよびカラムデコーダ３ａ〜３ｄが配置
される。４バンク構成の場合、メモリアレイ１ａ〜１ｄ
は、それぞれ互いに独立に選択状態（活性状態）とされ
る。すなわち、１つのメモリアレイ１ａが選択状態とさ
れたとき、このメモリアレイ１ａに対し、４ビットのデ
ータの入出力が行なわれる。これは、残りのメモリアレ
イ１ｂ〜１ｄについても同様である。したがって、メモ
リアレイ１ａ〜１ｄ各々は、それぞれＤＱパッドＤＱ１
〜ＤＱ４に対し並列に（同時に）データの入出力を行な
う必要がある。したがって、図２６に示すように、メモ
リアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜ＤＱ４の間の
データ入出力を行なうための配線２０が互いに錯綜し、
配線レイアウトが複雑となり、また配線占有面積が増大
するという問題が生じる。
いられる。この場合、各バンクから、４ビットのデータ
が入出力される。図２６においては、４バンクの場合
の、メモリアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜ＤＱ
４の配線の配置を示す。メモリアレイ１ａ〜１ｄそれぞ
れに対しては、標準ＤＲＡＭと同様、ワード線ドライバ
２ｂａ〜２ｂｄおよびカラムデコーダ３ａ〜３ｄが配置
される。４バンク構成の場合、メモリアレイ１ａ〜１ｄ
は、それぞれ互いに独立に選択状態（活性状態）とされ
る。すなわち、１つのメモリアレイ１ａが選択状態とさ
れたとき、このメモリアレイ１ａに対し、４ビットのデ
ータの入出力が行なわれる。これは、残りのメモリアレ
イ１ｂ〜１ｄについても同様である。したがって、メモ
リアレイ１ａ〜１ｄ各々は、それぞれＤＱパッドＤＱ１
〜ＤＱ４に対し並列に（同時に）データの入出力を行な
う必要がある。したがって、図２６に示すように、メモ
リアレイ１ａ〜１ｄとＤＱパッドＤＱ１〜ＤＱ４の間の
データ入出力を行なうための配線２０が互いに錯綜し、
配線レイアウトが複雑となり、また配線占有面積が増大
するという問題が生じる。
【００４７】特に、ＳＤＲＡＭの入出力データビット数
が、たとえば１６ビット、および３２ビットと増加する
場合、この配線が錯綜する問題がより顕著となる。ま
た、たとえ仮に配線の配置が行なわれたとしても、１つ
のＤＱパッドＤＱに対して、数多くのデータ入出力配線
が接続されることになり、ＤＱパッドに付随する負荷容
量が大きくなり、応じて高速にデータ入出力を行なうこ
とができなくなるという問題が生じる。
が、たとえば１６ビット、および３２ビットと増加する
場合、この配線が錯綜する問題がより顕著となる。ま
た、たとえ仮に配線の配置が行なわれたとしても、１つ
のＤＱパッドＤＱに対して、数多くのデータ入出力配線
が接続されることになり、ＤＱパッドに付随する負荷容
量が大きくなり、応じて高速にデータ入出力を行なうこ
とができなくなるという問題が生じる。
【００４８】このようなメモリアレイとＤＱパッドとの
間の配線の錯綜の問題を解消するために、図２７に示す
ように、ＤＱパッドＤＱ１〜ＤＱ４に対し、ＩＯバス２
５ａおよび２５ｂを配設する方法をとることが考えられ
る。メモリアレイ１ａおよび１ｃは、４ビットＩＯバス
２５ａとデータの入出力を行ない、メモリアレイ１ｂお
よび１ｄが、それぞれＩＯバス２５ｂとデータの入出力
を行なう。ＩＯバス２５ａおよび２５ｂの各々は４ビッ
トバスであり、各ビットがＤＱパッドＤＱ１〜ＤＱ４に
対応付けて接続される。このようなバス配置をとった場
合、配線の輻輳という図２６に示す問題点は解消可能で
ある。しかしながら、このようなＩＯバスを用いたとし
ても、以下のような問題が依然残る。
間の配線の錯綜の問題を解消するために、図２７に示す
ように、ＤＱパッドＤＱ１〜ＤＱ４に対し、ＩＯバス２
５ａおよび２５ｂを配設する方法をとることが考えられ
る。メモリアレイ１ａおよび１ｃは、４ビットＩＯバス
２５ａとデータの入出力を行ない、メモリアレイ１ｂお
よび１ｄが、それぞれＩＯバス２５ｂとデータの入出力
を行なう。ＩＯバス２５ａおよび２５ｂの各々は４ビッ
トバスであり、各ビットがＤＱパッドＤＱ１〜ＤＱ４に
対応付けて接続される。このようなバス配置をとった場
合、配線の輻輳という図２６に示す問題点は解消可能で
ある。しかしながら、このようなＩＯバスを用いたとし
ても、以下のような問題が依然残る。
【００４９】すなわち、メモリアレイ１ａ〜１ｄとＩＯ
バス２５ａおよび２５ｂとの間では、それぞれ４ビット
のデータの入出力が行なわれる。このため、図２５に示
すような標準ＤＲＡＭに比べて、各メモリアレイに対す
るデータ入出力を行なうための配線数が大きくなり、応
じて配線占有面積が増加する。同様に、ＩＯバス２５ａ
および２５ｂは４ビット幅を有しており、これらのバス
配線の占有面積が増加する。また、メモリアレイ１ａ〜
１ｄそれぞれに対しては、ＩＯバス２５ａまたは２５ｂ
を駆動するためのバスドライブ回路が必要とされる。こ
れらのドライブ回路は４ビット必要とされるため、応じ
てこれらの回路部分の占有面積が増加する。また、この
ＩＯバス２５ａおよび２５ｂは、複数のメモリアレイに
わたって配設されるため、バスの配線長が長くなり、応
じて負荷容量が増加し、信号配線抵抗および寄生容量に
よる信号伝播遅延が生じ、高速のデータ転送を行なうこ
とができなくなるという問題が生じる。また、一般に、
パッド配置が、ＬＯＣ構造を備える場合、図２８に示す
ように、周辺制御回路３０が、チップ中央部に配置され
る。図２８においては、メモリマット１１ａおよび１１
ｂとメモリマット１１ｃおよび１１ｄの間の中央部に、
周辺制御回路３０が配置される。ここで、メモリマット
１１ａ〜１１ｄの各々は、メモリアレイ、ワード線ドラ
イバ、およびカラムデコーダおよびロウデコーダを含
む。この周辺制御回路３０は、外部からの制御信号を受
けて、各メモリマット１１ａ〜１１ｄへ、それぞれ制御
信号およびアドレス信号などを伝達する。この周辺制御
回路３０は、ＤＱパッドＤＱ１およびＤＱ２とＤＱパッ
ドＤＱ３およびＤＱ４の間に配置される。この場合、図
２７に示すようなＩＯバス配置を用いる場合、このＩＯ
バスは周辺制御回路３０を超えて配設されることにな
り、ＩＯバスの配設が極めて困難となるという問題が生
じる。周辺制御回路３０に用いられる配線層と異なる配
線層の配線を用いてＩＯバスを形成するか、または、周
辺制御回路３０に空き領域を形成し、この空き領域を介
してＩＯバスを配置する必要がある。そのため、周辺制
御回路３０のレイアウトの自由度が低下し、またＩＯバ
スの配置に対する制約が大きくなり、効率的なバス配置
を実現することができなくなるという問題が生じる。
バス２５ａおよび２５ｂとの間では、それぞれ４ビット
のデータの入出力が行なわれる。このため、図２５に示
すような標準ＤＲＡＭに比べて、各メモリアレイに対す
るデータ入出力を行なうための配線数が大きくなり、応
じて配線占有面積が増加する。同様に、ＩＯバス２５ａ
および２５ｂは４ビット幅を有しており、これらのバス
配線の占有面積が増加する。また、メモリアレイ１ａ〜
１ｄそれぞれに対しては、ＩＯバス２５ａまたは２５ｂ
を駆動するためのバスドライブ回路が必要とされる。こ
れらのドライブ回路は４ビット必要とされるため、応じ
てこれらの回路部分の占有面積が増加する。また、この
ＩＯバス２５ａおよび２５ｂは、複数のメモリアレイに
わたって配設されるため、バスの配線長が長くなり、応
じて負荷容量が増加し、信号配線抵抗および寄生容量に
よる信号伝播遅延が生じ、高速のデータ転送を行なうこ
とができなくなるという問題が生じる。また、一般に、
パッド配置が、ＬＯＣ構造を備える場合、図２８に示す
ように、周辺制御回路３０が、チップ中央部に配置され
る。図２８においては、メモリマット１１ａおよび１１
ｂとメモリマット１１ｃおよび１１ｄの間の中央部に、
周辺制御回路３０が配置される。ここで、メモリマット
１１ａ〜１１ｄの各々は、メモリアレイ、ワード線ドラ
イバ、およびカラムデコーダおよびロウデコーダを含
む。この周辺制御回路３０は、外部からの制御信号を受
けて、各メモリマット１１ａ〜１１ｄへ、それぞれ制御
信号およびアドレス信号などを伝達する。この周辺制御
回路３０は、ＤＱパッドＤＱ１およびＤＱ２とＤＱパッ
ドＤＱ３およびＤＱ４の間に配置される。この場合、図
２７に示すようなＩＯバス配置を用いる場合、このＩＯ
バスは周辺制御回路３０を超えて配設されることにな
り、ＩＯバスの配設が極めて困難となるという問題が生
じる。周辺制御回路３０に用いられる配線層と異なる配
線層の配線を用いてＩＯバスを形成するか、または、周
辺制御回路３０に空き領域を形成し、この空き領域を介
してＩＯバスを配置する必要がある。そのため、周辺制
御回路３０のレイアウトの自由度が低下し、またＩＯバ
スの配置に対する制約が大きくなり、効率的なバス配置
を実現することができなくなるという問題が生じる。
【００５０】それゆえ、この発明の目的は、バンク構成
のメモリマットとデータ入出力パッドとの間の配線の配
置を容易に面積増加を伴なうことなく行なうことのでき
る同期型半導体記憶装置を提供することである。
のメモリマットとデータ入出力パッドとの間の配線の配
置を容易に面積増加を伴なうことなく行なうことのでき
る同期型半導体記憶装置を提供することである。
【００５１】この発明の他の目的は、バンク数にかかわ
りなくメモリマットとデータ入出力パッドとの間の配線
の配置を容易に行なうことのできるＳＤＲＡＭを提供す
ることである。
りなくメモリマットとデータ入出力パッドとの間の配線
の配置を容易に行なうことのできるＳＤＲＡＭを提供す
ることである。
【００５２】
【課題を解決するための手段】この発明の係る同期型半
導体記憶装置では、要約すれば、複数のメモリアレイ各
々をバンクに分割し、かつ各メモリアレイは、データ入
出力パッドと１対１に一意的に対応付けられる。
導体記憶装置では、要約すれば、複数のメモリアレイ各
々をバンクに分割し、かつ各メモリアレイは、データ入
出力パッドと１対１に一意的に対応付けられる。
【００５３】すなわち、請求項１に係る同期型半導体記
憶装置は、外部データの入力および出力の少なくとも一
方を行なうためのデータ端子と、このデータ端子に対応
して設けられる１つのメモリアレイとを含む。このメモ
リアレイは、行列状に配置される複数のメモリセルを含
み、選択されたメモリセルが、データ端子とデータの転
送を行なう。このメモリアレイは、各々が互いに独立に
駆動され、かつ互いに隣接してメモリセルの行に関して
整列するように配置される複数のバンクに分割される。
憶装置は、外部データの入力および出力の少なくとも一
方を行なうためのデータ端子と、このデータ端子に対応
して設けられる１つのメモリアレイとを含む。このメモ
リアレイは、行列状に配置される複数のメモリセルを含
み、選択されたメモリセルが、データ端子とデータの転
送を行なう。このメモリアレイは、各々が互いに独立に
駆動され、かつ互いに隣接してメモリセルの行に関して
整列するように配置される複数のバンクに分割される。
【００５４】請求項２に係る同期型半導体記憶装置は、
多ビットデータの入力または出力を行なうための複数の
データ端子と、これら複数のデータ端子各々に対応して
設けられる複数のメモリアレイを含む。これら複数のメ
モリアレイの各々は、行列状に配列される複数のメモリ
セルを有し、かつメモリアレイの選択されたメモリセル
は対応のデータ端子とデータの転送を行なう。これら複
数のメモリアレイの各々は、さらに、互いに独立に駆動
される複数のバンクに分割される。
多ビットデータの入力または出力を行なうための複数の
データ端子と、これら複数のデータ端子各々に対応して
設けられる複数のメモリアレイを含む。これら複数のメ
モリアレイの各々は、行列状に配列される複数のメモリ
セルを有し、かつメモリアレイの選択されたメモリセル
は対応のデータ端子とデータの転送を行なう。これら複
数のメモリアレイの各々は、さらに、互いに独立に駆動
される複数のバンクに分割される。
【００５５】請求項３に係る同期型半導体記憶装置は、
複数のデータ入出力端子と、これら複数のデータ入出力
端子各々に対応して設けられ、かつ各々が複数のバンク
に分割される複数のメモリアレイを含む。バンクの各々
は行列状に配置される複数のメモリセルを含み、かつ選
択されたメモリセルはこの対応のバンクが含まれるメモ
リアレイに対応して設けられるデータ入出力端子との間
でデータの授受を行なう。この同期型半導体記憶装置
は、さらに、外部からのクロック信号に同期して与えら
れるバンク指定信号に従って指定されたバンクを活性状
態とするためのバンク選択手段を含む。このバンク選択
手段は、１つのバンクが活性状態とされているとき、別
に与えられるバンク指定信号に従って別のバンクが活性
状態とされるように複数のバンクを互いに独立に活性状
態とする手段を含む。
複数のデータ入出力端子と、これら複数のデータ入出力
端子各々に対応して設けられ、かつ各々が複数のバンク
に分割される複数のメモリアレイを含む。バンクの各々
は行列状に配置される複数のメモリセルを含み、かつ選
択されたメモリセルはこの対応のバンクが含まれるメモ
リアレイに対応して設けられるデータ入出力端子との間
でデータの授受を行なう。この同期型半導体記憶装置
は、さらに、外部からのクロック信号に同期して与えら
れるバンク指定信号に従って指定されたバンクを活性状
態とするためのバンク選択手段を含む。このバンク選択
手段は、１つのバンクが活性状態とされているとき、別
に与えられるバンク指定信号に従って別のバンクが活性
状態とされるように複数のバンクを互いに独立に活性状
態とする手段を含む。
【００５６】好ましくは、メモリアレイの各バンクは、
メモリアレイの列延在方向に沿って複数のセグメントブ
ロックに分割される。これら複数のセグメントブロック
に対応してかつ互いに分離して配置され、対応のブロッ
クのメモリセルとデータの授受を行なう複数のローカル
ＩＯバスと、各バンクに対応して、かつ対応のバンクの
複数のローカルＩＯバスに共通に配置されて、、選択メ
モリセルが含まれるセグメントブロックのローカルＩＯ
バスとデータの授受を行なうための複数のグローバルＩ
Ｏバスと、これら複数のグローバルＩＯバス各々に対し
て設けられ、バンク指定信号より指定されたバンクに対
して設けられたグローバルＩＯバスと対応のデータ端子
との間でデータの転送を行なうための入出力手段がさら
に設けられる。
メモリアレイの列延在方向に沿って複数のセグメントブ
ロックに分割される。これら複数のセグメントブロック
に対応してかつ互いに分離して配置され、対応のブロッ
クのメモリセルとデータの授受を行なう複数のローカル
ＩＯバスと、各バンクに対応して、かつ対応のバンクの
複数のローカルＩＯバスに共通に配置されて、、選択メ
モリセルが含まれるセグメントブロックのローカルＩＯ
バスとデータの授受を行なうための複数のグローバルＩ
Ｏバスと、これら複数のグローバルＩＯバス各々に対し
て設けられ、バンク指定信号より指定されたバンクに対
して設けられたグローバルＩＯバスと対応のデータ端子
との間でデータの転送を行なうための入出力手段がさら
に設けられる。
【００５７】好ましくは、メモリアレイはバンクの数の
整数倍のアレイブロックにメモリセルの行延在方向に沿
って分割される。バンクは、この整数個のアレイブロッ
クで構成される。メモリアレイは、各メモリセルの行に
対応して配置され、行アドレス信号により指定された行
を選択する行選択信号を伝達する複数のメインワード線
と、各アレイブロックの各行に対応して配置され、各々
に対応のアレイブロックの対応のアレイブロックの行の
メモリセルが接続される複数のサブワード線を含む。こ
れら複数のサブワード線の異なるアレイブロックのサブ
ワード線は互いに分離される。
整数倍のアレイブロックにメモリセルの行延在方向に沿
って分割される。バンクは、この整数個のアレイブロッ
クで構成される。メモリアレイは、各メモリセルの行に
対応して配置され、行アドレス信号により指定された行
を選択する行選択信号を伝達する複数のメインワード線
と、各アレイブロックの各行に対応して配置され、各々
に対応のアレイブロックの対応のアレイブロックの行の
メモリセルが接続される複数のサブワード線を含む。こ
れら複数のサブワード線の異なるアレイブロックのサブ
ワード線は互いに分離される。
【００５８】さらに、各サブワード線に対応して配置さ
れ、バンク指定信号に応答して活性化され、対応のメイ
ンワード線上の行選択信号の活性化時対応のサブワード
線を選択状態へ駆動する複数のサブワード線ドライブ手
段を備える。
れ、バンク指定信号に応答して活性化され、対応のメイ
ンワード線上の行選択信号の活性化時対応のサブワード
線を選択状態へ駆動する複数のサブワード線ドライブ手
段を備える。
【００５９】好ましくは、ローカルＩＯバスが、各セグ
メントブロックに対して複数個設けられる。
メントブロックに対して複数個設けられる。
【００６０】また好ましくは、グローバルＩＯバスが、
各メモリアレイにおいて、各バンクに対し複数個設けら
れる。
各メモリアレイにおいて、各バンクに対し複数個設けら
れる。
【００６１】また好ましくはグローバルＩＯバスが、各
アレイブロックに対して複数個設けられる。
アレイブロックに対して複数個設けられる。
【００６２】好ましくはバンク指定信号が、バンクに関
連するアレイブロックをすべて同時に指定する。
連するアレイブロックをすべて同時に指定する。
【００６３】または、これに代えてバンク指定信号が、
バンクに関連するアレイブロックのうちの１つのアレイ
ブロックを指定する信号を含む。
バンクに関連するアレイブロックのうちの１つのアレイ
ブロックを指定する信号を含む。
【００６４】このローカルＩＯバスは、アレイブロック
指定信号に従って、指定されたアレイブロックのローカ
ルＩＯバスが対応のグローバルＩＯバスへ接続される。
指定信号に従って、指定されたアレイブロックのローカ
ルＩＯバスが対応のグローバルＩＯバスへ接続される。
【００６５】データ端子それぞれに対応して所定数のデ
ータを格納し、かつクロック信号に同期して対応のデー
タ端子とデータの入出力を行なうデータレジスタがさら
に設けられる。グローバルＩＯバスは、メモリアレイの
各バンクに対しこのデータレジスタの格納するビット数
と同じ数のバス線を含む。
ータを格納し、かつクロック信号に同期して対応のデー
タ端子とデータの入出力を行なうデータレジスタがさら
に設けられる。グローバルＩＯバスは、メモリアレイの
各バンクに対しこのデータレジスタの格納するビット数
と同じ数のバス線を含む。
【００６６】好ましくは、アレイブロック各々におい
て、対応のローカルＩＯバスと並列に１列に整列して配
置されかつ各列に対して配置され、対応の列上の選択メ
モリセルのデータを検出し増幅するための複数のセンス
アンプを含む。
て、対応のローカルＩＯバスと並列に１列に整列して配
置されかつ各列に対して配置され、対応の列上の選択メ
モリセルのデータを検出し増幅するための複数のセンス
アンプを含む。
【００６７】データ端子に対応して設けられるメモリア
レイを複数のバンクに分割することにより、各メモリア
レイにおいて、バンクはそれぞれ対応のメモリアレイに
対応するデータ端子とデータの授受を行なう。したがっ
て、バンクの数が任意であっても、常にメモリアレイと
データ端子との間の接続は一意的に決定することができ
る。各メモリアレイにおいて、指定されたバンクが活性
状態とされるため、バンクにおいて選択されたメモリセ
ルは、関連のメモリアレイに対応して設けられるデータ
端子を介してデータの授受を外部と行なうことができ
る。したがって、このバンクの数にかかわらず、常にメ
モリアレイとデータ端子との間の配線は一意的に決定す
ることができ、この配線の配置が簡略化される。
レイを複数のバンクに分割することにより、各メモリア
レイにおいて、バンクはそれぞれ対応のメモリアレイに
対応するデータ端子とデータの授受を行なう。したがっ
て、バンクの数が任意であっても、常にメモリアレイと
データ端子との間の接続は一意的に決定することができ
る。各メモリアレイにおいて、指定されたバンクが活性
状態とされるため、バンクにおいて選択されたメモリセ
ルは、関連のメモリアレイに対応して設けられるデータ
端子を介してデータの授受を外部と行なうことができ
る。したがって、このバンクの数にかかわらず、常にメ
モリアレイとデータ端子との間の配線は一意的に決定す
ることができ、この配線の配置が簡略化される。
【００６８】
［実施の形態１］図１は、この発明の実施の形態１に従
う同期型半導体記憶装置の要部の構成を概略的に示す図
である。図１においては、１つのメモリマット１１の構
成が概略的に示される。図１においては、メモリアレイ
１は、一例として、４Ｋ行１Ｋ列に配置されるメモリセ
ルを含む（メモリセルは図１には示さず）。このメモリ
アレイ１は、列方向に沿って１６個の各々が２５６行に
配列されるメモリセルを有するメモリセグメント４−１
〜４−１６に分割される。メモリセグメント４−１〜４
−１６の各々は、さらに、メモリセルの行延在方向に沿
って４つのアレイブロックすなわちサブアレイに分割さ
れる。たとえばメモリセグメント４−ｉは、メモリサブ
アレイ４−ｉ１、４−ｉ２、４−ｉ３および４−ｉ４に
分割される。列方向に整列して配置されるサブアレイ、
たとえばサブアレイ４−１１、４−２１、…４−１６１
が１つのバンクを構成する。したがって、このメモリア
レイ１は、４つのバンク♯１〜♯４に分割される。１つ
のバンクが、４Ｋ行２５６列に配列されたメモリセルを
含む。
う同期型半導体記憶装置の要部の構成を概略的に示す図
である。図１においては、１つのメモリマット１１の構
成が概略的に示される。図１においては、メモリアレイ
１は、一例として、４Ｋ行１Ｋ列に配置されるメモリセ
ルを含む（メモリセルは図１には示さず）。このメモリ
アレイ１は、列方向に沿って１６個の各々が２５６行に
配列されるメモリセルを有するメモリセグメント４−１
〜４−１６に分割される。メモリセグメント４−１〜４
−１６の各々は、さらに、メモリセルの行延在方向に沿
って４つのアレイブロックすなわちサブアレイに分割さ
れる。たとえばメモリセグメント４−ｉは、メモリサブ
アレイ４−ｉ１、４−ｉ２、４−ｉ３および４−ｉ４に
分割される。列方向に整列して配置されるサブアレイ、
たとえばサブアレイ４−１１、４−２１、…４−１６１
が１つのバンクを構成する。したがって、このメモリア
レイ１は、４つのバンク♯１〜♯４に分割される。１つ
のバンクが、４Ｋ行２５６列に配列されたメモリセルを
含む。
【００６９】バンク♯１〜♯４それぞれに対応して、メ
モリセグメント４−１〜４−１６上をわたるようにグロ
ーバルＩＯバスＧａ、Ｇｂ、ＧｃおよびＧｄが列方向に
延在して配設される。これらのグローバルＩＯバスＧａ
〜Ｇｄのビット幅は、後に説明するが、入出力されるデ
ータのビット数（またはバースト長）に応じて決定され
る。以下の説明においては、簡単のために、グローバル
ＩＯバスＧａ〜Ｇｄの各々は、１ビット幅を有するもの
と仮定する。
モリセグメント４−１〜４−１６上をわたるようにグロ
ーバルＩＯバスＧａ、Ｇｂ、ＧｃおよびＧｄが列方向に
延在して配設される。これらのグローバルＩＯバスＧａ
〜Ｇｄのビット幅は、後に説明するが、入出力されるデ
ータのビット数（またはバースト長）に応じて決定され
る。以下の説明においては、簡単のために、グローバル
ＩＯバスＧａ〜Ｇｄの各々は、１ビット幅を有するもの
と仮定する。
【００７０】バンク♯１〜♯４それぞれに対応して、カ
ラムデコーダ３がサブカラムデコーダ３−１〜３−４に
分割される。サブカラムデコーダ３−１〜３−４各々か
ら、列方向に沿ってメモリセグメント４−１〜４−１６
にわたって延在するカラム選択線ＣＳＬが配設される。
このカラム選択線ＣＳＬは、先の図１７において示した
標準ＤＲＡＭのそれと同じである。メモリアレイ１にお
いて、ロウアドレス信号に従って対応の行を選択状態と
するために、ロウデコーダ２ａおよびワード線ドライバ
２ｂが配置され。ロウデコーダ２ａは、与えられたロウ
アドレス信号をデコードして、選択されたメモリセグメ
ント内の行を指定する行選択信号を出力する。ワード線
ドライバ２ｂは、このロウデコーダ２ａからの行選択信
号（ワード線選択信号）に従って、対応のワード線を選
択状態とする。このワード線ドライバ２ｂから各メモリ
セグメント内のサブアレイにおけるワード線に至る構成
については後に詳細に説明するが、活性状態とされたバ
ンクにおいて指定されたワード線のみが選択状態とされ
る。
ラムデコーダ３がサブカラムデコーダ３−１〜３−４に
分割される。サブカラムデコーダ３−１〜３−４各々か
ら、列方向に沿ってメモリセグメント４−１〜４−１６
にわたって延在するカラム選択線ＣＳＬが配設される。
このカラム選択線ＣＳＬは、先の図１７において示した
標準ＤＲＡＭのそれと同じである。メモリアレイ１にお
いて、ロウアドレス信号に従って対応の行を選択状態と
するために、ロウデコーダ２ａおよびワード線ドライバ
２ｂが配置され。ロウデコーダ２ａは、与えられたロウ
アドレス信号をデコードして、選択されたメモリセグメ
ント内の行を指定する行選択信号を出力する。ワード線
ドライバ２ｂは、このロウデコーダ２ａからの行選択信
号（ワード線選択信号）に従って、対応のワード線を選
択状態とする。このワード線ドライバ２ｂから各メモリ
セグメント内のサブアレイにおけるワード線に至る構成
については後に詳細に説明するが、活性状態とされたバ
ンクにおいて指定されたワード線のみが選択状態とされ
る。
【００７１】サブカラムデコーダ３−１〜３−４はそれ
ぞれ対応のバンクが指定されたときのみ活性状態とされ
て、与えられたカラムアドレス信号をデコードして、対
応のカラム選択線を選択状態へ駆動する。
ぞれ対応のバンクが指定されたときのみ活性状態とされ
て、与えられたカラムアドレス信号をデコードして、対
応のカラム選択線を選択状態へ駆動する。
【００７２】グローバルＩＯバスＧａ〜Ｇｄの各々は、
対応のバンクに含まれるサブアレイ全てとデータの授受
が可能なように配置される（この構成については後に説
明する）。たとえば、バンク♯１において、グローバル
ＩＯバスＧａはサブアレイ４−１１、４−２１…４−１
６１の各々とデータの授受が可能である。対応のバンク
内に設けられたサブアレイすべてとデータの送受が可能
なようにグローバルＩＯバスを配置することにより、各
サブアレイごとにグローバルＩＯバスを設ける構成に比
べて、このグローバルＩＯバスの数を低減し、配線占有
面積を低減する。
対応のバンクに含まれるサブアレイ全てとデータの授受
が可能なように配置される（この構成については後に説
明する）。たとえば、バンク♯１において、グローバル
ＩＯバスＧａはサブアレイ４−１１、４−２１…４−１
６１の各々とデータの授受が可能である。対応のバンク
内に設けられたサブアレイすべてとデータの送受が可能
なようにグローバルＩＯバスを配置することにより、各
サブアレイごとにグローバルＩＯバスを設ける構成に比
べて、このグローバルＩＯバスの数を低減し、配線占有
面積を低減する。
【００７３】メモリマット１１は、一意的に定められた
データ入出力端子ＤＱとデータの授受が可能である。す
なわちグローバルＩＯバスＧａ〜Ｇｄの各々は、予め定
められた１つのデータ入出力端子ＤＱとのみデータの授
受が可能である。したがって、このメモリマット１１に
おいては、バンク♯１〜♯４のいずれが選択されても、
この選択された（活性状態とされた）バンクは、常に対
応のデータ入出力端子ＤＱを介して外部とデータの入出
力を行なうだけである。したがってメモリマット１１と
データ入出力端子ＤＱの接続は、一意的に定められるこ
とになり、このメモリマット１１を、複数のデータ入出
力端子に接続する配線は不要となり、データ入出力のた
めの配線の配置が容易となる。またこの配線に要する占
有面積を大幅に低減することができる。また、近傍のデ
ータ入出力端子（ＤＱパッド）へ配線が接続されるだけ
であり、配線長が短くなり、高速でデータを転送するこ
とができる。
データ入出力端子ＤＱとデータの授受が可能である。す
なわちグローバルＩＯバスＧａ〜Ｇｄの各々は、予め定
められた１つのデータ入出力端子ＤＱとのみデータの授
受が可能である。したがって、このメモリマット１１に
おいては、バンク♯１〜♯４のいずれが選択されても、
この選択された（活性状態とされた）バンクは、常に対
応のデータ入出力端子ＤＱを介して外部とデータの入出
力を行なうだけである。したがってメモリマット１１と
データ入出力端子ＤＱの接続は、一意的に定められるこ
とになり、このメモリマット１１を、複数のデータ入出
力端子に接続する配線は不要となり、データ入出力のた
めの配線の配置が容易となる。またこの配線に要する占
有面積を大幅に低減することができる。また、近傍のデ
ータ入出力端子（ＤＱパッド）へ配線が接続されるだけ
であり、配線長が短くなり、高速でデータを転送するこ
とができる。
【００７４】図２は図１に示すメモリアレイにおける１
つのメモリセグメント４−ｉの構成をより詳細に示す図
である。図２において、メモリセグメント４−ｉは、２
つのメモリセル部６ａおよび６ｂと、これらのメモリセ
ル部６ａおよび６ｂの間に配置されるセンスアンプ帯５
を含む。メモリセル部６ａおよび６ｂは、それぞれ行お
よび列のマトリクス状に配置される複数のメモリセルＭ
Ｃを含む。メモリセルＭＣは、キャパシタＣとアクセス
トランジスタＴを含む。メモリセル部６ａおよび６ｂの
各列は、列延在方向に沿って整列して配置される。メモ
リセル部６ａおよび６ｂは、ともに４つのサブアレイ４
−ｉ１、４−ｉ２、４−ｉ３および４−ｉ４に分割され
る。サブアレイ４−ｉ１〜４−ｉ４の各々は、バンク♯
１〜バンク♯４に対応する。
つのメモリセグメント４−ｉの構成をより詳細に示す図
である。図２において、メモリセグメント４−ｉは、２
つのメモリセル部６ａおよび６ｂと、これらのメモリセ
ル部６ａおよび６ｂの間に配置されるセンスアンプ帯５
を含む。メモリセル部６ａおよび６ｂは、それぞれ行お
よび列のマトリクス状に配置される複数のメモリセルＭ
Ｃを含む。メモリセルＭＣは、キャパシタＣとアクセス
トランジスタＴを含む。メモリセル部６ａおよび６ｂの
各列は、列延在方向に沿って整列して配置される。メモ
リセル部６ａおよび６ｂは、ともに４つのサブアレイ４
−ｉ１、４−ｉ２、４−ｉ３および４−ｉ４に分割され
る。サブアレイ４−ｉ１〜４−ｉ４の各々は、バンク♯
１〜バンク♯４に対応する。
【００７５】これらのサブアレイ４−ｉ１〜４−ｉ４の
メモリセルの各行は、後に詳細構成を示すように行延在
方向に沿って整列して配置される。
メモリセルの各行は、後に詳細構成を示すように行延在
方向に沿って整列して配置される。
【００７６】メモリセル部６ａのサブアレイ４−ｉ１に
おいて、代表的にビット線対ＢＬ１ａ，／ＢＬ１ａおよ
びＢＬ２ａおよび／ＢＬ２ａが示される。サブアレイ４
−ｉ４においては、代表的にビット線ＢＬ１ａ，／ＢＬ
１ａが示される。メモリセル部６ｂのサブアレイ４−ｉ
１においても、同様に代表的に、ビット線対ＢＬ１ｂ，
／ＢＬ１ｂおよびＢＬ２ｂ，／ＢＬ２ｂが示され、また
メモリセル部６ｂのサブアレイ４−ｉ４においてビット
線ＢＬ１ｂ，／ＢＬ１ｂが代表的に示される。ここで、
サブアレイ４−ｉ１および４−ｉ２において、ビット線
対に対し同じ符号を用いているのは、それらのサブアレ
イがバンクに対応しており、バンク内において各列の番
号が同じとなるためである。
おいて、代表的にビット線対ＢＬ１ａ，／ＢＬ１ａおよ
びＢＬ２ａおよび／ＢＬ２ａが示される。サブアレイ４
−ｉ４においては、代表的にビット線ＢＬ１ａ，／ＢＬ
１ａが示される。メモリセル部６ｂのサブアレイ４−ｉ
１においても、同様に代表的に、ビット線対ＢＬ１ｂ，
／ＢＬ１ｂおよびＢＬ２ｂ，／ＢＬ２ｂが示され、また
メモリセル部６ｂのサブアレイ４−ｉ４においてビット
線ＢＬ１ｂ，／ＢＬ１ｂが代表的に示される。ここで、
サブアレイ４−ｉ１および４−ｉ２において、ビット線
対に対し同じ符号を用いているのは、それらのサブアレ
イがバンクに対応しており、バンク内において各列の番
号が同じとなるためである。
【００７７】サブアレイ４−ｉ１〜４−ｉ４それぞれに
おいては、各サブアレイ内においてのみ行方向に延在す
るサブワード線ＳＷＬが配置される。図２においては、
サブアレイ４−ｉ１〜４−ｉ４それぞれにおいて４本の
サブワード線を代表的に示す。すなわち、サブアレイ４
−ｉ１においてサブワード線ＳＷＬ１１ａ，ＳＷＬ２１
ａ，ＳＷＬ１１ｂおよびＳＷＬ２１ｂが代表的に示さ
れ、サブアレイ４−ｉ２においては、サブワード線ＳＷ
Ｌ１２ａ，ＳＷＬ２２ａ，ＳＷＬ１２ｂおよびＳＷＬ２
２ｂが代表的に示される。サブアレイ４−ｉ３において
は、サブワード線ＳＷＬ１３ａ，ＳＷＬ２３ａ，ＳＷＬ
１３ｂおよびＳＷＬ２３ｂが代表的に示され、サブアレ
イ４−ｉ４においては、サブワード線ＳＷＬ１４ａ，Ｓ
ＷＬ２４ａ，ＳＷＬ１４ｂおよびＳＷＬ２４ｂが代表的
に示される。これらのサブワード線ＳＷＬ（サブワード
線を代表的に示す）とビット線対との交差部にメモリセ
ルＭＣが配置される。
おいては、各サブアレイ内においてのみ行方向に延在す
るサブワード線ＳＷＬが配置される。図２においては、
サブアレイ４−ｉ１〜４−ｉ４それぞれにおいて４本の
サブワード線を代表的に示す。すなわち、サブアレイ４
−ｉ１においてサブワード線ＳＷＬ１１ａ，ＳＷＬ２１
ａ，ＳＷＬ１１ｂおよびＳＷＬ２１ｂが代表的に示さ
れ、サブアレイ４−ｉ２においては、サブワード線ＳＷ
Ｌ１２ａ，ＳＷＬ２２ａ，ＳＷＬ１２ｂおよびＳＷＬ２
２ｂが代表的に示される。サブアレイ４−ｉ３において
は、サブワード線ＳＷＬ１３ａ，ＳＷＬ２３ａ，ＳＷＬ
１３ｂおよびＳＷＬ２３ｂが代表的に示され、サブアレ
イ４−ｉ４においては、サブワード線ＳＷＬ１４ａ，Ｓ
ＷＬ２４ａ，ＳＷＬ１４ｂおよびＳＷＬ２４ｂが代表的
に示される。これらのサブワード線ＳＷＬ（サブワード
線を代表的に示す）とビット線対との交差部にメモリセ
ルＭＣが配置される。
【００７８】サブアレイ４−ｉ１〜４−ｉ４それぞれに
おいて、１つのサブアレイにおいてのみ延在するサブワ
ード線を配置することにより、１つのサブアレイにおい
てメモリセルが選択されている場合においても、別のサ
ブアレイにおいてサブワード線を選択状態としてメモリ
セルへアクセスすることが可能となり、バンク構成を容
易に実現することができる。このワード線構成について
は後に再び詳細に説明する。
おいて、１つのサブアレイにおいてのみ延在するサブワ
ード線を配置することにより、１つのサブアレイにおい
てメモリセルが選択されている場合においても、別のサ
ブアレイにおいてサブワード線を選択状態としてメモリ
セルへアクセスすることが可能となり、バンク構成を容
易に実現することができる。このワード線構成について
は後に再び詳細に説明する。
【００７９】センスアンプ帯５においては、メモリセル
部６ａおよび６ｂの各列に対応して配置されたビット線
対に対応してセンス・ＩＯ回路ＳＩＯ１，ＳＩＯ２，…
が配置される。１つのサブアレイ４−ｉｊ（ｊ＝１〜
４）は、２５６列のメモリセルを有するため、このセン
ス・ＩＯ回路が１つのサブアレイ４−ｉｊにおいて２５
６個設けられる。センス・ＩＯ回路ＳＩＯ（ＳＯＩ１，
ＳＩＯ２，…）は、対応のビット線対ＢＬ，／ＢＬ（ビ
ット線を代表的に示す）上の電位を差動的に増幅するセ
ンスアンプＳＡと、カラム選択線ＣＳＬを介して与えら
れるカラム選択信号に応答して対応のビット線対（セン
スアンプＳＡのセンスノード）を対応のローカルＩＯバ
スＬＩＯへ伝達するトランスミッションゲート８および
９を含む。このセンスアンプ帯５において、ローカルＩ
Ｏバスは、各サブアレイ４−ｉ１〜４−ｉ４それぞれに
対応して分割して配置される。サブアレイ４−ｉ１にお
いては、ローカルＩＯバスＬＩＯ１が配設され、サブア
レイ４−ｉ２においては、ローカルＩＯバスＬＩＯ２が
配置され、サブアレイ４−ｉ３においては、ローカルＩ
ＯバスＬＩＯ３が配置され、サブアレイ４−ｉ４におい
ては、ローカルＩＯバスＬＩＯ４が配置される。
部６ａおよび６ｂの各列に対応して配置されたビット線
対に対応してセンス・ＩＯ回路ＳＩＯ１，ＳＩＯ２，…
が配置される。１つのサブアレイ４−ｉｊ（ｊ＝１〜
４）は、２５６列のメモリセルを有するため、このセン
ス・ＩＯ回路が１つのサブアレイ４−ｉｊにおいて２５
６個設けられる。センス・ＩＯ回路ＳＩＯ（ＳＯＩ１，
ＳＩＯ２，…）は、対応のビット線対ＢＬ，／ＢＬ（ビ
ット線を代表的に示す）上の電位を差動的に増幅するセ
ンスアンプＳＡと、カラム選択線ＣＳＬを介して与えら
れるカラム選択信号に応答して対応のビット線対（セン
スアンプＳＡのセンスノード）を対応のローカルＩＯバ
スＬＩＯへ伝達するトランスミッションゲート８および
９を含む。このセンスアンプ帯５において、ローカルＩ
Ｏバスは、各サブアレイ４−ｉ１〜４−ｉ４それぞれに
対応して分割して配置される。サブアレイ４−ｉ１にお
いては、ローカルＩＯバスＬＩＯ１が配設され、サブア
レイ４−ｉ２においては、ローカルＩＯバスＬＩＯ２が
配置され、サブアレイ４−ｉ３においては、ローカルＩ
ＯバスＬＩＯ３が配置され、サブアレイ４−ｉ４におい
ては、ローカルＩＯバスＬＩＯ４が配置される。
【００８０】サブアレイ４−ｉ１〜４−ｉ４それぞれに
対してグローバルＩＯバス（Ｇａ〜Ｇｄ）が配置され
る。図２において、これらのグローバルＩＯバスＧａ〜
Ｇｄは、それぞれ１対の相補信号線で構成されるように
示される（１ビットデータの入出力を行なうためであ
る）。すなわち、サブアレイ４−ｉ１に対してグローバ
ルＩＯ線ＧＩＯａ，／ＧＩＯａが配置され、サブアレイ
４−ｉ２には、グローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂ
が配置され、サブアレイ４−ｉ３には、グローバルＩＯ
線ＧＩＯｃ，／ＧＩＯｃが配置され、サブアレイ４−ｉ
４には、グローバルＩＯ線ＧＩＯｄ，／ＧＩＯｄが配置
される。
対してグローバルＩＯバス（Ｇａ〜Ｇｄ）が配置され
る。図２において、これらのグローバルＩＯバスＧａ〜
Ｇｄは、それぞれ１対の相補信号線で構成されるように
示される（１ビットデータの入出力を行なうためであ
る）。すなわち、サブアレイ４−ｉ１に対してグローバ
ルＩＯ線ＧＩＯａ，／ＧＩＯａが配置され、サブアレイ
４−ｉ２には、グローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂ
が配置され、サブアレイ４−ｉ３には、グローバルＩＯ
線ＧＩＯｃ，／ＧＩＯｃが配置され、サブアレイ４−ｉ
４には、グローバルＩＯ線ＧＩＯｄ，／ＧＩＯｄが配置
される。
【００８１】このローカルＩＯバスＬＩＯ１〜ＬＩＯ４
と対応のグローバルＩＯバスＧａ〜Ｇｄとを接続するた
めに、サブアレイ選択信号ＢＳ１〜ＢＳ４に応答して導
通するブロック選択ゲートＢＳＧ１〜ＢＳＧ４が配置さ
れる。これらのブロック選択ゲートＢＳＧ１〜ＢＳＧ３
の各々は、相補信号線対を相互接続するために、２つの
トランスミッションゲート１０，１１で構成される。ブ
ロック選択ゲートＢＳＧ１は、サブアレイ選択信号ＢＳ
１に応答してこのローカルＩＯバスＬＩＯ１をグローバ
ルＩＯバスＧａ（ＧＩＯａ，／ＧＩＯａ）に接続する。
ブロック選択ゲートＢＳＧ２は、サブアレイ選択信号Ｂ
Ｓ２に応答してローカルＩＯバスＬＩＯ２をグローバル
ＩＯバスＧｂに接続する。ブロック選択ゲートＢＳＧ３
は、サブアレイ選択信号ＢＳ３に応答してこのローカル
ＩＯバスＬＩＯ３をグローバルＩＯバスＧｃへ接続す
る。ブロック選択ゲートＢＳＧ４は、サブアレイ選択信
号ＢＳ４に応答してローカルＩＯバスＬＩＯ４をグロー
バルＩＯバスＧｄへ接続する。
と対応のグローバルＩＯバスＧａ〜Ｇｄとを接続するた
めに、サブアレイ選択信号ＢＳ１〜ＢＳ４に応答して導
通するブロック選択ゲートＢＳＧ１〜ＢＳＧ４が配置さ
れる。これらのブロック選択ゲートＢＳＧ１〜ＢＳＧ３
の各々は、相補信号線対を相互接続するために、２つの
トランスミッションゲート１０，１１で構成される。ブ
ロック選択ゲートＢＳＧ１は、サブアレイ選択信号ＢＳ
１に応答してこのローカルＩＯバスＬＩＯ１をグローバ
ルＩＯバスＧａ（ＧＩＯａ，／ＧＩＯａ）に接続する。
ブロック選択ゲートＢＳＧ２は、サブアレイ選択信号Ｂ
Ｓ２に応答してローカルＩＯバスＬＩＯ２をグローバル
ＩＯバスＧｂに接続する。ブロック選択ゲートＢＳＧ３
は、サブアレイ選択信号ＢＳ３に応答してこのローカル
ＩＯバスＬＩＯ３をグローバルＩＯバスＧｃへ接続す
る。ブロック選択ゲートＢＳＧ４は、サブアレイ選択信
号ＢＳ４に応答してローカルＩＯバスＬＩＯ４をグロー
バルＩＯバスＧｄへ接続する。
【００８２】このブロック選択ゲートＢＳＧ１〜ＢＳＧ
４は、図１に示すメモリセグメント４−１〜４−１６各
々におけるサブアレイそれぞれに配置される。グローバ
ルＩＯバスＧａ〜Ｇｄは、それぞれセンスメモリセグメ
ント４−１〜４−１６上にわたって行方向に配設されて
おり、グローバルＩＯバスＧａ〜Ｇｄは、対応のサブア
レイ列（バンク）における任意のローカルＩＯバスと接
続することができる。
４は、図１に示すメモリセグメント４−１〜４−１６各
々におけるサブアレイそれぞれに配置される。グローバ
ルＩＯバスＧａ〜Ｇｄは、それぞれセンスメモリセグメ
ント４−１〜４−１６上にわたって行方向に配設されて
おり、グローバルＩＯバスＧａ〜Ｇｄは、対応のサブア
レイ列（バンク）における任意のローカルＩＯバスと接
続することができる。
【００８３】このローカルＩＯバスＬＩＯ（ＬＩＯ１〜
ＬＩＯ４）およびグローバルＩＯバスＧａ〜Ｇｄは、そ
れぞれ相補信号線対とすることにより、１つの信号線上
に信号振幅が小さい場合においても、信号が相補的に変
化するため、応じて信号振幅が大きくなり、正確にかつ
高速でデータの転送を行なうことができる。また、相補
信号線対とすることによりセンス・ＩＯ回路ＳＩＯにお
いて、２つのトランスミッションゲート８および９を配
置することができ、センスアンプＳＡのセンスノードの
負荷を等しくすることができる。またブロック選択ゲー
トＢＳＧ１〜ＢＳＧ４それぞれにおいて、２つのトラン
スミッションゲート１０，１１を配置することができ、
ローカルＩＯバスＬＩＯおよびグローバルＩＯバスＧ
（Ｇａ〜Ｇｄ）の負荷をバランスさせることができる。
ＬＩＯ４）およびグローバルＩＯバスＧａ〜Ｇｄは、そ
れぞれ相補信号線対とすることにより、１つの信号線上
に信号振幅が小さい場合においても、信号が相補的に変
化するため、応じて信号振幅が大きくなり、正確にかつ
高速でデータの転送を行なうことができる。また、相補
信号線対とすることによりセンス・ＩＯ回路ＳＩＯにお
いて、２つのトランスミッションゲート８および９を配
置することができ、センスアンプＳＡのセンスノードの
負荷を等しくすることができる。またブロック選択ゲー
トＢＳＧ１〜ＢＳＧ４それぞれにおいて、２つのトラン
スミッションゲート１０，１１を配置することができ、
ローカルＩＯバスＬＩＯおよびグローバルＩＯバスＧ
（Ｇａ〜Ｇｄ）の負荷をバランスさせることができる。
【００８４】このグローバルＩＯバスＧａ〜Ｇｄは、サ
ブアレイの境界領域に配置されてもよく、また任意の空
き領域（たとえばワード線シャント領域が設けられてい
る場合にはこのようなワード線シャント領域）に配置さ
れてもよい。
ブアレイの境界領域に配置されてもよく、また任意の空
き領域（たとえばワード線シャント領域が設けられてい
る場合にはこのようなワード線シャント領域）に配置さ
れてもよい。
【００８５】図２には明確には示していないが、後に詳
細に説明するように、センスアンプ帯５に含まれるセン
スアンプＳＡも、各バンクごと、すなわちサブアレイ４
−ｉ１〜４−ｉ４それぞれにおいて互いに独立に活性／
非活性が制御される。
細に説明するように、センスアンプ帯５に含まれるセン
スアンプＳＡも、各バンクごと、すなわちサブアレイ４
−ｉ１〜４−ｉ４それぞれにおいて互いに独立に活性／
非活性が制御される。
【００８６】図３は、図２に示すメモリセグメント４−
ｉにおけるワード線の配置を示す図である。図３におい
て、サブアレイ４−ｉ１〜４−ｉ４それぞれに共通に行
方向に延在するメインワード線ＭＷＬ１，ＭＷＬ２，…
が配置される。このメインワード線ＭＷＬ１，ＭＷＬ
２，…は、ワード線ドライバ２ｂの出力部に接続され、
このワード線ドライバ２ｂからのワード線選択信号を伝
達する。
ｉにおけるワード線の配置を示す図である。図３におい
て、サブアレイ４−ｉ１〜４−ｉ４それぞれに共通に行
方向に延在するメインワード線ＭＷＬ１，ＭＷＬ２，…
が配置される。このメインワード線ＭＷＬ１，ＭＷＬ
２，…は、ワード線ドライバ２ｂの出力部に接続され、
このワード線ドライバ２ｂからのワード線選択信号を伝
達する。
【００８７】サブアレイ４−ｉ１〜４−ｉ４においてメ
モリセルの行に対応してそれぞれサブワード線ＳＷＬ
（ＳＷＬ１１〜ＳＷＬ１４，ＳＷＬ２１，ＳＷＬ２４）
が配置される。これらのサブワード線ＳＷＬに対応のサ
ブアレイにおける１行のメモリセルが接続される。メイ
ンワード線ＭＷＬｍ（ｍ＝１〜２５６）と、サブワード
線ＳＷＬｍｎ（ｍ＝１〜２５６，ｎ＝１〜４）との交差
部にサブワード線ドライブゲートＳＲｍｎが配置され
る。サブワード線ドライブゲートＳＲｍｎは、対応のメ
インワード線ＭＷＬｍ上の信号とバンク選択信号Ｂｎを
受ける。このサブワード線ドライブゲートＳＲｍｎは、
バンク選択信号Ｂｎおよびメインワード線ＭＷＬｍ上の
信号電位がともに活性状態のときに、対応のサブワード
線ＳＷＬｍｎを選択状態へ駆動する。サブアレイ４−ｉ
１〜４−ｉ４それぞれにおいて対応のサブアレイにおい
てのみ延在して対応の行のメモリセルが接続されるサブ
ワード線ＳＷＬを配置し、これらのサブアレイ４−ｉ１
〜４−ｉ４に共通にワード線ドライバ２ｂからのワード
線選択信号を伝達するメインワード線ＭＷＬを配置する
ことにより、１つのサブアレイにおいてメモリセルが選
択されているときに、この選択サブアレイの動作と独立
に、別のサブアレイにおいてサブアレイを選択状態へと
駆動してメモリセルへアクセスすることができる。
モリセルの行に対応してそれぞれサブワード線ＳＷＬ
（ＳＷＬ１１〜ＳＷＬ１４，ＳＷＬ２１，ＳＷＬ２４）
が配置される。これらのサブワード線ＳＷＬに対応のサ
ブアレイにおける１行のメモリセルが接続される。メイ
ンワード線ＭＷＬｍ（ｍ＝１〜２５６）と、サブワード
線ＳＷＬｍｎ（ｍ＝１〜２５６，ｎ＝１〜４）との交差
部にサブワード線ドライブゲートＳＲｍｎが配置され
る。サブワード線ドライブゲートＳＲｍｎは、対応のメ
インワード線ＭＷＬｍ上の信号とバンク選択信号Ｂｎを
受ける。このサブワード線ドライブゲートＳＲｍｎは、
バンク選択信号Ｂｎおよびメインワード線ＭＷＬｍ上の
信号電位がともに活性状態のときに、対応のサブワード
線ＳＷＬｍｎを選択状態へ駆動する。サブアレイ４−ｉ
１〜４−ｉ４それぞれにおいて対応のサブアレイにおい
てのみ延在して対応の行のメモリセルが接続されるサブ
ワード線ＳＷＬを配置し、これらのサブアレイ４−ｉ１
〜４−ｉ４に共通にワード線ドライバ２ｂからのワード
線選択信号を伝達するメインワード線ＭＷＬを配置する
ことにより、１つのサブアレイにおいてメモリセルが選
択されているときに、この選択サブアレイの動作と独立
に、別のサブアレイにおいてサブアレイを選択状態へと
駆動してメモリセルへアクセスすることができる。
【００８８】このバンク選択信号Ｂ１〜Ｂ４は、各バン
クそれぞれにおいてサブアレイ共通に伝達される構成が
利用されてもよく、またサブアレイ選択信号ＢＳ１〜Ｂ
Ｓ４と同様に、１つのメモリセグメントにおいてのみ活
性状態とされる構成が利用されてもよい。
クそれぞれにおいてサブアレイ共通に伝達される構成が
利用されてもよく、またサブアレイ選択信号ＢＳ１〜Ｂ
Ｓ４と同様に、１つのメモリセグメントにおいてのみ活
性状態とされる構成が利用されてもよい。
【００８９】図４は、図２に示すセンスアンプ帯のより
詳細構成を示す図である。ただし、図４においては、図
面の煩雑化を避けるために、ローカルＩＯバスＬＩＯと
ビット線対とを接続するためのトランスミッションゲー
ト８および９は示していない。図４において、センス・
ＩＯ回路ＳＩＯと対応のビット線対は、それぞれビット
線分離ゲートＢＧを介して電気的に接続される。すなわ
ち、バンク♯１に含まれるサブアレイ４−ｉ１におい
て、センス・ＩＯ回路ＳＩＯ１は、ビット線分離ゲート
ＢＧ１ｕを介してビット線ＢＬ１ａ，／ＢＬ１ａに接続
され、またビット線分離ゲートＢＧ１ｌを介してビット
線ＢＬ１ｂ，／ＢＬ１ｂに接続される。またセンス・Ｉ
Ｏ回路ＳＩＯｎ（ｎ＝２５６）は、ビット線分離ゲート
ＢＧ１ｕを介してビット線ＢＬｎａ，／ＢＬｎａに接続
され、またビット線分離ゲートＢＧ１ｌを介してビット
線ＢＬｎｂ，／ＢＬｎｂに電気的に接続される。
詳細構成を示す図である。ただし、図４においては、図
面の煩雑化を避けるために、ローカルＩＯバスＬＩＯと
ビット線対とを接続するためのトランスミッションゲー
ト８および９は示していない。図４において、センス・
ＩＯ回路ＳＩＯと対応のビット線対は、それぞれビット
線分離ゲートＢＧを介して電気的に接続される。すなわ
ち、バンク♯１に含まれるサブアレイ４−ｉ１におい
て、センス・ＩＯ回路ＳＩＯ１は、ビット線分離ゲート
ＢＧ１ｕを介してビット線ＢＬ１ａ，／ＢＬ１ａに接続
され、またビット線分離ゲートＢＧ１ｌを介してビット
線ＢＬ１ｂ，／ＢＬ１ｂに接続される。またセンス・Ｉ
Ｏ回路ＳＩＯｎ（ｎ＝２５６）は、ビット線分離ゲート
ＢＧ１ｕを介してビット線ＢＬｎａ，／ＢＬｎａに接続
され、またビット線分離ゲートＢＧ１ｌを介してビット
線ＢＬｎｂ，／ＢＬｎｂに電気的に接続される。
【００９０】バンク♯２においてセンス・ＩＯ回路ＳＩ
Ｏ１は、ビット線分離ゲートＢＧ２ｕを介してビット線
ＢＬ１ａ，／ＢＬ１ａに電気的に接続され、またビット
線分離ゲートＢＧ２ｌを介してビット線ＢＬ１ｂ，／Ｂ
Ｌ１ｂに電気的に接続される。バンク♯３においても、
センス・ＩＯ回路ＳＩＯ１は、ビット線分離ゲートＢＧ
３ｕを介してビット線ＢＬ１ａ，／ＢＬ１ａに電気的に
接続され、ビット線分離ゲートＢＧ３ｌを介してビット
線ＢＬ１ｂ，／ＢＬ１ｂに電気的に接続される。バンク
♯４において、センス・ＩＯ回路ＳＩＯ１は、ビット線
分離ゲートＢＧ４ｕを介してビット線ＢＬ１ａ，／ＢＬ
１ａに電気的に接続され、またビット線分離ゲートＢＧ
４ｌを介してビット線ＢＬ１ｂ，／ＢＬ１ｂに電気的に
接続される。図４においては、バンク♯２〜♯４におい
てそれぞれ１つのセンス・ＩＯ回路ＳＩＯ１のみを代表
的に示すが、バンク♯１と同様、これらのバンク♯２〜
♯４においても、２５６個のセンス・ＩＯ回路が配置さ
れる。
Ｏ１は、ビット線分離ゲートＢＧ２ｕを介してビット線
ＢＬ１ａ，／ＢＬ１ａに電気的に接続され、またビット
線分離ゲートＢＧ２ｌを介してビット線ＢＬ１ｂ，／Ｂ
Ｌ１ｂに電気的に接続される。バンク♯３においても、
センス・ＩＯ回路ＳＩＯ１は、ビット線分離ゲートＢＧ
３ｕを介してビット線ＢＬ１ａ，／ＢＬ１ａに電気的に
接続され、ビット線分離ゲートＢＧ３ｌを介してビット
線ＢＬ１ｂ，／ＢＬ１ｂに電気的に接続される。バンク
♯４において、センス・ＩＯ回路ＳＩＯ１は、ビット線
分離ゲートＢＧ４ｕを介してビット線ＢＬ１ａ，／ＢＬ
１ａに電気的に接続され、またビット線分離ゲートＢＧ
４ｌを介してビット線ＢＬ１ｂ，／ＢＬ１ｂに電気的に
接続される。図４においては、バンク♯２〜♯４におい
てそれぞれ１つのセンス・ＩＯ回路ＳＩＯ１のみを代表
的に示すが、バンク♯１と同様、これらのバンク♯２〜
♯４においても、２５６個のセンス・ＩＯ回路が配置さ
れる。
【００９１】ビット線分離ゲートＢＧ１ｕ，ＢＧ２ｕ，
ＢＧ３ｕ，ＢＧ４ｕは、それぞれトランスミッションゲ
ートＱ１，Ｑ２で構成され、またビット線分離ゲートＢ
Ｇ１ｌ，ＢＧ２ｌ，ＢＧ３ｌおよびＢＧ４ｌの各々は、
トランスミッションゲートＱ３およびＱ４で構成され
る。
ＢＧ３ｕ，ＢＧ４ｕは、それぞれトランスミッションゲ
ートＱ１，Ｑ２で構成され、またビット線分離ゲートＢ
Ｇ１ｌ，ＢＧ２ｌ，ＢＧ３ｌおよびＢＧ４ｌの各々は、
トランスミッションゲートＱ３およびＱ４で構成され
る。
【００９２】ビット線分離ゲートＢＧ１ｕは、分離制御
信号ＢＩＵ１により導通／非導通が制御される。ビット
線分離ゲートＢＧ２ｕは、分離制御信号ＢＩＵ２により
導通／非導通が制御される。ビット線分離ゲートＢＧ３
ｕおよびＢＧ４ｕは、それぞれ分離制御信号ＢＩＵ３お
よびＢＩＵ４により導通／非導通が制御される。ビット
線分離ゲートＢＧ１ｌは、分離制御信号ＢＩＬ１により
導通／非導通が制御される。ビット線分離ゲートＢＧ２
ｌは、分離制御信号ＢＩＬ２により導通／非導通が制御
される。ビット線分離ゲートＢＧ３ｌおよびＢＧ４ｌ
は、それぞれ分離制御信号ＢＩＬ３およびＢＩＬ４によ
り導通／非導通が制御される。
信号ＢＩＵ１により導通／非導通が制御される。ビット
線分離ゲートＢＧ２ｕは、分離制御信号ＢＩＵ２により
導通／非導通が制御される。ビット線分離ゲートＢＧ３
ｕおよびＢＧ４ｕは、それぞれ分離制御信号ＢＩＵ３お
よびＢＩＵ４により導通／非導通が制御される。ビット
線分離ゲートＢＧ１ｌは、分離制御信号ＢＩＬ１により
導通／非導通が制御される。ビット線分離ゲートＢＧ２
ｌは、分離制御信号ＢＩＬ２により導通／非導通が制御
される。ビット線分離ゲートＢＧ３ｌおよびＢＧ４ｌ
は、それぞれ分離制御信号ＢＩＬ３およびＢＩＬ４によ
り導通／非導通が制御される。
【００９３】バンク♯１に含まれるセンス・ＩＯ回路Ｓ
ＩＯ１〜ＳＩＯｎに含まれるセンスアンプＳＡは、セン
スアンプ活性化信号ＳＰＮ１を通して活性状態とされ
る。バンク♯２に含まれるセンス・ＩＯ回路ＳＩＯ１に
含まれるセンスアンプＳＡは、センスアンプ活性化信号
ＳＰＮ２により活性化される。バンク♯３に含まれるセ
ンス・ＩＯ回路ＳＩＯ１に含まれるセンスアンプＳＡ
は、センスアンプ活性化信号ＳＰＮ３に応答して活性化
される。バンク♯４に含まれるセンス・ＩＯ回路ＳＩＯ
１に含まれるセンスアンプＳＡは、センスアンプ活性化
信号ＳＰＮ４により活性化される。センスアンプＳＡ
は、ＮチャネルＭＯＳトランジスタのクロスカップルお
よびＰチャネルＭＯＳトランジスタのクロスカップルの
構成を備え、センスアンプ活性化信号ＳＰＮは両クロス
カップルを活性化する。
ＩＯ１〜ＳＩＯｎに含まれるセンスアンプＳＡは、セン
スアンプ活性化信号ＳＰＮ１を通して活性状態とされ
る。バンク♯２に含まれるセンス・ＩＯ回路ＳＩＯ１に
含まれるセンスアンプＳＡは、センスアンプ活性化信号
ＳＰＮ２により活性化される。バンク♯３に含まれるセ
ンス・ＩＯ回路ＳＩＯ１に含まれるセンスアンプＳＡ
は、センスアンプ活性化信号ＳＰＮ３に応答して活性化
される。バンク♯４に含まれるセンス・ＩＯ回路ＳＩＯ
１に含まれるセンスアンプＳＡは、センスアンプ活性化
信号ＳＰＮ４により活性化される。センスアンプＳＡ
は、ＮチャネルＭＯＳトランジスタのクロスカップルお
よびＰチャネルＭＯＳトランジスタのクロスカップルの
構成を備え、センスアンプ活性化信号ＳＰＮは両クロス
カップルを活性化する。
【００９４】ビット線分離ゲートおよびセンスアンプＳ
Ａを、それぞれバンク単位で制御する。選択メモリセル
を含むメモリセル部が対応のビット線分離ゲートを介し
てセンスアンプＳＡに接続され、この選択メモリセル部
と対をなす非選択メモリセル部はセンスアンプＳＡから
切離される。残りのバンクにおいては、ビット線分離ゲ
ートは導通状態を維持し、センスアンプＳＡは、対応の
ビット線対と電気的に接続される。たとえば、バンク♯
１が指定され、サブアレイ４−ｉ１のメモリセル部６ａ
に選択メモリセル部が存在する場合、ビット線分離ゲー
トＢＧ１ｕが分離制御信号ＢＩＵ１により導通状態を維
持し、一方分離ゲートＢＧ１ｌが分離制御信号ＢＩＬ１
により、非導通状態とされる。残りのサブアレイ４−ｉ
２〜４においては、ビット線分離ゲートＢＧ２ｕ，ＢＧ
２ｌ，ＢＧ３ｕ，ＢＧ３ｌ，ＧＢ４ｕおよびＢＧ４ｌ
は、対応の分離制御信号ＢＩＵ２〜ＢＩＵ４，ＢＩＬ２
〜ＢＩＬ４がそれぞれハイレベルの活性状態にあり、対
応の各ビット線対がそれぞれセンスアンプＳＡに電気的
に接続される。この状態において、バンク♯１のメモリ
セル部６ａにおいてサブワード線が選択状態とされ、メ
モリセルデータがセンスアンプＳＡに伝達される。次い
で、センスアンプ活性化信号ＳＰＮ１が活性状態とさ
れ、センスアンプＳＡが活性化されてセンス動作を行な
い、メモリセルデータの検知および増幅を行なう。
Ａを、それぞれバンク単位で制御する。選択メモリセル
を含むメモリセル部が対応のビット線分離ゲートを介し
てセンスアンプＳＡに接続され、この選択メモリセル部
と対をなす非選択メモリセル部はセンスアンプＳＡから
切離される。残りのバンクにおいては、ビット線分離ゲ
ートは導通状態を維持し、センスアンプＳＡは、対応の
ビット線対と電気的に接続される。たとえば、バンク♯
１が指定され、サブアレイ４−ｉ１のメモリセル部６ａ
に選択メモリセル部が存在する場合、ビット線分離ゲー
トＢＧ１ｕが分離制御信号ＢＩＵ１により導通状態を維
持し、一方分離ゲートＢＧ１ｌが分離制御信号ＢＩＬ１
により、非導通状態とされる。残りのサブアレイ４−ｉ
２〜４においては、ビット線分離ゲートＢＧ２ｕ，ＢＧ
２ｌ，ＢＧ３ｕ，ＢＧ３ｌ，ＧＢ４ｕおよびＢＧ４ｌ
は、対応の分離制御信号ＢＩＵ２〜ＢＩＵ４，ＢＩＬ２
〜ＢＩＬ４がそれぞれハイレベルの活性状態にあり、対
応の各ビット線対がそれぞれセンスアンプＳＡに電気的
に接続される。この状態において、バンク♯１のメモリ
セル部６ａにおいてサブワード線が選択状態とされ、メ
モリセルデータがセンスアンプＳＡに伝達される。次い
で、センスアンプ活性化信号ＳＰＮ１が活性状態とさ
れ、センスアンプＳＡが活性化されてセンス動作を行な
い、メモリセルデータの検知および増幅を行なう。
【００９５】この図４に示すようにシェアードセンス構
成とすることにより、センスアンプ動作時におけるこの
センスアンプＳＡに接続するビット線の長さを短くする
ことができ、応じてセンスアンプＳＡのセンスノードの
負荷容量を小さくすることができ、読出電圧（メモリセ
ルからビット線上に読出された電圧）を大きくすること
ができ、安定かつ高速にセンス動作を行なうことができ
る。
成とすることにより、センスアンプ動作時におけるこの
センスアンプＳＡに接続するビット線の長さを短くする
ことができ、応じてセンスアンプＳＡのセンスノードの
負荷容量を小さくすることができ、読出電圧（メモリセ
ルからビット線上に読出された電圧）を大きくすること
ができ、安定かつ高速にセンス動作を行なうことができ
る。
【００９６】また、センスアンプＳＡを一列に整列して
配置することにより、１つのメモリアレイにおいて複数
のバンクに分割した場合においても、このバンク単位で
センスアンプの活性／非活性およびビット線分離ゲート
の導通／非導通の制御が容易となる。次に、図５に示す
タイミングチャート図を参照して、データ読出動作につ
いて簡単に説明する。
配置することにより、１つのメモリアレイにおいて複数
のバンクに分割した場合においても、このバンク単位で
センスアンプの活性／非活性およびビット線分離ゲート
の導通／非導通の制御が容易となる。次に、図５に示す
タイミングチャート図を参照して、データ読出動作につ
いて簡単に説明する。
【００９７】図５においては、まずバンク♯１において
アドレスＸＡおよびＹＡ（これらはバンクアドレスを含
む）により指定されたメモリセルのデータＱＡが読出さ
れ、次いでバンク♯２においてアドレスＸＢおよびＹＢ
（これらもバンクアドレスを含む）により指定されたメ
モリセルのデータＱＢが読出される動作シーケンスが一
例として示される。
アドレスＸＡおよびＹＡ（これらはバンクアドレスを含
む）により指定されたメモリセルのデータＱＡが読出さ
れ、次いでバンク♯２においてアドレスＸＢおよびＹＢ
（これらもバンクアドレスを含む）により指定されたメ
モリセルのデータＱＢが読出される動作シーケンスが一
例として示される。
【００９８】まず、クロックサイクル１において、クロ
ック信号ＣＬＫの立上がりにおいて、ロウアドレススト
ローブ信号／ＲＡＳがローレベルの活性状態とされ、そ
のときに与えられたアドレス信号ＸＡに従ってバンク♯
１が指定され、かつバンク♯１における行が指定され
る。このアドレス信号ＸＡに従って、ロウデコーダ２ａ
およびワード線ドライバ２ｂにより、ワード線選択信号
が発生され、選択行に対応するメインワード線ＭＷＬ上
へワード線選択信号が伝達される。図５においては、メ
インワード線ＭＷＬ１が選択された状態が一例として示
される。このメインワード線ＭＷＬ１中の信号電位が活
性状態とされ、かつバンクアドレスがバンク♯１を指定
しているため、バンク選択信号Ｂ１が活性状態とされ、
サブワード線ドライバＳＲ１１（図３参照）が活性化さ
れ、このメインワード線ＭＷＬ１上に伝達されたワード
線選択信号に従ってサブワード線ＳＷＬ１１を選択状態
へ駆動する。これにより、このサブワード線ＳＷＬ１１
に接続されるメモリセルＭＣの記憶データが対応のビッ
ト線対へ伝達される。図５においては、ビット線対ＢＬ
１ａ，／ＢＬ１ａ上にローレベルデータが読出された状
態が一例として示される。
ック信号ＣＬＫの立上がりにおいて、ロウアドレススト
ローブ信号／ＲＡＳがローレベルの活性状態とされ、そ
のときに与えられたアドレス信号ＸＡに従ってバンク♯
１が指定され、かつバンク♯１における行が指定され
る。このアドレス信号ＸＡに従って、ロウデコーダ２ａ
およびワード線ドライバ２ｂにより、ワード線選択信号
が発生され、選択行に対応するメインワード線ＭＷＬ上
へワード線選択信号が伝達される。図５においては、メ
インワード線ＭＷＬ１が選択された状態が一例として示
される。このメインワード線ＭＷＬ１中の信号電位が活
性状態とされ、かつバンクアドレスがバンク♯１を指定
しているため、バンク選択信号Ｂ１が活性状態とされ、
サブワード線ドライバＳＲ１１（図３参照）が活性化さ
れ、このメインワード線ＭＷＬ１上に伝達されたワード
線選択信号に従ってサブワード線ＳＷＬ１１を選択状態
へ駆動する。これにより、このサブワード線ＳＷＬ１１
に接続されるメモリセルＭＣの記憶データが対応のビッ
ト線対へ伝達される。図５においては、ビット線対ＢＬ
１ａ，／ＢＬ１ａ上にローレベルデータが読出された状
態が一例として示される。
【００９９】このとき、サブワード線ＳＷＬ１１を含む
メモリセル部がビット線分離ゲートＢＧを介してセンス
アンプＳＡに接続され、バンク♯１の非選択メモリセル
部がビット線分離ゲートＢＧによりセンスアンプＳＡか
ら切離される。残りのバンク♯２−♯４においてはビッ
ト線分離ゲートは導通状態にある。次いで、クロックサ
イクル２においてクロック信号ＣＬＫの立上がりでカラ
ムアドレスストローブ信号／ＣＡＳがローレベルの活性
状態とされ、そのときに与えられたアドレスがカラムア
ドレス信号ＹＡとして取込まれて、バンク♯１における
対応の列が選択される。カラムデコーダ３においてバン
ク♯１に対して設けられたサブカラムデコーダ３−１が
活性化されて列選択動作を行ない、対応の列に対するカ
ラム選択信号を活性状態とする。このカラム選択線ＣＳ
Ｌ上のカラム選択信号に従って、ビット線対ＢＬ１ａお
よび／ＢＬ１ａ上のセンスアンプＳＡにより検知増幅さ
れたデータが、センス・ＩＯ回路ＳＩＯに含まれるトラ
ンスミッションゲート８および９を介してローカルＩＯ
バスＬＩＯ１上に伝達されて、このローカルＩＯバスＬ
ＩＯ１上のデータがメモリセルデータに対応する電位に
変化する。次いで図２に示すサブアレイ選択信号ＢＳ１
が活性状態とされ、ブロック選択ゲートＢＳＧ１のトラ
ンスミッションゲート１０および１１が導通状態とな
り、このローカルＩＯバスＬＩＯ１上のデータがグロー
バルＩＯバスＧａ上に伝達される。この後、クロック信
号ＣＬＫに同期してデータが転送され、クロックサイク
ル７において確定データＱＡが読出される。
メモリセル部がビット線分離ゲートＢＧを介してセンス
アンプＳＡに接続され、バンク♯１の非選択メモリセル
部がビット線分離ゲートＢＧによりセンスアンプＳＡか
ら切離される。残りのバンク♯２−♯４においてはビッ
ト線分離ゲートは導通状態にある。次いで、クロックサ
イクル２においてクロック信号ＣＬＫの立上がりでカラ
ムアドレスストローブ信号／ＣＡＳがローレベルの活性
状態とされ、そのときに与えられたアドレスがカラムア
ドレス信号ＹＡとして取込まれて、バンク♯１における
対応の列が選択される。カラムデコーダ３においてバン
ク♯１に対して設けられたサブカラムデコーダ３−１が
活性化されて列選択動作を行ない、対応の列に対するカ
ラム選択信号を活性状態とする。このカラム選択線ＣＳ
Ｌ上のカラム選択信号に従って、ビット線対ＢＬ１ａお
よび／ＢＬ１ａ上のセンスアンプＳＡにより検知増幅さ
れたデータが、センス・ＩＯ回路ＳＩＯに含まれるトラ
ンスミッションゲート８および９を介してローカルＩＯ
バスＬＩＯ１上に伝達されて、このローカルＩＯバスＬ
ＩＯ１上のデータがメモリセルデータに対応する電位に
変化する。次いで図２に示すサブアレイ選択信号ＢＳ１
が活性状態とされ、ブロック選択ゲートＢＳＧ１のトラ
ンスミッションゲート１０および１１が導通状態とな
り、このローカルＩＯバスＬＩＯ１上のデータがグロー
バルＩＯバスＧａ上に伝達される。この後、クロック信
号ＣＬＫに同期してデータが転送され、クロックサイク
ル７において確定データＱＡが読出される。
【０１００】一方のこのデータＱＡの読出動作と平行し
て、クロックサイクル４において、再び信号／ＲＡＳを
活性状態のローレベルとし、そのときのアドレス信号Ｘ
Ｂにより、バンク♯２の行が指定され、この指定された
行に対する選択動作が行なわれる。バンク♯２において
も、選択ワード線を含むメモリセル部がセンスアンプに
接続され、非選択メモリセル部はビット線分離ゲートに
よりセンスアンプから切離される。今このアドレス信号
ＸＢにより、メインワード線ＭＷＬ２が指定されたとす
ると、ワード線ドライバ２ｂからのワード線選択信号が
メインワード線ＭＷＬ２上に伝達されて、このメインワ
ード線ＭＷＬ２上の電位がハイレベルへ立上がる。一方
のこのアドレス信号ＸＢに従ってバンク♯２が指定され
たため、バンク選択信号Ｂ２が同様のハイレベルの活性
状態とされており、サブワード線ドライブゲートＳＲ２
２が活性状態とされ、このバンク♯２において、メイン
ワード線ＭＷＬ２に対応して設けられたサブワード線Ｓ
ＷＬ２２の電位がハイレベルに立上がる。これにより、
選択サブワード線ＳＷＬ２２に接続されるメモリセルＭ
Ｃのデータが対応のビット線ＢＬ，／ＢＬ上に伝達され
る。図５において、ビット線ＢＬ，／ＢＬにハイレベル
データが読出された状態が一例として示される。この
後、対応のセンス・ＩＯ回路ＳＩＯにおいて、センスア
ンプＳＡがセンスアンプ活性化信号ＳＰＮ２により活性
化されて、この読出されたメモリセルのデータの検知お
よび増幅が行なわれる。
て、クロックサイクル４において、再び信号／ＲＡＳを
活性状態のローレベルとし、そのときのアドレス信号Ｘ
Ｂにより、バンク♯２の行が指定され、この指定された
行に対する選択動作が行なわれる。バンク♯２において
も、選択ワード線を含むメモリセル部がセンスアンプに
接続され、非選択メモリセル部はビット線分離ゲートに
よりセンスアンプから切離される。今このアドレス信号
ＸＢにより、メインワード線ＭＷＬ２が指定されたとす
ると、ワード線ドライバ２ｂからのワード線選択信号が
メインワード線ＭＷＬ２上に伝達されて、このメインワ
ード線ＭＷＬ２上の電位がハイレベルへ立上がる。一方
のこのアドレス信号ＸＢに従ってバンク♯２が指定され
たため、バンク選択信号Ｂ２が同様のハイレベルの活性
状態とされており、サブワード線ドライブゲートＳＲ２
２が活性状態とされ、このバンク♯２において、メイン
ワード線ＭＷＬ２に対応して設けられたサブワード線Ｓ
ＷＬ２２の電位がハイレベルに立上がる。これにより、
選択サブワード線ＳＷＬ２２に接続されるメモリセルＭ
Ｃのデータが対応のビット線ＢＬ，／ＢＬ上に伝達され
る。図５において、ビット線ＢＬ，／ＢＬにハイレベル
データが読出された状態が一例として示される。この
後、対応のセンス・ＩＯ回路ＳＩＯにおいて、センスア
ンプＳＡがセンスアンプ活性化信号ＳＰＮ２により活性
化されて、この読出されたメモリセルのデータの検知お
よび増幅が行なわれる。
【０１０１】一方、このセンス動作と平行して、クロッ
クサイクル５においてカラムアドレスストローブ信号／
ＣＡＳのローレベルに立下がり、そのときのアドレス信
号ＹＢがカラムアドレス信号およびバンクアドレス信号
として取込まれ、バンク♯２に対応して設けられたサブ
カラムデコーダ３−２が活性状態とされ、このカラムア
ドレス信号ＹＢを、サブカラムデコーダ３−２がデコー
ドする。このデコード結果に従って、バンク♯２に含ま
れるカラム選択線が選択状態とされ、センス・ＩＯ回路
ＳＩＯに含まれるトランスミッションゲート８および９
が導通し、ビット線ＢＬ，／ＢＬのデータがローカルＩ
ＯバスＬＩＯ２上に読出される。次いで、サブアレイ選
択信号ＢＳ２が活性状態とされ、このバンク♯２におい
て設けられたブロック選択ゲートＢＳＧ２のトランスミ
ッションゲート１０および１１がオン状態となり、ロー
カルＩＯバスＬＩＯ２上のデータがグローバルＩＯバス
Ｇｂ上に伝達される。このグローバルＩＯバスＧｂ上に
読出されたデータが、クロック信号に従って転送され
て、クロックサイクル１０において読出データＱＢとし
て出力される。
クサイクル５においてカラムアドレスストローブ信号／
ＣＡＳのローレベルに立下がり、そのときのアドレス信
号ＹＢがカラムアドレス信号およびバンクアドレス信号
として取込まれ、バンク♯２に対応して設けられたサブ
カラムデコーダ３−２が活性状態とされ、このカラムア
ドレス信号ＹＢを、サブカラムデコーダ３−２がデコー
ドする。このデコード結果に従って、バンク♯２に含ま
れるカラム選択線が選択状態とされ、センス・ＩＯ回路
ＳＩＯに含まれるトランスミッションゲート８および９
が導通し、ビット線ＢＬ，／ＢＬのデータがローカルＩ
ＯバスＬＩＯ２上に読出される。次いで、サブアレイ選
択信号ＢＳ２が活性状態とされ、このバンク♯２におい
て設けられたブロック選択ゲートＢＳＧ２のトランスミ
ッションゲート１０および１１がオン状態となり、ロー
カルＩＯバスＬＩＯ２上のデータがグローバルＩＯバス
Ｇｂ上に伝達される。このグローバルＩＯバスＧｂ上に
読出されたデータが、クロック信号に従って転送され
て、クロックサイクル１０において読出データＱＢとし
て出力される。
【０１０２】上述のように各サブアレイを互いに独立に
駆動可能とすることにより、１つのサブアレイが選択状
態とされていても、別のサブアレイにおいてメモリセル
を選択してこの選択されたメモリセルへアクセスを行な
うことができる。
駆動可能とすることにより、１つのサブアレイが選択状
態とされていても、別のサブアレイにおいてメモリセル
を選択してこの選択されたメモリセルへアクセスを行な
うことができる。
【０１０３】なお、図５に示すタイミングチャートにお
いては、ＳＤＲＡＭの内部動作は、その信号変化を明確
に示すために誇張されて示されている。図５に示すタイ
ミングより速いタイミングで各信号線の電位が変化して
もよい。また、有効データが出力されるＣＡＳレイテン
シーが５と仮定されているが、このＣＡＳレイテンシー
は、さらに短くされていてもよい。
いては、ＳＤＲＡＭの内部動作は、その信号変化を明確
に示すために誇張されて示されている。図５に示すタイ
ミングより速いタイミングで各信号線の電位が変化して
もよい。また、有効データが出力されるＣＡＳレイテン
シーが５と仮定されているが、このＣＡＳレイテンシー
は、さらに短くされていてもよい。
【０１０４】なお、図４においては明確に示すように、
センス・ＩＯ回路ＳＩＯにおいては、選択メモリセルを
含むメモリセル部のみをセンスアンプに接続するビット
線分離ゲートＢＧ（ＢＧ１ｕ，ＢＧ１ｌ等）が設けられ
ている。各サブアレイごとに、選択メモリセルが接続さ
れるメモリセル部のみがセンスアンプに接続され、他方
の非選択メモリセル部はセンスアンプＳＡから切離され
る。この構成自体は、標準ＤＲＡＭと同様であり、単に
このビット線分離ゲートの動作制御がサブアレイ単位で
行なわれる点が標準ＤＲＡＭの動作制御と異なるだけで
ある。非選択バンクのサブアレイにおいては、各ビット
線はセンス・ＩＯ回路ＳＩＯに接続されてプリチャージ
状態を維持する。
センス・ＩＯ回路ＳＩＯにおいては、選択メモリセルを
含むメモリセル部のみをセンスアンプに接続するビット
線分離ゲートＢＧ（ＢＧ１ｕ，ＢＧ１ｌ等）が設けられ
ている。各サブアレイごとに、選択メモリセルが接続さ
れるメモリセル部のみがセンスアンプに接続され、他方
の非選択メモリセル部はセンスアンプＳＡから切離され
る。この構成自体は、標準ＤＲＡＭと同様であり、単に
このビット線分離ゲートの動作制御がサブアレイ単位で
行なわれる点が標準ＤＲＡＭの動作制御と異なるだけで
ある。非選択バンクのサブアレイにおいては、各ビット
線はセンス・ＩＯ回路ＳＩＯに接続されてプリチャージ
状態を維持する。
【０１０５】またこの図５に示す動作タイミングチャー
トにおいて、バンク♯１およびバンク♯２をそれぞれプ
リチャージ状態とするためには、クロック信号ＣＬＫの
立上がりタイミングで信号／ＲＡＳおよび図示しないラ
イトイネーブル信号ＷＥをともにローレベルの活性状態
とすれば、プリチャージコマンドが与えられ、指定され
たバンクのプリチャージが行なわれる。
トにおいて、バンク♯１およびバンク♯２をそれぞれプ
リチャージ状態とするためには、クロック信号ＣＬＫの
立上がりタイミングで信号／ＲＡＳおよび図示しないラ
イトイネーブル信号ＷＥをともにローレベルの活性状態
とすれば、プリチャージコマンドが与えられ、指定され
たバンクのプリチャージが行なわれる。
【０１０６】またこの図５に示すタイミングチャートに
おいては、選択サブアレイから１ビットのデータが読出
される。したがって、４つのメモリマットにおいて同時
にバンク活性化が行なわれれば、４ビットデータが得ら
れる。
おいては、選択サブアレイから１ビットのデータが読出
される。したがって、４つのメモリマットにおいて同時
にバンク活性化が行なわれれば、４ビットデータが得ら
れる。
【０１０７】図６は、４つのメモリマット１１ａ〜１１
ｄを有するＳＤＲＡＭ１００のバンク構成を概略的に示
す図である。メモリマット１１ａ〜１１ｄの各々は図１
に示す構成を有し、４つのバンク♯１〜♯４を含む。メ
モリマット１１ａ〜１１ｄは、それぞれ配線２０ａ〜２
０ｄを介して一意的にＤＱパッドＤＱ１〜ＤＱ４にそれ
ぞれ接続される。バンク♯１が指定されたときには、メ
モリマット１１ａ〜１１ｄそれぞれにおいてバンク♯１
が選択される。これらのメモリマット１１ａ〜１１ｄそ
れぞれにおいて指定されたバンク♯１のメモリセルデー
タは、それぞれＤＱパッドＤＱ１〜ＤＱ４へ伝達され
る。別のバンク♯２、バンク♯３、およびバンク♯４が
選択された場合も同様である。したがって、各メモリマ
ット１１ａ〜１１ｄそれぞれを、一意的に１対１対応で
ＤＱパッドＤＱ１〜ＤＱ４へ接続することにより、任意
のバンクが選択されても、４ビットデータを並列にＤＱ
パッドＤＱ１〜ＤＱ４へ伝達することができる。これに
より、各メモリマットとＤＱパッドの間は、それぞれ１
つの配線が必要とされるだけであり、配線の錯綜および
面積増加は生じることなく、容易にバンク構成のメモリ
マットとＤＱパッド（データ入出力端子）の接続を実現
することができる。
ｄを有するＳＤＲＡＭ１００のバンク構成を概略的に示
す図である。メモリマット１１ａ〜１１ｄの各々は図１
に示す構成を有し、４つのバンク♯１〜♯４を含む。メ
モリマット１１ａ〜１１ｄは、それぞれ配線２０ａ〜２
０ｄを介して一意的にＤＱパッドＤＱ１〜ＤＱ４にそれ
ぞれ接続される。バンク♯１が指定されたときには、メ
モリマット１１ａ〜１１ｄそれぞれにおいてバンク♯１
が選択される。これらのメモリマット１１ａ〜１１ｄそ
れぞれにおいて指定されたバンク♯１のメモリセルデー
タは、それぞれＤＱパッドＤＱ１〜ＤＱ４へ伝達され
る。別のバンク♯２、バンク♯３、およびバンク♯４が
選択された場合も同様である。したがって、各メモリマ
ット１１ａ〜１１ｄそれぞれを、一意的に１対１対応で
ＤＱパッドＤＱ１〜ＤＱ４へ接続することにより、任意
のバンクが選択されても、４ビットデータを並列にＤＱ
パッドＤＱ１〜ＤＱ４へ伝達することができる。これに
より、各メモリマットとＤＱパッドの間は、それぞれ１
つの配線が必要とされるだけであり、配線の錯綜および
面積増加は生じることなく、容易にバンク構成のメモリ
マットとＤＱパッド（データ入出力端子）の接続を実現
することができる。
【０１０８】この場合、バンクの数が増加しても、単に
各メモリマット１１ａ〜１１ｄそれぞれにおいてバンク
の数が増加するだけであり、メモリマットとＤＱパッド
の接続態様は変化しない。
各メモリマット１１ａ〜１１ｄそれぞれにおいてバンク
の数が増加するだけであり、メモリマットとＤＱパッド
の接続態様は変化しない。
【０１０９】読出データがたとえば８ビットと増加し、
ＤＱパッドの数が８個に増加した場合には、メモリマッ
ト１１ａ〜１１ｄそれぞれが、２つのＤＱパッドに一意
的に接続されるだけである。したがって、この場合にお
いても、１つのＤＱパッド（データ入出力端子）は１つ
のメモリマットに結合され、１つのメモリマットから２
ビットデータが並列に読出されるだけであり、何ら配線
の錯綜などは生じず、容易にバンク構成のメモリマット
とＤＱパッドとの間の接続配線を配置することができ
る。
ＤＱパッドの数が８個に増加した場合には、メモリマッ
ト１１ａ〜１１ｄそれぞれが、２つのＤＱパッドに一意
的に接続されるだけである。したがって、この場合にお
いても、１つのＤＱパッド（データ入出力端子）は１つ
のメモリマットに結合され、１つのメモリマットから２
ビットデータが並列に読出されるだけであり、何ら配線
の錯綜などは生じず、容易にバンク構成のメモリマット
とＤＱパッドとの間の接続配線を配置することができ
る。
【０１１０】［制御部の構成］図７は、この発明に従う
ＳＤＲＡＭの制御部の構成を概略的に示す図である。図
７においては、行選択に関連する部分の構成が示され
る。図７において、制御部は、外部からのクロック信号
ＣＬＫおよびロウアドレスストローブ信号／ＲＡＳを受
け、メモリアクセスが指定されたことを検出する制御回
路１１０と、制御回路１１０の出力信号の活性化時に活
性化され、外部から与えられるバンクアドレス信号ＢＡ
を取込みデコードし、バンク選択信号Ｂ１〜Ｂ４を出力
するバンクバッファデコーダ１１４と、制御回路１１０
の出力信号の活性化時に活性化され、外部から与えられ
るアドレス信号（セグメント指定アドレス信号）を取込
みデコードして、メモリセグメントを指定するセグメン
ト選択信号を出力するセグメントバッファデコーダ１１
２と、制御回路１１０の出力信号の活性化時に活性化さ
れ、外部から与えられるワード線指定用のアドレス信号
Ｘｗを取込んで内部Ｘアドレス信号を出力するＸアドレ
スバッファ１１６と、メモリセグメント４−１〜４−１
６（図１参照）それぞれに対応して設けられ、セグメン
トバッファデコーダ１１２、バンクバッファデコーダ１
１４およびＸアドレスバッファ１１６の出力信号に従っ
て、サブアレイ選択信号ＢＳ１〜ＢＳ４および行選択信
号（ＭＷＬ）を出力するワード線・ＩＯ制御回路１１８
−１〜１１８−１６と、セグメントバッファデコーダ１
１２の出力するセグメント指定信号とバンクバッファデ
コーダ１１４からのバンク指定信号とに従って、サブア
レイにおけるセンス、ビット線プリチャージ／イコライ
ズおよびビット線とセンスアンプとの接続およびセンス
アンプの活性化を制御するサブアレイ制御回路１３０を
含む。
ＳＤＲＡＭの制御部の構成を概略的に示す図である。図
７においては、行選択に関連する部分の構成が示され
る。図７において、制御部は、外部からのクロック信号
ＣＬＫおよびロウアドレスストローブ信号／ＲＡＳを受
け、メモリアクセスが指定されたことを検出する制御回
路１１０と、制御回路１１０の出力信号の活性化時に活
性化され、外部から与えられるバンクアドレス信号ＢＡ
を取込みデコードし、バンク選択信号Ｂ１〜Ｂ４を出力
するバンクバッファデコーダ１１４と、制御回路１１０
の出力信号の活性化時に活性化され、外部から与えられ
るアドレス信号（セグメント指定アドレス信号）を取込
みデコードして、メモリセグメントを指定するセグメン
ト選択信号を出力するセグメントバッファデコーダ１１
２と、制御回路１１０の出力信号の活性化時に活性化さ
れ、外部から与えられるワード線指定用のアドレス信号
Ｘｗを取込んで内部Ｘアドレス信号を出力するＸアドレ
スバッファ１１６と、メモリセグメント４−１〜４−１
６（図１参照）それぞれに対応して設けられ、セグメン
トバッファデコーダ１１２、バンクバッファデコーダ１
１４およびＸアドレスバッファ１１６の出力信号に従っ
て、サブアレイ選択信号ＢＳ１〜ＢＳ４および行選択信
号（ＭＷＬ）を出力するワード線・ＩＯ制御回路１１８
−１〜１１８−１６と、セグメントバッファデコーダ１
１２の出力するセグメント指定信号とバンクバッファデ
コーダ１１４からのバンク指定信号とに従って、サブア
レイにおけるセンス、ビット線プリチャージ／イコライ
ズおよびビット線とセンスアンプとの接続およびセンス
アンプの活性化を制御するサブアレイ制御回路１３０を
含む。
【０１１１】制御回路１１０は、クロック信号ＣＬＫの
立上がり時において、信号／ＲＡＳがローレベルのとき
に、アクセス指定信号を出力する。このアクセス指定信
号は、標準ＤＲＡＭにおける内部ＲＡＳ信号に対応す
る。セグメントバッファデコーダ１１２へ与えられるア
ドレス信号Ｘｓは、１６個のメモリセグメントのうちの
１つのメモリセグメントを指定する。すなわち、このア
ドレス信号Ｘｓは、たとえば４ビットのアドレス信号で
形成される。セグメントバッファデコーダ１１２は、こ
のセグメントアドレス信号ＸＡをデコードし、１６個の
メモリセグメント４−１〜４−１６のうちの１つのメモ
リセグメントを活性状態とするセグメント指定信号を出
力する。バンクバッファデコーダ１１４は、バンクアド
レスＢＡを受け、４バンクの場合、この４バンクのうち
１つのバンクを指定するバンク指定信号Ｂ１〜Ｂ４の１
つを活性状態とする。
立上がり時において、信号／ＲＡＳがローレベルのとき
に、アクセス指定信号を出力する。このアクセス指定信
号は、標準ＤＲＡＭにおける内部ＲＡＳ信号に対応す
る。セグメントバッファデコーダ１１２へ与えられるア
ドレス信号Ｘｓは、１６個のメモリセグメントのうちの
１つのメモリセグメントを指定する。すなわち、このア
ドレス信号Ｘｓは、たとえば４ビットのアドレス信号で
形成される。セグメントバッファデコーダ１１２は、こ
のセグメントアドレス信号ＸＡをデコードし、１６個の
メモリセグメント４−１〜４−１６のうちの１つのメモ
リセグメントを活性状態とするセグメント指定信号を出
力する。バンクバッファデコーダ１１４は、バンクアド
レスＢＡを受け、４バンクの場合、この４バンクのうち
１つのバンクを指定するバンク指定信号Ｂ１〜Ｂ４の１
つを活性状態とする。
【０１１２】サブアレイ制御回路１３０は、セグメント
バッファデコーダ１１２が指定するメモリセグメントに
おいて、バンクバッファデコーダ１１４が指定するバン
ク、すなわち選択されたサブアレイに対し、センスアン
プとビット線との接続、センスアンプの活性化およびビ
ット線プリチャージ／イコライズの終了を指定する。非
選択サブアレイにおいては、センスアンプは非活性状態
を維持し、また各ビット線も所定電位にプリチャージ／
イコライズされている。このサブアレイ制御回路１３０
は、図４に示す各制御信号を出力するが、また行選択信
号ＭＷＬが活性状態とされるタイミング（ロウデコーダ
２ａの活性化タイミング）をも与えるように構成されて
もよい。
バッファデコーダ１１２が指定するメモリセグメントに
おいて、バンクバッファデコーダ１１４が指定するバン
ク、すなわち選択されたサブアレイに対し、センスアン
プとビット線との接続、センスアンプの活性化およびビ
ット線プリチャージ／イコライズの終了を指定する。非
選択サブアレイにおいては、センスアンプは非活性状態
を維持し、また各ビット線も所定電位にプリチャージ／
イコライズされている。このサブアレイ制御回路１３０
は、図４に示す各制御信号を出力するが、また行選択信
号ＭＷＬが活性状態とされるタイミング（ロウデコーダ
２ａの活性化タイミング）をも与えるように構成されて
もよい。
【０１１３】ワード線・ＩＯ制御回路１１８−１〜１１
８−１６は、セグメントバッファデコーダ１１２からの
セグメント指定信号の活性化時に活性化され、バンクバ
ッファデコーダ１１４からのバンク選択信号Ｂ１〜Ｂ４
を受けて、対応のメモリセグメントにおけるサブアレイ
選択信号ＢＳ１〜ＢＳ４のいずれかを活性状態とするサ
ブアレイデコーダ１２０と、セグメントバッファデコー
ダ１１２からのセグメント指定信号とＸアドレスバッフ
ァ１１６からのＸアドレス信号Ｘｗを受け、デコードし
て、対応の行へ行選択信号ＭＷＬを出力するＸドライブ
回路１２１を含む。このＸドライブ回路１２１は、図１
において示すロウデコーダおよびワード線ドライバの部
分を構成する。Ｘドライブ回路１２１は、セグメントバ
ッファデコーダ１１２が、対応のメモリセグメントを指
定するときに活性化され、Ｘアドレスバッファ１１６か
らのアドレス信号Ｘｗをデコードして対応のメモリセグ
メントの行に対する行選択信号を出力する。このＸドラ
イブ回路１２１から出力される行選択信号ＭＷＬとバン
クバッファデコーダ１１４からのバンク選択信号Ｂ１〜
Ｂ４とに従って、図３に示すサブワード線ドライブゲー
トＳＲが選択的に活性／非活性状態とされ、選択された
サブアレイにおけるサブワード線が選択状態とされる。
８−１６は、セグメントバッファデコーダ１１２からの
セグメント指定信号の活性化時に活性化され、バンクバ
ッファデコーダ１１４からのバンク選択信号Ｂ１〜Ｂ４
を受けて、対応のメモリセグメントにおけるサブアレイ
選択信号ＢＳ１〜ＢＳ４のいずれかを活性状態とするサ
ブアレイデコーダ１２０と、セグメントバッファデコー
ダ１１２からのセグメント指定信号とＸアドレスバッフ
ァ１１６からのＸアドレス信号Ｘｗを受け、デコードし
て、対応の行へ行選択信号ＭＷＬを出力するＸドライブ
回路１２１を含む。このＸドライブ回路１２１は、図１
において示すロウデコーダおよびワード線ドライバの部
分を構成する。Ｘドライブ回路１２１は、セグメントバ
ッファデコーダ１１２が、対応のメモリセグメントを指
定するときに活性化され、Ｘアドレスバッファ１１６か
らのアドレス信号Ｘｗをデコードして対応のメモリセグ
メントの行に対する行選択信号を出力する。このＸドラ
イブ回路１２１から出力される行選択信号ＭＷＬとバン
クバッファデコーダ１１４からのバンク選択信号Ｂ１〜
Ｂ４とに従って、図３に示すサブワード線ドライブゲー
トＳＲが選択的に活性／非活性状態とされ、選択された
サブアレイにおけるサブワード線が選択状態とされる。
【０１１４】サブアレイデコーダ１２０は、グローバル
ＩＯバスとローカルＩＯバスとの接続を制御する信号Ｂ
Ｓ１−ＢＳ４を出力する。この場合、サブアレイデコー
ダ１２０は、後に説明する信号／ＣＡＳのタイミングに
従ってその出力信号ＢＳ１〜ＢＳ４の活性化タイミング
が決定されるように構成されてもよい。
ＩＯバスとローカルＩＯバスとの接続を制御する信号Ｂ
Ｓ１−ＢＳ４を出力する。この場合、サブアレイデコー
ダ１２０は、後に説明する信号／ＣＡＳのタイミングに
従ってその出力信号ＢＳ１〜ＢＳ４の活性化タイミング
が決定されるように構成されてもよい。
【０１１５】図８は、列選択に関連する部分の制御部の
構成を示す図である。図８において、列選択制御部は、
クロック信号ＣＬＫとカラムアドレスストローブ信号／
ＣＡＳを受ける制御回路１５０と、制御回路１５０の出
力信号に応答して外部からのバンクアドレスＢＡを取込
みデコードするバンクバッファデコーダ１５２と、制御
回路１５０の出力信号に応答して外部から与えられるア
ドレス信号Ｙｃを取込んで内部Ｙアドレス信号を出力す
るＹアドレスバッファ１５４と、バンクバッファデコー
ダ１５２の出力信号と制御回路１５０の出力信号とに応
答してデータ入出力動作（データ入出力端子と内部回路
との間のデータの転送）を制御する入出力制御回路１６
０を含む。バンクバッファデコーダ１５２の出力信号と
Ｙアドレスバッファ１５４の出力信号とはサブカラムデ
コーダ３−１〜３−４へ与えられる。
構成を示す図である。図８において、列選択制御部は、
クロック信号ＣＬＫとカラムアドレスストローブ信号／
ＣＡＳを受ける制御回路１５０と、制御回路１５０の出
力信号に応答して外部からのバンクアドレスＢＡを取込
みデコードするバンクバッファデコーダ１５２と、制御
回路１５０の出力信号に応答して外部から与えられるア
ドレス信号Ｙｃを取込んで内部Ｙアドレス信号を出力す
るＹアドレスバッファ１５４と、バンクバッファデコー
ダ１５２の出力信号と制御回路１５０の出力信号とに応
答してデータ入出力動作（データ入出力端子と内部回路
との間のデータの転送）を制御する入出力制御回路１６
０を含む。バンクバッファデコーダ１５２の出力信号と
Ｙアドレスバッファ１５４の出力信号とはサブカラムデ
コーダ３−１〜３−４へ与えられる。
【０１１６】制御回路１５０は、クロック信号ＣＬＫの
立上がり時にカラムアドレスストローブ信号／ＣＡＳが
ローレベルのときに、列選択動作が指定されたと判定
し、バンクバッファデコーダ１５２およびＹアドレスバ
ッファ１５４を活性状態とする。バンクバッファデコー
ダ１５２は、活性化時、バンクアドレス信号ＢＡをデコ
ードし、対応のバンクを指定する信号を出力し、サブカ
ラムデコーダ３−１〜３−４のいずれかを活性状態とす
る。選択されたバンクに対応して設けられるサブカラム
デコーダは、バンクバッファデコーダ１５２の出力信号
に従って活性化され、Ｙアドレスバッファ１５４からの
内部Ｙアドレス信号をデコードし、対応の２５６本のカ
ラム選択線のうちの１つのカラム選択線を選択状態とす
る。
立上がり時にカラムアドレスストローブ信号／ＣＡＳが
ローレベルのときに、列選択動作が指定されたと判定
し、バンクバッファデコーダ１５２およびＹアドレスバ
ッファ１５４を活性状態とする。バンクバッファデコー
ダ１５２は、活性化時、バンクアドレス信号ＢＡをデコ
ードし、対応のバンクを指定する信号を出力し、サブカ
ラムデコーダ３−１〜３−４のいずれかを活性状態とす
る。選択されたバンクに対応して設けられるサブカラム
デコーダは、バンクバッファデコーダ１５２の出力信号
に従って活性化され、Ｙアドレスバッファ１５４からの
内部Ｙアドレス信号をデコードし、対応の２５６本のカ
ラム選択線のうちの１つのカラム選択線を選択状態とす
る。
【０１１７】入出力制御回路１６０は、制御回路１５０
の出力信号とライトイネーブル信号／ＷＥとの組合せに
従って、データの入力および出力のいずれが行なわれる
かを判別し、またバンクバッファデコーダ１５２が指定
するバンク指定信号に従って、どのバンクに対しデータ
の入出力が行なわれるかを判別し、その判別結果に従っ
て、選択されたバンクとデータ入出力端子との間でデー
タ転送が行なわれるように図９に示す入出力回路の動作
を制御する。
の出力信号とライトイネーブル信号／ＷＥとの組合せに
従って、データの入力および出力のいずれが行なわれる
かを判別し、またバンクバッファデコーダ１５２が指定
するバンク指定信号に従って、どのバンクに対しデータ
の入出力が行なわれるかを判別し、その判別結果に従っ
て、選択されたバンクとデータ入出力端子との間でデー
タ転送が行なわれるように図９に示す入出力回路の動作
を制御する。
【０１１８】このバンクバッファデコーダ１５２の出力
するバンク指定信号が、図７に示すサブアレイデコーダ
１２０へ、バンクバッファデコーダ１１４の出力に代え
て与えられるように構成されてもよい。
するバンク指定信号が、図７に示すサブアレイデコーダ
１２０へ、バンクバッファデコーダ１１４の出力に代え
て与えられるように構成されてもよい。
【０１１９】この図７および図８に示す制御部の構成を
利用することにより、１つのメモリマットにおいて、複
数のバンクが存在する場合においても、選択されたバン
クに対するデータの入出力を確実に実行することができ
る。
利用することにより、１つのメモリマットにおいて、複
数のバンクが存在する場合においても、選択されたバン
クに対するデータの入出力を確実に実行することができ
る。
【０１２０】［入出力部の構成］図９は、この発明に従
うＳＤＲＡＭのデータ入出力部の構成を示す図である。
この図９に示すデータ入出力部は、図８に示す入出力制
御回路１６０からの制御信号に従ってその動作が制御さ
れる。図９において、入出力部は、グローバルＩＯバス
Ｇａ〜Ｇｄそれぞれに対応して設けられ、データ書込
時、書込データを格納し、かつ対応のグローバルＩＯ線
Ｇａ〜Ｇｄ上へ所定のタイミングで書込データを伝達す
るライトレジスタ１８０ａ〜１８０ｄと、データ読出時
にグローバルＩＯ線Ｇａ〜Ｇｄから与えられるデータを
増幅しかつ格納し、かつ所定のタイミングで出力するリ
ードアンプレジスタ１８５ａ〜１８５ｄと、バンク選択
信号に従って内部信号線１９２ａ〜１９２ｄのいずれか
を選択するマルチプレクサ１９０と、マルチプレクサ１
９０とデータ入出力端子ＤＱの間に設けられる入出力バ
ッファ１９５を含む。
うＳＤＲＡＭのデータ入出力部の構成を示す図である。
この図９に示すデータ入出力部は、図８に示す入出力制
御回路１６０からの制御信号に従ってその動作が制御さ
れる。図９において、入出力部は、グローバルＩＯバス
Ｇａ〜Ｇｄそれぞれに対応して設けられ、データ書込
時、書込データを格納し、かつ対応のグローバルＩＯ線
Ｇａ〜Ｇｄ上へ所定のタイミングで書込データを伝達す
るライトレジスタ１８０ａ〜１８０ｄと、データ読出時
にグローバルＩＯ線Ｇａ〜Ｇｄから与えられるデータを
増幅しかつ格納し、かつ所定のタイミングで出力するリ
ードアンプレジスタ１８５ａ〜１８５ｄと、バンク選択
信号に従って内部信号線１９２ａ〜１９２ｄのいずれか
を選択するマルチプレクサ１９０と、マルチプレクサ１
９０とデータ入出力端子ＤＱの間に設けられる入出力バ
ッファ１９５を含む。
【０１２１】ライトレジスタ１８０ａおよびリードアン
プレジスタ１８５ａが互いに並列に内部信号線１９２ａ
とグローバルＩＯバスＧａの間に接続される。ライトレ
ジスタ１８０ｂおよびリードアンプレジスタ１８５ｂが
内部信号線１９２ｂとグローバルＩＯバスＧｂの間に互
いに並列に接続される。内部信号線１９２ｃとグローバ
ルＩＯバスＧｃの間にライトレジスタ１８０ｃおよびリ
ードアンプレジスタ１８５ｃが互いに並列に接続され
る。内部信号線１９２ｄとグローバルＩＯバスＧｄの間
にライトレジスタ１８０ｄおよびリードアンプレジスタ
１８５ｄが互いに並列に接続される。
プレジスタ１８５ａが互いに並列に内部信号線１９２ａ
とグローバルＩＯバスＧａの間に接続される。ライトレ
ジスタ１８０ｂおよびリードアンプレジスタ１８５ｂが
内部信号線１９２ｂとグローバルＩＯバスＧｂの間に互
いに並列に接続される。内部信号線１９２ｃとグローバ
ルＩＯバスＧｃの間にライトレジスタ１８０ｃおよびリ
ードアンプレジスタ１８５ｃが互いに並列に接続され
る。内部信号線１９２ｄとグローバルＩＯバスＧｄの間
にライトレジスタ１８０ｄおよびリードアンプレジスタ
１８５ｄが互いに並列に接続される。
【０１２２】ライトレジスタ１８０ａ〜１８０ｄの各々
は、図８に示す入出力制御回路１６０から出力される書
込制御信号φＷａ〜φＷｄに従って活性化され、マルチ
プレクサ１９０から与えられたデータを格納し、かつ対
応のグローバルＩＯバスＧａ〜Ｇｄ上に所定のタイミン
グで伝達する。リードアンプレジスタ１８５ａ〜１８５
ｄは、それぞれ図８に示す入出力制御回路１６０からの
読出制御信号φＲａ〜φＲｄに従って活性化され、対応
のグローバルＩＯバスＧａ〜Ｇｄ上のデータを増幅しか
つラッチする。これらのリードアンプレジスタ１８５ａ
〜１８５ｄは、また読出制御信号φＲａ〜φＲｄに従っ
て、その格納したデータを対応の内部信号線１９２ａ〜
１９２ｄ上に伝達する。これらの制御信号φＷａ〜φＷ
ｄは、データのラッチタイミングおよびデータの対応の
グローバルＩＯバス上の伝達タイミングを指定するた
め、複数の制御信号で構成されているが、図面を簡略化
するために、１つの制御信号であるように示す。これ
は、読出制御信号φＲａ〜φＲｄについても同様であ
り、これらの信号φＲａ〜φＲｄは、リードアンプレジ
スタ１８５ａ〜１８５ｄにおける対応のグローバルＩＯ
バスＧａ〜Ｇｄ上のデータの増幅かつラッチと、そのラ
ッチしたデータの出力タイミングを指定し、このため複
数の制御信号を含むが、図面を簡略化するために、各々
は１つの制御信号であるように示す。
は、図８に示す入出力制御回路１６０から出力される書
込制御信号φＷａ〜φＷｄに従って活性化され、マルチ
プレクサ１９０から与えられたデータを格納し、かつ対
応のグローバルＩＯバスＧａ〜Ｇｄ上に所定のタイミン
グで伝達する。リードアンプレジスタ１８５ａ〜１８５
ｄは、それぞれ図８に示す入出力制御回路１６０からの
読出制御信号φＲａ〜φＲｄに従って活性化され、対応
のグローバルＩＯバスＧａ〜Ｇｄ上のデータを増幅しか
つラッチする。これらのリードアンプレジスタ１８５ａ
〜１８５ｄは、また読出制御信号φＲａ〜φＲｄに従っ
て、その格納したデータを対応の内部信号線１９２ａ〜
１９２ｄ上に伝達する。これらの制御信号φＷａ〜φＷ
ｄは、データのラッチタイミングおよびデータの対応の
グローバルＩＯバス上の伝達タイミングを指定するた
め、複数の制御信号で構成されているが、図面を簡略化
するために、１つの制御信号であるように示す。これ
は、読出制御信号φＲａ〜φＲｄについても同様であ
り、これらの信号φＲａ〜φＲｄは、リードアンプレジ
スタ１８５ａ〜１８５ｄにおける対応のグローバルＩＯ
バスＧａ〜Ｇｄ上のデータの増幅かつラッチと、そのラ
ッチしたデータの出力タイミングを指定し、このため複
数の制御信号を含むが、図面を簡略化するために、各々
は１つの制御信号であるように示す。
【０１２３】マルチプレクサ１９０は、バンク選択信号
Ｂ１〜Ｂ４に従って、このバンク選択信号が指定するバ
ンクに対応する内部信号線を選択して入出力バッファ１
９５に接続する。入出力バッファ１９５は、外部クロッ
ク信号ＣＬＫに同期して活性状態とされるリード／ライ
ト指示信号Ｒ／Ｗに従って、データ入出力端子ＤＱとマ
ルチプレクサ１９０との間でデータの入出力（転送）を
行なう。
Ｂ１〜Ｂ４に従って、このバンク選択信号が指定するバ
ンクに対応する内部信号線を選択して入出力バッファ１
９５に接続する。入出力バッファ１９５は、外部クロッ
ク信号ＣＬＫに同期して活性状態とされるリード／ライ
ト指示信号Ｒ／Ｗに従って、データ入出力端子ＤＱとマ
ルチプレクサ１９０との間でデータの入出力（転送）を
行なう。
【０１２４】この図９に示す構成が、１つのメモリマッ
トに対して設けられている。図１に示すように、４つの
メモリマットが設けられており、４ビットデータが入出
力される場合には、この図９に示す構成がメモリマット
に対しそれぞれ１つ設けられる。
トに対して設けられている。図１に示すように、４つの
メモリマットが設けられており、４ビットデータが入出
力される場合には、この図９に示す構成がメモリマット
に対しそれぞれ１つ設けられる。
【０１２５】以上のように、この発明の実施の形態１に
従えば、マルチバンク・マルチＤＱのＳＤＲＡＭにおい
て、メモリマットの各々を複数のバンクを有するように
構成したため、１つのメモリマットが接続されるＤＱ端
子は一意的に決定され、複数のデータ入出力端子（ＤＱ
端子）に複数のメモリマットからのデータ入出力線が接
続されることがなくなり、配線レイアウトが容易となる
とともに、１つのデータ入出力パッドに対する配線容量
が低減され、高速でデータの入出力を行なうことができ
る。
従えば、マルチバンク・マルチＤＱのＳＤＲＡＭにおい
て、メモリマットの各々を複数のバンクを有するように
構成したため、１つのメモリマットが接続されるＤＱ端
子は一意的に決定され、複数のデータ入出力端子（ＤＱ
端子）に複数のメモリマットからのデータ入出力線が接
続されることがなくなり、配線レイアウトが容易となる
とともに、１つのデータ入出力パッドに対する配線容量
が低減され、高速でデータの入出力を行なうことができ
る。
【０１２６】［実施の形態２］図１０は、この発明の実
施の形態２に従うＳＤＲＡＭのアレイ部の構成を概略的
に示す図である。図１０においては、１つのメモリマッ
トにおける２行のメインワード線に関連する部分の構成
が概略的に示される。図１０において、バンク♯１〜バ
ンク♯４の各々は、さらに２つの列グループ♯Ａおよび
♯Ｂに分割される。列グループそれぞれに対応してサブ
ワード線ＳＷＬａおよびＳＷＬｂが配設される。図１０
においては、バンク♯ｉ（ｉ＝１〜４）の列グループ♯
Ａに含まれるサブワード線を符号ＳＷＬａｊｉで示し、
バンク♯ｉの列グループ♯Ｂに含まれるサブワード線を
符号ＳＷＬｂｊｉで示す。ここで、ｊは対応のメインワ
ード線の位置を示し、対応のメインワード線はＭＷＬｊ
で示される。メインワード線ＭＷＬｊとサブワード線Ｓ
ＷＬａｊｉの交差部にサブワード線ドライブゲートＳＲ
ａｊｉが配置され、サブワード線ＳＷＬｂｊｉとメイン
ワード線ＭＷＬｊの交差部にサブワード線ドライブゲー
トＳＲｂｊｉが配置される。
施の形態２に従うＳＤＲＡＭのアレイ部の構成を概略的
に示す図である。図１０においては、１つのメモリマッ
トにおける２行のメインワード線に関連する部分の構成
が概略的に示される。図１０において、バンク♯１〜バ
ンク♯４の各々は、さらに２つの列グループ♯Ａおよび
♯Ｂに分割される。列グループそれぞれに対応してサブ
ワード線ＳＷＬａおよびＳＷＬｂが配設される。図１０
においては、バンク♯ｉ（ｉ＝１〜４）の列グループ♯
Ａに含まれるサブワード線を符号ＳＷＬａｊｉで示し、
バンク♯ｉの列グループ♯Ｂに含まれるサブワード線を
符号ＳＷＬｂｊｉで示す。ここで、ｊは対応のメインワ
ード線の位置を示し、対応のメインワード線はＭＷＬｊ
で示される。メインワード線ＭＷＬｊとサブワード線Ｓ
ＷＬａｊｉの交差部にサブワード線ドライブゲートＳＲ
ａｊｉが配置され、サブワード線ＳＷＬｂｊｉとメイン
ワード線ＭＷＬｊの交差部にサブワード線ドライブゲー
トＳＲｂｊｉが配置される。
【０１２７】サブワード線ドライブゲートＳＲａｊｉへ
は、バンク／列グループ選択信号Ｂｉａが与えられ、サ
ブワード線ドライブゲートＳＲｂｊｉには、バンク／列
グループ選択信号Ｂｉｂが与えられる。
は、バンク／列グループ選択信号Ｂｉａが与えられ、サ
ブワード線ドライブゲートＳＲｂｊｉには、バンク／列
グループ選択信号Ｂｉｂが与えられる。
【０１２８】サブワード線の分割数を増加させることに
より、１つのワード線に接続されるメモリセルの数が少
なくなり、ワード線の寄生容量が小さくされ、応じて高
速でワード線を選択状態へ駆動することができる。ま
た、同時に選択状態とされるサブワード線の数を変更可
能とすることにより、リフレッシュサイクルの仕様変更
に容易に対応することができる。
より、１つのワード線に接続されるメモリセルの数が少
なくなり、ワード線の寄生容量が小さくされ、応じて高
速でワード線を選択状態へ駆動することができる。ま
た、同時に選択状態とされるサブワード線の数を変更可
能とすることにより、リフレッシュサイクルの仕様変更
に容易に対応することができる。
【０１２９】図１１（Ａ）および（Ｂ）は、図１０に示
すアレイ配置におけるサブワード線の選択態様を例示的
に示す図である。図１１（Ａ）および（Ｂ）において
は、４つのメモリマット１１ａ〜１１ｄが示される。図
１１（Ａ）においては、メモリマット１１ａ〜１１ｄそ
れぞれにおいて、バンク♯１の列グループ♯Ａにおいて
サブワード線ＳＷＬが選択状態とされる。すなわち、こ
の図１１（Ａ）に示す構成においては、列グループ単位
でサブワード線の選択が行なわれる。この場合、同時に
選択状態とされるワード線の数が等価的に減少する。し
たがって、この図１１（Ａ）に示す構成の場合、リフレ
ッシュサイクルが大きくなる。図１１（Ｂ）に示す構成
においては、バンク♯１の列グループ♯Ａおよび♯Ｂ両
者のサブワード線が同時に選択状態とされる。この場合
には、バンク単位でサブワード線の選択が行なわれる。
したがって、この図１１（Ｂ）に示すサブワード線選択
構成においては、図１１（Ａ）に示すサブワード線選択
態様に比べて、同時に選択状態にされるサブワード線の
数が増加し、応じてリフレッシュのサイクル数が１／２
と低下する。
すアレイ配置におけるサブワード線の選択態様を例示的
に示す図である。図１１（Ａ）および（Ｂ）において
は、４つのメモリマット１１ａ〜１１ｄが示される。図
１１（Ａ）においては、メモリマット１１ａ〜１１ｄそ
れぞれにおいて、バンク♯１の列グループ♯Ａにおいて
サブワード線ＳＷＬが選択状態とされる。すなわち、こ
の図１１（Ａ）に示す構成においては、列グループ単位
でサブワード線の選択が行なわれる。この場合、同時に
選択状態とされるワード線の数が等価的に減少する。し
たがって、この図１１（Ａ）に示す構成の場合、リフレ
ッシュサイクルが大きくなる。図１１（Ｂ）に示す構成
においては、バンク♯１の列グループ♯Ａおよび♯Ｂ両
者のサブワード線が同時に選択状態とされる。この場合
には、バンク単位でサブワード線の選択が行なわれる。
したがって、この図１１（Ｂ）に示すサブワード線選択
構成においては、図１１（Ａ）に示すサブワード線選択
態様に比べて、同時に選択状態にされるサブワード線の
数が増加し、応じてリフレッシュのサイクル数が１／２
と低下する。
【０１３０】このメモリアレイ（メモリマット）におけ
る列グループの分割数をバンクの整数倍とすることによ
り、サブワード線の負荷容量を低減し、高速でワード線
選択が可能となるとともに、リフレッシュサイクル変更
に容易に対応することが可能となる。
る列グループの分割数をバンクの整数倍とすることによ
り、サブワード線の負荷容量を低減し、高速でワード線
選択が可能となるとともに、リフレッシュサイクル変更
に容易に対応することが可能となる。
【０１３１】［ローカルＩＯバスの配置］図１２は、図
１１に示すアレイ配置におけるローカルＩＯバスの配置
を示す図である。図１２においては、１つのバンク♯ｊ
における１つのサブアレイに対するローカルＩＯバスＬ
ＩＯｊの配置が示される。図１２においては、バンク♯
ｊは２つの列グループ♯Ａおよび♯Ｂに分割され、これ
らの列グループ♯Ａおよび♯Ｂそれぞれに対しサブワー
ド線ＳＷＬａおよびＳＷＬｂが配置される。サブワード
線ＳＷＬａおよびＳＷＬｂに対して、共通にメインワー
ド線ＭＷＬが配設される。メインワード線ＭＷＬとサブ
ワード線ＳＷＬａに対応して、バンク選択信号Ｂｊａに
応答してイネーブルされるサブワード線ドライブゲート
ＳＲａが配置される。メインワード線ＭＷＬとサブワー
ド線ＳＷＬｂに対応して、バンク選択信号Ｂｊｂに応答
してイネーブルされるサブワード線ドライブゲートＳＲ
ｂが配置される。
１１に示すアレイ配置におけるローカルＩＯバスの配置
を示す図である。図１２においては、１つのバンク♯ｊ
における１つのサブアレイに対するローカルＩＯバスＬ
ＩＯｊの配置が示される。図１２においては、バンク♯
ｊは２つの列グループ♯Ａおよび♯Ｂに分割され、これ
らの列グループ♯Ａおよび♯Ｂそれぞれに対しサブワー
ド線ＳＷＬａおよびＳＷＬｂが配置される。サブワード
線ＳＷＬａおよびＳＷＬｂに対して、共通にメインワー
ド線ＭＷＬが配設される。メインワード線ＭＷＬとサブ
ワード線ＳＷＬａに対応して、バンク選択信号Ｂｊａに
応答してイネーブルされるサブワード線ドライブゲート
ＳＲａが配置される。メインワード線ＭＷＬとサブワー
ド線ＳＷＬｂに対応して、バンク選択信号Ｂｊｂに応答
してイネーブルされるサブワード線ドライブゲートＳＲ
ｂが配置される。
【０１３２】図１２においては、また、これらのサブワ
ード線ＳＷＬａおよびＳＷＬｂそれぞれと交差するよう
に配置されるビット線対ＢＬＰａおよびＢＬＰｂを代表
的に示す。列グループ♯Ａおよび♯Ｂに共通にローカル
ＩＯバスＬＩＯｊが配設される。このローカルＩＯバス
ＬＩＯｊは、列グループ♯Ａにおいて、カラム選択スイ
ッチＣＷａを介してビット線対ＢＬＰａに結合され、ま
た列グループ♯Ｂにおいて、カラム選択スイッチＣＷｂ
を介してビット線対ＢＬＰｂに結合される。
ード線ＳＷＬａおよびＳＷＬｂそれぞれと交差するよう
に配置されるビット線対ＢＬＰａおよびＢＬＰｂを代表
的に示す。列グループ♯Ａおよび♯Ｂに共通にローカル
ＩＯバスＬＩＯｊが配設される。このローカルＩＯバス
ＬＩＯｊは、列グループ♯Ａにおいて、カラム選択スイ
ッチＣＷａを介してビット線対ＢＬＰａに結合され、ま
た列グループ♯Ｂにおいて、カラム選択スイッチＣＷｂ
を介してビット線対ＢＬＰｂに結合される。
【０１３３】このローカルＩＯバスＬＩＯｊは、サブア
レイ選択信号ＢＳｊに応答して導通するブロック選択ゲ
ートＢＳＧを介してグローバルＩＯバスＧｊ（Ｇａ〜Ｇ
ｄのいずれか）に結合される。
レイ選択信号ＢＳｊに応答して導通するブロック選択ゲ
ートＢＳＧを介してグローバルＩＯバスＧｊ（Ｇａ〜Ｇ
ｄのいずれか）に結合される。
【０１３４】この列グループ♯Ａおよび♯Ｂそれぞれに
対応して、サブカラムデコーダ３−ｊも、サブデコード
回路３−ｊａおよび３−ｊｂに分割される。サブデコー
ド回路３−ｊａは、バンク選択信号Ｂｊａに応答してイ
ネーブルされ、カラムアドレス信号Ｙをデコードし、カ
ラム選択信号ＣＳＬａを出力する。サブデコード回路３
−ｊｂは、バンク選択信号Ｂｊｂに応答してイネーブル
され、カラムアドレス信号Ｙをデコードし、カラム選択
信号ＣＳＬｂを出力する。すなわち、サブデコード回路
３−ｊａは、列グループ♯Ａにおける列を選択するよう
に動作し、サブデコード回路３−ｊｂは、列グループ♯
Ｂにおける列を選択するように動作する。このサブカラ
ムデコーダ３−ｊに与えられるバンク選択信号Ｂｊａお
よびＢｊｂは、列バンクアドレス（信号／ＣＡＳと同時
に与えられる）ＢＡから生成される。この場合、列バン
クアドレスＢＡとカラムアドレス信号Ｙのビット数の合
計は同じであり、このバンクにおいて、サブワード線が
同時に選択状態とされるか否かに応じて、カラムアドレ
ス信号Ｙのビット数が増減され、応じて列バンクアドレ
スＢＡのビット数が減増される。次に動作について簡単
に説明する。
対応して、サブカラムデコーダ３−ｊも、サブデコード
回路３−ｊａおよび３−ｊｂに分割される。サブデコー
ド回路３−ｊａは、バンク選択信号Ｂｊａに応答してイ
ネーブルされ、カラムアドレス信号Ｙをデコードし、カ
ラム選択信号ＣＳＬａを出力する。サブデコード回路３
−ｊｂは、バンク選択信号Ｂｊｂに応答してイネーブル
され、カラムアドレス信号Ｙをデコードし、カラム選択
信号ＣＳＬｂを出力する。すなわち、サブデコード回路
３−ｊａは、列グループ♯Ａにおける列を選択するよう
に動作し、サブデコード回路３−ｊｂは、列グループ♯
Ｂにおける列を選択するように動作する。このサブカラ
ムデコーダ３−ｊに与えられるバンク選択信号Ｂｊａお
よびＢｊｂは、列バンクアドレス（信号／ＣＡＳと同時
に与えられる）ＢＡから生成される。この場合、列バン
クアドレスＢＡとカラムアドレス信号Ｙのビット数の合
計は同じであり、このバンクにおいて、サブワード線が
同時に選択状態とされるか否かに応じて、カラムアドレ
ス信号Ｙのビット数が増減され、応じて列バンクアドレ
スＢＡのビット数が減増される。次に動作について簡単
に説明する。
【０１３５】図１１（Ａ）に示すように列グループ単位
でサブワード線が選択状態とされるとき、バンク♯ｊが
指定されたときにはバンク選択信号ＢｊａおよびＢｊｂ
の一方が活性状態とされ、他方は非活性状態とされる。
今、列グループ♯Ａが指定されたとする。この場合に
は、メインワード線ＭＷＬ上のワード線選択信号がサブ
ワード線ドライブゲートＳＲａを介してサブワード線Ｓ
ＷＬａに伝達される。サブカラムデコーダ３−ｊにおい
ては、サブデコード回路３−ｊａがバンク選択信号Ｂｊ
ａに応答してイネーブルされ、カラムアドレス信号Ｙを
デコードし、カラム選択信号ＣＳＬａをカラム選択線上
に伝達する。これにより、カラム選択スイッチ（トラン
スミッションゲート８，９）が導通し、対応のビット線
対ＢＬＰａがローカルＩＯバスＬＩＯｊに接続される。
一方、サブデコード回路３−ｊｂは、バンク選択信号Ｂ
ｊｂが非選択状態の示す非活性状態にあり、列選択動作
は行なわない。したがって列グループ♯Ｂにおける列選
択動作は行なわれない。次いで、サブアレイ選択信号Ｂ
Ｓｊに従ってブロック選択ゲートＢＳＧが導通し、ロー
カルＩＯバスＬＩＯｊおよびグローバルＩＯバスＧａが
接続される。これにより、ローカルＩＯバスＬＩＯｊを
介してビット線対ＢＬＰａとグローバルＩＯバスＧａの
間でデータの転送を行なうことができる。
でサブワード線が選択状態とされるとき、バンク♯ｊが
指定されたときにはバンク選択信号ＢｊａおよびＢｊｂ
の一方が活性状態とされ、他方は非活性状態とされる。
今、列グループ♯Ａが指定されたとする。この場合に
は、メインワード線ＭＷＬ上のワード線選択信号がサブ
ワード線ドライブゲートＳＲａを介してサブワード線Ｓ
ＷＬａに伝達される。サブカラムデコーダ３−ｊにおい
ては、サブデコード回路３−ｊａがバンク選択信号Ｂｊ
ａに応答してイネーブルされ、カラムアドレス信号Ｙを
デコードし、カラム選択信号ＣＳＬａをカラム選択線上
に伝達する。これにより、カラム選択スイッチ（トラン
スミッションゲート８，９）が導通し、対応のビット線
対ＢＬＰａがローカルＩＯバスＬＩＯｊに接続される。
一方、サブデコード回路３−ｊｂは、バンク選択信号Ｂ
ｊｂが非選択状態の示す非活性状態にあり、列選択動作
は行なわない。したがって列グループ♯Ｂにおける列選
択動作は行なわれない。次いで、サブアレイ選択信号Ｂ
Ｓｊに従ってブロック選択ゲートＢＳＧが導通し、ロー
カルＩＯバスＬＩＯｊおよびグローバルＩＯバスＧａが
接続される。これにより、ローカルＩＯバスＬＩＯｊを
介してビット線対ＢＬＰａとグローバルＩＯバスＧａの
間でデータの転送を行なうことができる。
【０１３６】図１１（Ｂ）に示すようにバンク単位でサ
ブワード線が選択状態とされるとき、バンク♯Ａが指定
されたときには、バンク選択信号ＢｊａおよびＢｊｂと
もに活性状態とされ、サブワード線ドライブゲートＳＲ
ａおよびＳＲｂがともにイネーブルされる。このときに
は、メインワード線ＭＷＬ上のワード線選択信号がサブ
ワード線ＳＷＬａおよびＳＷＬｂ上に伝達される。
ブワード線が選択状態とされるとき、バンク♯Ａが指定
されたときには、バンク選択信号ＢｊａおよびＢｊｂと
もに活性状態とされ、サブワード線ドライブゲートＳＲ
ａおよびＳＲｂがともにイネーブルされる。このときに
は、メインワード線ＭＷＬ上のワード線選択信号がサブ
ワード線ＳＷＬａおよびＳＷＬｂ上に伝達される。
【０１３７】サブカラムデコーダ３−ｊにおいては、ブ
ロック選択信号ＢｊａおよびＢｊｂがともに選択状態を
示すため、サブデコード回路３−ｊａおよび３−ｊｂが
ともにイネーブルされ、カラムアドレス信号Ｙをデコー
ドする。バンク単位でのサブワード線駆動が行なわれる
場合、列バンクアドレスのビット数が１ビット低減さ
れ、応じてＹアドレス信号Ｙのビット数が１ビット増加
する（列グループ単位でのサブワード線ドライブの構成
と比べて）。したがって、このアドレス信号Ｙは、列グ
ループ♯Ａおよび♯Ｂ両者の組から１つの列を選択す
る。したがって、サブデコード回路３−ｊａおよびサブ
デコード回路３−ｊｂの一方からカラム選択信号が出力
される。今、カラム選択信号ＣＳＬｂが活性状態とされ
ると、カラム選択スイッチＣＷｂが導通し、対応のビッ
ト線対ＢＬＰｂがローカルＩＯバスＬＩＯｊに接続され
る。次いでまたは同時にサブアレイ選択信号ＢＳｊが活
性状態とされ、ブロック選択ゲートＢＳＧが導通し、ロ
ーカルＩＯバスＬＩＯｊおよびグローバルＩＯバスＧａ
が接続される。これにより、ビット線対ＢＬＰｂとグロ
ーバルＩＯバスＧａの間でデータの転送が行なわれる。
ロック選択信号ＢｊａおよびＢｊｂがともに選択状態を
示すため、サブデコード回路３−ｊａおよび３−ｊｂが
ともにイネーブルされ、カラムアドレス信号Ｙをデコー
ドする。バンク単位でのサブワード線駆動が行なわれる
場合、列バンクアドレスのビット数が１ビット低減さ
れ、応じてＹアドレス信号Ｙのビット数が１ビット増加
する（列グループ単位でのサブワード線ドライブの構成
と比べて）。したがって、このアドレス信号Ｙは、列グ
ループ♯Ａおよび♯Ｂ両者の組から１つの列を選択す
る。したがって、サブデコード回路３−ｊａおよびサブ
デコード回路３−ｊｂの一方からカラム選択信号が出力
される。今、カラム選択信号ＣＳＬｂが活性状態とされ
ると、カラム選択スイッチＣＷｂが導通し、対応のビッ
ト線対ＢＬＰｂがローカルＩＯバスＬＩＯｊに接続され
る。次いでまたは同時にサブアレイ選択信号ＢＳｊが活
性状態とされ、ブロック選択ゲートＢＳＧが導通し、ロ
ーカルＩＯバスＬＩＯｊおよびグローバルＩＯバスＧａ
が接続される。これにより、ビット線対ＢＬＰｂとグロ
ーバルＩＯバスＧａの間でデータの転送が行なわれる。
【０１３８】図１２に示すように、バンク全体にわたっ
て、複数の列グループ（図１２において２つ）に共通に
ローカルＩＯバスを配置しても、この列グループそれぞ
れに対応して列選択動作を行なうことにより、正確にデ
ータの書込／読出を行なうことができる。この場合、行
アドレス信号においてバンクアドレス信号と行指定用ア
ドレス信号のビット数の調整が行なわれ、また、列アド
レス信号において列バンクアドレスと列を指定するＹア
ドレス信号のビット数が適当に調整されればよいため、
容易にアレイのサブワード線駆動方式を変更することが
できる。
て、複数の列グループ（図１２において２つ）に共通に
ローカルＩＯバスを配置しても、この列グループそれぞ
れに対応して列選択動作を行なうことにより、正確にデ
ータの書込／読出を行なうことができる。この場合、行
アドレス信号においてバンクアドレス信号と行指定用ア
ドレス信号のビット数の調整が行なわれ、また、列アド
レス信号において列バンクアドレスと列を指定するＹア
ドレス信号のビット数が適当に調整されればよいため、
容易にアレイのサブワード線駆動方式を変更することが
できる。
【０１３９】［ローカルＩＯバスの配置２］図１３は、
ローカルＩＯバスの第２の配置を示す図である。図１３
において、１つのサブアレイに対するローカルＩＯバス
の配置が示される。この図１３に示す構成においては、
図１２に示す構成と異なり、列グループ♯Ａおよび♯Ｂ
それぞれに対してローカルＩＯバスＬＩＯｊａおよびＬ
ＩＯｊｂが設けられる。これらのローカルＩＯバスＬＩ
ＯｊａおよびＬＩＯｊｂに共通にグローバルＩＯバスＧ
ｊが配設される。
ローカルＩＯバスの第２の配置を示す図である。図１３
において、１つのサブアレイに対するローカルＩＯバス
の配置が示される。この図１３に示す構成においては、
図１２に示す構成と異なり、列グループ♯Ａおよび♯Ｂ
それぞれに対してローカルＩＯバスＬＩＯｊａおよびＬ
ＩＯｊｂが設けられる。これらのローカルＩＯバスＬＩ
ＯｊａおよびＬＩＯｊｂに共通にグローバルＩＯバスＧ
ｊが配設される。
【０１４０】列グループ内のアレイ、すなわちメインワ
ード線、サブワード線およびビット線対の配置は、図１
２に示す構成と同じであり、対応する部分には同一の参
照番号を付す。ローカルＩＯバスＬＩＯｊａは、ブロッ
ク選択ゲートＢＳＧａを介してグローバルＩＯバスＧｊ
に接続される。ローカルＩＯバスＬＩＯｊｂは、ブロッ
ク選択ゲートＢＳＧｂを介してグローバルＩＯバスＧｊ
に接続される。ブロック選択ゲートＢＳＧａは、選択信
号ＢＳｊａに応答して導通し、ブロック選択ゲートＢＳ
Ｇｂは、選択信号ＢＳｊｂに応答して導通する。これら
の選択信号ＢＳｊａおよびＢＳｊｂは、メモリセグメン
ト指定信号（図７のセグメントバッファデコーダ参照）
と行バンクアドレス（信号／ＲＡＳの活性化時に与えら
れるバンクアドレス；またはバンク選択信号Ｂｊａおよ
びＢｊｂ）とから生成される。
ード線、サブワード線およびビット線対の配置は、図１
２に示す構成と同じであり、対応する部分には同一の参
照番号を付す。ローカルＩＯバスＬＩＯｊａは、ブロッ
ク選択ゲートＢＳＧａを介してグローバルＩＯバスＧｊ
に接続される。ローカルＩＯバスＬＩＯｊｂは、ブロッ
ク選択ゲートＢＳＧｂを介してグローバルＩＯバスＧｊ
に接続される。ブロック選択ゲートＢＳＧａは、選択信
号ＢＳｊａに応答して導通し、ブロック選択ゲートＢＳ
Ｇｂは、選択信号ＢＳｊｂに応答して導通する。これら
の選択信号ＢＳｊａおよびＢＳｊｂは、メモリセグメン
ト指定信号（図７のセグメントバッファデコーダ参照）
と行バンクアドレス（信号／ＲＡＳの活性化時に与えら
れるバンクアドレス；またはバンク選択信号Ｂｊａおよ
びＢｊｂ）とから生成される。
【０１４１】サブカラムデコーダ３−ｊの構成は、図１
２に示す構成と同じであり、列グループ♯Ａに対して、
サブデコード回路３−ｊａが設けられ、列グループ♯Ｂ
に対してサブデコード回路３−ｊｂが設けられる。サブ
デコード回路３−ｊａは、列バンクアドレスから生成さ
れるバンク指定信号Ｂｊａに応答して活性化され、サブ
デコード回路３−ｊｂは、列バンクアドレスから生成さ
れるバンク指定信号Ｂｊｂに従って活性化される。この
サブカラムデコーダ３−ｊの構成および動作は図１２に
示すサブカラムデコーダのそれと同じである。
２に示す構成と同じであり、列グループ♯Ａに対して、
サブデコード回路３−ｊａが設けられ、列グループ♯Ｂ
に対してサブデコード回路３−ｊｂが設けられる。サブ
デコード回路３−ｊａは、列バンクアドレスから生成さ
れるバンク指定信号Ｂｊａに応答して活性化され、サブ
デコード回路３−ｊｂは、列バンクアドレスから生成さ
れるバンク指定信号Ｂｊｂに従って活性化される。この
サブカラムデコーダ３−ｊの構成および動作は図１２に
示すサブカラムデコーダのそれと同じである。
【０１４２】列グループ単位でのサブワード線の駆動が
行なわれる場合の動作についてまず簡単に説明する。
今、列グループ♯Ａが指定されたとする。この場合にお
いては、行バンクアドレスから生成されるバンク選択信
号Ｂｊａが活性状態とされ、一方、バンク選択信号Ｂｊ
ｂは非選択状態を維持する。したがってサブワード線Ｓ
ＷＬａがサブワード線ドライブゲートＳＲａを介して選
択状態へ駆動され、一方、サブワード線ＳＷＬｂが非選
択状態を維持する。次いで、サブカラムデコーダ３−ｊ
において、サブデコード回路３−ｊａからのカラム選択
信号ＣＳＬａが活性状態にされ、カラム選択スイッチＣ
Ｗａが導通し、ビット線対ＢＬＰａがローカルＩＯバス
ＬＩＯｊａに接続される。これに続いてまたは同時に、
選択信号ＢＳｊａが活性状態とされ、ブロック選択ゲー
トＢＳＧａが導通し、ローカルＩＯバスＬＩＯｊａがグ
ローバルＩＯバスＧａに接続される。選択信号ＢＳｊｂ
は非選択状態を維持しており、ブロック選択ゲートＢＳ
Ｇｂは非導通状態を維持する。これにより、ローカルＩ
ＯバスＬＩＯｊｂは、グローバルＩＯバスＧａから分離
される。選択メモリセルが含まれる列グループ（列グル
ープ♯Ａ）に対して設けられたローカルＩＯバス（ＬＩ
Ｏｊａ）のみがグローバルＩＯバスＧａに接続される。
行なわれる場合の動作についてまず簡単に説明する。
今、列グループ♯Ａが指定されたとする。この場合にお
いては、行バンクアドレスから生成されるバンク選択信
号Ｂｊａが活性状態とされ、一方、バンク選択信号Ｂｊ
ｂは非選択状態を維持する。したがってサブワード線Ｓ
ＷＬａがサブワード線ドライブゲートＳＲａを介して選
択状態へ駆動され、一方、サブワード線ＳＷＬｂが非選
択状態を維持する。次いで、サブカラムデコーダ３−ｊ
において、サブデコード回路３−ｊａからのカラム選択
信号ＣＳＬａが活性状態にされ、カラム選択スイッチＣ
Ｗａが導通し、ビット線対ＢＬＰａがローカルＩＯバス
ＬＩＯｊａに接続される。これに続いてまたは同時に、
選択信号ＢＳｊａが活性状態とされ、ブロック選択ゲー
トＢＳＧａが導通し、ローカルＩＯバスＬＩＯｊａがグ
ローバルＩＯバスＧａに接続される。選択信号ＢＳｊｂ
は非選択状態を維持しており、ブロック選択ゲートＢＳ
Ｇｂは非導通状態を維持する。これにより、ローカルＩ
ＯバスＬＩＯｊｂは、グローバルＩＯバスＧａから分離
される。選択メモリセルが含まれる列グループ（列グル
ープ♯Ａ）に対して設けられたローカルＩＯバス（ＬＩ
Ｏｊａ）のみがグローバルＩＯバスＧａに接続される。
【０１４３】バンク単位でのワード線ドライブが行なわ
れる場合、バンク選択信号ＢｊａおよびＢｊｂがともに
活性状態とされる。この場合においては、サブワード線
ＳＷＬａおよびＳＷＬｂがともにサブワード線ドライブ
ゲートＳＲａおよびＳＲｂを介して選択状態へと駆動さ
れる。サブカラムデコーダ３−ｊにおいては、このサブ
アレイ（列グループ♯Ａ）において１列を選択する。し
たがって、サブデコード回路３−ｊａおよび３−ｊｂの
一方からの列選択信号（たとえばＣＳＬｂ）が活性状態
とされる。これにより、活性状態とされたカラム選択信
号ＣＳＬｂに対応するビット線対ＢＬＰｂがカラム選択
スイッチＣＷｂを介してローカルＩＯバスＬＩＯｊｂに
接続される。バンク単位のアクセスが行なわれる場合、
選択信号ＢＳｊａおよびＢＳｊｂがともに活性状態とさ
れ、ローカルＩＯバスＬＩＯｊａおよびＬＩＯｊｂがブ
ロック選択ゲートＢＳＧａおよびＢＳＧｂをそれぞれ介
してグローバルＩＯバスＧａに接続される。ローカルＩ
ＯバスＬＩＯｊａには選択メモリセルデータは伝達され
ていないため、このビット線対ＢＬＰｂとグローバルＩ
ＯバスＧｊの間で正確にデータの転送を行なうことがで
きる。
れる場合、バンク選択信号ＢｊａおよびＢｊｂがともに
活性状態とされる。この場合においては、サブワード線
ＳＷＬａおよびＳＷＬｂがともにサブワード線ドライブ
ゲートＳＲａおよびＳＲｂを介して選択状態へと駆動さ
れる。サブカラムデコーダ３−ｊにおいては、このサブ
アレイ（列グループ♯Ａ）において１列を選択する。し
たがって、サブデコード回路３−ｊａおよび３−ｊｂの
一方からの列選択信号（たとえばＣＳＬｂ）が活性状態
とされる。これにより、活性状態とされたカラム選択信
号ＣＳＬｂに対応するビット線対ＢＬＰｂがカラム選択
スイッチＣＷｂを介してローカルＩＯバスＬＩＯｊｂに
接続される。バンク単位のアクセスが行なわれる場合、
選択信号ＢＳｊａおよびＢＳｊｂがともに活性状態とさ
れ、ローカルＩＯバスＬＩＯｊａおよびＬＩＯｊｂがブ
ロック選択ゲートＢＳＧａおよびＢＳＧｂをそれぞれ介
してグローバルＩＯバスＧａに接続される。ローカルＩ
ＯバスＬＩＯｊａには選択メモリセルデータは伝達され
ていないため、このビット線対ＢＬＰｂとグローバルＩ
ＯバスＧｊの間で正確にデータの転送を行なうことがで
きる。
【０１４４】また、このバンク単位でのワード線駆動を
行なう場合、選択信号ＢＳｊａおよびＢＳｊｂの一方が
選択状態（活性状態）とされる構成が用いられてもよ
い。このバンク単位でサブワード線を駆動する場合にお
いて、ローカルＩＯバスの一方のみをグローバルＩＯバ
スに接続する構成は、列アドレス信号Ｙの１ビットを用
いて列グループ♯Ａおよび♯Ｂの一方を指定することに
より容易に実現することができる。
行なう場合、選択信号ＢＳｊａおよびＢＳｊｂの一方が
選択状態（活性状態）とされる構成が用いられてもよ
い。このバンク単位でサブワード線を駆動する場合にお
いて、ローカルＩＯバスの一方のみをグローバルＩＯバ
スに接続する構成は、列アドレス信号Ｙの１ビットを用
いて列グループ♯Ａおよび♯Ｂの一方を指定することに
より容易に実現することができる。
【０１４５】なお、図１３に示す配置においては、グロ
ーバルＩＯバスＧｊは、列グループ♯Ａおよび♯Ｂに共
通に設けられている。グローバルＩＯバスが列グループ
♯Ａおよび♯Ｂそれぞれ別々に設けられ、列グループ選
択信号に従って１つの列グループに対して設けられたグ
ローバルＩＯバスが選択されて書込／読出回路へ接続さ
れる構成が利用されてもよい。
ーバルＩＯバスＧｊは、列グループ♯Ａおよび♯Ｂに共
通に設けられている。グローバルＩＯバスが列グループ
♯Ａおよび♯Ｂそれぞれ別々に設けられ、列グループ選
択信号に従って１つの列グループに対して設けられたグ
ローバルＩＯバスが選択されて書込／読出回路へ接続さ
れる構成が利用されてもよい。
【０１４６】この図１３に示すように、サブアレイにお
いて、列グループそれぞれに対応してローカルＩＯバス
を設け、選択メモリセルが含まれる列グループに対して
設けられたローカルＩＯバスのみをグローバルＩＯバス
に接続する構成を用いれば、グローバルＩＯバスに接続
されるローカルＩＯバスの負荷容量が軽減され、高速で
のデータの書込／読出を行なうことができる。
いて、列グループそれぞれに対応してローカルＩＯバス
を設け、選択メモリセルが含まれる列グループに対して
設けられたローカルＩＯバスのみをグローバルＩＯバス
に接続する構成を用いれば、グローバルＩＯバスに接続
されるローカルＩＯバスの負荷容量が軽減され、高速で
のデータの書込／読出を行なうことができる。
【０１４７】以上のように、この発明の実施の形態２に
従えば、メモリアレイのメモリセッティングを、バンク
の整数倍の列グループに分割しているため、リフレッシ
ュサイクル数に応じてサブワード線を選択的に駆動する
ことが可能となり、１つのチップ構成で複数種類のＳＤ
ＲＡＭを実現することができる。
従えば、メモリアレイのメモリセッティングを、バンク
の整数倍の列グループに分割しているため、リフレッシ
ュサイクル数に応じてサブワード線を選択的に駆動する
ことが可能となり、１つのチップ構成で複数種類のＳＤ
ＲＡＭを実現することができる。
【０１４８】［実施の形態３］図１４は、この発明の実
施の形態３に従うＳＤＲＡＭの要部の構成を示す図であ
る。図１４においては、１つのメモリマットのアレイ部
の構成が示される。図１４において、メモリアレイ１
は、４つのバンク♯１〜♯４に分割される。バンク♯１
に含まれるサブアレイ４−１１〜４−１６１各々に対し
４つのローカルＩＯバスＬ１〜Ｌ４が配置される。これ
らのサブアレイ４−１１〜４−１６１に共通に４つのグ
ローバルＩＯバスＧａ１〜Ｇａ４が配設される。グロー
バルＩＯバスＧａ１〜Ｇａ４は、サブアレイ４−１１〜
４−１６１各々に設けられた４つのローカルＩＯバスＬ
１〜Ｌ４とそれぞれブロック選択ゲートＢＳＧを介して
結合される。
施の形態３に従うＳＤＲＡＭの要部の構成を示す図であ
る。図１４においては、１つのメモリマットのアレイ部
の構成が示される。図１４において、メモリアレイ１
は、４つのバンク♯１〜♯４に分割される。バンク♯１
に含まれるサブアレイ４−１１〜４−１６１各々に対し
４つのローカルＩＯバスＬ１〜Ｌ４が配置される。これ
らのサブアレイ４−１１〜４−１６１に共通に４つのグ
ローバルＩＯバスＧａ１〜Ｇａ４が配設される。グロー
バルＩＯバスＧａ１〜Ｇａ４は、サブアレイ４−１１〜
４−１６１各々に設けられた４つのローカルＩＯバスＬ
１〜Ｌ４とそれぞれブロック選択ゲートＢＳＧを介して
結合される。
【０１４９】バンク♯４に含まれるサブアレイ４−１４
〜４−１６４各々に対しても４つのローカルＩＯバスＬ
１〜Ｌ４が配設される。これらのサブアレイ４−１４〜
４−１６４に共通にグローバルＩＯバスＧｄ１〜Ｇｄ４
が配設される。これらのバンク♯４においても、サブア
レイ４−１４〜４−１６４各々に設けられた４つのロー
カルＩＯバスＬ１〜Ｌ４は、共通に対応のグローバルＩ
ＯバスＧｄ１〜Ｇｄ４に接続される。
〜４−１６４各々に対しても４つのローカルＩＯバスＬ
１〜Ｌ４が配設される。これらのサブアレイ４−１４〜
４−１６４に共通にグローバルＩＯバスＧｄ１〜Ｇｄ４
が配設される。これらのバンク♯４においても、サブア
レイ４−１４〜４−１６４各々に設けられた４つのロー
カルＩＯバスＬ１〜Ｌ４は、共通に対応のグローバルＩ
ＯバスＧｄ１〜Ｇｄ４に接続される。
【０１５０】４ビット幅のグローバルＩＯバスＧａは、
リード・ライトバッファレジスタ２００ａに結合され、
４ビット幅のグローバルＩＯバスＧｄが、リードライト
バッファレジスタ２００ｄに結合される。図示しない残
りのバンク♯２および♯３においても同様の構成が配置
される。
リード・ライトバッファレジスタ２００ａに結合され、
４ビット幅のグローバルＩＯバスＧｄが、リードライト
バッファレジスタ２００ｄに結合される。図示しない残
りのバンク♯２および♯３においても同様の構成が配置
される。
【０１５１】リードライトバッファレジスタ２００ａお
よび２００ｄは、共通にマルチプレクサ１９０に結合さ
れる。マルチプレクサ１９０は、バンク選択信号Ｂ１〜
Ｂ４に従って、リードライトバッファレジスタ２００ａ
〜２００ｄのうち選択されたバンクに対応するリードラ
イトバッファレジスタを入出力バッファ１９５へ接続す
る。入出力バッファ１９５へ与えられる信号Ｒ／Ｗは、
図示しないクロック信号ＣＬＫに同期して変化する書込
／読出指示信号であり、この信号Ｒ／Ｗに従ってデータ
の入出力がクロック信号ＣＬＫに同期して実行される。
よび２００ｄは、共通にマルチプレクサ１９０に結合さ
れる。マルチプレクサ１９０は、バンク選択信号Ｂ１〜
Ｂ４に従って、リードライトバッファレジスタ２００ａ
〜２００ｄのうち選択されたバンクに対応するリードラ
イトバッファレジスタを入出力バッファ１９５へ接続す
る。入出力バッファ１９５へ与えられる信号Ｒ／Ｗは、
図示しないクロック信号ＣＬＫに同期して変化する書込
／読出指示信号であり、この信号Ｒ／Ｗに従ってデータ
の入出力がクロック信号ＣＬＫに同期して実行される。
【０１５２】リードライトバッファレジスタ２００ａ〜
２００ｄは、それぞれ４ビット幅のグローバルＩＯバス
Ｇａ〜Ｇｄと並列にデータの転送が可能であり、それぞ
れ４ビット幅の読出データのためのレジスタおよび４ビ
ット幅の書込データ格納のためのバッファレジスタを備
える。リードライトバッファレジスタ２００ａ〜２００
ｄは、それぞれ動作制御信号φＡ〜φＤに従って、デー
タの入出力を実行する。
２００ｄは、それぞれ４ビット幅のグローバルＩＯバス
Ｇａ〜Ｇｄと並列にデータの転送が可能であり、それぞ
れ４ビット幅の読出データのためのレジスタおよび４ビ
ット幅の書込データ格納のためのバッファレジスタを備
える。リードライトバッファレジスタ２００ａ〜２００
ｄは、それぞれ動作制御信号φＡ〜φＤに従って、デー
タの入出力を実行する。
【０１５３】データ読出時においては、選択されたバン
ク（たとえばバンク♯１）において１つのサブアレイ
（たとえば４−１１）が選択される。この選択されたサ
ブアレイにおいて４ビットのメモリセルが選択され、こ
の選択された４ビットのメモリセルが同時にローカルＩ
Ｏ線Ｌ１〜Ｌ４に接続される。次いで、ブロック選択ゲ
ートＢＳＧを介してこの選択されたサブアレイ（サブア
レイ４−１１）に対応して設けられた４ビットのローカ
ルＩＯバスＬ１〜Ｌ４が４ビット幅のグローバルＩＯバ
スＧａ１〜Ｇａ４に接続される。このグローバルＩＯバ
スＧａ１〜Ｇａ４上に読出された４ビットデータが動作
制御信号（φＡ）に従って選択されたバンクに対応して
設けられリードライトバッファレジスタ（２００ａ）に
格納される。マルチプレクサ１９０がバンク選択信号Ｂ
１〜Ｂ４に従って、この選択されたバンクに対応するレ
ジスタ（２００ａ）を入出力バッファ１９５に接続させ
る。動作制御信号φＡおよびリード／ライト制御信号Ｒ
／Ｗに従って、この選択バンクに対応して設けられたリ
ードライトバッファレジスタ（２００ａ）に格納されて
いるデータビットが順次クロック信号ＣＬＫ（信号Ｒ／
Ｗ）に同期してデータ入出力端子ＤＱに出力される。
ク（たとえばバンク♯１）において１つのサブアレイ
（たとえば４−１１）が選択される。この選択されたサ
ブアレイにおいて４ビットのメモリセルが選択され、こ
の選択された４ビットのメモリセルが同時にローカルＩ
Ｏ線Ｌ１〜Ｌ４に接続される。次いで、ブロック選択ゲ
ートＢＳＧを介してこの選択されたサブアレイ（サブア
レイ４−１１）に対応して設けられた４ビットのローカ
ルＩＯバスＬ１〜Ｌ４が４ビット幅のグローバルＩＯバ
スＧａ１〜Ｇａ４に接続される。このグローバルＩＯバ
スＧａ１〜Ｇａ４上に読出された４ビットデータが動作
制御信号（φＡ）に従って選択されたバンクに対応して
設けられリードライトバッファレジスタ（２００ａ）に
格納される。マルチプレクサ１９０がバンク選択信号Ｂ
１〜Ｂ４に従って、この選択されたバンクに対応するレ
ジスタ（２００ａ）を入出力バッファ１９５に接続させ
る。動作制御信号φＡおよびリード／ライト制御信号Ｒ
／Ｗに従って、この選択バンクに対応して設けられたリ
ードライトバッファレジスタ（２００ａ）に格納されて
いるデータビットが順次クロック信号ＣＬＫ（信号Ｒ／
Ｗ）に同期してデータ入出力端子ＤＱに出力される。
【０１５４】データ書込時においては、マルチプレクサ
１９０がバンク選択信号Ｂ１〜Ｂ４に従って、選択バン
クに対応するリードライトバッファレジスタを選択す
る。今、バンク♯１が指定されたと仮定する。この場
合、マルチプレクサ１９０がリードライトバッファレジ
スタ２００ａを選択し、この選択されたバッファレジス
タ２００ａを入出力バッファ１９５に接続する。次い
で、リード／ライト制御信号Ｒ／Ｗに同期して、このデ
ータ入出力端子ＤＱに与えられた書込データが入出力バ
ッファ１９５およびマルチプレクサ１９０を介してリー
ドライトバッファレジスタ２００ａに格納される。一
方、選択されたバンク♯１においては、サブアレイが活
性状態とされ、行選択が実行される。一例として、入出
力バッファ１９５を介してリードライトバッファレジス
タ２００ａに書込データがすべて格納されると、グロー
バルＩＯバスＧａを介して、選択されたサブアレイ４−
１１に設けられたローカルＩＯ線Ｌ１〜Ｌ４にこの４ビ
ットのデータが転送され、サブアレイ４−１１において
選択された４ビットのメモリセルにローカルＩＯ線Ｌ１
〜Ｌ４上のデータが転送される。このリードライトバッ
ファレジスタ２００ａから選択サブアレイ４−１１にお
ける４ビットのメモリセルへのデータ書込タイミング
は、同時に行なわれてもよく、またクロック信号ＣＬＫ
に同期して順次行なわれてもよく、２ビット単位で順次
転送される構成が利用されてもよい。
１９０がバンク選択信号Ｂ１〜Ｂ４に従って、選択バン
クに対応するリードライトバッファレジスタを選択す
る。今、バンク♯１が指定されたと仮定する。この場
合、マルチプレクサ１９０がリードライトバッファレジ
スタ２００ａを選択し、この選択されたバッファレジス
タ２００ａを入出力バッファ１９５に接続する。次い
で、リード／ライト制御信号Ｒ／Ｗに同期して、このデ
ータ入出力端子ＤＱに与えられた書込データが入出力バ
ッファ１９５およびマルチプレクサ１９０を介してリー
ドライトバッファレジスタ２００ａに格納される。一
方、選択されたバンク♯１においては、サブアレイが活
性状態とされ、行選択が実行される。一例として、入出
力バッファ１９５を介してリードライトバッファレジス
タ２００ａに書込データがすべて格納されると、グロー
バルＩＯバスＧａを介して、選択されたサブアレイ４−
１１に設けられたローカルＩＯ線Ｌ１〜Ｌ４にこの４ビ
ットのデータが転送され、サブアレイ４−１１において
選択された４ビットのメモリセルにローカルＩＯ線Ｌ１
〜Ｌ４上のデータが転送される。このリードライトバッ
ファレジスタ２００ａから選択サブアレイ４−１１にお
ける４ビットのメモリセルへのデータ書込タイミング
は、同時に行なわれてもよく、またクロック信号ＣＬＫ
に同期して順次行なわれてもよく、２ビット単位で順次
転送される構成が利用されてもよい。
【０１５５】この図１４に示すように、各バンクに対し
複数ビット幅のグローバルＩＯバスおよび複数ビット幅
のローカルＩＯバスを配設することにより、データ読出
時において、選択サブアレイからリードライトバッファ
レジスタへ選択メモリセルのデータを予め転送しておき
（プリフェッチしておき）、順次クロック信号に同期し
て入出力バッファ１９５を介してデータを読出すことが
できる。選択サブアレイにおいて、たとえばニブルモー
ドのように順次クロック信号に同期して１ビットずつ選
択する場合、ローカルＩＯ線、およびグローバルＩＯ線
を介して入出力バッファへ１ビットデータを伝達するた
め、データ転送に時間を要し、高速でデータの入出力を
行なうことができない。しかしながら、このような複数
ビット幅のリードライトバッファレジスタ２００ａ〜２
００ｄを設けておくことにより、クロック信号に同期し
て高速でデータ入出力を行なうことができる。サブアレ
イの選択、メモリセルの行および列の選択動作と平行し
て、書込データをバッファレジスタへ順次格納した後、
そのバッファレジスタから書込データを選択メモリセル
を転送することができる。また読出時においては、一旦
メモリセル選択動作が行なわれてからリードライトバッ
ファレジスタにデータが転送されるまでの時間が必要と
されるが、その後は高速でデータの読出を行なうことが
できる。
複数ビット幅のグローバルＩＯバスおよび複数ビット幅
のローカルＩＯバスを配設することにより、データ読出
時において、選択サブアレイからリードライトバッファ
レジスタへ選択メモリセルのデータを予め転送しておき
（プリフェッチしておき）、順次クロック信号に同期し
て入出力バッファ１９５を介してデータを読出すことが
できる。選択サブアレイにおいて、たとえばニブルモー
ドのように順次クロック信号に同期して１ビットずつ選
択する場合、ローカルＩＯ線、およびグローバルＩＯ線
を介して入出力バッファへ１ビットデータを伝達するた
め、データ転送に時間を要し、高速でデータの入出力を
行なうことができない。しかしながら、このような複数
ビット幅のリードライトバッファレジスタ２００ａ〜２
００ｄを設けておくことにより、クロック信号に同期し
て高速でデータ入出力を行なうことができる。サブアレ
イの選択、メモリセルの行および列の選択動作と平行し
て、書込データをバッファレジスタへ順次格納した後、
そのバッファレジスタから書込データを選択メモリセル
を転送することができる。また読出時においては、一旦
メモリセル選択動作が行なわれてからリードライトバッ
ファレジスタにデータが転送されるまでの時間が必要と
されるが、その後は高速でデータの読出を行なうことが
できる。
【０１５６】この図１４に示すローカルＩＯバスおよび
グローバルＩＯバスの数は、たとえば８ビットと１６ビ
ットなどの数であってもよい。リードライトバッファレ
ジスタ２００ａ〜２００ｄの格納ビット数に応じてロー
カルＩＯバスおよびグローバルＩＯバスのビット幅が決
定されればよい。
グローバルＩＯバスの数は、たとえば８ビットと１６ビ
ットなどの数であってもよい。リードライトバッファレ
ジスタ２００ａ〜２００ｄの格納ビット数に応じてロー
カルＩＯバスおよびグローバルＩＯバスのビット幅が決
定されればよい。
【０１５７】［別のバス配置１］図１５は、ローカルＩ
Ｏバスの他の配置を示す図である。図１５においては、
１つのメモリマットにおける１つのバンク（バンク♯
１）のバス配置が示される。図１５においては、サブア
レイ４−１１〜４−１６１は、それぞれ２つの列グルー
プ♯Ａおよび♯Ｂに分割される（図１２および図１３参
照）。サブアレイ４−１１〜４−１６１の列グループ♯
Ａに対し４ビット幅のローカルＩＯバスＬａが配設され
る。同様、サブアレイ４−１１〜４−１６１の列グルー
プ♯Ｂそれぞれに対し、４ビット幅のローカルＩＯバス
Ｌｂが配設される。列グループ♯Ａのすべてのローカル
ＩＯバスＬａは、このサブアレイ４−１１〜４−１６１
の列グループ♯Ａに共通に設けられる４ビット幅のグロ
ーバルＩＯバスＧａａにブロック選択ゲートＢＳＧを介
して接続される。サブアレイ４−１１〜４−１６１の列
グループ♯Ｂに共通に４ビット幅のグローバルＩＯバス
Ｇａｂが配設される。この４ビット幅グローバルＩＯバ
スＧａｂは、サブアレイ４−１１〜４−１６１の列グル
ープ♯Ｂ各々に設けられた４ビット幅ローカルＩＯバス
Ｌｂにブロック選択ゲートＢＳＧを介して接続される。
列グループ♯Ａおよび♯Ｂそれぞれにおいて、選択時に
は４ビットのメモリセルが同時に選択状態とされる。バ
ンク単位でのワード線選択が行なわれる場合において
は、したがって列グループ♯Ａおよび♯Ｂ（１つのサブ
アレイにおいて）が同時に選択されるため、８ビットの
メモリセルのデータの入出力が可能である。
Ｏバスの他の配置を示す図である。図１５においては、
１つのメモリマットにおける１つのバンク（バンク♯
１）のバス配置が示される。図１５においては、サブア
レイ４−１１〜４−１６１は、それぞれ２つの列グルー
プ♯Ａおよび♯Ｂに分割される（図１２および図１３参
照）。サブアレイ４−１１〜４−１６１の列グループ♯
Ａに対し４ビット幅のローカルＩＯバスＬａが配設され
る。同様、サブアレイ４−１１〜４−１６１の列グルー
プ♯Ｂそれぞれに対し、４ビット幅のローカルＩＯバス
Ｌｂが配設される。列グループ♯Ａのすべてのローカル
ＩＯバスＬａは、このサブアレイ４−１１〜４−１６１
の列グループ♯Ａに共通に設けられる４ビット幅のグロ
ーバルＩＯバスＧａａにブロック選択ゲートＢＳＧを介
して接続される。サブアレイ４−１１〜４−１６１の列
グループ♯Ｂに共通に４ビット幅のグローバルＩＯバス
Ｇａｂが配設される。この４ビット幅グローバルＩＯバ
スＧａｂは、サブアレイ４−１１〜４−１６１の列グル
ープ♯Ｂ各々に設けられた４ビット幅ローカルＩＯバス
Ｌｂにブロック選択ゲートＢＳＧを介して接続される。
列グループ♯Ａおよび♯Ｂそれぞれにおいて、選択時に
は４ビットのメモリセルが同時に選択状態とされる。バ
ンク単位でのワード線選択が行なわれる場合において
は、したがって列グループ♯Ａおよび♯Ｂ（１つのサブ
アレイにおいて）が同時に選択されるため、８ビットの
メモリセルのデータの入出力が可能である。
【０１５８】グローバルＩＯバスＧａａに対しては、４
ビット幅のリードライトバッファレジスタ２００ａａが
設けられ、グローバルＩＯバスＧａｂには、４ビット幅
のリードライトバッファレジスタ２００ａｂが設けられ
る。リードライトバッファレジスタ２００ａａはマルチ
プレクサ１９０に含まれるセレクタ１９０ａａを介して
入出力バッファ１９５ａに接続され、リードライトバッ
ファレジスタ２００ａｂは、同様マルチプレクサ１９０
に含まれるセレクタ１９０ａｂを介して入出力バッファ
１９５ｂに接続される。入出力バッファ１９５ａおよび
１９５ｂは、それぞれデータ入出力端子ＤＱａおよびＤ
Ｑｂに接続される。セレクタ１９０ａａおよび１９０ａ
ｂへは、バンク選択信号とともに列グループ選択信号が
与えられる。
ビット幅のリードライトバッファレジスタ２００ａａが
設けられ、グローバルＩＯバスＧａｂには、４ビット幅
のリードライトバッファレジスタ２００ａｂが設けられ
る。リードライトバッファレジスタ２００ａａはマルチ
プレクサ１９０に含まれるセレクタ１９０ａａを介して
入出力バッファ１９５ａに接続され、リードライトバッ
ファレジスタ２００ａｂは、同様マルチプレクサ１９０
に含まれるセレクタ１９０ａｂを介して入出力バッファ
１９５ｂに接続される。入出力バッファ１９５ａおよび
１９５ｂは、それぞれデータ入出力端子ＤＱａおよびＤ
Ｑｂに接続される。セレクタ１９０ａａおよび１９０ａ
ｂへは、バンク選択信号とともに列グループ選択信号が
与えられる。
【０１５９】この構成において、バンク単位でワード線
が選択される。この状態においては、リードライトバッ
ファレジスタ２００ａａおよび２００ａｂが並列に動作
する。リードライトバッファレジスタ２００ａａと選択
列グループ♯Ａとは４ビットのデータの並列転送が可能
であり、リードライトバッファレジスタ２００ａｂは、
選択された列グループ♯Ｂと４ビットデータの転送が可
能である。セレクタ１９０ａａおよび１９０ａｂが選択
状態とされたとき、このリードライトバッファレジスタ
２００ａａおよび２００ａｂはそれぞれ入出力バッファ
１９５ａおよび１９５ｂに接続される。したがって、こ
の入出力バッファ１９５ａおよび１９５ｂを介してクロ
ック信号に同期してデータ入出力端子ＤＱａおよびＤＱ
ｂとデータの入出力を行なうことができる。したがって
この図１５に示す配置において、バンク♯１は、２ビッ
トデータを、クロック信号に同期して連続的に４回入出
力を行なうことができる。したがって、この図１５に示
す構成が１つのメモリマットにおいて設けられているた
め、メモリマットが４つの場合、ＳＤＲＡＭは、８ビッ
トデータをクロック信号に同期して４つ連続的に入出力
することが可能となる。
が選択される。この状態においては、リードライトバッ
ファレジスタ２００ａａおよび２００ａｂが並列に動作
する。リードライトバッファレジスタ２００ａａと選択
列グループ♯Ａとは４ビットのデータの並列転送が可能
であり、リードライトバッファレジスタ２００ａｂは、
選択された列グループ♯Ｂと４ビットデータの転送が可
能である。セレクタ１９０ａａおよび１９０ａｂが選択
状態とされたとき、このリードライトバッファレジスタ
２００ａａおよび２００ａｂはそれぞれ入出力バッファ
１９５ａおよび１９５ｂに接続される。したがって、こ
の入出力バッファ１９５ａおよび１９５ｂを介してクロ
ック信号に同期してデータ入出力端子ＤＱａおよびＤＱ
ｂとデータの入出力を行なうことができる。したがって
この図１５に示す配置において、バンク♯１は、２ビッ
トデータを、クロック信号に同期して連続的に４回入出
力を行なうことができる。したがって、この図１５に示
す構成が１つのメモリマットにおいて設けられているた
め、メモリマットが４つの場合、ＳＤＲＡＭは、８ビッ
トデータをクロック信号に同期して４つ連続的に入出力
することが可能となる。
【０１６０】［別のバス配置２］図１６は、この発明の
実施の形態３に従う第２の別のバス配置の構成を示す図
である。この図１６に示す構成においては、図１５に示
す構成と異なり、４ビット幅のグローバルＩＯバスＧａ
ａおよびＧａｂが、８ビット容量を備えるリードライト
バッファレジスタ２００ａに接続される。このリードラ
イトバッファレジスタ２００ａはマルチプレクサ１９０
に含まれるセレクタ１９０ａを介して入出力バッファ１
９５に接続される。入出力バッファ１９５はデータ入出
力端子ＤＱとデータの入出力を行なう。他の構成は、図
１５に示す構成と同じであり、対応する部分には同一の
参照番号を付す。
実施の形態３に従う第２の別のバス配置の構成を示す図
である。この図１６に示す構成においては、図１５に示
す構成と異なり、４ビット幅のグローバルＩＯバスＧａ
ａおよびＧａｂが、８ビット容量を備えるリードライト
バッファレジスタ２００ａに接続される。このリードラ
イトバッファレジスタ２００ａはマルチプレクサ１９０
に含まれるセレクタ１９０ａを介して入出力バッファ１
９５に接続される。入出力バッファ１９５はデータ入出
力端子ＤＱとデータの入出力を行なう。他の構成は、図
１５に示す構成と同じであり、対応する部分には同一の
参照番号を付す。
【０１６１】この図１６に示す構成においては、動作時
に、１つのサブアレイが選択され、列グループ♯Ａおよ
び♯Ｂそれぞれにおいて４ビットのメモリセルが同時に
選択状態とされる。データ読出時においては、選択され
たサブアレイに対応して設けられた４ビットローカルＩ
ＯバスＬａおよびＬｂ上のデータがグローバルＩＯバス
ＧａａおよびＧｂｂ上に伝達され、次いでリードライト
バッファレジスタ２００ａに伝達される。リードライト
バッファレジスタ２００ａは、したがって、８ビットデ
ータを格納する（８ビットデータのプリフェッチ）。こ
のリードライトバッファレジスタ２００ａに格納された
８ビットデータは、図示しない動作制御信号（クロック
信号ＣＬＫに同期して活性状態とされる）に従ってセレ
クタ１９０ａを介して入出力バッファ１９５へ伝達され
る。この入出力バッファ１９５はまた図示しない動作制
御信号（Ｒ／Ｗ）に従ってこのリードライトバッファレ
ジスタ２００ａから与えられたデータを順次クロック信
号に同期してデータ入出力端子ＤＱへ出力する。したが
って、このリードライトバッファレジスタ２００ａに格
納された８ビットのデータをクロック信号に同期して順
次出力することができる。８ビットのデータの出力時に
おいは、別のバンクを活性化することにより、また別の
８ビットのデータを読出すことができ、複数のバンクか
ら順次、無効データが出力されることなく有効データを
クロック信号に同期して出力することができる（バンク
インタリーブ）。
に、１つのサブアレイが選択され、列グループ♯Ａおよ
び♯Ｂそれぞれにおいて４ビットのメモリセルが同時に
選択状態とされる。データ読出時においては、選択され
たサブアレイに対応して設けられた４ビットローカルＩ
ＯバスＬａおよびＬｂ上のデータがグローバルＩＯバス
ＧａａおよびＧｂｂ上に伝達され、次いでリードライト
バッファレジスタ２００ａに伝達される。リードライト
バッファレジスタ２００ａは、したがって、８ビットデ
ータを格納する（８ビットデータのプリフェッチ）。こ
のリードライトバッファレジスタ２００ａに格納された
８ビットデータは、図示しない動作制御信号（クロック
信号ＣＬＫに同期して活性状態とされる）に従ってセレ
クタ１９０ａを介して入出力バッファ１９５へ伝達され
る。この入出力バッファ１９５はまた図示しない動作制
御信号（Ｒ／Ｗ）に従ってこのリードライトバッファレ
ジスタ２００ａから与えられたデータを順次クロック信
号に同期してデータ入出力端子ＤＱへ出力する。したが
って、このリードライトバッファレジスタ２００ａに格
納された８ビットのデータをクロック信号に同期して順
次出力することができる。８ビットのデータの出力時に
おいは、別のバンクを活性化することにより、また別の
８ビットのデータを読出すことができ、複数のバンクか
ら順次、無効データが出力されることなく有効データを
クロック信号に同期して出力することができる（バンク
インタリーブ）。
【０１６２】データ書込時においては、読出時と同様、
１つのサブアレイが選択状態とされ、この選択されたサ
ブアレイに含まれる列グループ♯Ａおよび♯Ｂに対応し
て設けられるローカルＩＯバスＬａおよびＬｂがグロー
バルＩＯバスＧａａおよびＧａｂに接続される。入出力
バッファ１９５へは、クロック信号に同期してデータ入
出力端子ＤＱから書込データが与えられる。この入出力
バッファ１９５へ与えられたデータはセレクタ１９０ａ
を介してリードライトバッファレジスタ２００ａへ順次
格納される。このリードライトバッファレジスタ２００
ａへ格納された８ビットのデータは、それぞれグローバ
ルＩＯバスＧａａおよびＧａｂの対応のバス線を介し
て、選択されたサブアレイに含まれる列グループ♯Ａお
よび♯Ｂに対応して設けられたローカルＩＯバスＬａお
よびＬｂに伝達される。これにより、選択されたサブア
レイにおける８ビットのメモリセルへデータを対応のロ
ーカルＩＯバスＬａおよびＬｂから格納することができ
る。リードライトバッファレジスタ２００ａから選択メ
モリセルへのデータ転送においては、８ビットデータが
並列に転送されてもよく、２ビットずつ順次転送されて
もよい。この転送シーケンスは任意である。
１つのサブアレイが選択状態とされ、この選択されたサ
ブアレイに含まれる列グループ♯Ａおよび♯Ｂに対応し
て設けられるローカルＩＯバスＬａおよびＬｂがグロー
バルＩＯバスＧａａおよびＧａｂに接続される。入出力
バッファ１９５へは、クロック信号に同期してデータ入
出力端子ＤＱから書込データが与えられる。この入出力
バッファ１９５へ与えられたデータはセレクタ１９０ａ
を介してリードライトバッファレジスタ２００ａへ順次
格納される。このリードライトバッファレジスタ２００
ａへ格納された８ビットのデータは、それぞれグローバ
ルＩＯバスＧａａおよびＧａｂの対応のバス線を介し
て、選択されたサブアレイに含まれる列グループ♯Ａお
よび♯Ｂに対応して設けられたローカルＩＯバスＬａお
よびＬｂに伝達される。これにより、選択されたサブア
レイにおける８ビットのメモリセルへデータを対応のロ
ーカルＩＯバスＬａおよびＬｂから格納することができ
る。リードライトバッファレジスタ２００ａから選択メ
モリセルへのデータ転送においては、８ビットデータが
並列に転送されてもよく、２ビットずつ順次転送されて
もよい。この転送シーケンスは任意である。
【０１６３】この図１６に示すバス配置を用いれば、１
つのメモリマットに対しデータ入出力端子ＤＱが１つ設
けられているため、４ビットデータを連続的に８個クロ
ック信号に同期して入出力することができる。４ビット
データの連続入出力動作時に別のバンクを選択状態とす
ることにより、連続的にノーウエイトで、所望のデータ
の入出力を行なうことができ、図示しないＣＰＵとの間
のバーストモードでのデータ転送を行なわうことができ
る。
つのメモリマットに対しデータ入出力端子ＤＱが１つ設
けられているため、４ビットデータを連続的に８個クロ
ック信号に同期して入出力することができる。４ビット
データの連続入出力動作時に別のバンクを選択状態とす
ることにより、連続的にノーウエイトで、所望のデータ
の入出力を行なうことができ、図示しないＣＰＵとの間
のバーストモードでのデータ転送を行なわうことができ
る。
【０１６４】なお、１つの列グループにおいて４ビット
のメモリセルを同時に選択する構成は、たとえばサブカ
ラムデコーダからのカラム選択信号が、４つのカラム選
択スイッチを同時に導通状態とする構成が利用されれば
よい（図１１に示すトランスミッションゲート８および
９を４列同時に導通状態とする：これは、標準ＤＲＡＭ
において隣接４ビットメモリセルを同時に選択するため
に利用されている）。
のメモリセルを同時に選択する構成は、たとえばサブカ
ラムデコーダからのカラム選択信号が、４つのカラム選
択スイッチを同時に導通状態とする構成が利用されれば
よい（図１１に示すトランスミッションゲート８および
９を４列同時に導通状態とする：これは、標準ＤＲＡＭ
において隣接４ビットメモリセルを同時に選択するため
に利用されている）。
【０１６５】上記実施の形態においては、ローカルＩＯ
バスおよびグローバルＩＯバスは、それぞれ相補信号線
対で構成されている。しかしながら、これらの１ビット
バスは、１本の信号線で構成されてもよい。
バスおよびグローバルＩＯバスは、それぞれ相補信号線
対で構成されている。しかしながら、これらの１ビット
バスは、１本の信号線で構成されてもよい。
【０１６６】また、データ入出力端子ＤＱは、データ入
力端子Ｄとデータ出力端子Ｑがそれぞれ別々に設けられ
る構成であってもよい。
力端子Ｄとデータ出力端子Ｑがそれぞれ別々に設けられ
る構成であってもよい。
【０１６７】また、同期型半導体記憶装置としては、リ
フレッシュサイクルを有するダイナミック・ランダム・
アクセス・メモリが示されているが、バンク構成を備
え、かつクロック信号に同期して動作する半導体装置で
あれば、たとえばスタティックランダム・アクセス・メ
モリであっても上記実施の形態と同様の効果を得ること
ができる。
フレッシュサイクルを有するダイナミック・ランダム・
アクセス・メモリが示されているが、バンク構成を備
え、かつクロック信号に同期して動作する半導体装置で
あれば、たとえばスタティックランダム・アクセス・メ
モリであっても上記実施の形態と同様の効果を得ること
ができる。
【０１６８】また、データ入出力部にレジスタは設けら
れず、列グループとデータ入出力端子との間でパイプラ
イン的にデータ転送が行なわれる構成であってもよい。
れず、列グループとデータ入出力端子との間でパイプラ
イン的にデータ転送が行なわれる構成であってもよい。
【０１６９】
【発明の効果】以上のように、この発明に従えば、１つ
のメモリアレイを複数のバンクに分割したため、１つの
メモリアレイとデータ入出力端子との対応関係が一意的
に定められ、１つのデータ入出力端子に複数のメモリア
レイからの配線が接続されることがなく、データ入出力
端子の配線容量が低減され、データ転送を高速で行なう
ことができるとともに、配線レイアウトが容易となる。
のメモリアレイを複数のバンクに分割したため、１つの
メモリアレイとデータ入出力端子との対応関係が一意的
に定められ、１つのデータ入出力端子に複数のメモリア
レイからの配線が接続されることがなく、データ入出力
端子の配線容量が低減され、データ転送を高速で行なう
ことができるとともに、配線レイアウトが容易となる。
【図１】 この発明の実施の形態１に従う半導体装置の
要部の構成を概略的に示す図である。
要部の構成を概略的に示す図である。
【図２】 図１に示すメモリセグメントの構成をより詳
細に示す図である。
細に示す図である。
【図３】 図２に示すワード線の配置を示す図である。
【図４】 図１に示すセンスアンプ帯の構成をより詳細
に示す図である。
に示す図である。
【図５】 この発明の実施の形態１に従う半導体装置の
データ読出時の動作を示す信号波形図である。
データ読出時の動作を示す信号波形図である。
【図６】 この発明の実施の形態１に従う半導体装置の
メモリマットとデータ入出力端子の接続態様を示す図で
ある。
メモリマットとデータ入出力端子の接続態様を示す図で
ある。
【図７】 この発明に従う半導体記憶装置の行選択系の
制御部の構成を示す図である。
制御部の構成を示す図である。
【図８】 この発明に従う同期型半導体記憶装置の列選
択系の制御部の構成を概略的に示す図である。
択系の制御部の構成を概略的に示す図である。
【図９】 この発明に従う同期型半導体記憶装置のデー
タ入出力部の構成を概略的に示す図である。
タ入出力部の構成を概略的に示す図である。
【図１０】 この発明の実施の形態２に従う半導体装置
の要部の構成を概略的に示す図である。
の要部の構成を概略的に示す図である。
【図１１】 （Ａ）および（Ｂ）は、実施の形態２にお
けるワード線選択態様をそれぞれ示す図である。
けるワード線選択態様をそれぞれ示す図である。
【図１２】 この発明の実施の形態２におけるローカル
ＩＯバスとグローバルＩＯバスの配置を概略的に示す図
である。
ＩＯバスとグローバルＩＯバスの配置を概略的に示す図
である。
【図１３】 この発明の実施の形態２におけるローカル
ＩＯバスとグローバルＩＯバスとの他の配置を概略的に
示す図である。
ＩＯバスとグローバルＩＯバスとの他の配置を概略的に
示す図である。
【図１４】 この発明の実施の形態３に従う同期型半導
体記憶装置の要部の構成を概略的に示す図である。
体記憶装置の要部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態３の第１の変更例の
バス配置を示す図である。
バス配置を示す図である。
【図１６】 この発明の実施の形態３のさらに他のバス
配置を示す図である。
配置を示す図である。
【図１７】 従来のＤＲＡＭのメモリアレイの構成を概
略的に示す図である。
略的に示す図である。
【図１８】 図１７に示すメモリアレイの構成をより具
体的に示す図である。
体的に示す図である。
【図１９】 （Ａ）は図１８に示す同期型半導体記憶装
置のデータ読出時の動作波形を示し、（Ｂ）は図１８に
示す同期型半導体記憶装置のデータ書込時の動作を示す
信号波形図である。
置のデータ読出時の動作波形を示し、（Ｂ）は図１８に
示す同期型半導体記憶装置のデータ書込時の動作を示す
信号波形図である。
【図２０】 従来のＤＲＡＭのアレイのチップ上配置を
示す図である。
示す図である。
【図２１】 従来のＤＲＡＭにおけるワード線選択態様
を示す図である。
を示す図である。
【図２２】 従来のＳＤＲＡＭのデータ読出時の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図２３】 従来のＳＤＲＡＭのデータ書込時の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図２４】 従来のＳＤＲＡＭの１つのメモリアレイに
対するデータ書込／読出時の構成を概略的に示す図であ
る。
対するデータ書込／読出時の構成を概略的に示す図であ
る。
【図２５】 従来のＤＲＡＭのメモリマットとデータ入
出力端子との接続態様を示す図である。
出力端子との接続態様を示す図である。
【図２６】 従来のＳＤＲＡＭの問題点を説明するため
の図である。
の図である。
【図２７】 従来のＳＤＲＡＭの問題点を解決する１つ
の方法を説明するための図である。
の方法を説明するための図である。
【図２８】 図２７に示す解決手法の問題点を説明する
ための図である。
ための図である。
１ メモリアレイ、２ａ ロウデコーダ、２ｂ ワード
線ドライバ、３ カラムデコーダ、３−１〜３−４ サ
ブカラムデコーダ、４−１〜４−１６ メモリセグメン
ト、４−１１〜４−１６４ サブアレイ、５ センスア
ンプ帯、６ａ，６ｂ メモリセル部、ＳＡ センスアン
プ、ＳＩＯ１，ＳＩＯ２ センス・ＩＯ回路、８，９，
１０，１１ トランスミッションゲート、ＬＩＯ１〜Ｌ
ＩＯ３，Ｌ１〜Ｌ４ ローカルＩＯ線、Ｌａ，Ｌｂ ロ
ーカルＩＯバス、Ｇａ〜Ｇｄ、Ｇａａ，Ｇａｂ グロー
バルＩＯバス、ＧＩＯａ〜ＧＩＯｄ，／ＧＩＯａ〜／Ｇ
ＩＯｄ グローバルＩＯ線、ＭＣ メモリセル、ＭＷ
Ｌ，ＭＷＬ１，ＭＷＬ２ メインワード線、ＳＷＬ１，
ＳＷＬ２，ＳＷＬ１１ａ〜ＳＷＬ２４ａ，ＳＷＬ１１ｂ
〜ＳＷＬ２４ｂ，ＳＷＬａ，ＳＷＬｂ サブワード線、
１１ａ〜１１ｄ メモリマット、１００ ＳＤＲＡＭ，
１１０ 制御回路、１１２ セグメントバッファデコー
ダ、１１４ バンクバッファデコーダ、１１６ Ｘアド
レスバッファ、１１８−１〜１１８−１６ ワード線・
ＩＯ制御回路、１２０ サブアレイデコーダ、１２１
Ｘドライブ回路、１３０ サブアレイ制御回路、１５０
制御回路、１５２ バンクバッファデコーダ、１５４
Ｙアドレスバッファ、１６０入出力制御回路、１８０
ａ〜１８０ｄ ライトレジスタ、１８５ａ〜１８５ｄリ
ードアンプレジスタ、１９０ マルチプレクサ、１９５
入出力バッファ、３−ｊａ，３−ｊｂ サブデコード
回路、ＣＷａ，ＣＷｂ カラム選択スイッチ、ＢＳＧ
ブロック選択ゲート、２００ａ，２００ｄ，２００ａ
ａ，２００ａｂリードライトバッファレジスタ、１９５
ａ，１９５ｂ 入出力バッファ、ＳＲａ，ＳＲｂ，ＳＲ
ａ１１，ＳＲｂ１１〜ＳＲａ２４，ＳＲｂ２４ サブワ
ード線ドライブゲート。
線ドライバ、３ カラムデコーダ、３−１〜３−４ サ
ブカラムデコーダ、４−１〜４−１６ メモリセグメン
ト、４−１１〜４−１６４ サブアレイ、５ センスア
ンプ帯、６ａ，６ｂ メモリセル部、ＳＡ センスアン
プ、ＳＩＯ１，ＳＩＯ２ センス・ＩＯ回路、８，９，
１０，１１ トランスミッションゲート、ＬＩＯ１〜Ｌ
ＩＯ３，Ｌ１〜Ｌ４ ローカルＩＯ線、Ｌａ，Ｌｂ ロ
ーカルＩＯバス、Ｇａ〜Ｇｄ、Ｇａａ，Ｇａｂ グロー
バルＩＯバス、ＧＩＯａ〜ＧＩＯｄ，／ＧＩＯａ〜／Ｇ
ＩＯｄ グローバルＩＯ線、ＭＣ メモリセル、ＭＷ
Ｌ，ＭＷＬ１，ＭＷＬ２ メインワード線、ＳＷＬ１，
ＳＷＬ２，ＳＷＬ１１ａ〜ＳＷＬ２４ａ，ＳＷＬ１１ｂ
〜ＳＷＬ２４ｂ，ＳＷＬａ，ＳＷＬｂ サブワード線、
１１ａ〜１１ｄ メモリマット、１００ ＳＤＲＡＭ，
１１０ 制御回路、１１２ セグメントバッファデコー
ダ、１１４ バンクバッファデコーダ、１１６ Ｘアド
レスバッファ、１１８−１〜１１８−１６ ワード線・
ＩＯ制御回路、１２０ サブアレイデコーダ、１２１
Ｘドライブ回路、１３０ サブアレイ制御回路、１５０
制御回路、１５２ バンクバッファデコーダ、１５４
Ｙアドレスバッファ、１６０入出力制御回路、１８０
ａ〜１８０ｄ ライトレジスタ、１８５ａ〜１８５ｄリ
ードアンプレジスタ、１９０ マルチプレクサ、１９５
入出力バッファ、３−ｊａ，３−ｊｂ サブデコード
回路、ＣＷａ，ＣＷｂ カラム選択スイッチ、ＢＳＧ
ブロック選択ゲート、２００ａ，２００ｄ，２００ａ
ａ，２００ａｂリードライトバッファレジスタ、１９５
ａ，１９５ｂ 入出力バッファ、ＳＲａ，ＳＲｂ，ＳＲ
ａ１１，ＳＲｂ１１〜ＳＲａ２４，ＳＲｂ２４ サブワ
ード線ドライブゲート。
Claims (13)
- 【請求項１】 アクセスの有無にかかわりなく繰返し与
えられるクロック信号に同期して動作する同期型半導体
記憶装置であって、 外部データの入力および出力の少なくとも一方を行なう
ためのデータ端子と、 前記データ端子に対応して設けられる１つのメモリアレ
イを備え、前記メモリアレイは行列状に配置される複数
のメモリセルを含み、かつ前記メモリアレイは、各々が
互いに独立に駆動され、かつ互いに隣接してかつ前記メ
モリセルの行に関して整列するように配置される複数の
バンクに分割される、同期型半導体記憶装置。 - 【請求項２】 アクセスの有無にかかわりなく繰返し与
えられるクロック信号に同期して動作する同期型半導体
記憶装置であって、 多ビット外部データの入力および出力の少なくとも一方
を行なうための複数のデータ端子と、 前記複数のデータ端子各々に対応して設けられる複数の
メモリアレイとを備え、 前記複数のメモリアレイの各々は行列状に配列される複
数のメモリセルを有し、かつメモリアレイの選択された
メモリセルは対応のデータ端子とデータの転送を行な
い、かつ前記複数のメモリアレイの各々は、各々が互い
に独立に駆動される複数のバンクに分割される、同期型
半導体記憶装置。 - 【請求項３】 アクセスの有無にかかわりなく繰返し与
えられるクロック信号に同期して動作する同期型半導体
記憶装置であって、 多ビット外部データの入出力を行なうための複数のデー
タ端子と、 前記複数のデータ端子各々に対応して設けられ、かつ各
々が複数のバンクに分割される複数のメモリアレイとを
備え、前記バンクの各々は行列状に配置される複数のメ
モリセルを含み、かつバンクにおいて選択されたメモリ
セルは対応のメモリアレイに対応して設けられたデータ
端子とデータの入出力を行ない、 前記クロック信号に同期して与えられるバンク指定信号
に従って、指定されたバンクを活性状態とするためのバ
ンク選択手段を備え、前記バンク選択手段は、１つのバ
ンクが活性状態とされているとき別に与えられるバンク
指定信号に従って別のバンクが活性状態とされることが
できるように前記複数のバンクを互いに独立に活性状態
へ駆動する手段を含む、同期型半導体記憶装置。 - 【請求項４】 各前記メモリアレイのバンクはさらに、
前記メモリセルの列延在方向に沿って複数のセグメント
ブロックに分割され、 各前記セグメントブロックに対応してかつ互いに分離し
て配置され、対応のブロックの選択されたメモリセルと
データの授受を行なうための複数のローカルＩＯバス
と、 各バンクに対応してかつ対応のバンクの複数のローカル
ＩＯバスに共通に配置され、選択メモリセルが含まれる
セグメントブロックのローカルＩＯバスとデータの授受
を行なうための複数のグローバルＩＯバスと、 前記複数のグローバルＩＯバス各々に対して設けられ、
バンク指定信号に応答して、指定されたバンクに対して
設けられたグローバルＩＯバスと対応のデータ端子との
間でデータの転送を行なうための入出力手段をさらに備
える、請求項１ないし３のいずれかに記載の同期型半導
体記憶装置。 - 【請求項５】 各前記メモリアレイは、前記バンクの数
の整数倍のアレイブロックに前記メモリセルの行延在方
向に沿って分割され、かつ前記バンクは、前記整数個の
アレイブロックを含み、 各前記メモリアレイは、 各行に対応して配置され、行アドレス信号により指定さ
れた行を選択する行選択信号を伝達する複数のメインワ
ード線と、 各前記アレイブロックの各メモリセルの行に対応して配
置され、各々に対応のアレイブロックの対応の行のメモ
リセルが接続される複数のサブワード線とを備え、異な
るアレイブロックのサブワード線は互いに分離され、か
つ前記サブワード線各々に対応して配置され、前記バン
ク指定信号に応答して活性化され、対応のメインワード
線上の行選択信号の活性化時対応のサブワード線を選択
状態へ駆動する複数のサブワード線ドライブ手段を備え
る、請求項１ないし４のいずれかに記載の同期型半導体
記憶装置。 - 【請求項６】 前記ローカルＩＯバスは、各前記セグメ
ントブロックに対して複数個設けられる、請求項４記載
の同期型半導体記憶装置。 - 【請求項７】 前記グローバルＩＯバスは各延期メモリ
アレイの各前記バンクに対し複数個設けられる、請求項
４または５に記載の同期型半導体記憶装置。 - 【請求項８】 前記グローバルＩＯバスは各前記アレイ
ブロックに対して設けられる、請求項５に記載の同期型
半導体記憶装置。 - 【請求項９】 前記バンク指定信号はバンクに含まれる
すべてのアレイブロックを指定する、請求項５記載の同
期型半導体記憶装置。 - 【請求項１０】 前記バンク指定信号はバンクに含まれ
るアレイブロックのうちの１つのアレイブロックを指定
する、請求項５記載の同期型半導体記憶装置。 - 【請求項１１】 前記ローカルＩＯバスは前記アレイブ
ロック各々に対して設けられ、 アレイブロック指定信号に従って、該指定されたアレイ
ブロックのローカルＩＯバスを対応のグローバルＩＯバ
スへ接続する接続手段をさらに含む、請求項５記載の同
期型半導体記憶装置。 - 【請求項１２】 各前記データ端子に対して設けられ、
所定数のデータを格納する容量を有し、前記クロック信
号に同期して対応のデータ端子とデータの入出力を行な
うためのデータレジスタをさらに備え、 前記グローバルＩＯバスは、各前記メモリアレイの各バ
ンクに対し前記所定数設けられる、請求項４ないし６の
いずれかに記載の同期型半導体記憶装置。 - 【請求項１３】 前記メモリアレイのブロック各々にお
いて、対応のローカルＩＯバスと並列に１列に整列して
各メモリセル列に対して配置され、対応の列上の選択メ
モリセルのデータを検知し増幅するための複数のセンス
アンプをさらに備える、請求項４ないし１２のいずれか
に記載の同期型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230250A JPH0973776A (ja) | 1995-09-07 | 1995-09-07 | 同期型半導体記憶装置 |
| TW084110081A TW353166B (en) | 1995-09-07 | 1995-09-25 | Synchronous semiconductor memory device |
| KR1019960038583A KR100227561B1 (ko) | 1995-09-07 | 1996-09-06 | 다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치 |
| US08/711,331 US5831924A (en) | 1995-09-07 | 1996-09-06 | Synchronous semiconductor memory device having a plurality of banks distributed in a plurality of memory arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230250A JPH0973776A (ja) | 1995-09-07 | 1995-09-07 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973776A true JPH0973776A (ja) | 1997-03-18 |
Family
ID=16904872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230250A Withdrawn JPH0973776A (ja) | 1995-09-07 | 1995-09-07 | 同期型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5831924A (ja) |
| JP (1) | JPH0973776A (ja) |
| KR (1) | KR100227561B1 (ja) |
| TW (1) | TW353166B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078542A (en) * | 1998-06-19 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device implementing multi-bank configuration with reduced number of signal lines |
| US6301187B1 (en) | 1998-04-28 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device permitting reduction in ratio of area occupied by control circuit in chip area |
| KR100480902B1 (ko) * | 1998-09-02 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 레이아웃 |
| US7133996B2 (en) | 2001-11-07 | 2006-11-07 | Fujitsu Limited | Memory device and internal control method therefor |
| KR100697832B1 (ko) * | 2006-03-06 | 2007-03-20 | 엠텍비젼 주식회사 | 복수개의 포트를 가진 메모리 장치와 그 테스트 방법 |
| JP2007095266A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US7266037B2 (en) | 2004-12-14 | 2007-09-04 | Elpida Memory, Inc. | Semiconductor memory device with hierarchical I/O line architecture |
| JP2011165298A (ja) * | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334985A (ja) * | 1994-06-08 | 1995-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6525971B2 (en) * | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| KR100203145B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
| KR100272161B1 (ko) * | 1997-02-05 | 2000-12-01 | 윤종용 | 반도체메모리장치의고립게이트제어방법및회로 |
| US5801996A (en) * | 1997-02-26 | 1998-09-01 | Micron Technology, Inc. | Data path for high speed high bandwidth DRAM |
| JP3938803B2 (ja) * | 1997-03-31 | 2007-06-27 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JP3749347B2 (ja) * | 1997-04-24 | 2006-02-22 | 富士通株式会社 | データ取り込み方法、データ取り込み回路、及び、ｉｅｅｅ１３９４用プロトコルコントローラ |
| US6023428A (en) * | 1997-07-28 | 2000-02-08 | Texas Instruments Incorporated | Integrated circuit device having a memory array with segmented bit lines and method of operation |
| JP3209265B2 (ja) * | 1997-08-01 | 2001-09-17 | 日本電気株式会社 | 半導体回路 |
| CA2217375C (en) * | 1997-09-30 | 2001-09-11 | Valerie Lines | Bi-directional data bus scheme with optimized read and write characteristics |
| US5999482A (en) * | 1997-10-24 | 1999-12-07 | Artisan Components, Inc. | High speed memory self-timing circuitry and methods for implementing the same |
| AU1119799A (en) * | 1997-10-25 | 1999-05-17 | Artisan Components, Inc. | Low power differential signal transition techniques for use in memory devices |
| JP3252895B2 (ja) * | 1997-11-07 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
| US5936877A (en) | 1998-02-13 | 1999-08-10 | Micron Technology, Inc. | Die architecture accommodating high-speed semiconductor devices |
| KR100280468B1 (ko) * | 1998-04-16 | 2001-03-02 | 김영환 | 반도체 메모리장치의 워드라인 드라이버 |
| US6041417A (en) * | 1998-06-04 | 2000-03-21 | Hewlett-Packard Company | Method and apparatus for synchronizing data received in an accelerated graphics port of a graphics memory system |
| JP2000067577A (ja) * | 1998-06-10 | 2000-03-03 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000048566A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3871469B2 (ja) * | 1998-11-27 | 2007-01-24 | 松下電器産業株式会社 | 半導体メモリ装置および信号線切替回路 |
| JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001126475A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001229670A (ja) * | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6862654B1 (en) * | 2000-08-17 | 2005-03-01 | Micron Technology, Inc. | Method and system for using dynamic random access memory as cache memory |
| US6469954B1 (en) | 2000-08-21 | 2002-10-22 | Micron Technology, Inc. | Device and method for reducing idle cycles in a semiconductor memory device |
| JP2002093159A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002109884A (ja) * | 2000-09-27 | 2002-04-12 | Toshiba Corp | メモリ装置 |
| US6779076B1 (en) * | 2000-10-05 | 2004-08-17 | Micron Technology, Inc. | Method and system for using dynamic random access memory as cache memory |
| DE10110274B4 (de) * | 2001-03-02 | 2006-06-29 | Infineon Technologies Ag | Integrierter Speicher mit mehreren Speicherzellenfeldern |
| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| KR100401508B1 (ko) | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
| KR100762867B1 (ko) * | 2001-06-28 | 2007-10-08 | 주식회사 하이닉스반도체 | 글로벌 입출력 라인을 갖는 반도체 메모리 장치 |
| JP2003132681A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10159798A1 (de) * | 2001-12-05 | 2003-07-17 | Infineon Technologies Ag | Verfahren zur Ansteuerung von Speicherzellen eines dynamischen Halbleiterspeichers sowie Schaltungsanordnung |
| US6728150B2 (en) * | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
| KR100486260B1 (ko) * | 2002-09-11 | 2005-05-03 | 삼성전자주식회사 | 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법 |
| US7480189B2 (en) * | 2002-09-20 | 2009-01-20 | Intel Corporation | Cross-coupled write circuit |
| KR100518543B1 (ko) * | 2002-12-04 | 2005-10-04 | 삼성전자주식회사 | 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법 |
| KR100492907B1 (ko) * | 2003-05-30 | 2005-06-02 | 주식회사 하이닉스반도체 | 글로벌 입출력 스킴을 변경한 메모리 소자 |
| US6947349B1 (en) | 2003-09-03 | 2005-09-20 | T-Ram, Inc. | Apparatus and method for producing an output clock pulse and output clock generator using same |
| US7464282B1 (en) | 2003-09-03 | 2008-12-09 | T-Ram Semiconductor, Inc. | Apparatus and method for producing dummy data and output clock generator using same |
| US6891774B1 (en) | 2003-09-03 | 2005-05-10 | T-Ram, Inc. | Delay line and output clock generator using same |
| US7089439B1 (en) | 2003-09-03 | 2006-08-08 | T-Ram, Inc. | Architecture and method for output clock generation on a high speed memory device |
| US7227805B2 (en) * | 2004-05-10 | 2007-06-05 | Hynix Semiconductor Inc. | Semiconductor memory device having a global data bus |
| US7161823B2 (en) * | 2004-06-03 | 2007-01-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of arranging signal and power lines thereof |
| JP4534132B2 (ja) * | 2004-06-29 | 2010-09-01 | エルピーダメモリ株式会社 | 積層型半導体メモリ装置 |
| JP4421957B2 (ja) * | 2004-06-29 | 2010-02-24 | 日本電気株式会社 | ３次元半導体装置 |
| US7477570B2 (en) * | 2004-08-20 | 2009-01-13 | Micron Technology, Inc. | Sequential access memory with system and method |
| US7088638B1 (en) * | 2005-02-09 | 2006-08-08 | International Business Machines Corporation | Global and local read control synchronization method and system for a memory array configured with multiple memory subarrays |
| JP4836487B2 (ja) * | 2005-04-28 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7570523B2 (en) * | 2006-07-31 | 2009-08-04 | Sandisk 3D Llc | Method for using two data busses for memory array block selection |
| EP2062264B1 (en) * | 2006-07-31 | 2015-10-07 | Sandisk 3D LLC | Method and apparatus for memory array incorporating two data busses for memory array block selection |
| US7499366B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Method for using dual data-dependent busses for coupling read/write circuits to a memory array |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| US7463536B2 (en) * | 2006-07-31 | 2008-12-09 | Sandisk 3D Llc | Memory array incorporating two data busses for memory array block selection |
| CN100444369C (zh) * | 2006-10-13 | 2008-12-17 | 无锡江南计算技术研究所 | 大功率集成电路芯片冷却装置 |
| KR100990140B1 (ko) * | 2007-09-28 | 2010-10-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7898875B2 (en) * | 2008-05-14 | 2011-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Write assist circuit for improving write margins of SRAM cells |
| US20110047318A1 (en) * | 2009-08-19 | 2011-02-24 | Dmitroca Robert W | Reducing capacitive load in a large memory array |
| US20110310680A1 (en) * | 2010-06-22 | 2011-12-22 | International Business Machines Corporation | Interleave Memory Array Arrangement |
| KR20140113117A (ko) * | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 비대칭 액세스 타임을 가진 반도체 메모리 장치 |
| KR20150037055A (ko) * | 2013-09-30 | 2015-04-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US9135982B2 (en) * | 2013-12-18 | 2015-09-15 | Intel Corporation | Techniques for accessing a dynamic random access memory array |
| US9934827B2 (en) | 2015-12-18 | 2018-04-03 | Intel Corporation | DRAM data path sharing via a split local data bus |
| US9965415B2 (en) * | 2015-12-18 | 2018-05-08 | Intel Corporation | DRAM data path sharing via a split local data bus and a segmented global data bus |
| US10083140B2 (en) | 2015-12-18 | 2018-09-25 | Intel Corporation | DRAM data path sharing via a segmented global data bus |
| KR102550685B1 (ko) * | 2016-07-25 | 2023-07-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10068636B2 (en) * | 2016-12-30 | 2018-09-04 | Intel Corporation | Apparatuses and methods for accessing and scheduling between a plurality of row buffers |
| US10217494B2 (en) * | 2017-06-28 | 2019-02-26 | Apple Inc. | Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch |
| US10607692B2 (en) * | 2017-06-29 | 2020-03-31 | SK Hynix Inc. | Serializer and memory device including the same |
| US10431291B1 (en) * | 2018-08-08 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for dynamic random access memory (DRAM) cell voltage boosting |
| US11670349B2 (en) * | 2021-03-31 | 2023-06-06 | Changxin Memory Technologies, Inc. | Memory circuit, memory precharge control method and device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606653A1 (en) * | 1993-01-04 | 1994-07-20 | Texas Instruments Incorporated | Field programmable distributed processing memory |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JPH07201191A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1995
- 1995-09-07 JP JP7230250A patent/JPH0973776A/ja not_active Withdrawn
- 1995-09-25 TW TW084110081A patent/TW353166B/zh not_active IP Right Cessation
-
1996
- 1996-09-06 US US08/711,331 patent/US5831924A/en not_active Expired - Fee Related
- 1996-09-06 KR KR1019960038583A patent/KR100227561B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301187B1 (en) | 1998-04-28 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device permitting reduction in ratio of area occupied by control circuit in chip area |
| US6078542A (en) * | 1998-06-19 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device implementing multi-bank configuration with reduced number of signal lines |
| KR100480902B1 (ko) * | 1998-09-02 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 레이아웃 |
| US7133996B2 (en) | 2001-11-07 | 2006-11-07 | Fujitsu Limited | Memory device and internal control method therefor |
| KR100953880B1 (ko) * | 2001-11-07 | 2010-04-22 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템 |
| US7266037B2 (en) | 2004-12-14 | 2007-09-04 | Elpida Memory, Inc. | Semiconductor memory device with hierarchical I/O line architecture |
| JP2007095266A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100697832B1 (ko) * | 2006-03-06 | 2007-03-20 | 엠텍비젼 주식회사 | 복수개의 포트를 가진 메모리 장치와 그 테스트 방법 |
| JP2011165298A (ja) * | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
| US8966153B2 (en) | 2010-01-18 | 2015-02-24 | Ps4 Luxco S.A.R.L. | Semiconductor memory device and information data processing apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW353166B (en) | 1999-02-21 |
| US5831924A (en) | 1998-11-03 |
| KR100227561B1 (ko) | 1999-11-01 |
| KR970017611A (ko) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5831924A (en) | Synchronous semiconductor memory device having a plurality of banks distributed in a plurality of memory arrays | |
| US6314042B1 (en) | Fast accessible semiconductor memory device | |
| US6081477A (en) | Write scheme for a double data rate SDRAM | |
| KR100228454B1 (ko) | 다수의 뱅크를 갖는 반도체 메모리 장치 | |
| US6044032A (en) | Addressing scheme for a double data rate SDRAM | |
| US6795370B2 (en) | Fast cycle RAM having improved data write operation | |
| KR100790446B1 (ko) | 스택뱅크 구조를 갖는 반도체 메모리 장치 | |
| EP0935252B1 (en) | Memory integrated circuit device with structure compatible with logic | |
| JPH06103750A (ja) | 半導体記憶装置 | |
| JPH04255989A (ja) | 半導体記憶装置および内部電圧発生方法 | |
| US6674684B1 (en) | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating | |
| US6717879B2 (en) | Semiconductor memory device requiring refresh operation | |
| KR20180123728A (ko) | 워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법 | |
| JPH10125063A (ja) | Ｓｄｒａｍ装置およびその方法 | |
| JPH04252486A (ja) | 半導体記憶装置 | |
| US6862244B2 (en) | DRAM with segmental cell arrays and method of accessing same | |
| JPWO2002080180A1 (ja) | Ｄｒａｍ及びアクセス方法 | |
| JPH08339687A (ja) | マルチバンク形の半導体メモリ装置 | |
| JPH10134564A (ja) | メモリデバイス | |
| JP2002025251A (ja) | 半導体記憶装置 | |
| JP2000048558A (ja) | 半導体記憶装置 | |
| KR100848060B1 (ko) | 반도체 기억 장치 | |
| KR100442225B1 (ko) | 고속 판독이 가능한 반도체 기억 장치 | |
| JPH09231760A (ja) | 半導体記憶装置 | |
| JP4817477B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |