JP4836487B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は不揮発性半導体記憶装置に関し、特に、フローティングゲートとアシストゲートが交互に配設されるＡＧ−ＡＮＤ型（アシストゲート−ＡＮＤ型）フラッシュメモリに関する。

近年、デジタルカメラの高画素化に伴うメモリカードの大容量化など、データストレージフラッシュメモリに対する大容量化の仕様要求が非常に強い。こうしたデータストレージフラッシュメモリの１つとして、ＡＧ−ＡＮＤ型フラッシュメモリが開発されている。ＡＧ−ＡＮＤ型フラッシュメモリでは、フローティングゲートとアシストゲートが交互に配設され、アシストゲートへの印加電界により下層に強反転層が形成され、その反転層がビット線として使用される（たとえば、非特許文献１参照）。

図３２は、そのようなＡＧ−ＡＮＤ型フラッシュメモリの１つのバンクの要部を示すブロック図である。図３２において、このバンクは、メモリアレイＭＡと、センスラッチＳＬと、ＸデコーダＸＤとを備える。メモリアレイＭＡは、Ｎ個のストリングＳＴ０〜ＳＴ（Ｎ−１）（ただし、Ｎは自然数である）を含む。Ｎ個のストリングＳＴ０〜ＳＴ（Ｎ−１）を横切るようにしてグローバルビット線ＧＢＬが配置される。グローバルビット線ＧＢＬは、全ストリングＳＴ０〜ＳＴ（Ｎ−１）で共用される上位のビット線であり、センスラッチＳＬとメモリセルトランジスタを結ぶ役割を果たしている。

センスラッチＳＬは、外部からのアドレス信号と書込データに応じてグローバルビット線ＧＢＬ上に必要な情報を載せてメモリセルトランジスタに書込を行なうか否かを制御するとともに、外部からのアドレス信号に応じたメモリセルトランジスタからグローバルビット線ＧＢＬ上に読出されたデータをセンスして外部Ｉ／Ｏへデータを転送する。ＸデコーダＸＤは、外部から与えられたアドレス信号に応答してワード線ＷＬを選択する。

各ストリングＳＴは、図３３に示すように、複数（図では２５６本）のワード線ＷＬと、各ワード線ＷＬに対応して設けられた複数のメモリセルトランジスタＭＣおよび複数のアシストゲートトランジスタＡＧＴとを含む。各メモリセルトランジスタＭＣは、コントロールゲートとフローティングゲートを有し、そのしきい値電圧の変化により情報を記憶する。各メモリセルトランジスタＭＣのコントロールゲートは対応のワード線ＷＬに接続されている。ワード線ＷＬと交差する方向に１列に配置された複数（この場合は２５６個）のアシストゲートトランジスタＡＧＴは、ワード線ＷＬと交差する方向に１ストリング分のチャネル長を有し、そのゲートであるアシストゲートＡＧも１ストリング分相当の長さを有する。各行において複数のメモリセルトランジスタＭＣは４つずつグループ化されており、それに対応して複数のアシストゲートトランジスタＡＧＴも４つずつグループ化され、アシストゲートＡＧも４つずつグループ化されている。すなわち、各メモリセルトランジスタグループは４つのメモリセルトランジスタＭＣ０〜ＭＣ３を含み、各アシストゲートトランジスタグループは４つのアシストゲートトランジスタＡＧＴ０〜ＡＧＴ３を含み、各アシストゲートグループは４つのアシストゲートＡＧ０〜ＡＧ３を含む。

４本のアシストゲートＡＧからなる各グループに対応して２本のグローバルビット線ＧＢＬが設けられる。アシストゲートＡＧ０の下層は、ＮチャネルＭＯＳトランジスタＱ０を介してグローバルビット線ＧＢＬ<２＊ｍ>（ただし、ｍは０以上の整数である）に接続される。アシストゲートＡＧ２の下層は、ＮチャネルＭＯＳトランジスタＱ２を介してグローバルビット線ＧＢＬ<２＊ｍ＋１>に接続される。ＮチャネルＭＯＳトランジスタＱ０，Ｑ２のゲートは、ともに信号ＳＴＳを受ける。

アシストゲートＡＧ１の下層は、ＮチャネルＭＯＳトランジスタＱ１を介して共通ドレイン線ＣＤに接続される。アシストゲートＡＧ３の下層は、ＮチャネルＭＯＳトランジスタＱ３を介して共通ドレイン線ＣＤに接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ３のゲートは、ともに信号ＳＴＤを受ける。アシストゲートＡＧに所定の電圧が印加されると、アシストゲートＡＧの下に強反転層が形成されて反転層ビット線ＢＬとなる。

次に、このＡＧ−ＡＮＤ型フラッシュメモリの読出動作について説明する。図３４は読出動作時における各信号の電圧を示す図であり、図３５は各信号の動作波形を示すタイムチャートである。ここでは、１番目のワード線ＷＬ０に対応する各メモリセルトランジスタグループのうちのメモリセルトランジスタＭＣ２に記憶されたデータを読み出すものとする。

メモリセルトランジスタＭＣ２のデータをグローバルビット線ＧＢＬに読出すため、アシストゲートＡＧ１，ＡＧ２に所定の電圧（図３４，図３５ではともに３．５Ｖ）が与えられ、アシストゲートＡＧ１，ＡＧ２下に反転層ビット線ＢＬが形成される。これにより、メモリセルトランジスタＭＣ２のドレインに相当するアシストゲートＡＧ２下の反転層ビット線ＢＬは信号ＳＴＳを受けるトランジスタＱ２を介して奇数番のグローバルビット線ＧＢＬに接続される。一方、アシストゲートＡＧ１下の反転層ビット線ＢＬは信号ＳＴＤを受けるトランジスタＱ１を介して共通ドレイン線ＣＤにつながり、メモリセルトランジスタＭＣ２のソースとして機能する。

図３５において、奇数番のグローバルビット線ＧＢＬは予め１．２Ｖに充電されており、信号ＳＴＤの「Ｌ」レベルから「Ｈ」レベルへの立ち上がりエッジをトリガとして、メモリセルトランジスタＭＣ２のしきい値電圧ＶＴＨＣがワード線ＷＬ０の選択電圧ＶＲＷよりも低い場合は奇数番のグローバルビット線ＧＢＬの電荷がメモリセルトランジスタＭＣ２を介して共通ドレイン線ＣＤに放電され、奇数番のグローバルビット線ＧＢＬの電圧が次第に低下する。

逆に、メモリトランジスタＭＣ２のしきい値電圧ＶＴＨＣがワード線ＷＬ０の選択電圧ＶＲＷよりも高い場合にはメモリセルトランジスタＭＣ２はオンせず、奇数番のグローバルビット線ＧＢＬの電圧は１．２Ｖのままである。適当な時間、たとえばＶＲＷ＞ＶＴＨＣ時に奇数番のグローバルビット線ＧＢＬの電圧が０．６Ｖまでスイングする時間だけ経過した後に、図３５中の信号ＳＥＮＳＥが「Ｈ」レベルとなり、その時点での奇数番のグローバルビット線ＧＢＬの電圧に応じて最終的にセンスラッチＳＬ内のセンスアンプにデータがラッチされる。

続いて、このＡＧ−ＡＮＤ型フラッシュメモリの書込動作について説明する。１つのメモリセルトランジスタＭＣに２ビット以上のデータを対応付ける多値のメモリセルトランジスタＭＣにおいては、しきい値電圧ＶＴＨＣが最も低い消去状態から複数の書込状態にしきい値電圧ＶＴＨＣを上げる必要がある。その際、どの書込状態に上げるかによってしきい値電圧ＶＴＨＣのシフト量、すなわちフローティングゲートＦＧに注入すべき電荷量が異なる。そこで、しきい値電圧ＶＴＨＣのシフト量に応じて書込動作を使い分けることが考えられる。

図３６は従来の書込動作時における対象ストリングＳＴ内の各信号の電位関係を示す図であり、図３７は各信号の動作波形を示すタイムチャートである。書込対象は、各メモリセルトランジスタグループのメモリセルトランジスタＭＣ２を想定する。また、前出の非特許文献１によって開示されている「セルスルー書込方式」を前提としている。

図３６において、アシストゲートＡＧ２下の反転層ビット線ＢＬがメモリセルトランジスタＭＣ２のドレインの役割を果たし、アシストゲートＡＧ０下の反転層ビット線ＢＬがメモリセルトランジスタＭＣ２のソースの役割を果たす。ドレイン側の反転層ビット線ＢＬにはトランジスタＱ２を介して奇数番のグローバルビット線ＧＢＬから４．５Ｖが供給され、ソース側の反転層ビット線ＢＬにはトランジスタＱ０を介して偶数番のグローバルビット線ＧＢＬから０Ｖまたは約２Ｖが与えられる。このソース側の反転層ビット線ＢＬの電圧はメモリセルトランジスタＭＣ２への書込みを行なうか否かの情報を反映しており、センスラッチＳＬに蓄えられたデータに基づいている。具体的には、書込みたい場合にはソース側の反転層ビット線ＢＬは０Ｖにされ、書込を阻止したい場合はソース側の反転層ビット線ＢＬは約２Ｖにされる。このようにソース側の反転層ビット線ＢＬに与える電圧によってメモリセルトランジスタＭＣに書込を行なうか否かを決定する方式を今後はソース選択書込方式と呼ぶことにする。

図３７を参照して、アシストゲートＡＧ１に対する電圧印加が、メモリセルトランジスタＭＣ２への書込を開始するトリガとなる。このときアシストゲートＡＧ１に印加する電圧は１Ｖ程度と低く、アシストゲートＡＧ１下に形成される反転層は弱反転状態である。ソース側反転層ビット線ＢＬが０Ｖの場合、メモリセルトランジスタＭＣ１下を経由して奇数番側グローバルビット線ＧＢＬから偶数番側グローバルビット線ＧＢＬへ電流が流れるが、書込対象のメモリセルトランジスタＭＣ２下のチャネルとアシストゲートＡＧ１下の弱反転層の境界付近で電界集中が起こり、基板表面にこの電界で加速された高エネルギの電子（ホットエレクトロン）が発生する。このホットエレクトロンがワード線ＷＬに印加された高電圧ＶＷＷによる縦方向の電界に引かれて書込対象メモリセルトランジスタＭＣ２のフローティングゲートに到達する。これは、ソースサイドホットエレクトロン注入（ＳＳＩ）と呼ばれる。ソース側反転層ビット線ＢＬが２Ｖの場合、アシストゲートＡＧ１に与えられる電圧ＶＡＧ１が１ＶであるためアシストゲートＡＧ１はカットオフし、メモリセルトランジスタＭＣ２には書込電流が流れない。なお、図３６における電流経路の矢印は電子が流れる方向を表している。

さらに、奇数番側と偶数番側のグローバルビット線ＧＢＬをともに書込時にフローティング状態にすることで、ドレイン側グローバルビット線ＧＢＬ上に蓄えられた電荷がソース側グローバルビット線ＧＢＬに流れ込んでアシストゲートＡＧ１がカットオフするまで両者間で電荷が再配分されるようにしている（チャージシェア方式）。その結果、１回の書込に費やされる電荷を一定量として書込制御性（メモリセルトランジスタＭＣ間のしきい値電圧ＶＴＨＣのシフト量の均一性）を向上させている。

次に、このＡＧ−ＡＮＤ型フラッシュメモリの他の書込動作について説明する。図３８は従来の他の書込動作時における対象ストリングＳＴ内の各信号の電位関係を示す図であり、図３９に各信号の動作波形を示すタイムチャートである。書込対象は、各メモリセルトランジスタグループのメモリセルトランジスタＭＣ２を想定する。

図３８において、ソース側およびドレイン側反転層ビット線ＢＬとアシストゲートＡＧの関係は図３６と同じで、ソース選択書込方式であるところも同じである。ただし、ドレイン側反転層ビット線ＢＬに与えられる電圧が次に述べる「セルフブースト」方式で与えられる点が異なっている。図３９の動作波形を参照して、信号ＳＴＳが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた後に、アシストゲートＡＧ２の電圧が０Ｖから８Ｖまで立ち上げられると、容量結合により、アシストゲートＡＧ２下の反転層ビット線ＢＬの電圧が上昇する。アシストゲートＡＧ２下の反転層ビット線ＢＬの最終的な電圧は、アシストゲートＡＧ２下のゲート酸化膜容量とアシストゲートＡＧ２下に形成される強反転層の空乏層容量の比によって決まり、たとえば４．５Ｖまで上昇する。

アシストゲートＡＧ１の電圧が１Ｖに立ち上げられると、書込が開始される。信号ＳＴＳは「Ｌ」レベルのままなのでソース側およびドレイン側反転層ビット線ＢＬはフローティング状態であり、両者に蓄えられた電荷が再配分されるチャージシェア方式の書込が行なわれる。

このように、書込方式としては、ソース側電圧によって書込むか否かが決まるソース選択方式と、フローティング状態のソース／ドレインに蓄えられた一定電荷を再配分することで制御性を高めたチャージシェア方式と、アシストゲートＡＧをブーストすることでドレイン電圧をローカルに発生させるセルフブースト方式とを併用している。特にチャージシェア方式にはグローバルビット線ＧＢＬ間チャージシェア方式と反転層ビット線ＢＬ間チャージシェア方式があり、所望のＶＴＨＣシフト量に応じてどちらかを選択して使用することが可能である。

チャージシェア方式のＶＴＨＣシフト量は配線寄生容量に蓄えられた電荷量に依存し、ドレイン電圧が同じ場合には配線寄生容量が０．８ｐＦと大きいグローバルビット線ＧＢＬ間チャージシェア方式のほうが配線寄生容量が０．０２ｐＦと小さい反転層ビット線ＢＬ間チャージシェア方式より大きなＶＴＨＣシフトが期待できる。一方、ＶＴＨＣ分布の狭帯化のためにはみ出したビットのＶＴＨＣ微調整を行なう場合には反転層ビット線ＢＬ間チャージシェア方式が適している。また、書込を行なうまでのセットアップ時間も、負荷の軽い反転層ビット線ＢＬをセルフブーストする反転層ビット線ＢＬ間チャージシェア方式のほうが短い。これらの特徴を使い分けることで、特に多値レベルを書き分ける場合の書込時間の最適化が図れることになる。
H.Kurata et al.,Symp.VLSI Circuits Dig.Tech.Papers,2004,pp.72-73

図３８に示す書込方式は、セルフブースト方式と反転層ビット線ＢＬ間チャージシェア方式を併用することによって書込制御性とセットアップ時間の点で優れている。しかし、メモリセルトランジスタＭＣの微細化の進展に伴って以下のような問題点が起こる可能性がある。

メモリセルトランジスタＭＣの微細化により、アシストゲートＡＧのゲート幅も縮小される。すると、アシストゲートＡＧ下に形成される反転層の空乏層容量の成分のうち、アシストゲートＡＧのゲート幅に依存しないフリンジ成分（一種の線成分）割合が増加する。そのため、空乏層容量の面成分とゲート容量がともにアシストゲートＡＧのゲート幅に比例して小さくなるのだが、フリンジ成分を含めた空乏層容量全体としてはゲート幅の縮小率よりも緩やかに小さくなっていく。よって、セルフブースト後のドレイン電圧を従来並みに確保するにはアシストゲートＡＧの電圧を上げるかアシストゲートＡＧを構成するゲート酸化膜を薄膜化しなければならない。一方、チャージシェア後にはドレイン電圧は低下する（図３９参照）が、上述のごとく従来よりも高い電圧もしくは薄いゲート酸化膜を使用しているとチャージシェア後のアシストゲート酸化膜にかかる電界強度が高くなってしまい、信頼性上問題が発生することが考えられる。

こうした問題を回避するため、グローバルビット線ＧＢＬ間チャージシェア方式のみで書込を行なうことも考えられるが、上述のごとくグローバルビット線ＧＢＬと反転層ビット線ＢＬの寄生容量がそれぞれ０．８ｐＦ、０．０２ｐＦと大きく違っており、ＶＴＨＣシフト量の制御性の観点からグローバルビット線ＧＢＬ間チャージシェア方式のみで十分狭い書込後のしきい値電圧ＶＴＨＣ分布を作り出すことは困難かもしれない。また、グローバルビット線ＧＢＬ間チャージシェア方式は書込サイクルごとに負荷の重いグローバルビット線ＧＢＬを充放電することになるため、書込前におけるグローバルビット線ＧＢＬの充電時間が長くなって書込時間が長くなること、および消費電力の増大が懸念される。

また、書込時間には書込後のＶＴＨＣシフト量の過不足を判定するベリファイ動作も含まれる。これは一種のメモリセルトランジスタＭＣの読出動作なのだが、従来のように負荷の重いグローバルビット線ＧＢＬに大きな振幅を与えて読出す場合には時間がかかる。

それゆえに、この発明の主たる目的は、グローバルビット線ＧＢＬ間チャージシェア方式よりも優れた信頼性、書込制御性および書込速度を有する低消費電力の不揮発性半導体記憶装置を提供することである。

また、この発明の他の目的は、読出時間の速い不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、メモリアレイ部を備え、メモリアレイ部は複数のサブブロックから構成され、各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成される。メモリアレイ部は、さらに、複数のサブブロックに共通して設けられる複数のグローバルビット線を有する。各グローバルビット線は、それぞれ複数のサブブロックに対応する複数の分割グローバルビット線を含む。各分割グローバルビット線は、その延在方向に隣接する分割グローバルビット線と選択的に接続可能であるとともに、対応するサブブロック内の１つのローカルビット線と選択的に接続可能である。さらに、各分割グローバルビット線の電圧を独立に制御する電圧制御回路が設けられる。メモリアレイ部は、各々が２以上のサブブロックから構成される複数のバンクに分割され、これら複数のバンクはサブブロック単位で分割された分割グローバルビット線から構成される複数のグローバルビット線を共有する。複数のバンクのうちの任意のバンクを順次選択し、各バンク内の選択されたサブブロック内の一部の分割グローバルビット線がその延在方向の非選択サブブロック内の分割グローバルビット線と選択的に接続され、かつ選択されたサブブロック内の残りの分割グローバルビット線にはバンク選択に同期して電圧制御回路において所定の電圧が順次供給される。

したがって、この不揮発性半導体記憶装置では、分割グローバルビット線同士の間でチャージシェア書込を行なうことができ、信頼性、書込制御性および書込速度の向上および低消費電力化を図ることができる。また、メインビット線を設ける場合に比べ、配線層が少なくて済む。

以上のように、この発明によれば、メモリアレイを複数のサブブロックに分割し、各サブブロック単位で用意された新しいビット線を書込時のドレイン電圧供給に使用することで、書込前のプリチャージ時間の短縮化と、書込に寄与する電荷を適正化することによるしきい値制御性の向上と、書込速度の高速化と、低消費電力化が期待できる。

また、メモリアレイ全体で共有されるビット線（最上位階層、もしくは上記ビット線を相互接続したもの）に対して従来より小振幅化できる相補化とノイズ耐性を向上させるツイスト化を適用することでメモリセルトランジスタからの読出動作を高速化できる。

[実施の形態１]
図１は、この発明の実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの要部を示す図である。図１において、ＡＧ−ＡＮＤフラッシュメモリでは、半導体基板の表面にメモリセルトランジスタＭＣのフローティングゲートＦＧとアシストゲートトランジスタＡＧＴのアシストゲートＡＧとがワード線ＷＬの延在する方向に交互に配置されている。フローティングゲートＦＧは、メモリセルトランジスタＭＣのしきい値電圧ＶＴＨＣを決める電荷を蓄える。ワード線ＷＬは、メモリセルトランジスタＭＣのコントロールゲートＣＧを兼ねている。

ワード線ＷＬと交差する方向に配置されたアシストゲートトランジスタＡＧＴ群は、ビット線ＢＬと素子分離の２つの役割を果たしている。つまり、アシストゲートＡＧに与えられる電圧が十分な値であればアシストゲートＡＧの下に強反転層が形成され、その強反転層がビット線ＢＬとしてメモリセルトランジスタＭＣのソースまたはドレインと上位階層のグローバルビット線ＧＢＬを接続する。逆に、アシストゲートＡＧに０Ｖもしくは負電圧を与えることでアシストゲートＡＧ下の反転層が消失し、アシストゲートトランジスタＡＧＴ群はワード線ＷＬが延在する方向の素子分離として機能する。このようにアシストゲートトランジスタＡＧＴ群がビット線ＢＬと素子分離の二役を果たすことで、ビット線ピッチも２Ｆ（ただし、ＦはメモリセルトランジスタＭＣ内の最小単位寸法である）と縮小され、メモリセルトランジスタＭＣの高集積化において有利な構造である。また、書込時にソース側アシストゲートＡＧ下を弱反転状態にして書込対象のメモリセルトランジスタＭＣ下のチャネルとの境界で高電界を発生させることで効率的なチャネルホットエレクトロン注入が行なえ、書込速度の向上にも寄与している。

図２は、ＡＧ−ＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。図２において、このＡＧ−ＡＮＤ型フラッシュメモリは、書込速度の向上のため、複数（図では４つ）のバンクＢＡ０〜ＢＡ３を備えている。バンクＢＡ０〜ＢＡ３の各々は、データを記憶するメモリアレイＭＡと、行アドレス信号に従ってメモリアレイＭＡの行アドレスを指定するＸデコーダＸＤと、列アドレス信号に従ってメモリアレイＭＡの列アドレスを指定するＹデコーダＹＤと、メモリアレイＭＡとデータの授受を行なうＹゲートＹＧと、データを一時的に保持するデータレジスタＤＲと、データの検知、増幅および保持を行なうセンスラッチＳＬとを含む。

読出／プログラム／消去制御回路２は、制御信号バッファ１を介して与えられた制御信号／ＣＥ，／ＲＥ，／ＷＥ，…に従って、ＡＧ−ＡＮＤ型フラッシュメモリ全体を制御する。行アドレス信号は、マルチプレクサ３、ページアドレスバッファ４を介してバンクＢＡ０〜ＢＡ３の各々のＸデコーダＸＤに与えられる。列アドレスカウンタ５で生成された列アドレス信号は、バンクＢＡ０〜ＢＡ３の各々のＹデコーダＹＤに与えられる。

書込データ信号は、マルチプレクサ３、データ入力バッファ６および入力データ制御回路７を介してバンクＢＡ０〜ＢＡ３の各々のＹゲートＹＧに与えられ、さらにデータレジスタＤＲおよびセンスラッチＳＬを介してメモリアレイＭＡの指定されたアドレスに書き込まれる。メモリアレイＭＡの指定されたアドレスから読み出されたデータ信号は、センスラッチＳＬ、データレジスタＤＲ、ＹゲートＹＧ、データ出力バッファ８およびマルチプレクサ３を介して外部に出力される。

図３は、メモリアレイＭＡの構成を示すブロック図であって、図３２と対比される図である。図３のメモリアレイＭＡが図３２のメモリアレイＭＡと異なる点は、メモリアレイＭＡが複数（図３では４つ）のサブブロックＳＢ０〜ＳＢ３に分割され、かつ全ストリングＳＴ０〜ＳＴ（Ｎ−１）間で共有されるグローバルビット線ＧＢＬに加えてサブブロックＳＢ内の複数のストリングＳＴで共有されるメインビット線ＭＢＬが設けられている点と、サブブロックＳＢ０とＳＢ１，ＳＢ２とＳＢ３の境界の各々に、グローバルビット線ＧＢＬとメインビット線ＭＢＬを選択的に接続する機能を持ったＧＢＬ−ＭＢＬ接続領域ＣＡが配置されている点である。

図４は、図３に示したストリングＳＴの構成を示す回路図であって、図３３と比較される図である。図４のストリングＳＴが図３３のストリングＳＴと異なる点は、グローバルビット線ＧＢＬがメインビット線ＭＢＬで置換されている点である。つまり、従来よりもビット線の階層を１つ増やした構成であり、最上位のグローバルビット線ＧＢＬは従来の１／２の本数となっている。階層が１つ増えたことに対しては、物理的には配線層を１層追加することで対応する。

図５（ａ）（ｂ）は、図３に示したＧＢＬ−ＭＢＬ接続領域ＣＡの構成を示す回路ブロック図である。図５（ａ）（ｂ）において、サブブロックＳＢ０とＳＢ１の間のＧＢＬ−ＭＢＬ接続領域ＣＡはそれぞれサブブロックＳＢ０，ＳＢ１に対応する２つのサブ接続領域ＳＣＡ０，ＳＣＡ１に分割され、サブブロックＳＢ２とＳＢ３の間のＧＢＬ−ＭＢＬ接続領域ＣＡはそれぞれサブブロックＳＢ２，ＳＢ３に対応する２つのサブ接続領域ＳＣＡ２，ＳＣＡ３に分割されている。

サブ接続領域ＳＣＡには２つの機能がある。第１の機能は文字通りグローバルビット線ＧＢＬと２つのメインビット線ＭＢＬのうちのいずれかを選択的に接続することであり、信号ＴＲＭｘ＜ｙ＞をゲートに受けるＮチャネルＭＯＳトランジスタ１０〜１３で実現されている（ただし、ｘはサブブロックＳＢの番号であり、ｙは０〜３のいずれかの整数である）。すなわち、トランジスタ１０は、グローバルビット線ＧＢＬ＜ｍ＞とメインビット線ＭＢＬｘ＜２＊ｍ＞との間に接続され、そのゲートは信号ＴＲＭｘ＜０＞を受ける。トランジスタ１１は、グローバルビット線ＧＢＬ＜ｍ＞とメインビット線ＭＢＬｘ＜２＊ｍ＋１＞との間に接続され、そのゲートは信号ＴＲＭｘ＜１＞を受ける。信号ＴＲＭｘ＜０＞またはＴＲＭｘ＜１＞が「Ｈ」レベルにされると、トランジスタ１０または１１が導通してグローバルビット線ＧＢＬ＜ｍ＞とメインビット線ＭＢＬｘ＜２＊ｍ＞またはＭＢＬｘ＜２＊ｍ＋１＞が接続される。

トランジスタ１２は、グローバルビット線ＧＢＬ＜ｍ＋１＞とメインビット線ＭＢＬｘ＜２＊ｍ＋２＞との間に接続され、そのゲートは信号ＴＲＭｘ＜２＞を受ける。トランジスタ１３は、グローバルビット線ＧＢＬ＜ｍ＋１＞とメインビット線ＭＢＬｘ＜２＊ｍ＋３＞との間に接続され、そのゲートは信号ＴＲＭｘ＜３＞を受ける。信号ＴＲＭｘ＜２＞またはＴＲＭｘ＜３＞が「Ｈ」レベルにされると、トランジスタ１２または１３が導通してグローバルビット線ＧＢＬ＜ｍ＋１＞とメインビット線ＭＢＬｘ＜２＊ｍ＋２＞またはＭＢＬｘ＜２＊ｍ＋３＞が接続される。

サブ接続領域ＳＣＡの第２の機能は、トランジスタ１０〜１３で切り離されたメインビット線ＭＢＬに適当な電圧を与えるプリチャージ機能であり、信号ＲＰＣＭｘ＜ｚ＞をゲートに受け、ソースに信号ＦＲＰＣＭｘ＜ｚ＞を受けるＮチャネルＭＯＳトランジスタ１４〜１７で実現されている（ただし、ｚは０または１である）。

すなわち、トランジスタ１４，１５のゲートは信号ＲＰＣＭｘ＜０＞を受け、それらのソースは信号ＦＲＰＣＭｘ＜０＞を受け、それらのドレインはそれぞれメインビット線ＭＢＬｘ＜２＊ｍ＞，ＭＢＬｘ＜２＊ｍ＋２＞に接続される。トランジスタ１６，１７のゲートは信号ＲＰＣＭｘ＜１＞を受け、それらのソースは信号ＦＲＰＣＭｘ＜１＞を受け、それらのドレインはそれぞれメインビット線ＭＢＬｘ＜２＊ｍ＋１＞，ＭＢＬｘ＜２＊ｍ＋３＞に接続される。信号ＲＰＣＭｘ＜０＞またはＲＰＣＭｘ＜１＞が「Ｈ」レベルにされると、トランジスタ１４，１５または１６，１７が導通し、メインビット線ＭＢＬｘ＜２＊ｍ＞，ＭＢＬｘ＜２＊ｍ＋２＞またはＭＢＬｘ＜２＊ｍ＋１＞，ＭＢＬｘ＜２＊ｍ＋３＞に信号ＦＲＰＣＭｘ＜０＞またはＦＲＰＣＭｘ＜１＞の電圧が与えられる。

センスラッチＳＬは、各グローバルビット線ＧＢＬに対応して設けられたセンスラッチ単位回路ＳＬＵを含む。センスラッチ単位回路ＳＬＵは、図６に示すように、ＮチャネルＭＯＳトランジスタ２０〜３０およびＰチャネルＭＯＳトランジスタ３１，３２を含む。

読出動作時は、信号ＳＴＲが「Ｈ」レベルにされ、対応のグローバルビット線ＧＢＬ＜ｍ＞の電圧がトランジスタ２９のゲートに与えられる。ここで、信号ＳＥＮＳＥが「Ｈ」レベルにされると、グローバルビット線ＧＢＬ＜ｍ＞の電圧に応じてトランジスタ２９がオンまたはオフし、その結果をトランジスタ２５〜２８，３１，３２からなる次段のクロスカップル型センスアンプで増幅する。

書込動作時は、メモリセルトランジスタＭＣへの書込を行いたい場合は、センスアンプの一方の入出力ノードＳＬＳが「Ｈ」レベルにされるとともに他方の入出力ノードＳＬＲが「Ｌ」レベルにされ、メモリセルトランジスタＭＣに書込みを行いたくない場合は、一方の入出力ノードＳＬＳが「Ｌ」レベルにされるとともに他方の入出力ノードＳＬＲが「Ｈ」レベルにされ、入出力ノードＳＬＳ，ＳＬＲ間の電圧がセンスアンプにラッチされる。

ここで、メモリトランジスタＭＣへの書込とは、メモリセルトランジスタＭＣのしきい値電圧ＶＴＨＣを高くすること、つまり書込後に対応のワード線ＷＬに適当な電圧を印加してメモリセルトランジスタＭＣのデータを読出そうとしたときにメモリセルトランジスタＭＣに電流が流れない（グローバルビット線ＧＢＬがディスチャージされない）状態になることである。

信号ＴＲが「Ｌ」レベルの状態で信号ＰＣ，ＦＰＣ，ＳＴＲがともに「Ｈ」レベルにされると、センスアンプに保持された状態に応じてグローバルビット線ＧＢＬ＜ｍ＞が選択的にプリチャージされる。具体的には、入出力ノードＳＬＲが「Ｈ」レベルの場合は、グローバルビット線ＧＢＬ＜ｍ＞は、信号ＰＣの電圧よりもトランジスタ２２のしきい値電圧だけ低い電圧（約２Ｖ）まで充電され、入出力ノードＳＬＲが「Ｌ」レベルの場合は、グローバルビット線ＧＢＬ＜ｍ＞がリセットされた初期状態（＝ＧＮＤ）で保たれる。その後信号ＴＲが「Ｈ」レベル（信号ＰＣの「Ｈ」レベルと同じ電圧）になり、センスアンプによってグローバルビット線の状態が保持される。

次に、このＡＧ−ＡＮＤ型フラッシュメモリの書込動作について説明する。図７は、メモリセルトランジスタＭＣ２に書込が開始された時点の各信号状態を示す図である。ストリングＳＴ内部における状態は図３６と同様である。バンクＢＡ、サブブロックＳＢ，ストリングＳＴ、グローバルビット線ＧＢＬ、メインビット線ＭＢＬ、メモリセルＭＣ、ワード線ＷＬの選択は、アドレス信号に従い、図２のＸデコーダＸＤによって行なわれる。ソース側反転層ビット線ＢＬの電圧は、従来どおりセンスラッチＳＬからグローバルビット線ＧＢＬ＜ｍ＞，ＧＢＬ＜ｍ＋１＞を介して与えられる。書込対象のメモリセルトランジスタＭＣ２に対応した信号ＴＲＭ＜０＞，ＴＲＭ＜２＞が「Ｈ」レベルとなり、グローバルビット線ＧＢＬに対応する２本のメインビット線ＭＢＬのうちのいずれか１本が選択的にグローバルビット線ＧＢＬにつながる。図７では、グローバルビット線ＧＢＬ＜ｍ＞，ＧＢＬ＜ｍ＋１＞がそれぞれメインビット線ＭＢＬ＜２＊ｍ＞，ＭＢＬ＜２＊ｍ＋２＞に接続され、メインビット線ＭＢＬ＜２＊ｍ＞，ＭＢＬ＜２＊ｍ＋２＞がそれぞれ２Ｖ，０Ｖに充電された状態が示されている。

一方、ドレイン側の反転層ビット線ＢＬの電圧（４．５Ｖ）は、信号ＲＰＣＭをゲートに受けるトランジスタを介して信号ＦＲＰＣＭのノードから供給される。図７では、ドレイン側の反転層ビット線ＢＬの電圧は、信号ＲＰＣＭ＜１＞をゲートに受けるトランジスタ１６，１７を介して信号ＦＲＰＣＭ＜１＞のノードから供給される。このとき、グローバルビット線ＧＢＬ（容量０．８ｐＦ）の１／４の長さしかないメインビット線ＭＢＬ（０．２ｐＦ）のみ４．５Ｖにチャージするので、消費電力が小さくて済む。また、アシストゲートＡＧ０，ＡＧ２がそれぞれ４．５Ｖ，８Ｖにされて、アシストゲートＡＧ０，ＡＧ２の下層に反転層ビット線ＢＬが形成される。また、ワード線ＷＬ０が−２Ｖから書込電圧ＶＷＷに立ち上げられる。

書込方式としては適当な電圧を与えられた後にフローティング状態となったメインビット線ＭＢＬ間での定電荷かつチャージシェア書込で、信号ＴＲＭ＜０＞，ＴＲＭ＜２＞を４．５Ｖ→０Ｖかつ信号ＲＰＣＭ＜１＞を８Ｖ→０Ｖとすることでソース側メインビット線ＭＢＬ＜２＊ｍ＞，ＭＢＬ＜２＊ｍ＋２＞およびドレイン側メインビット線ＭＢＬ＜２＊ｍ＋１＞，ＭＢＬ＜２＊ｍ＋３＞をフローティングとし（１）、続いてアシストゲートＡＧ１の電圧を１Ｖに立上げて書込を開始する（２）。メインビット線ＭＢＬの配線長はグローバルビット線ＧＢＬの配線長の１／４であるから、図３６のグローバルビット線ＧＢＬ間チャージシェア方式に比べて少ない電荷で書込を行なうことになり、１回の書込当たりのＶＴＨＣシフト量の制御性が改善される。

また、読出動作は次のようなシーケンスで行なわれる。図８を参照して、メモリセルトランジスタＭＣ２のデータを読出す場合を取り上げる。まず偶数番側グローバルビット線ＧＢＬ＜ｍ＞に全体の半分のメモリセルトランジスタＭＣ２のデータを読出すべく、信号ＴＲＭ＜１＞のみを４Ｖにしてトランジスタ１１をオンし、グローバルビット線ＧＢＬ＜ｍ＞とメインビット線ＭＢＬ＜２＊ｍ＋１＞を接続して１．２Ｖに充電する。また、グローバルビット線ＧＢＬ＜ｍ＋１＞を０Ｖにしてシールド線として使用する。また、アシストゲートＡＧ１，ＡＧ２がともに３．５Ｖにされて、アシストゲートＡＧ１，ＡＧ２の下層に反転層ビット線ＢＬが形成される。また、ワード線ＷＬ０が−２Ｖから読出電圧ＶＲＷに立ち上げられる。なお、グローバルビット線ＧＢＬのプリチャージおよび電位固定は、図６のトランジスタ２０によって行なわれる。

その後、信号ＳＴＤを３Ｖに立上げてトランジスタＱ１，Ｑ３をオンする。これにより、ワード線ＷＬ０の読出電圧ＶＲＷとメモリセルトランジスタＭＣ２のしきい値電圧ＶＴＨＣの大小関係に応じて、グローバルビット線ＧＢＬ＜ｍ＞の電圧が変化し、この電圧変化がセンスラッチＳＬでセンスされる。その後、グローバルビット線ＧＢＬ＜ｍ＞およびメインビット線ＭＢＬ＜２＊ｍ＞，ＭＢＬ＜２＊ｍ＋１＞の電圧をリセットして、奇数番側グローバルビット線ＧＢＬ＜ｍ＋１＞に後半のメモリセルトランジスタＭＣ２のデータを同じ方法で読出す。このように１ページを２回に分けて読出すことにより、グローバルビット線ＧＢＬの半分をシールドとして使用することが可能となり、読出データのノイズマージンを拡大させる。

以上のように、この実施の形態１では、メモリアレイＭＡを複数のサブブロックＳＢに分割し、各サブブロックＳＢに対応した新しいメインビット線ＭＢＬを割当て、メインビット線ＭＢＬはスイッチを介して上位階層のグローバルビット線ＧＢＬに選択的に接続される階層ビット線構成を取ることにより、フラッシュメモリへのデータ書込を低消費電力で行なえるとともに高精度でしきい値電圧ＶＴＨＣを制御することが可能になる。

［実施の形態２］
実施の形態１の読出動作ではデータをメモリアレイＭＡから読出すのに前後半に分けてシリアル動作させていた。この方式では、グローバルビット線ＧＢＬ間のカップリングノイズ問題は回避されるものの、読出スループットが半分になるという問題がある。

そこで、本実施の形態２では、より高速な読出を可能にする読出方法について述べる。図９〜図１３に具体的なシーケンスを示す。なお、図９〜図１３では、各メモリセルトランジスタグループのメモリセルトランジスタＭＣ２にアクセスすることを想定している。

図９は本実施の形態２の読出方法の第１段階を示している。グローバルビット線ＧＢＬは図６のトランジスタ２９のしきい値電圧（つまりセンスラッチＳＬの論理しきい値電圧ＶＴＨＬ）０．６５Ｖに対してやや低めの０．６Ｖにプリチャージされている。メインビット線ＭＢＬ＜２＊ｍ＋１＞，ＭＢＬ＜２＊ｍ＋３＞は、予め信号ＲＰＣＭ＜１＞を４Ｖにし、信号ＦＲＰＣＭ＜１＞を１．３Ｖにして、１．３Ｖにプリチャージしておく。この段階ではすべての信号ＴＲＭを「Ｌ」レベルにしてすべてのメインビット線ＭＢＬを対応するグローバルビット線ＧＢＬから分離する。アシストゲートＡＧ１，ＡＧ２が３．５Ｖにされて、アシストゲートＡＧ１，ＡＧ２の下層に反転層ビット線ＢＬが形成される。そして、ワード線ＷＬ０を−２Ｖから選択電圧ＶＲＷに立ち上げるとともに信号ＳＴＤを「Ｈ」レベルに立上げることで、メモリセルトランジスタＭＣ２のしきい値電圧ＶＴＨＣに応じてメインビット線ＭＢＬを放電させる。

ここで注目すべきは、実施の形態１と異なり同一行アドレスで選択されるメモリセルトランジスタＭＣ２（＝１ページ）から一度にメインビット線ＭＢＬまでデータ読出が行なわれることである。メインビット線ＭＢＬは読出データ数の２倍の本数があり、１本置きにデータが載る。つまり、その間のメインビット線ＭＢＬを適当な電圧に固定することでシールド効果を持たせることが可能である（図９では信号ＲＰＣＭ＜０＞を「Ｈ」レベルにしてメインビット線ＭＢＬ＜２＊ｍ＞，ＭＢＬ＜２＊ｍ＋２＞を接地電圧ＧＮＤに固定している）。読出は、ワード線ＷＬ０の電圧ＶＲＷよりも低いしきい値電圧ＶＴＨＣを持つメモリセルトランジスタＭＣ２につながるメインビット線ＭＢＬの電圧が０．５Ｖになるまで続けられる。

図１０は、この実施の形態２での読出方法の第２段階を示している。ＶＲＷ＞ＶＴＨＣのメモリセルトランジスタＭＣにつながるメインビット線ＭＢＬの電圧が０．５Ｖまで振幅する時間が経過した後、信号ＳＴＤは「Ｌ」レベルになってメモリセルトランジスタＭＣはオフする。同時に信号ＳＴＳも「Ｌ」レベルとし、メインビット線ＭＢＬとメモリセルＭＣを切り離す。この結果、読出データがメインビット線ＭＢＬ上に保持されることになる。

図１１は、本実施の形態２での読出方法の第３段階を示している。この第３段階では、メインビット線ＭＢＬ上に読出された１ページ分のデータをグローバルビット線ＧＢＬ上に転送し、センスラッチＳＬでセンスしてラッチしていく。まず半ページ分のデータをグローバルビット線ＧＢＬ＜ｍ＞に読出すべく、信号ＴＲＭ＜１＞を「Ｈ」レベルにして対応するメインビット線ＭＢＬ＜２＊ｍ＋１＞とグローバルビット線ＧＢＬ＜ｍ＞を接続する。このとき、グローバルビット線ＧＢＬ＜ｍ＞上に読出される電圧は、信号ＴＲＭ＜１＞が「Ｈ」レベルになる直前にメインビット線ＭＢＬ＜２＊ｍ＋１＞およびグローバルビット線ＧＢＬ＜ｍ＞に蓄えられていた電荷の再配分によって決定される。

メインビット線ＭＢＬ＜２＊ｍ＋１＞およびグローバルビット線ＧＢＬ＜ｍ＞の寄生容量をそれぞれＣmbl，Ｃgblとし、信号ＴＲＭ＜１＞が「Ｈ」レベルになる直前のメインビット線ＭＢＬ＜２＊ｍ＋１＞およびグローバルビット線ＧＢＬ＜ｍ＞の電圧をそれぞれＶmbl，Ｖgblとし、信号ＴＲＭ＜１＞が「Ｈ」レベルになってメインビット線ＭＢＬ＜２＊ｍ＋１＞およびグローバルビット線ＧＢＬ＜ｍ＞間で電荷再配分が行なわれた後の両者の電圧をＶreadとすると、次式（１）が成立する。

Ｃmbl＊Ｖmbl＋Ｃgbl＊Ｖgbl＝（Ｃmbl＋Ｃgbl）＊Ｖread …（１）
数式（１）を変形すると、次式（２）が導かれる。

Ｖread＝（Ｃmbl＊Ｖmbl＋Ｃgbl＊Ｖgbl）／（Ｃmbl＋Ｃgbl） …（２）
図１１の例では、Ｃmbl＝０．２ｐＦ、Ｃgbl＝０．５ｐＦ、Ｖgbl＝０．６Ｖであるから、ＶＲＷ＞ＶＴＨＣの場合は、Ｖmbl＝０．５Ｖとなり、Ｖread＝（０．２ｐＦ＊０．５Ｖ＋０．５ｐＦ＊０．６Ｖ）／（０．２ｐＦ＋０．５ｐＦ）＝０．５７Ｖとなる。また、ＶＲＷ＜ＶＴＨＣの場合は、Ｖmbl＝１．３Ｖとなり、Ｖread＝（０．２ｐＦ＊１．３Ｖ＋０．５ｐＦ＊０．６Ｖ）／（０．２ｐＦ＋０．５ｐＦ）＝０．８Ｖとなる。ここで、センスラッチＳＬの論理しきい値電圧ＶＴＨＬが０．６５Ｖであるから、ＶＲＷ＞ＶＴＨＣの場合はＶＴＨＬ＞Ｖreadとなり、逆にＶＲＷ＜ＶＴＨＣの場合はＶＴＨＬ＜Ｖreadとなる。つまり、センスラッチＳＬにて、両者を識別できることになる。

図１２は、本実施の形態２での読出方法の第４段階を示している。１ページの前半を読出したのに続けて後半を読むためには、一旦前半の読出状態をリセットする必要がある。そこで、信号ＴＲＭ＜１＞を「Ｌ」レベルとして対応するメインビット線ＭＢＬ＜２＊ｍ＋１＞とグローバルビット線ＧＢＬ＜ｍ＞を切り離すとともに、残存読出データをクリアして後半分読出時のシールドとして機能すべく前半読出に使用したグローバルビット線ＧＢＬ＜ｍ＞を０．６Ｖに固定する。

図１３は本実施の形態２での読出方法の第５段階を示している。ここでは１ページの後半分を読出すために信号ＴＲＭ＜３＞を「Ｈ」レベルにして対応するメインビット線ＭＢＬ＜２＊ｍ＋３＞とグローバルビット線ＧＢＬ＜ｍ＋１＞を接続する。以下、読出の概念は図１２を用いた説明と同じである。

次に、これまで説明してきた「メインビット線ＭＢＬへの１ページ一括読出→前半データのグローバルビット線ＧＢＬへの電荷再配分転送→グローバルビット線ＧＢＬリセット→後半データのグローバルビット線ＧＢＬへの電荷再配分転送」という読出方式で実施の形態１よりどれだけ高速化されるか検証してみる。ＶＲＷ＞ＶＴＨＣとなっているメモリセルトランジスタＭＣのセル電流をＩcellとし、かつグローバルビット線ＧＢＬのリセット時間を無視すると、実施の形態１の方式での読出時間Ｔread1は次式（３）で表される。

Ｔread1≒２＊Ｃgbl＊（Ｖgbl−ＶＴＨＬ）／Ｉcell
＝２＊０．８ｐＦ＊（１．２Ｖ−０．６５Ｖ）／Ｉcell
＝０．８８ｐＣ／Ｉcell …（３）
一方、本実施の形態２での読出時間Ｔread2は、メインビット線ＭＢＬとグローバルビット線ＧＢＬの間の電荷転送時間をＴchsとすると、次式（４）で表される。

Ｔread2≒Ｃmbl＊（Ｖmbl−Ｖread）／Ｉcell＋２＊Ｔchs
＝０．２ｐＦ＊（１．３Ｖ−０．５Ｖ）／Ｉcell＋２＊Ｔchs
＝０．１６ｐＣ／Ｉcell＋２＊Ｔchs …（４）
メインビット線ＭＢＬとグローバルビット線ＧＢＬはメタル配線で抵抗値はそれほど高くなく、電荷転送は高々１００ｎｓオーダで終了する。Ｉcellを０．１μＡオーダとするとＴread2の最終式の第１項に比べて第２項は無視しても構わない程度である。よって、Ｔread2は、次式（５）で表される。

Ｔread2≒０．１６ｐＦ／Ｉcell …（５）
数式（３）と（５）を比較すると、実施の形態２の読出方式のほうが圧倒的に高速であることが明白である（５倍以上の高速化）。また、読出動作時の消費電力を考えると、従来はグローバルビット線ＧＢＬを振幅させるため消費電力が大きいが、本実施の形態２ではメインビット線ＭＢＬを同程度振幅させるだけなので大幅に消費電力を低減させることが可能である。

以上のように、この実施の形態２では、メモリアレイＭＡを複数のサブブロックＳＢに分割し、各サブブロックＳＢに対応した新しいメインビット線ＭＢＬを割当て、かつメインビット線ＭＢＬはスイッチを介して上位階層のグローバルビット線ＧＢＬに選択的に接続される階層ビット線構成を有するフラッシュメモリにおいて、データ読出時にメモリセルトランジスタＭＣから読出された情報を一旦メインビット線ＭＢＬに保持し、対応するグローバルビット線ＧＢＬへ選択的に電荷再配分による転送を行なうことで高速かつ低消費電力の読出動作が可能である。

［実施の形態３］
実施の形態１および実施の形態２で示した階層ビット線構成をさらに発展させると、各メモリアレイＭＡを擬似的な複数の独立したバンクとして使用することが可能である。

図１４は、実施の形態３によるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレＭＡの構成を示すブロック図である。グローバルビット線ＧＢＬ、メインビット線ＭＢＬ、ＧＢＬ−ＭＢＬ接続領域ＣＡは実施の形態１の図３と同じであるが、サブブロックＳＢ０，ＳＢ１をバンクＢＡ♯０に、サブブロックＳＢ２，ＳＢ３をバンクＢＡ♯１に割付ける点が異なる。

グローバルビット線ＧＢＬとメインビット線ＭＢＬの接続関係を図１５に示す。実施の形態１の図５と基本的には同じ構成であるが、後に説明するマルチバンク書込に対応するため各センスラッチ単位回路ＳＬＵごとにデータラッチＤＬを追加している。なお、ストリングＳＴの構成は図４と同じである。

図１４および図１５の構成におけるマルチバンク動作について説明していく。まずはマルチバンク読出動作を取り上げる。図１６（ａ）〜（ｃ）にマルチバンク読出動作時のＧＢＬ−ＭＢＬ接続領域ＣＡの状態を、図１７に動作波形を示す。ここではバンクＢＡ♯０内のサブブロックＳＢ１とバンクＢＡ♯１内のサブブロックＳＢ３にアクセスし、各サブブロックＳＢ内の外部アドレスで指示されるストリングＳＴのメモリセルトランジスタＭＣ２の読出を想定している。また、記号簡略化のためｍ＝０の基本単位を取り上げるものとする。

図１６（ａ）〜（ｃ）に示すようなデータパターンがメインビット線ＭＢＬまで一括して読出されたとする。ここで、「一括」とは、２つのバンクＢＡ♯０，ＢＡ♯１で同時にメモリセルトランジスタＭＣからメインビット線ＭＢＬまでの読出がなされることを指しており、実施の形態１および実施の形態２と比較するとバンク数分だけ並列して読出されるデータ数（ページ数）が多くなることを意味している。こうした動作が可能なのは、各サブブロックＳＢごとにメインビット線ＭＢＬが独立して配置されているからに他ならない。

続いて一括読出されたメインビット線ＭＢＬ上のデータをバンクＢＡ♯０，ＢＡ♯１間で共有するグローバルビット線ＧＢＬおよびセンスラッチ単位回路ＳＬＵに読出していくシーケンスを図１７で説明する。まず、信号ＴＲＭ１＜１＞を「Ｈ」レベルにしてバンクＢＡ♯０のサブブロックＳＢ１のページ前半部のデータをグローバルビット線ＧＢＬ＜０＞に読出す。読出方は実施の形態２と同様にメインビット線ＭＢＬとグローバルビット線ＧＢＬの間の電荷再配分による。

センスラッチＳＬにてセンス動作が完了したのを受けて信号ＴＲＭ１＜１＞が「Ｌ」レベルとなり、グローバルビット線ＧＢＬ＜０＞を一旦リセットする（図示しないが、センスラッチＳＬ内で信号ＲＰＣが「Ｈ」レベルにされ、かつ信号ＦＲＰＣのノードが０．６Ｖとなることで実行される）。続いて信号ＴＲＭ１＜３＞が「Ｈ」レベルとなってバンクＢＡ♯０のサブブロックＳＢ１のページ後半部のデータがグローバルビット線ＧＢＬ＜１＞に読出される。同様にして順次、信号ＴＲＭ３＜１＞が「Ｈ」レベルとなり、信号ＴＲＭ３＜３＞が「Ｈ」レベルとなってバンクＢＡ♯１のサブブロックＳＢ３のページ前後半のデータも読出される。

次に、このマルチバンク読出の効果を検証する。実施の形態２で２つのサブブロックＳＢからデータを読出す場合と比較すると、図１７に示す電荷再配分転送時間は両者同じだが、実施の形態３では対象となる２サブブロックＳＢの計２ページ分のデータを一度に並列してメインビット線ＭＢＬまで読出す分高速である。つまり、実施の形態２のＴread2の数式（４）からすると０．１６ｐＣ／Ｉcellだけ時間が短縮される。

次に、マルチバンク書込動作について説明する。図１８（ａ）〜（ｃ）にマルチバンク書込動作時のＧＢＬ−ＭＢＬ接続領域ＣＡの状態を、図１９に動作波形を示す。ここではバンクＢＡ♯０内のサブブロックＳＢ１とバンクＢＡ♯１内のサブブロックＳＢ３にアクセスし、各サブブロックＳＢ内の外部アドレスで指示されるストリングＳＴのメモリセルトランジスタＭＣ２の書込を想定している。また、記号簡略化のためｍ＝０の基本単位を取り上げるものとする。

まずバンクＢＡ♯０のサブブロックＳＢ１から書込を開始するため、信号ＤＴＲ０が「Ｈ」レベルとなって書込マスクデータ（書込をするか否か）を対応のデータラッチＤＬからセンスラッチ単位回路ＳＬＵに転送する。センスラッチ単位回路ＳＬＵはそれに応じて書込対象のメモリセルトランジスタＭＣ２に対応するグローバルビット線ＧＢＬには０Ｖを与え、書込みたくないメモリセルトランジスタＭＣ２に対応するグローバルビット線ＧＢＬには２Ｖを与える。図１８（ａ）〜（ｃ）の場合はグローバルビット線ＧＢＬ＜０＞，ＧＢＬ＜１＞に情報が載る。グローバルビット線ＧＢＬ＜０＞，ＧＢＬ＜１＞上の書込データは、信号ＴＲＭ１＜０＞，ＴＲＭ１＜２＞が「Ｈ」レベルになると対応するメインビット線ＭＢＬ１＜０＞，ＭＢＬ１＜２＞を経由してストリングＳＴ内のソース側反転層ビット線ＢＬに送られる。続いて信号ＲＰＣＭ１＜１＞が「Ｈ」レベルとなって書込ドレイン電圧が信号ＦＲＰＣＭ１＜１＞のノードからメインビット線ＭＢＬ１＜１＞，ＭＢＬ１＜３＞経由でストリングＳＴ内のドレイン側反転層ビット線ＢＬに送られる。その後、アシストゲートＡＧ１が「Ｈ」レベルになると書込が開始される。

バンクＢＡ♯１のサブブロックＳＢ３への書込は、バンクＢＡ♯０のサブブロックＳＢ１の書込動作が完了するのを待つ必要はない。図１９に示すように、バンクＢＡ♯０のサブブロックＳＢ１への書込マスクデータの転送が終わった時点、つまり信号ＴＲＭ１＜０＞，ＴＲＭ１＜２＞が「Ｌ」レベルになった時点で、信号ＤＴＲ１を「Ｈ」レベルとしてセンスラッチ単位回路ＳＬＵ内の書込マスクデータをバンクＢＡ♯１のサブブロックＳＢ３に対応して更新し、センスラッチ単位回路ＳＬＵからグローバルビット線ＧＢＬ上に送出すればよい。後はバンクＢＡ♯０のサブブロックＳＢ１と同じシーケンスを繰返すことでバンクＢＡ♯１のサブブロックＳＢ３へ書込が開始される。

次に、このマルチバンク書込の効果を検証する。従来例の図３６および図３７に示された書込方式ではグローバルビット線ＧＢＬ上に書込ドレイン電圧が載るため、１ストリングＳＴの書込が終了するまで（少なくともアシストゲートＡＧ１が立下がるまで）は次の書込は開始することができない。それに対して、実施の形態３のマルチバンク書込では、図１９のＴolに示す期間で異なるサブブロックＳＢ内のストリングＳＴで書込動作が並走している。よって、２ページ書込を行なう場合にはＴol分だけ書込時間が短縮される。なお、完全に独立した２バンク構成と比較すると時間短縮効果は小さいが、バンク間でセンスラッチＳＬを共有することによるチップ面積削減効果は大きい。

以上のように、この実施の形態３では、メモリアレイＭＡを複数のサブブロックＳＢに分割し、各サブブロックＳＢに対応した新しいメインビット線ＭＢＬを割当て、かつメインビット線ＭＢＬはスイッチを介して上位階層のグローバルビット線ＧＢＬに選択的に接続される階層ビット線構成を有するフラッシュメモリにおいて、複数のサブブロックＳＢに同時アクセスすることで各サブブロックＳＢに対応した動作が並列に実行される擬似的なマルチバンク動作が可能であり、従来のメモリアレイ構成に比べて高速な読出／書込動作を実現できる。

［実施の形態４］
実施の形態１〜３で示した階層ビット線構成は、従来構成よりも高速かつ低消費電力動作が容易に実現できるというメリットがある。その一方で、新たなビット線階層であるメインビット線ＭＢＬを追加したためにビット線に必要な配線層が１層増えることになる。新たなプロセスステップの追加が必要になることも考えられ、チップコストの上昇につながる可能性もある。そこで、この実施の形態４では、新たな配線層の追加なしに同様のメリットを享受できる構成について説明する。

図２０は、この発明の実施の形態４によるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイＭＡの構成を示すブロック図である。図２０において、メモリアレイＭＡが複数のサブブロックＳＢで構成され、各サブブロックＳＢには複数のストリングＳＴで共有される分割グローバルビット線ＤＧＢＬが配置される。分割グローバルビット線ＤＧＢＬはサブブロックＳＢの境界に配置されるＤＧＢＬ接続領域ＣＡによって隣接したサブブロックＳＢ内の分割グローバルビット線ＤＧＢＬと相互に接続される。よって、全サブブロックＳＢの分割グローバルビット線ＤＧＢＬはＤＧＢＬ接続領域ＣＡを介して相互接続されると従来のようなグローバルビット線ＧＢＬに相当する１本の配線として機能する。言い換えれば、分割グローバルビット線ＤＧＢＬは従来のグローバルビット線ＧＢＬを分割したものであり、その分割点にＤＧＢＬ接続領域ＣＡがある。このため、配線層を増やす必要はない。

図２１は、図２０に示したストリングＳＴの構成を示す回路図である。従来例の図３３と比較して、グローバルビット線ＧＢＬを分割グローバルビット線ＤＧＢＬに置換えただけである。また、以降も図示しないが、読出／書込動作時のストリングＳＴ内の各信号状態は従来例から変更はない。

図２２（ａ）（ｂ）は、図２０に示したＤＧＢＬ接続領域ＣＡの構成を示す回路ブロック図である。実施の形態１の図５と類似した構成であるが、図５では最小単位がメインビット線ＭＢＬ４本分、つまり反転層ビット線ＢＬ８本分だったが、図２２では最小単位が分割グローバルビット線ＤＧＢＬ２本分、つまり反転層ビット線ＢＬ４本である。このため、信号ＴＲＭは４本から２本に減り、信号ＴＲＭを受けるトランジスタのレイアウト面積が小さくて済む。

詳しく説明すると、ＤＧＢＬ接続領域ＣＡには２つの機能がある。第１の機能は文字通り隣接する２つのサブブロックＳＢの分割グローバルビット線ＤＧＢＬを接続することであり、信号ＴＲＭｘ＜ｙ＞をゲートに受けるＮチャネルＭＯＳトランジスタ１０，１３で実現されている（ただし、ｘはサブブロックＳＢの番号であり、ｙは０または１である）。すなわち、トランジスタ１０は、分割グローバルビット線ＤＧＢＬｘ＜ｍ＞とＤＧＢＬ（ｘ＋１）＜ｍ＞の間に接続され、そのゲートは信号ＴＲＭｘ＜０＞を受ける。トランジスタ１３は、分割グローバルビット線ＤＧＢＬｘ＜ｍ＋１＞とＤＧＢＬ（ｘ＋１）＜ｍ＋１＞の間に接続され、そのゲートは信号ＴＲＭｘ＜１＞を受ける。信号ＴＲＭｘ＜０＞またはＴＲＭｘ＜１＞が「Ｈ」レベルにされると、トランジスタ１０または１３が導通して分割グローバルビット線ＤＧＢＬｘ＜ｍ＞とＤＧＢＬ（ｘ＋１）＜ｍ＞または分割グローバルビット線ＤＧＢＬｘ＜ｍ＋１＞とＤＧＢＬ（ｘ＋１）＜ｍ＋１＞が接続される。

ＤＧＢＬ接続領域ＣＡの第２の機能は、トランジスタ１０，１３で切り離された分割グローバルビット線ＤＧＢＬに適当な電圧を与えるプリチャージ機能である。信号ＲＰＣＭｘ＜ｚ＞をゲートに受け、ソースに信号ＦＲＰＣＭｘ＜ｚ＞を受けるＮチャネルＭＯＳトランジスタ１４，１７で実現されている（ただし、ｚは０または１である）。

すなわち、トランジスタ１４ゲートは信号ＲＰＣＭｘ＜０＞を受け、それらのソースは信号ＦＲＰＣＭｘ＜０＞を受け、そのドレインは分割グローバルビット線ＤＧＢＬ（ｘ＋１）＜ｍ＞に接続される。トランジスタ１７のゲートは信号ＲＰＣＭｘ＜１＞を受け、それらのソースは信号ＦＲＰＣＭｘ＜１＞を受け、そのドレインは分割グローバルビット線ＤＧＢＬ（ｘ＋１）＜ｍ＋１＞に接続される。信号ＲＰＣＭｘ＜０＞またはＲＰＣＭｘ＜１＞が「Ｈ」レベルにされると、トランジスタ１４または１７が導通し、分割グローバルビット線ＤＧＢＬ（ｘ＋１）＜ｍ＞またはＤＧＢＬ（ｘ＋１）＜ｍ＋１＞に信号ＦＲＰＣＭｘ＜０＞またはＦＲＰＣＭｘ＜１＞の電圧が与えられる。なお、図２２では、１つの分割グローバルビット線ＤＧＢＬ当たり１個のプリチャージトランジスタ（たとえば１４）を設けたが、１つの分割グローバルビット線ＤＧＢＬ当たり複数個のプリチャージトランジスタを設けてもよい。

センスラッチＳＬは、各２本の分割グローバルビット線ＤＧＢＬｘ＜ｍ＞，ＤＧＢＬｘ＜ｍ＋１＞に対応して設けられたセンスラッチ単位回路ＳＬＵを含む。図２３は、図２２に示したセンスラッチ単位回路ＳＬＵの構成を示す回路図である。図２３のセンスラッチ単位回路ＳＬＵが図６のセンスラッチ単位回路と異なる点は、グローバルビット線ＧＢＬ＜ｍ＞に対応して設けられたＮチャネルＭＯＳトランジスタ２０，２１が、分割グローバルビット線ＤＧＢＬ＜ｍ＞に対応して設けられたＮチャネルＭＯＳトランジスタ４１，４２と、分割グローバルビット線ＤＧＢＬ＜ｍ＋１＞に対応して設けられたＮチャネルＭＯＳトランジスタ４３，４４で置換されている点である。

次に、このＡＧ−ＡＮＤ型フラッシュメモリの読出動作について図２４を用いて説明する。ここではサブブロックＳＢ３内の適当なストリングＳＴのメモリセルトランジスタＭＣ２にアクセスすることを想定している。よって、分割グローバルビット線ＤＧＢＬ３＜ｍ＞はシールドとして機能させ、分割グローバルビット線ＤＧＢＬ３＜ｍ＋１＞はドレイン側となる。すべてのＤＧＢＬ接続領域ＣＡの信号ＴＲＭｚ＜０＞およびＴＲＭｚ＜１＞（ｚ＝０，１，２，３）は「Ｈ」レベルとなり、４本の分割グローバルビット線ＤＧＢＬは相互にすべて接続されて従来のグローバルビット線ＧＢＬに相当する。シールドとなる分割グローバルビット線ＤＧＢＬは各ＤＧＢＬ接続領域ＣＡにて信号ＲＰＣＭｚ＜０＞が「Ｈ」レベルにされ、かつ信号ＦＲＰＣＭｚ＜０＞のノードが接地電圧ＧＮＤとなることで０Ｖに固定される。一方、ドレイン側の分割グローバルビット線ＤＧＢＬはセンスラッチ単位回路ＳＬＵから１．２Ｖにプリチャージされ、その後に信号ＳＴＤが「Ｈ」レベルとなってメモリセルトランジスタのデータが読出される。

また、このＡＧ−ＡＮＤ型フラッシュメモリでも、図１６（ａ）〜（ｃ）および図１７で示したマルチバンク動作を行なうことができる。すなわち、図２４の状態から信号ＴＲＭ２＜１＞のみを「Ｌ」レベルにして分割グローバルビット線ＤＧＢＬ０＜ｍ＋１＞，ＤＧＢＬ１＜ｍ＋１＞と分割グローバルビット線ＤＧＢＬ２＜ｍ＋１＞，ＤＧＢＬ３＜ｍ＋１＞を互いに分離し、まずサブブロックＳＢ１内のメモリセルトランジスタＭＣのデータが分割グローバルビット線ＤＧＢＬ０＜ｍ＋１＞，ＤＧＢＬ１＜ｍ＋１＞上に読出され、センスラッチ回路にて検出・増幅される。次に、信号ＴＲＭ２＜１＞が「Ｈ」レベルとなって分割グローバルビット線ＤＧＢＬ０＜ｍ＋１＞〜ＤＧＢＬ３＜ｍ＋１＞を１．２Ｖにプリチャージした後、サブブロックＳＢ３内のメモリセルトランジスタＭＣのデータが分割グローバルビット線ＤＧＢＬ０＜ｍ＋１＞〜ＤＧＢＬ３＜ｍ＋１＞上に読出され、センスラッチ回路にて検出・増幅される。このマルチバンク動作では分割グローバルビット線の接続単位が選択サブブロックに応じて変化することで読出の高速化が図られる。つまり、サブブロックＳＢ１の読出時の分割グローバルビット線負荷はサブブロックＳＢ３の読出時のほぼ１／２であり、読出時間もほぼ１／２で済むため、従来構成で同様のマルチバンク動作を行なうよりも高速な動作が期待できる。

次に、このＡＧ−ＡＮＤ型フラッシュメモリの書込動作について図２５を用いて説明する。ここではサブブロックＳＢ３内の適当なストリングＳＴのメモリセルトランジスタＭＣ２にアクセスすることを想定している。この場合、分割グローバルビット線ＤＧＢＬ３＜ｍ＞がソース側となり、分割グローバルビット線ＤＧＢＬ３＜ｍ＋１＞がドレイン側となる。ソース側の分割グローバルビット線ＤＧＢＬにセンスラッチ単位回路ＳＬＵから書込マスクデータを載せるため、全ＤＧＢＬ接続領域ＣＡで信号ＴＲＭｚ＜０＞が「Ｈ」レベルとなる。一方、ドレイン側の分割グローバルビット線ＤＧＢＬでは分割グローバルビット線ＤＧＢＬ３のみチャージするため、信号ＴＲＭ３＜１＞を「Ｌ」レベルとしてＤＧＢＬ３＜ｍ＋１＞を他から独立させる。その後、ソース側の分割グローバルビット線ＤＧＢＬをＤＧＢＬ３＜ｍ＞のみにするよう、信号ＴＲＭ３＜０＞を６Ｖから０Ｖにして、チャージシェア書込を行なう。

また、このＡＧ−ＡＮＤゲート型フラッシュメモリでも、図１８（ａ）〜（ｃ）および図１９で示したマルチバンク書込を行なうことができる。すなわち、図２５の状態から信号ＴＲＭ２＜０＞，ＴＲＭ２＜１＞，ＴＲＭ１＜１＞を「Ｌ」レベルにして分割グローバルビット線ＤＧＢＬ０＜ｍ＋１＞〜ＤＧＢＬ３＜ｍ＋１＞を分離するとともに、分割グローバルビット線ＤＧＢＬ０＜ｍ＞，ＤＧＢＬ１＜ｍ＞のみをセンスラッチ単位回路ＳＬＵに接続する。次に、データの書込を行なうか否かに応じて０Ｖまたは２Ｖを分割グローバルビット線ＤＧＢＬ０＜ｍ＞，ＤＧＢＬ１＜ｍ＞に与えた後、信号ＴＲＭ１＜０＞を「Ｌ」レベルにして分割グローバルビット線ＤＧＢＬ０＜ｍ＞とＤＧＢＬ１＜ｍ＞を分離する。次に、信号ＲＰＣＭ１＜１＞を所定時間だけ８Ｖに立ち上げるとともに信号ＦＲＰＣＭ１＜１＞を４．５Ｖにして分割グローバルビット線ＤＧＢＬ１＜ｍ＋１＞を４．５Ｖに充電した後、分割グローバルビット線ＤＧＢＬ１＜ｍ＞とＤＧＢＬ１＜ｍ＋１＞の間でチャージシェア書込を行なう。なお、このマルチバンク書込では、サブブロックＳＢ１に加えてサブブロックＳＢ２への同時書込を行なわれる。

以上のように、この実施の形態４では、メモリアレイＭＡを複数のサブブロックＳＢに分割し、各サブブロックＳＢに対応した新しい分割グローバルビット線ＤＧＢＬを割当て、かつ分割グローバルビット線ＤＧＢＬはスイッチを介して隣接するサブブロックＳＢの分割グローバルビット線ＤＧＢＬと選択的に接続されるビット線構成を有するので、配線階層を増やすことなく従来より高い書込制御性と低消費電力を両立させることが可能である。また、さらに適切なスイッチ制御により、擬似的なマルチバンク動作にも対応可能である。

［実施の形態５］
従来例および実施の形態１〜３のグローバルビット線ＧＢＬおよび実施の形態４の分割グローバルビット線ＤＧＢＬは読出時にシングルエンドのデータバスとして機能している。そして、データバスとなるグローバルビット線ＧＢＬ間もしくは分割グローバルビット線ＤＧＢＬ間のカップリングノイズを抑制するため、間にシールドとなる０Ｖ固定のグローバルビット線ＧＢＬもしくは分割グローバルビット線ＤＧＢＬが走っている。つまり、１ページ分のデータをセンスラッチＳＬに読出すのにデータのビット数の２倍の数の配線を使用していることになる。また、図２３に示すセンスラッチ単位回路ＳＬＵを参照すると、データバスの電圧はトランジスタ２９のゲートに入っている。つまり、データバスの電圧はトランジスタ２９のしきい値電圧程度まで振幅させねばならず、比較的大振幅の読出電圧になってしまう。これは読出時間の観点から不利である。

そこで、この実施の形態５では、１つのメモリセルトランジスタＭＣのデータを読出すのに２本のグローバルビット線ＧＢＬもしくは分割グローバルビット線ＤＧＢＬを使用する相補バス化を図り、トランジスタ２９のしきい値電圧に依存しない小振幅電圧の読出しを行なう。

図２６は、この発明の実施の形態５によるＡＧ−ＡＮＤ型フラッシュメモリのセンスラッチ単位回路ＳＬＵの構成を示す回路図であって、図２３と対比される図である。分割グローバルビット線ＤＧＢＬをグローバルビット線ＧＢＬと書き換えれば、そのまま従来例および実施の形態１〜３に展開できる。図２３の回路と比較して、分割グローバルビット線ＤＧＢＬの電圧を受けるトランジスタ２９、およびそれに直列接続されるトランジスタ３０がなく、またクロスカップル型センスアンプの入出力ノードの初期値設定用トランジスタ２５，２８もない。

一方、トランジスタ４２，４４の代わりに、ペアとなる分割グローバルビット線ＤＧＢＬとクロスカップル型センスアンプの２入出力ノードＳＬＳ，ＳＬＲとの対応付けを切換えるため、信号ＳＴＲ＿Ｅ＜０＞，ＳＴＲ＿Ｅ＜１＞，ＳＴＲ＿Ｏ＜０＞，ＳＴＲ＿Ｏ＜１＞で制御されるパス切換用のＮチャネルＭＯＳトランジスタ４５〜４８が追加されている。これは読出時に偶数番側分割グローバルビット線ＤＧＢＬと奇数番側分割グローバルビット線ＤＧＢＬのどちらがドレインになっても、センスラッチ単位回路ＳＬＵの出力電圧が同じ極性になるようにするためと、書込時に偶数番側分割グローバルビット線ＤＧＢＬと奇数番側分割グローバルビット線ＤＧＢＬのどちらがソースになってもセンスラッチ単位回路ＳＬＵから書込マスクデータが載せられるようにするためである。また、センスアンプを制御するためのＮチャネルＭＯＳトランジスタ４９が追加されている。ＮチャネルＭＯＳトランジスタ４９のゲートは信号ＡＭＰを受け、そのドレインは信号ＳＬＮを受け、そのソースはＮチャネルＭＯＳトランジスタ２６，２７のドレインに接続されている。

続いて、図２６のセンスラッチ単位回路ＳＬＵにおける読出動作について説明する。図２７に分割グローバルビット線ＤＧＢＬのプリチャージ時の状態を示す。従来はドレイン側の分割グローバルビット線ＤＧＢＬに１．２Ｖを充電し、残りの分割グローバルビット線ＤＧＢＬには０Ｖを直流的に与えてシールドとしていた。しかし、図２７では、信号ＲＰＣ＜０＞，ＲＰＣ＜１＞のノードにそれぞれ電圧ＶＲＤ１，ＶＲＤ２を与えるとともに信号ＦＲＰＣ＜０＞，ＦＲＰＣ＜１＞のノードに適切な電源電圧ＶＤＤを与えることにより、ドレイン側にあたる偶数番側分割グローバルビット線ＤＧＢＬ（メモリセルトランジスタＭＣからの読出データが載るほう）をＶＲＤ１−Ｖthに充電し、対となる奇数番側分割グローバルビット線ＤＧＢＬには基準電圧となるＶＲＤ２−Ｖthを載せる。

ＶＲＤ１とＶＲＤ２の関係はＶＲＤ１＞ＶＲＤ２であり、その差はトランジスタ２６，２７，３１，３２からなるセンスアンプの感度に対して十分なマージンを確保するよう設定される。パス切換トランジスタ４５〜４８は適当な組合せでオン／オフし、図２７の場合は偶数番側分割グローバルビット線ＤＧＢＬ＜ｍ＞はノードＳＬＲに接続され、奇数番側分割グローバルビット線ＤＧＢＬ＜ｍ＋１＞がノードＳＬＳに接続される。つまり、ノードＳＬＲはＶＲＤ１−Ｖthに、ノードＳＬＳはＶＲＤ２−Ｖthにプリセットされることになる。トランジスタ４９はオンされ、センスアンプの電源はすべてＶＲＤ２−Ｖthとなって、センスアンプは非活性状態になっている。

次に、読出対象のストリングＳＴにて信号ＳＴＤが「Ｈ」レベルとなり、メモリセルトランジスタＭＣ２のしきい値電圧に応じた分割グローバルビット線ＤＧＢＬディスチャージが行なわれている際の様子を図２８に示す。このとき、信号ＲＰＣ＜０＞のノードは０Ｖにされてトランジスタ４１はオフし、信号ＡＭＰは０Ｖにされてトランジスタ４９はオフしている。ＶＲＷ＞ＶＴＨＣを想定すると偶数番側分割グローバルビット線ＤＧＢＬ＜ｍ＞の電圧は次第に低下し、一定時間後にＶdschまで低下したとする。Ｖdsch＜ＶＲＤ２−Ｖth、かつその差ＶＲＤ２−Ｖth−Ｖdschはセンスアンプの感度に対して十分大きいという条件を満たすＶdschになるまでが分割グローバルビット線ＤＧＢＬディスチャージ時間となる。

最後に、図２９にセンス時の様子を示す。上記条件を満たすように分割グローバルビット線ＤＧＢＬが十分に振幅した後、信号ＳＴＲ＿Ｅ＜０＞，ＳＴＲ＿Ｅ＜１＞，ＳＴＲ＿Ｏ＜０＞，ＳＴＲ＿Ｏ＜１＞はすべて「Ｌ」レベルとなり、トランジスタ４５〜４８がオフして分割グローバルビット線ＤＧＢＬ＜ｍ＞，ＤＧＢＬ＜ｍ＋１＞とセンスアンプは切り離される。このときノードＳＬＲはＶdschであり、ノードＳＬＳはＶＲＤ２−Ｖthであり、この電位差は信号ＳＬＰ，ＶＳＡ，ＡＭＰがＶＤＤに遷移されるとともに信号ＳＬＮが０Ｖに遷移されると、センスアンプによって増幅される。

従来例ではグローバルビット線ＧＢＬの振幅電圧が０．５５Ｖであった。しかし、クロスカップル型センスアンプの感度は構成するトランジスタ２６，２７，３１，３２のサイズ選択やレイアウトに留意することで０．１Ｖ以下にすることが可能であるから、ＶＲＤ１−ＶＲＤ２＝Ｖdsch−（ＶＲＤ２−Ｖth）＝０．１５Ｖに設定すれば０．３Ｖの振幅電圧で読出が可能になる。つまり、従来の半分程度の振幅電圧で済み、読出時間の高速化が図られる。

ただし、読出の相補化に伴ってグローバルビット線ＧＢＬ間もしくは分割グローバルビット線ＤＧＢＬ間のカップリングノイズに対する新たな対策が必要となる。特に基準電圧ＶＲＤ２−Ｖｔｈが載るグローバルビット線ＧＢＬは一応トランジスタで電圧固定されているが、隣接する別のグローバルビット線ＧＢＬに読出されるデータパターンによって受けるノイズが変わってしまう。そこで、読出の相補化を従来例および実施の形態１〜３に適用した場合は、図３０に示すようなツイストしたグローバルビット線ＧＢＬ構成を採用することが考えられる。

すなわち、隣接する２本のグローバルビット線ＧＢＬ＜２＊ｍ＞とＧＢＬ＜２＊ｍ＋１＞は、メモリアレイＭＡの長さＭＡＴの１／２の位置でツイストされる。グローバルビット線ＧＢＬ＜２＊ｍ＋２＞とＧＢＬ＜２＊ｍ＋３＞は、メモリアレイＭＡの長さＭＡＴの１／４の位置でツイストされ、メモリアレイＭＡの長さＭＡＴの３／４の位置で再度ツイストされる。グローバルビット線ＧＢＬ＜２＊ｍ＋４＞とＧＢＬ＜２＊ｍ＋５＞は、メモリアレイＭＡの長さＭＡＴの１／２の位置でツイストされる。グローバルビット線ＧＢＬ＜２＊ｍ＋６＞とＧＢＬ＜２＊ｍ＋７＞は、メモリアレイＭＡの長さＭＡＴの１／４の位置でツイストされ、メモリアレイＭＡの長さＭＡＴの３／４の位置で再度ツイストされる。以下、同様である。これによって、ペアとなるグローバルビット線ＧＢＬには等しく周囲からのノイズが載るため、両者の電位差分で考えると実効的にノイズはキャンセルされることになる。

また、読出の相補化を実施の形態４に適用する場合は、図３１（ａ）〜（ｃ）のように分割グローバルビット線ＤＧＢＬのツイストをＤＧＢＬ接続領域ＣＡで行なうことにすれば、ツイスト化による面積増加を抑制することが可能である。図３１（ａ）〜（ｃ）では、隣接する４本のグローバルビット線ＧＢＬ＜２＊ｍ＞〜ＧＢＬ＜２＊ｍ＋３＞を構成する１６本の分割グローバルビット線ＤＧＢＬｘ＜ｙ＞が例示されている。ここで、ｘはサブブロックＳＢの番号を示し、ｙはグローバルビット線の番号を示している。分割グローバルビット線ＤＧＢＬ０＜２＊ｍ＞〜ＤＧＢＬ３＜２＊ｍ＞からなるグローバルビット線＜２＊ｍ＞と分割グローバルビット線ＤＧＢＬ０＜２＊ｍ＋１＞〜ＤＧＢＬ３＜２＊ｍ＋１＞からなるグローバルビット線＜２＊ｍ＞とは、サブブロックＳＢ０とＳＢ１，ＳＢ２とＳＢ３の間の２ヶ所のＤＧＢＬ接続領域ＣＡでツイストされる。

また、分割グローバルビット線ＤＧＢＬ０＜２＊ｍ＋２＞〜ＤＧＢＬ３＜２＊ｍ＋２＞からなるグローバルビット線＜２＊ｍ＋２＞と分割グローバルビット線ＤＧＢＬ０＜２＊ｍ＋３＞〜ＤＧＢＬ３＜２＊ｍ＋３＞からなるグローバルビット線＜２＊ｍ＋３＞とは、サブブロックＳＢ１とＳＢ２の間のＤＧＢＬ接続領域ＣＡでツイストされる。

以上のように、この実施の形態５では、フラッシュメモリにおけるシングルエンド型のビット線構成を配線本数を増加させずに相補化させることが可能であり、読出時のグローバルビット線ＧＢＬの振幅電圧を小さく抑えることで、メモリセルトランジスタＭＣからセンスラッチＳＬまでのデータ読出を高速化できる。また、実施の形態４の分割グローバルビット線ＤＧＢＬ構成に展開することも可能であり、その際ツイスト領域とＤＧＢＬ接続領域ＣＡを一致させることで面積増も抑えることができる。

なお、以上の実施の形態１〜５では、フローティングゲートを有するメモリセルトランジスタＭＣを用いたが、フローティングゲートを持たないＭＯＮＯＳ型のメモリセルトランジスタを用いてもよい。

また、以上の実施の形態１〜５では、ストリングＳＴ内のビット線ＢＬ全体をアシストゲートＡＧ下の反転層で構成したが、その構成に制限されるものではない。たとえば、ビット線の一部のみをアシストゲートＡＧ下の反転層で構成してもよいし、ビット線全体を拡散層で構成してもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。

この発明の実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルトランジスタおよびアシストゲートの構成を示す図である。 図１に示したメモリトランジスタおよびアシストゲートを用いたＡＧ−ＡＮＤフラッシュメモリの全体構成を示すブロック図である。 図２に示したバンクの要部を示すブロック図である。 図３に示したストリングの構成を示す回路図である。 図３に示したＧＢＬ−ＭＢＬ接続領域の構成を示す回路ブロック図である。 図５に示したセンスラッチ単位回路の構成を示す回路図である。 図１〜図６に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示す回路図である。 図１〜図６に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路図である。 この発明の実施の形態２によるＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路図である。 図９で示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す他の回路図である。 図９で示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すさらに他の回路図である。 図９で示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すさらに他の回路図である。 図９で示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すさらに他の回路図である。 この発明の実施の形態３によるＡＧ−ＡＮＤ型フラッシュメモリのバンクの要部を示すブロック図である。 図１４に示したＧＢＬ−ＭＢＬ接続領域の構成を示す回路ブロック図である。 図１４および図１５に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路ブロック図である。 図１４および図１５に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すタイムチャートである。 図１４および図１５に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示す回路ブロック図である。 図１４および図１５に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示すタイムチャートである。 この発明の実施の形態４によるＡＧ−ＡＮＤ型フラッシュメモリのバンクの要部を示すブロック図である。 図２０に示したストリングの構成を示す回路図である。 図２０に示したＧＢＬ−ＭＢＬ接続領域の構成を示す回路ブロック図である。 図２２に示したセンスラッチ単位回路の構成を示す回路図である。 図２０〜図２３に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路図である。 図２０〜図２３に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示す回路図である。 この発明の実施の形態５によるＡＧ−ＡＮＤ型フラッシュメモリのセンスラッチ単位回路の構成を示す回路図である。 図２６で説明したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路図である。 図２６で説明したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す他の回路図である。 図２６で説明したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すさらに他の回路図である。 実施の形態５の変更例を示すブロック図である。 実施の形態５の他の変更例を示すブロック図である。 従来のＡＧ−ＡＮＤ型フラッシュメモリのバンクの要部を示すブロック図である。 図３２に示したストリングの構成を示す回路図である。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示す回路図である。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの読出動作を示すタイムチャートである。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示す回路図である。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの書込動作を示すタイムチャートである。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの他の書込動作を示す回路図である。 図３２および図３３に示したＡＧ−ＡＮＤフラッシュメモリの他の書込動作を示すタイムチャートである。

符号の説明

ＭＣ メモリセルトランジスタ、ＦＧ フローティングゲート、ＣＧ コントロールゲート、ＷＬ ワード線、ＡＧ アシストゲート、ＢＬ 反転層ビット線、ＭＢＬ メインビット線、ＧＢＬ グローバルビット線、ＤＧＢＬ 分割グローバルビット線、ＢＡ バンク、ＭＡ メモリアレイ、ＳＢ サブブロック、ＳＴ ストリング、ＣＡ 接続領域、ＳＣＡ サブ接続領域、ＳＬ センスラッチ、ＳＬＵ センスラッチ単位回路、ＸＤ Ｘデコーダ、ＹＤ Ｙデコーダ、ＹＧ Ｙゲート、ＤＲ データラッチ、１ 制御信号バッファ、２ 読出／プログラム／消去制御回路、３ マルチプレクサ、４ ページアドレスバッファ、５ 列アドレスカウンタ、６ データ入力バッファ、７ 入力データ制御回路、８ データ出力バッファ、Ｑ０〜Ｑ３，１０〜１７，２０〜３０，４１〜４９ ＮチャネルＭＯＳトランジスタ、３１，３２ ＰチャネルＭＯＳトランジスタ。

Claims (3)

1. メモリアレイ部を備え、
   前記メモリアレイ部は複数のサブブロックから構成され、
   各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
   前記メモリアレイ部は、さらに、前記複数のサブブロックに共通して設けられる複数のグローバルビット線を有し、
   各グローバルビット線は、それぞれ前記複数のサブブロックに対応する複数の分割グローバルビット線を含み、
   各分割グローバルビット線は、その延在方向に隣接する分割グローバルビット線と選択的に接続可能であるとともに、対応するサブブロック内の１つのローカルビット線と選択的に接続可能であり、
   さらに、各分割グローバルビット線の電圧を独立に制御する電圧制御回路を備え、
   前記メモリアレイ部は、各々が２以上のサブブロックから構成される複数のバンクに分割され、
   これら複数のバンクはサブブロック単位で分割された分割グローバルビット線から構成される複数のグローバルビット線を共有し、
   前記複数のバンクのうちの任意のバンクを順次選択し、各バンク内の選択されたサブブロック内の一部の分割グローバルビット線がその延在方向の非選択サブブロック内の分割グローバルビット線と選択的に接続され、かつ選択されたサブブロック内の残りの分割グローバルビット線にはバンク選択に同期して前記電圧制御回路において所定の電圧が順次供給される、不揮発性半導体記憶装置。
2. 書込時、選択された各バンク内の選択されたサブブロック内の一部の分割グローバルビット線は所定期間その延在方向の非選択サブブロック内の分割グローバルビット線と選択的に接続されるとともに書込情報が供給され、
   前記一部の分割グローバルビット線を含むグローバルビット線には前記書込情報を供給する回路が接続され、
   前記回路に選択されたバンク毎の書込情報を供給するためのデータ保持回路が設けられた、請求項１に記載の不揮発性半導体記憶装置。
3. 読出時、グローバルビット線に接続される読出回路に近いバンクから順次選択され、
   選択されたバンク内の対応するメモリセルからの読出データが読出回路に送られ、
   さらに選択されたバンク内の分割グローバルビット線は前記読出回路から遠い側の非選択サブブロック内に対応する分割グローバルビット線とは切り離される、請求項１に記載の不揮発性半導体記憶装置。

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