KR100904731B1 - 멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및프로그램 방법 - Google Patents

멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및프로그램 방법 Download PDF

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Abstract

프로그램 시간을 효과적으로 줄일 수 있는 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법은, 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리소자의 메모리 셀을, 문턱전압의 크기에 대응하는 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 방법에 있어서, 메모리 셀이 연결된 워드라인으로 소정의 프로그램 전압을 인가하면서, 메모리 셀이 연결된 비트라인으로는, 프로그램할 레벨에 따라 서로 다른 전압을 인가하는 것을 특징으로 한다.
멀티 레벨 셀 플래시 메모리, 프로그램 전압, 상위비트, 하위비트, 페이지 버퍼

Description

멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및 프로그램 방법{Page buffer of multi level cell flash memory device and method for programming multi level cell flash memory device using the same}
본 발명은 플래시 메모리소자의 페이지 버퍼 및 프로그램 방법에 관한 것으로, 특히 프로그램 시간을 줄일 수 있는 멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및 프로그램 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프래시(refresh) 기능이 필요없는 반도체 메모리소자에 대한 수요가 증가하고 있다. 또한, 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해 메모리소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다. 플래시 메모리는 일반적으로 낸드(NAND)형 플래시 메모리와 노아(NOR)형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간(random access time) 특성이 우수한 장점이 있다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되 어 셀 스트링당 한 개의 컨택만이 필요하므로 집적도면에서 우수한 특성을 갖는다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 증가시키기 위해 하나의 메모리 셀에 복수 개의 데이터를 선택적으로 저장할 수 있도록 하는 멀티 레벨 셀(Multi-Level Cell; 이하 "MLC"라 칭함) 구조가 제안되었다. MLC는 하나의 메모리 셀이 프로그램/소거의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀을 가지고 두 비트, 세 비트 그리고 네 비트 이상의 데이터를 나타낼 수 있으므로 SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다.
멀티 레벨 셀들의 문턱전압은 복수의 전압값으로 분포될 수 있다. 예를 들어 셀당 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀의 경우에는, 하나의 메모리 셀이 네 가지의 데이터 즉, [11], [10], [00], [01] 중 어느 하나를 저장할 수 있다. 멀티 레벨 셀의 문턱전압은 저장된 데이터에 따라 변경될 수 있다. 예를 들면, 메모리 셀의 문턱전압들이 각각 -2.7V 이하, 0.3 ∼ 0.7V, 1.3V ∼ 1.7V 그리고 2.3V ∼ 2.7V의 범위 내에 존재하는 것으로 가정하면, 상기 데이터 [11]을 저장하는 메모리 셀의 문턱전압은 -2.7V 이하에, 데이터 [10]를 저장하는 메모리 셀의 문턱전압은 0.3 ∼ 0.7V에, 데이터 [00]를 저장하는 메모리 셀의 문턱전압은 1.3V ∼ 1.7V에, 그리고 데이터 [01]을 저장하는 메모리 셀의 문턱전압은 2.3V ∼ 2.7V에 각각 대응될 수 있다.
도 1은 2(bit) MLC 구조의 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
MLC 구조의 플래시 메모리소자의 메모리 셀들은, 예컨대 2(bit)의 경우에 도시된 것과 같이 소거된 상태의 문턱전압 분포(110)와, 복수의 프로그램된 상태의 문턱전압 분포들(120, 130, 140)을 갖는다. 소거된 상태의 문턱전압 분포(110)와 프로그램된 상태의 문턱전압 분포들(120, 130, 140)은 제1 읽기전압(R1)(일반적으로 0V)에 의해 구별된다. 프로그램된 상태의 문턱전압 분포들(120, 130, 140)은 각각 제2 읽기전압(R2) 및 제3 읽기전압(R3)에 의해 구별된다. 이와 같이 멀티 레벨 셀 낸드 플래시 메모리소자의 경우, 프로그램된 상태의 문턱전압 분포들(120, 130, 140)이 모두 제1 읽기전압(R1)과 패스전압(Vpass) 사이에서 상호 이격되도록 배치되어야 하므로, 프로그램 후 문턱전압 분포들의 폭을 최대한 좁게 형성하여야 한다.
플래시 메모리소자의 프로그램 동작은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling)을 이용하여 이루어진다. 선택된 메모리 셀의 게이트에 소정의 프로그램 전압이 인가되도록 하고 비트라인으로는 접지전압이 인가되도록 한다. 통상, 멀티 레벨 셀의 하위비트(LSB)를 프로그램 할 때는 15.5V ∼ 21V 정도의 프로그램 전압을 인가하고, 상위비트(MSB)를 프로그램할 때는 17V ∼ 23.5V 정도의 프로그램 전압을 인가한다. 선택된 메모리 셀의 워드라인으로 프로그램 전압이 인가되고 비트라인으로 접지전압이 인가되면, 메모리 셀의 플로팅 게이트와 채널 사이에는 높은 전계(electric field)가 형성된다. 이러한 전계에 의해 채널의 전자들이 플로팅 게이트와 채널 사이의 터널산화막을 통과하여 터널링이 발생한다. 이와 같이 플로팅 게이트로의 전자들의 축적에 의해 프로그램되는 메모리 셀의 문턱전압이 상승하게 된다. 한편, 선택된 메모리 셀 이외의 셀의 프로그램을 방지하기 위해서는, 선택되지 않은 메모리 셀의 워드라인으로 예컨대 10V 정도의 패스전압(Vpass)을, 비트라인으로 전원전압(Vcc)을 인가한다.
도 2a 및 도 2b는 종래의 멀티 레벨 셀의 하위비트(LSB) 및 상위비트(MSB)를 프로그램할 때의 문턱전압 분포를 각각 도시한 도면이다.
멀티 레벨 셀 플래시 메모리소자의 프로그램 동작은 소거상태인 [11] 상태에서 시작된다. 소거상태에서 하위비트(LSB)를 프로그램한 다음 상위비트(MSB)를 프로그램하는 방식으로, 세 가지의 프로그램 상태의 문턱전압 레벨을 구현하기 위해 한 페이지를 프로그램할 때 두 번 또는 세 번의 프로그램 단계를 거쳐야 한다. 예를 들어, 소거상태인 [11] 상태에서 제2 프로그램 레벨인 [00] 상태로 프로그램하기 위해서는, 먼저 도 2a에 도시된 것과 같이 하위비트(LSB)를 프로그램하여 제1 프로그램 레벨인 [10] 상태로 만든 다음에, 도 2b에 도시된 것과 같이 상위비트(MSB)를 프로그램하여 제2 프로그램 레벨인 [00] 상태로 만들게 된다.
이와 같이 멀티 레벨 셀 플래시 메모리소자는 하위비트(LSB)와 상위비트(MSB)를 나누어서 프로그램하여야 하기 때문에 프로그램 시간이 길어질 수밖에 없다. 모든 메모리소자가 추구하고 있는 방향은 소자의 집적도가 높아질수록 동작속도를 어떻게 빠르게 하는가에 있으며, 플래시 메모리소자의 경우에도 집적도가 높아질수록 프로그램 시간을 어떻게 줄이는가에 소자 개발의 관심이 집중되고 있다.
본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀 플래시 메모리소자의 프로그램 시간을 효과적으로 줄일 수 있도록 하는 페이지 버퍼 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 프로그램 시간을 효과적으로 줄일 수 있는 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼는, 제1 및 제2 비트라인으로 이루어진 비트라인 쌍을 복수개 구비하고, 상기 한 쌍의 비트라인에 연결되는 복수의 멀티 레벨 셀을 포함하는 플래시 메모리소자의 페이지 버퍼에 있어서, 상기 한 쌍의 비트라인 중 하나를 선택하고, 그 선택된 비트라인에 소정의 바이어스 전압을 인가하되, 프로그램하고자 하는 레벨에 따라 상기 선택된 비트라인에 다른 바이어스 전압을 인가하도록 구성된 비트라인 선택부; 및 상기 멀티 레벨 셀의 데이터를 래치하고 저장하기 위한 메인 레지스터 및 캐시 레지스터를 포함하는 것을 특징으로 한다.
상기 비트라인 선택부는, 제어신호에 응답하여 상기 한 쌍의 비트라인 중 적어도 어느 하나에 제1 바이어스 전압이 인가되도록 하는 제1 및 제2 스위칭소자와, 제어신호에 응답하여 상기 한 쌍의 비트라인 중 적어도 어느 하나에 제2 바이어스 전압이 인가되도록 하는 제3 및 제4 스위칭소자, 및 비트라인 선택 신호에 응답하 여 상기 한 쌍의 비트라인 중 어느 하나를 감지노드에 연결되도록 하는 제5 및 제6 스위칭소자를 포함할 수 있다.
상기 제1 및 제2 스위칭소자는 상기 제1 또는 제2 비트라인과 상기 제1 바이어스 전압 사이에 각각 연결되고, 상기 제3 및 제4 스위칭소자는 상기 제1 또는 제2 비트라인과 제2 바이어스 전압 사이에 각각 연결될 수 있다.
상기 제1 내지 제6 스위칭소자는 nMOS 트랜지스터로 이루어질 수 있다.
상기 제1 바이어스 전압은 가상 전원전압(VIRPWR)이고, 상기 제2 바이어스 전압은, 선택되지 않은 메모리 셀이 프로그램되는 것을 방지하기 위하여 상기 비트라인에 인가하는 전압보다 낮은 포지티브(positive) 전압일 수 있다.
상기 제2 바이어스 전압은 0V보다 크고 1.5V보다 같거나 작은 것일 수 있다.
프리차지 신호에 응답하여 상기 감지노드를 소정의 전압 레벨로 프리차지시키는 프리차지회로를 더 포함할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법은, 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리소자의 메모리 셀을, 문턱전압의 크기에 대응하는 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 방법에 있어서, 상기 메모리 셀이 연결된 워드라인으로 소정의 프로그램 전압을 인가하면서, 상기 메모리 셀이 연결된 비트라인으로는, 프로그램할 레벨에 따라 서로 다른 전압을 인가하는 것을 특징으로 한다.
본 발명에 있어서, 메모리 셀을 상기 제1 및 제3 프로그램 레벨로 프로그램 할 경우에는 상기 비트라인으로 접지전압을 전압을 인가할 수 있다.
메모리 셀을 상기 제1 프로그램 레벨로 프로그램할 때, 상기 제3 프로그램 레벨로 프로그램할 때보다 작은 프로그램 전압을 상기 워드라인으로 인가할 수 있다.
메모리 셀을 상기 제2 프로그램 레벨로 프로그램할 경우에는 상기 비트라인으로 상기 접지전압보다 크고, 전원전압보다 작은 전압이 인가되도록 할 수 있다.
상기 메모리 셀을 제2 프로그램 레벨로 프로그램할 때, 상기 비트라인으로 접지전압보다 크고 1.5V보다 같거나 작은 전압이 인가되도록 할 수 있다.
그리고, 상기 한 쌍의 비트라인 중 선택되지 않은 비트라인으로는, 상기 비트라인에 연결된 메모리 셀이 프로그램되는 것을 방지하기 위하여 전원전압(Vcc)을 인가할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자의 프로그램 방법은, 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리소자의 메모리 셀을, 문턱전압의 크기에 대응하는 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 방법에 있어서, 프로그램할 레벨에 따라 상기 비트라인에 인가할 바이어스 전압을 다르게 설정하고, 설정된 바이어스 전압을 선택된 메모리 셀이 연결된 비트라인에 인가하는 단계와, 상기 한 쌍의 비트라인 중 선택된 메모리 셀이 연결된 비트라인을 선택하고, 그 선택된 비트라인을 감지노드에 연결하는 단계, 및 상기 메모리 셀의 워드라인으로 소정의 프로그램 전압을 인가하여 상기 메모리 셀을 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 단계를 포함하는 것을 특징으로 한다.
상기 바이어스 전압을 비트라인에 인가하는 단계는, 프로그램할 레벨이 상기 제1 내지 제3 레벨 중 어디에 속하는지 판단하는 단계와, 프로그램할 레벨이 제1 또는 제3 레벨인 경우에 상기 비트라인으로 제1 바이어스 전압이 인가되도록 하고, 프로그램할 레벨이 제2 레벨인 경우에는 상기 비트라인으로 상기 제1 바이어스 전압보다 큰 제2 바이어스 전압이 인가되도록 하는 단계를 포함할 수 있다.
상기 제1 바이어스 전압은 접지전압이고, 상기 제2 바이어스 전압은, 상기 접지전압보다 크고 전원전압(Vcc)보다는 작을 수 있다.
상기 메모리 셀을 상기 제1 프로그램 레벨로 프로그램할 때는, 상기 제3 프로그램 레벨로 프로그램할 때보다 작은 프로그램 전압을 상기 워드라인으로 인가할 수 있다.
상기 한 쌍의 비트라인 중 선택되지 않은 비트라인으로는, 상기 비트라인에 연결된 메모리 셀이 프로그램되는 것을 방지하기 위하여 전원전압(Vcc)을 인가할 수 있다.
본 발명에 따르면, 비트라인 선택 및 바이어스 회로를 제2 바이어스 전압을 별도로 인가할 수 있도록 구성함으로써 프로그램할 레벨에 따라 비트라인으로 서로 다른 바이어스 전압을 인가할 수 있다.
또한, 이렇게 구성된 페이지 버퍼를 이용한 프로그램 방법에 따르면, 프로그램할 레벨에 따라 비트라인으로 서로 다른 크기의 바이어스 전압을 인가함으로써, 소거 상태로부터 제1 내지 제3 프로그램 레벨 중 어느 한 레벨로 한 번에 프로그램할 수 있다.
따라서, 종래 멀티 레벨 셀의 하위비트를 먼저 프로그램한 후 그 데이터를 읽어서 상위비트를 프로그램하는 방식에 비해 프로그램에 소요되는 시간을 대폭 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명에서는 프로그램하고자 하는 레벨에 따라 비트라인에 서로 다른 전압을 인가함으로써 하위비트(LSB)와 상위비트(MSB)에 대한 프로그램을 별도로 수행하지 않고도 메모리 셀을 원하는 프로그램 레벨로 프로그램할 수 있으며, 따라서 프로그램 시간을 효과적으로 단축할 수 있는 방법과, 이를 가능하게 하는 페이지 버퍼의 구조를 제시한다.
도 3은 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 NAND 플래시 메모리소자의 셀 스트링 구조와, 프로그램 동작시 인가되는 바이어스 상태를 나타내 보인 도면이다.
도 3을 참조하면, 플래시 메모리소자는 데이터 저장영역으로서 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 비트라인들(BL1, BL2...)에 연결된 복수 개 의 셀 스트링들(cell strings)로 구성된다. 도면에는 세 개의 셀 스트링이 도시되어 있지만, 메모리 셀 어레이 내에는 상기한 셀 스트링들이 다수 배치된다.
각각의 셀 스트링은 드레인 선택 트랜지스터(311, 321, 331), 소스 선택 트랜지스터(312, 322, 332), 그리고 복수개의 메모리 셀들(313, 323, 333..)로 이루어진다. 드레인 선택 트랜지스터(311, 321, 331)는 비트라인(BL1, BL2, BL3)에 연결되며 소스 선택 트랜지스터(312, 322, 332)는 공통소스라인(CSL)에 연결된다. 소스 선택 트랜지스터들의 게이트는 소스 선택라인(SSL)에 공통으로 접속되어 있다. 메모리 셀들(313, 323, 333)은 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 연결된다. 하나의 셀 스트링 내에 포함된 메모리 셀의 수는 메모리소자의 저장용량에 따라 달라질 수 있다. 드레인 선택라인(DSL)에는 드레인 선택 트랜지스터들의 게이트가 접속된다. 메모리 셀들의 컨트롤게이트 각각은 워드라인(W/L)에 접속된다.
메모리 셀 트랜지스터의 컨트롤 게이트와 채널 사이의 강한 전계에 의해 채널로부터 플로팅 게이트로의 전하들의 터널링이 일어나 메모리 셀이 프로그램되기 위해서는, 컨트롤 게이트와 채널 사이에 적절한 바이어스가 인가되어야 한다. 통상, 멀티 레벨 셀의 하위비트(LSB)를 프로그램할 때는 15.5 ∼ 21V 정도의 프로그램 전압을 인가하고, 상위비트(MSB)를 프로그램할 때는 17V ∼ 23.5V 정도의 프로그램 전압을 메모리 셀의 워드라인에 인가한다. 드레인 선택라인(DSL) 및 공통소스라인(CSL)으로는 전원전압(Vcc)을 인가하고, 소스 선택라인(SSL)으로는 접지전압(0V)을 인가한다.
도 3에서 메모리 셀(313, 323, 333)이 프로그램을 위해 선택되었다고 가정할 경우의 워드라인, 비트라인 및 선택 트랜지스터들에 인가되는 바이어스 전압들의 일 예가 나타나 있다. 그리고, 비트라인에는 프로그램하고자 하는 레벨에 따라 0V, 1.5V 이하, 전원전압(Vcc)이 각각 인가된다. 비트라인에 인가되는 전압에 대해서는 다음의 도 4a 내지 도 4d를 참조하여 상세히 설명한다.
도 4a 내지 도 4d는 프로그램하고자 하는 레벨에 따른 메모리 셀의 컨트롤 게이트와 채널의 바이어스 상태를 보여 주는 도면이다.
종래에는 멀티 레벨 셀의 하위비트를 프로그램할지 또는 상위비트를 프로그램할지에 따라서 워드라인에 다른 프로그램 전압을 인가하고, 선택된 비트라인으로는 0V의 전압을 인가하였다. 그러나, 본 발명에서는 선택된 메모리 셀의 워드라인으로는 15.5V ∼ 23.5V 정도의 전압을 동일하게 인가하고, 프로그램하고자 하는 레벨이 [10], [00] 또는 [01] 중의 어느 레벨에 해당하는지에 따라서 비트라인에 인가하는 바이어스를 다르게 설정한다.
예컨대, 소거상태인 [11]에서 가장 낮은 프로그램 레벨인 제1 프로그램 레벨([10])로 프로그램하고자 할 경우에는 하위비트(LSB) 프로그램 과정에 해당하므로, 도 4a에 도시된 것과 같이, 메모리 셀의 워드라인으로 15.5V ∼ 21V 정도의 프로그램 전압을 인가하고 비트라인으로는 접지전압(0V)을 인가한다.
그리고, 소거상태인 [11]에서 가장 높은 프로그램 레벨인 제3 프로그램 레벨([01])로 프로그램하고자 할 경우에는 상위비트(MSB) 프로그램 과정에 해당하므로, 도 4b에 도시된 것과 같이, 메모리 셀의 워드라인으로 17V ∼ 23.5V의 프로그 램 전압을 인가하고, 비트라인으로는 접지전압(0V)을 인가한다.
다음으로, 소거상태인 [11]에서 제2 프로그램 레벨([00])로 프로그램하고자 할 경우에는, 도 4c에 도시된 것과 같이, 메모리 셀의 워드라인으로는 제3 프로그램 레벨로 프로그램하는 경우와 마찬가지로 17V ∼ 23.5V의 프로그램 전압을 인가하고, 비트라인으로는 0V 보다는 크고 1.5V 보다는 작거나 같은 크기의 전압을 인가한다. 이 경우, F-N 터널링은 일어나지만 비트라인을 접지시켰을 때보다는 채널과 컨트롤 게이트 사이의 전계가 약하기 때문에, 제2 프로그램 레벨([00])로 프로그램된다. 상기 비트라인으로 인가하는 전압은 페이지 버퍼를 조절함으로써 인가할 수 있는데, 소자에 따라 적절한 값으로 조절할 수 있다.
한편, 선택된 워드라인에 연결된 메모리 셀 중 선택되지 않은 메모리 셀이 프로그램되는 것을 방지하기 위해서는, 통상의 방법과 마찬가지로 도 4d에 도시된 것과 같이, 선택된 비트라인으로 전원전압(Vcc)을 인가한다. 그러면, 워드라인으로 프로그램 전압(Vpgm)이 인가되더라도 채널 부스팅(channel boosting)에 의해 메모리 셀이 프로그램되지 않는다. 선택되지 않은 워드라인으로는 도 3에 도시된 것처럼 예컨대 10V 정도의 패스전압(Vpass)을 인가한다.
한편, 상기 비트라인으로 인가하는 전압은 페이지 버퍼를 이용하여 조절할 수 있는데, 페이지 버퍼의 구조 및 동작을 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 멀리 레벨 셀 플래시 메모리소자의 페이지 버퍼의 회로도이다.
페이지 버퍼는 프로그램 동작시 외부로부터 입력된 데이터를 래치(latch)하 고 있다가 프로그램 동작 동안에 대응하는 비트라인으로 래치한 데이터에 해당하는 전압을 공급하고, 프로그램 검증 동안에는 프로그램 동작이 잘 수행되었는지를 판단하는 검출기로서, 읽기동작을 수행하는 동안에는 대응하는 비트라인의 정보를 감지하고 증폭하는 증폭기로서 각각 작용한다.
본 발명의 페이지 버퍼(500)는 비트라인 선택 및 바이어스 회로(510)에 제1 바이어스 전압부 및 제2 바이어스 전압부를 포함하는 것에 그 특징이 있다. 따라서, 도 5에 도시된 페이지 버퍼의 회로도에서 비트라인 선택 및 바이어스 회로(510)를 제외한 나머지 부분, 즉 프리차지 회로 및 레지스터 회로는 일 예로서 도시되었으며 소자에 따라 적절하게 선택하여 구성될 수 있음은 물론이다.
도 5를 참조하면, 페이지 버퍼(500)는 비트라인 선택 및 바이어스 회로(510), 프리차지 회로(520), 메인 레지스터 회로(530), 캐시 레지스터 회로(540), 데이터 비교부(550), 데이터 입력회로(560), 데이터 출력회로(570) 및 데이터 패스회로(N18)를 포함하여 구성된다.
비트라인 선택 및 바이어스 회로(510)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중에서 어느 하나를 선택하며, 동시에 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인에 프리셋 바이어스(preset bias) 또는 소정의 바이어스를 인가한다.
비트라인 선택 및 바이어스 회로(510)는 6개의 nMOS 트랜지스터들(N01, N02, N03, N04, N05, N06)을 포함하여 이루어진다. 그 중 nMOS 트랜지스터(N01, N02)는 제1 전원라인(VIRPWR)을 통해 이븐 및 오드 비트라인(BLe, BLo)으로 제1 바이어스 전압을 인가하고, nMOS 트랜지스터들(N03, N04)은 제2 전원라인(LMSBPWR)을 통해 이븐 및 오드 비트라인(BLe, BLo)으로 제2 바이어스 전압을 인가한다. nMOS 트랜지스터들(N05, N06)은 비트라인 쌍 중 어느 하나를 선택하고 선택된 비트라인을 감지노드(SO)와 연결한다.
상기 제2 바이어스 전압은, 선택되지 않은 메모리 셀이 프로그램되는 것을 방지하기 위하여 상기 선택되지 않은 비트라인에 인가하는 전압보다 낮은 포지티브(positive) 전압으로, 예를 들어 0V보다 크고 1.5V보다 같거나 작은 크기의 전압이다.
nMOS 트랜지스터(N01)는 이븐 비트라인(BLe)과 제1 바이어스 전압(VIRPWR) 사이에 연결되고, 이븐 디스차지 신호(DISCHe)에 응답하여 턴 온(turn on) 또는 턴 오프(turn off) 된다. nMOS 트랜지스터(N01)가 턴 온될 때 제1 바이어스 전압(VIRPWR)이 이븐 비트라인(BLe)에 인가된다.
nMOS 트랜지스터(N02)는 오드 비트라인(BLo)과 제1 바이어스 전압(VIRPWR) 사이에 연결되고, 오드 디스차지 신호(DISCHo)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N02)가 턴 온될 때 제1 바이어스 전압(VIRPWR)이 오드 비트라인(BLo)에 인가된다.
nMOS 트랜지스터(N03)는 이븐 비트라인(BLe)과 제2 바이어스 전압(LMSBPWR) 사이에 연결되고, 제어신호(LMSBe)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N03)가 턴 온될 때 제2 바이어스 전압(LMSBPWR)이 이븐 비트라인(BLe)에 인가된다.
nMOS 트랜지스터(N04)는 오드 비트라인(BLo)과 제2 바이어스 전압(LMSBPWR) 사이에 연결되고, 제어신호(LMSBo)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N04)가 턴 온될 때 제2 바이어스 전압(LMSBPWR)이 오드 비트라인(BLo)에 인가된다.
nMOS 트랜지스터(N05)는 이븐 비트라인(BLe)과 감지노드(SO) 사이에 연결되고, 이븐 비트라인 선택신호(BSLe)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N05)가 턴 온될 때 이븐 비트라인(BLe)과 감지노드(SO)가 연결된다.
nMOS 트랜지스터(N06)는 오드 비트라인(BLo)과 감지노드(SO) 사이에 연결되고, 오드 비트라인 선택신호(BSLo)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N06)가 턴 온될 때 오드 비트라인(BLo)과 감지노드(SO)가 연결된다.
도시된 바와 같이, nMOS 트랜지스터들(N03, N04) 사이에는 제2 바이어스 전압(LMSBPWR)이 접속되어, 상, 하위비트를 동시에 프로그램하기 위한 바이어스 전압, 예컨대 0 ∼ 1.5V의 전압을 비트라인으로 공급하게 된다.
프리차지 회로(520)는 하나의 pMOS 트랜지스터(P01)를 포함하여 전원전압(Vcc)과 감지노드(SO) 사이에 배치된다. pMOS 트랜지스터(P01)은 프리차지 제어신호(PRECHb)에 응답하여 턴 온 또는 턴 오프된다. 상기 pMOS 트랜지스터(P01)가 턴 온될 때 전원전압(Vcc)이 감지노드(SO)에 인가되고, 감지노드(SO)가 전원전압(Vcc) 레벨로 프리차지된다.
메인 레지스터 회로(530)는 멀티 레벨 셀의 데이터 중 상위비트(MSB)를 래치하고 저장한다. 메인 레지스터 회로(530)는 상위비트 래치회로(531), 제1 센싱회 로(532) 및 래치 리셋회로(533)을 포함한다.
상위비트 래치회로(531)는 두 개의 인버터(IN02, IN03)으로 이루어진 상위비트 래치(534)와 인버터(IN01)를 포함한다. 인버터(IN02, IN03)는 노드(QAb)와 노드(QA) 사이에 역방향 병렬 연결되고, 상기 노드(QAb) 또는 노드(QA)에 입력된 데이터를 래치한다. 인버터(IN01)는 노드(O)와 노드(QAb) 사이에 연결되고 상기 상위비트 래치(534)로부터 수신되는 데이터를 반전시켜 노드(O)에 전달한다.
제1 센싱회로(532)는 nMOS 트랜지스터(N07, N08)를 포함한다. nMOS 트랜지스터(N07)는 상위비트 독출신호(MSBREAD)에 응답하여 턴 온 또는 턴 오프되고, nMOS 트랜지스터(N08)는 감지노드(SO)의 전위에 응답하여 턴 온 또는 턴 오프된다. 따라서, nMOS 트랜지스터(N07, N08)가 턴 온될 때 상기 노드(QAb)와 접지전압(Vss)이 연결되어 접지전압이 노드(QAb)에 인가되고, 상기 노드(QAb)의 전위가 로우 레벨이 된다.
래치 리셋회로(533)는 상기 노드(QA)와 접지전압(Vss) 사이에 연결되고, 상위비트 리셋신호(MSBSET)에 응답하여 턴 온 또는 턴 오프되는 nMOS 트랜지스터(N11)를 포함한다. nMOS 트랜지스터(N11)가 턴 온될 때 접지전압(Vss)과 상기 노드(QA)가 연결되고, 접지전압(Vss)이 노드(QA)에 인가되어 노드(QA)가 로우 레벨로 초기화된다.
캐시 레지스터 회로(540)는 멀티 레벨 셀의 데이터 중 하위비트(LSB)를 래치하고 저장한다. 캐시 레지스터 회로(540)는 하위비트 래치회로(541)와 래치 초기화회로(542) 및 제2 센싱회로(543)를 포함한다.
하위비트 래치회로(541)는 두 개의 인버터(IN05, IN06)로 이루어진 하위비트 래치(544)와 인버터(IN04)를 포함한다. 인버터(IN05, IN06)는 노드(QBb)와 노드(QB) 사이에 역방향 병렬 연결되어, 상기 노드(QBb) 또는 노드(QB)로 입력된 데이터를 래치한다. 상기 인버터(IN04)는 노드(P)와 노드(QBb) 사이에 연결되어, 상기 하위비트 래치(544)로부터 수신되는 데이터를 반전시켜 상기 노드(P)에 전달한다.
래치 초기화 회로(542)는 nMOS 트랜지스터(N19, N23)를 포함한다. 상기 nMOS 트랜지스터(N19)가 턴 온될 때 상기 노드(QB)와 접지전압(Vss)이 연결되고, 상기 노드(QB)에 접지전압(Vss)이 인가되어 노드(QB)의 전위가 로우 레벨이 된다. 상기 nMOS 트랜지스터(N23)가 턴 온될 때 상기 노드(QBb)와 접지전압(Vss)이 연결되고, 상기 노드(QBb)에 접지전압(Vss)이 인가되어 노드(QB)의 전위가 로우 레벨이 된다.
상기 제2 센싱회로(543)는 nMOS 트랜지스터(N20, N21, N22)를 포함한다. nMOS 트랜지스터(N20)의 드레인은 노드(QB)에 연결되고 소스는 nMOS 트랜지스터(N21)의 드레인에 연결된다. 또한, 상기 nMOS 트랜지스터(N21)의 소스는 접지전압(Vss)에 연결된다. nMOS 트랜지스터(N22)의 드레인은 노드(QBb)에 연결되고 소스는 nMOS 트랜지스터(N21)의 드레인에 연결된다. 상기 nMOS 트랜지스터(N20)는 제1 하위비트 독출신호(LSBREAD1)에 응답하여 턴 온 또는 턴 오프되고, 상기 nMOS 트랜지스터(N21)는 감지노드(SO)의 전위에 응답하여 턴 온 또는 턴 오프되며, nMOS 트랜지스터(N22)는 제2 하위비트 독출신호(LSBREAD2)에 응답하여 턴 온 또는 턴 오프된다. 따라서, 상기 nMOS 트랜지스터(N20)와 nMOS 트랜지스터(N21)가 턴 온될 때 상기 노드(QB)와 상기 접지전압(Vss)이 연결되고, 상기 노드(QB)의 전위가 로우 레벨이 된다. 또한, 상기 nMOS 트랜지스터(N20)와 nMOS 트랜지스터(N22)가 턴 온될 때 상기 노드(QBb)와 접지전압(Vss)이 연결되고, 상기 노드(QBb)의 전위가 로우 레벨이 된다.
데이터 비교부(550)는 nMOS 트랜지스터(N12, N13)로 이루어진 제1 비교회로(551)와 nMOS 트랜지스터(N14, N15)로 이루어진 제2 비교회로(552)를 포함한다. nMOS 트랜지스터(N12)는 멀티 레벨 셀 프로그램 신호(MLCPROG)에 응답하여 턴 온 또는 턴 오프되고, nMOS 트랜지스터(N13)는 노드(P)의 전위에 응답하여 턴 온 또는 턴 오프되어 감지노드(SO)와 노드(O)를 연결하거나 분리한다. nMOS 트랜지스터(N14)는 상기 멀티 레벨 셀 프로그램 신호(MLCPROG)에 응답하여 턴 온 또는 턴 오프되고, nMOS 트랜지스터(N15)는 노드(O)의 전위에 응답하여 턴 온 또는 턴 오프되어 상기 감지노드(SO)와 노드(P)를 연결하거나 분리한다.
데이터 입력회로(560)는 nMOS 트랜지스터(N09, N10)를 포함한다. nMOS 트랜지스터(N09)는 데이터 입력신호(DI)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N09)가 턴 온될 때 입출력 단자(YA)의 데이터를 상기 노드(QAb)에 전달한다. nMOS 트랜지스터(N10)는 반전 데이터 입력신호(nDI)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N10)가 턴 온될 때 상기 입출력단자(YA)의 데이터를 상기 노드(QA)에 전달한다.
데이터 독출회로(570)는 nMOS 트랜지스터(N16, N17)를 포함한다. nMOS 트랜지스터(N16)는 상위비트 패스신호(MSBPASS)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N16)가 턴 온될 때 노드(O)의 데이터를 상기 입출력단자(YA)에 전달한다. nMOS 트랜지스터(N17)는 하위비트 패스신호(LSBPASS)에 응답하여 턴 온 또는 턴 오프된다. nMOS 트랜지스터(N17)가 턴 온될 때 상기 노드(O)의 데이터를 상기 입출력단자(YA)에 전달한다.
데이터 패스회로(N18)는 감지노드(SO)와 노드(P) 사이에 연결되고, 싱글 레벨 셀 프로그램신호(SLCPROG)에 응답하여 턴 온 또는 턴 오프된다. 상기 데이터 패스회로(N18)가 턴 온될 때 상기 노드(P)의 데이터를 감지노드(SO)에 전달한다.
통상, 플래시 메모리소자의 프로그램 동작은 선택된 메모리 셀 트랜지스터들의 플로팅 게이트에 전자들을 주입하는 프로그램 과정과, 프로그램된 메모리 셀 트랜지스터들이 원하는 적정 문턱전압에 도달하였는지를 검증하는 검증(verify) 과정으로 이루어진다. 프로그램 과정과 검증과정은 미리 정해진 루프(loop) 내에서 선택된 모든 메모리 셀들이 각각 원하는 문턱전압에 도달할 때까지 반복적으로 수행된다.
복수 개의 메모리 셀들로 이루어진 플래시 메모리소자에서, 프로그램 동작에 의해 각 메모리 셀이 프로그램되는 정도에는 차이가 있다. 따라서, 선택된 메모리 셀에 대한 한 번의 프로그램이 수행된 후에 각 메모리 셀들이 원하는 상태에 도달하였는지의 여부를 검증하여, 이미 원하는 상태에 도달한 셀들에는 영향을 주지 않으면서 원하는 상태에 도달하지 못한 나머지 메모리 셀들에 대해서만 다시 프로그램 동작이 수행되도록 해야 한다. 이러한 프로그램 및 검증 동작은 선택된 모든 메모리 셀들이 원하는 문턱전압에 도달할 때까지 반복적으로 수행된다.
비트라인 선택신호(BSLe, BSLo)에 의해 한 쌍의 비트라인 중 하나의 비트라인, 예를 들어 이븐 비트라인(BLe)이 선택될 경우, 선택되지 않은 오드 비트라인(BLo)으로는 디스차지신호(DISCHe, DISCHo)의 제어에 의해 제1 전원라인(VIRPWR)으로부터 공급되는 전원전압(Vcc)이 인가되어 비선택된 오드 비트라인(BLo)의 선택된 워드라인에 연결된 메모리 셀이 프로그램되는 것이 방지된다. 또한, 선택된 이븐 비트라인으로는 소정의 전압이 인가되는데, 프로그램하고자 하는 레벨에 따라 제어신호(LMSBe)에 의해 제2 전원라인(LMSBPWR)으로부터 0V보다 크고 1.5V보다 같거나 작은 전압이 공급된다.
도 6은 본 발명에 따른 멀티 레벨 플래시 메모리소자를 프로그램하는 과정에서의 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 함께 참조하여, 이븐 비트라인(BLe)이 선택된 경우의 본 발명에 따른 프로그램 방법을 설명한다.
먼저, 페이지 버퍼의 메인 레지스터 회로 및 캐시 레지스터 회로를 초기화한다(도 6의 t1 구간). 프리차지신호(PRECHb)가 소정 시간 동안 로우(low) 레벨로 인가되면, pMOS 트랜지스터(P01)가 턴 온되어 전원전압(Vcc)이 감지노드(SO)로 인가된다. 따라서, 감지노드(SO)가 전원전압(Vcc) 레벨로 프리차지되어 하이(high) 레벨의 전위가 된다. 감지노드(SO)의 전위가 하이 레벨이 됨에 따라, 제1 센싱회로(532)의 nMOS 트랜지스터(N08)가 턴 온된다. 이때 하이 레벨의 상위비트 독출신호(MSBREAD)가 상기 제1 센싱회로(532)에 인가되어 nMOS 트랜지스터(N07)가 턴 온된다. 이로 인해 접지전압(Vss)과 노드(QAb)가 연결되어 접지전압(Vss)이 노 드(QAb)에 인가된다. 따라서, 상기 노드(QAb)의 전위는 로우(low) 레벨로, 노드(QA)의 전위는 하이(high) 레벨로 초기화된다. 또한, 감지노드(SO)의 전위에 응답하여 제2 센싱회로(543)의 nMOS 트랜지스터(N21)가 턴 온된다. 이때, 하이 레벨의 제2 하위비트 독출신호(LSBREAD2)가 제2 센싱회로(543)에 인가되어 nMOS 트랜지스터(N20)가 턴 온된다. 이로 인해 접지전압(Vss)이 노드(QB)에 인가되어 상기 노드(QB)의 전위는 로우 레벨로, 노드(QBb)의 전위는 하이 레벨로 초기화된다.
다음, 프로그램을 위해 비트라인을 셋업한다(t2).
이 구간동안 이븐 디스차지신호(DISCHe)로 하이(high)의 신호가 입력되면 nMOS 트랜지스터(N01)가 턴 온된다. nMOS 트랜지스터(N01)가 턴 온 됨에 따라, 제1 바이어스 전압(VIRPWR)이 상기 이븐 비트라인(BLe)에 인가되어 이븐 비트라인(BLe)이 하이 레벨 전위로 프리차지된다. 제1 바이어스 전압(VIRPWR)으로는 전원전압(Vcc)이 인가된다.
또한 오드 디스차지 신호(DICSHo)로 하이(high)의 신호가 입력되어 nMOS 트랜지스터(N02)가 턴 온된다. nMOS 트랜지스터(N02)가 턴 온 됨에 따라, 제1 바이어스 전압(VIRPWR)이 오드 비트라인(BLo)에 인가되어 오드 비트라인(BLo)이 하이 레벨 전위로 프리차지된다.
한편, 셀 스트링 내에서는 드레인 선택라인(DSL)으로 전원전압(Vcc)을 인가하고, 소스 선택라인(SSL)은 접지된다.
다음, 메모리 셀을 원하는 레벨로 프로그램한다(t3).
이븐 디스차지신호(DISCHe)로 로우의 신호가 입력되어 nMOS 트랜지스터(N01) 가 턴 오프 된다. 따라서, 이븐 비트라인(BLe)에 인가되던 제1 바이어스 전압(VIRPWR)이 차단된다. 오드 디스차지신호(DISCHo)는 하이의 상태를 유지하므로 오드 비트라인(BLo)은 하이 레벨의 전위를 유지한다.
프로그램하고자 하는 레벨이 가장 낮은 프로그램 레벨인 제1 프로그램 레벨([10])일 경우에는, LMSBe 제어신호로 하이 레벨의 신호가 인가되고, 그에 따라 nMOS 트랜지스터(N03)가 턴 온 된다. nMOS 트랜지스터(N03)가 턴 온 됨에 따라, 제2 전원라인(LMSBPWR)을 통해 0V보다 크고 1.5V보다 같거나 작은 제2 바이어스 전압이 이븐 비트라인(BLe)으로 인가된다. 프로그램하고자 하는 레벨이 제2 프로그램 레벨([00]) 또는 제3 프로그램 레벨([01])일 경우에는 LMSBe 제어신호로 로우 레벨의 신호가 인가되고, 그에 따라 nMOS 트랜지스터(N03)는 턴 오프 된다. nMOS 트랜지스터(N03)가 턴 오프 됨에 따라, 이븐 비트라인(BLe)으로 제2 바이어스 전압이 인가되지 않는다. LMSBo 제어신호로는 로우 레벨의 신호가 인가된다.
이후 하이 레벨의 이븐 비트라인 선택신호(BSLe)가 인가되어 nMOS 트랜지스터(N05)가 턴 온 된고, 메모리 셀의 워드라인으로 프로그램 전압(Vpgm)이 인가되어 선택된 메모리 셀이 프로그램된다.
이때, 프로그램할 레벨에 따라 LMSBe 제어신호에 의해 상기 선택된 비트라인으로 다른 크기의 전압이 인가되는데, 그에 대해서는 도 4a 내지 도 4d에서 상세하 설명하였으므로 여기서는 생략한다.
도 7은 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자를 프로그램하는 과정에서의 메모리 셀의 문턱전압 분포를 나타낸 도면이다.
제2 바이어스 전압을 별도로 인가할 수 있도록 구성된 페이지 버퍼를 이용하여, 프로그램할 레벨에 따라 비트라인으로 서로 다른 크기의 바이어스 전압을 인가함으로써, 소거 상태([11])로부터 제1 내지 제3 프로그램 레벨 중 어느 한 레벨로 한 번에 프로그램할 수 있다. 따라서, 종래 멀티 레벨 셀의 하위비트를 먼저 프로그램한 후 그 데이터를 읽어서 상위비트를 프로그램하는 방식에 비해 프로그램에 소요되는 시간을 최대 절반까지 줄일 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 2(bit) 멀티 레벨 셀 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
도 2a 및 도 2b는 종래의 멀티 레벨 셀의 하위비트(LSB) 및 상위비트(MSB)를 프로그램할 때의 문턱전압 분포를 각각 도시한 도면이다.
도 3은 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 셀 스트링 구조와, 프로그램 동작시 인가되는 바이어스 상태를 나타내 보인 도면이다.
도 4a 내지 도 4d는 프로그램 레벨에 따른 메모리 셀의 컨트롤 게이트와 채널의 바이어스 상태를 보여 주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 멀리 레벨 셀 플래시 메모리소자의 페이지 버퍼 회로도이다.
도 6은 본 발명에 따른 멀티 레벨 플래시 메모리소자를 프로그램하는 과정에서의 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자를 프로그램하는 과정에서의 메모리 셀의 문턱전압 분포를 나타낸 도면이다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리소자의 메모리 셀을, 문턱전압의 크기에 대응하는 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 방법에 있어서,
    상기 메모리 셀이 연결된 워드라인으로 소정의 프로그램 전압을 인가하면서,
    상기 메모리 셀의 멀티 비트가 동시에 프로그램되어 상기 제1 내지 제3 프로그램 레벨 중 어느 하나에 대응하는 문턱전압을 갖도록, 상기 메모리 셀이 연결된 비트라인 중 선택된 비트라인으로 상기 메모리 셀의 멀티 비트의 데이터에 대응하는 문턱전압에 따라 서로 다른 전압을 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  9. 제8항에 있어서,
    메모리 셀을 상기 제1 및 제3 프로그램 레벨로 프로그램할 경우에는 상기 선택된 비트라인으로 접지전압을 전압을 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  10. 제9항에 있어서,
    메모리 셀을 상기 제1 프로그램 레벨로 프로그램할 때,
    상기 제3 프로그램 레벨로 프로그램할 때보다 작은 프로그램 전압을 상기 워 드라인으로 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  11. 제8항에 있어서,
    메모리 셀을 상기 제2 프로그램 레벨로 프로그램할 경우에는 상기 선택된 비트라인으로 상기 접지전압보다 크고, 전원전압보다 작은 전압이 인가되도록 하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  12. 제11항에 있어서,
    상기 메모리 셀을 제2 프로그램 레벨로 프로그램할 때, 상기 선택된 비트라인으로 접지전압보다 크고 1.5V보다 같거나 작은 전압이 인가되도록 하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  13. 제8항에 있어서,
    상기 비트라인 중 선택되지 않은 비트라인으로는 전원전압(Vcc)을 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  14. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리소자의 메모리 셀을, 문턱전압의 크기에 대응하는 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 방법에 있어서,
    상기 메모리 셀의 멀티 비트가 동시에 프로그램되어 상기 제1 내지 제3 프로그램 레벨 중 어느 하나에 대응하는 문턱전압을 갖도록, 상기 메모리 셀이 연결된 비트라인 중 선택된 비트라인에 인가할 전압을 다르게 설정하고, 설정된 전압을 선택된 메모리 셀이 연결된 비트라인 중 선택된 비트라인에 인가하는 단계;
    상기 한 쌍의 비트라인 중 하나의 비트라인을 선택하고, 그 선택된 비트라인을 감지노드에 연결하는 단계; 및
    상기 메모리 셀의 워드라인으로 소정의 프로그램 전압을 인가하여 상기 메모리 셀을 제1 내지 제3 프로그램 레벨 중 어느 하나로 프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  15. 제14항에 있어서,
    상기 전압을 선택된 메모리 셀이 연결된 비트라인 중 선택된 비트라인에 인가하는 단계는,
    프로그램할 레벨이 상기 제1 내지 제3 레벨 중 어디에 속하는지 판단하는 단계와,
    프로그램할 레벨이 제1 또는 제3 레벨인 경우에 상기 선택된 비트라인으로 제1 바이어스 전압이 인가되도록 하고, 프로그램할 레벨이 제2 레벨인 경우에는 상기 선택된 비트라인으로 상기 제1 바이어스 전압보다 큰 제2 바이어스 전압이 인가되도록 하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  16. 제15항에 있어서,
    상기 제1 바이어스 전압은 접지전압이고,
    상기 제2 바이어스 전압은, 상기 접지전압보다 크고 전원전압(Vcc)보다는 작 은 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  17. 제14항에 있어서,
    상기 메모리 셀을 상기 제1 프로그램 레벨로 프로그램할 때는,
    상기 제3 프로그램 레벨로 프로그램할 때보다 작은 프로그램 전압을 상기 워드라인으로 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  18. 제14항에 있어서,
    상기 메모리 셀이 연결된 비트라인 중, 선택되지 않은 비트라인으로는 전원전압(Vcc)을 인가하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
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