KR20050007653A - 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 - Google Patents

멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 Download PDF

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Abstract

본 발명은 멀티 레벨 셀(MLC)을 갖는 플래시 메모리 장치와 그것의 독출 방법 및 프로그램 방법에 관한 것이다.
본 발명에 따른 멀티 레벨 셀을 갖는 플래시 메모리 장치는, 메모리 셀 어레이와, 비트 라인을 프리차지하는 수단과, 상기 비트 라인에 전압을 공급하는 비트라인 전압 공급회로와, 서로 기능을 달리 하는 제 1 내지 제 3 래치 회로를 포함하며, LSB 와 MSB 로 나누어 독출 동작 및 프로그램 동작을 수행한다.
본 발명에 따른 메모리 장치의 독출 방법은 2 번의 LSB 독출 동작과 한 번의 MSB 독출 동작을 수행하며, 프로그램 방법은 1 번의 LSB 프로그램 동작과 1 번의 MSB 프로그램 동작이 수행된다.
본 발명에 의하면, 프로그램 동작시 2번의 프로그램 동작에 의해 멀티 레벨을 갖는 데이타를 메모리 셀에 프로그램 할 수 있다.

Description

멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출 방법 및 프로그램 방법 {FLASH MEMORY DEVICE HAVING MULTI-LEVEL CELL AND METHOD FOR ITS READING OPERATION AND PROGRAM OPERATION}
본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 멀티 레벨 셀(Multi-Level Cell ; MLC)을 갖는 플래시 메모리 장치와 그것의 독출 방법 및 프로그램 방법에 관한 것이다.
플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트 라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 셀 스트링들은 상기 비트 라인들을 따라서 순서적으로 스트링 선택 트랜지스터, 메모리 셀들, 접지 선택 트랜지스터들이 직렬로 연결되어 있다. 상기 셀 스트링의 스트링 선택 트랜지스터의 전류 통로는 대응하는 비트 라인과 메모리 셀들의 전류 통로와 연결되고, 접지 선택 트랜지스터의 전류 통로는 공통 소오스 라인과 메모리 셀의 전류 통로 사이에 연결된다. 각 스트링의 스트링 선택 트랜지스터의 게이트, 메모리 셀 트랜지스터들의 제어 게이트들 및 접지 선택 트랜지스터의 게이트에는 각각 스트링 선택 라인, 워드 라인들 및 공통 소오스 라인이 연결된다.
상기 메모리 셀들은 각각 제어 게이트, 플로팅 게이트, 소오스, 그리고 드레인을 갖는 셀 트랜지스터로 구성된다. 잘 알려진 바와 같이, 상기 셀 트랜지스터들은 F-N 터널링 방식을 이용하여 프로그램 동작을 수행한다.
한편, 상기 메모리 셀 어레이의 일측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 잘 알려진 행 디코더가 위치한다. 또한 상기 메모리 셀 어레이의 다른 일측에는 복수개의 비트 라인들에 연결되는 페이지 버퍼가 위치한다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이타를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell;MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single-Level Cell;SLC)이라 한다.
멀티 레벨 셀(MLC)은 통상적으로 2개 이상의 드레솔드 전압분포을 가지며, 이에 대응되는 2개 이상의 데이타 저장 상태들을 가진다. 도 11a 에 도시된 바와 같이, 2-비트의 데이타를 프로그램할 수 있는 멀티 레벨 셀(MLC)은 4개의 데이타 저장 상태 즉, [11], [10], [01], [00] 를 가진다. 이들의 분포는 각각 상기 멀티 레벨 셀(MLC)의 드레솔드 전압분포들에 대응된다. 예를 들면, 메모리 셀의 드레솔드 전압분포들이 각각 -2.7V 이하, 0.3V ~ 0.7V, 1.3V ~ 1.7V, 2.3V ~ 2.7V 라고가정하면, 상기 [11] 은 -2.7V 이하 , [10] 은 0.3V ~ 0.5V, [01] 은 1.3V ~ 1.7V, [00] 은 2.3V ~ 2.7V 에 각각 대응된다. 즉, 상기 멀티 레벨 셀(MLC)의 드레솔드 전압이 상기 4 가지의 드레솔드 전압분포들 중 하나에 해당하면, [11], [10], [01], [00] 중 그에 해당하는 2 비트의 데이타 정보가 상기 메모리 셀에 저장된다.
멀티 레벨 셀을 갖는 플래시 메모리 장치의 독출 동작은 일정한 양의 비트라인 전류와 계단 파형의 워드라인 전압에 따라서 선택된 메모리 셀을 통하여 흐르는 셀 전류의 차이에 의해 멀티 레벨 셀의 데이타가 감지된다. 도 11b 를 참조하면, 종래의 독출 동작 방법은 선택된 워드 라인으로는 일정한 시간 간격을 두고 3번의 워드 라인 전압을 인가하고, 비선택 워드 라인으로는 독출 동작 동안에 동일한 워드 라인 전압(Vread)이 인가됨으로써 수행된다. 이때, 선택된 워드 라인에 인가되는 전압은 높은 전압부터 순차적으로 인가된다. 즉, [00]과 [01] 사이에 있는 Vrd3 = 2V 를 인가한 다음, [01]과 [10] 사이에 있는 Vrd2 = 1V 인가하고, 마지막으로 [10]과 [11] 사이에 있는 Vrd = 0V 를 인가한다. 한편, 비선택된 워드 라인으로는 비선택된 메모리 셀을 도통할 수 있는 전압(예를 들면, Vread = 6 V)이 인가된다. 상기 독출 동작에 대한 상세한 설명은 등록공보(10-0204803)에 상세히 설명되어 있다.
멜티 레벨 셀(MLC)을 갖는 플래시 메모리 장치의 프로그램 동작은 F-N 터널링(Fowler Nordheim Tunjeling)을 이용하여 선택된 메모리 셀의 게이트에 소정의 프로그램 전압(예를 들면, 14V ~ 19V)이 인가되도록 하고 비트라인으로는 접지전압(Vss)이 인가되도록 한다. 프로그램을 방지하기 위해서는 상기 비트라인으로 전원전압(Vcc)을 인가한다. 상기 선택된 메모리 셀의 워드 라인에 프로그램 전압과 상기 비트 라인에 접지전압(Vss)이 인가되면 상기 메모리 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 인가된다. 이러한 전계에 의해 채널의 전자들이 플로팅 게이트와 채널 사이의 산화막을 통과하여 터널링이 발생된다. 이와 같이 플로팅 게이트에의 전자들의 축적에 의해 프로그램되는 메모리 셀의 드레솔드 전압이 상승한다. 도 12는 종래의 프로그램 동작 방법을 나타낸 도면이다. 종래의 방법에 의하면, 도 12에 도시된 데이타 저장 상태에 도달하기 위해서는 각각 3번의 프로그램 동작 과정을 거쳐야 한다. 예를 들면, [00] 의 경우에는 단계 1, 단계 2, 단계 3 을 거쳐 프로그램 되고, [01] 의 경우에는 단계 1, 단계 2, 프로그램 방지을 거쳐 프로그램된다. 상기 프로그램 동작에 대한 상세한 설명은 등록공보(10-0204803)에 상세히 설명되어 있다.
본 발명의 목적은 상술한 종래의 독출 방법 및 프로그램 방법과는 다른 방법을 사용함으로써 독출 동작 및 프로그램 동작의 효율성을 향상시키고, 특히 프로그램 동작의 수를 감소시키는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 NAND 플래시 메모리 장치의 메모리 셀 어레이를 나타낸 블록도이다.
도 2는 본 발명에 따른 멀티 레벨 셀을 갖는 플래시 메모리 장치의 블록도이다.
도 3은 본 발명의 실시예에 따른 멀티 레벨 셀을 갖는 플래시 메모리 장치의 회로도이다.
도 4는 본 발명에 따른 멀티 레벨 셀의 데이타 저장상태를 나타낸 도면이다.
도 5는 본 발명에 따른 독출 동작시 워드 라인에 인가되는 전압을 나타낸 도면이다.
도 6은 본 발명에 따른 플래시 메모리 장치의 LSB 독출 동작에 대한 타이밍도이다.
도 7은 본 발명에 따른 플래시 메모리 장치의 MSB 독출 동작에 대한 타이밍도이다.
도 8a는 본 발명에 따른 프로그램 동작 방법을 나타낸 도면이다.
도 8b는 본 발명에 따른 프로그램 동작시 워드 라인에 인가되는 전압을 나타낸 도면이다.
도 9은 본 발명에 플래시 메모리 장치의 LSB 프로그램 동작에 대한 타이밍도이다.
도 10은 본 발명에 플래시 메모리 장치의 MSB 프로그램 동작에 대한 타이밍도이다.
도 11a는 종래 발명에 따른 멀티 레벨 셀의 데이타 저장상태를 나타낸 도면이다.
도 11b는 종래 발명에 따른 멀티 레벨 셀의 독출 동작시 워드 라인에 인가되는 전압을 나타낸 도면이다.
도 12는 종래 발명에 따른 프로그램 동작 방법을 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 110, 120 : 셀 스트링
200 : 페이지 버퍼 210: 제 1 래치 회로
220 : 제 2 래치 회로 230 : 제 3 래치 회로
240 : 비트라인 전압 공급회로 250 : 프리차지 회로
260 : 데이타 변환회로 270 : 워드라인 전압 공급회로
280 : 전압발생회로 290 : 페이지버퍼 콘트롤러
300 : 행 디코더
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 2-비트의 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램한다. 상기 플래시 메모리 장치는 상기 메모리 셀에 연결된 워드 라인 및 비트 라인과; 상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드 라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와; 상기 비트 라인과 연결된 비트 라인 전압 공급회로를 포함한다. 여기서, 상기 비트 라인 전압 공급회로는, 상기 제 1 프로그램 구간 동안에는 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하고, 상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 독출하고, 상기 제 2 프로그램 구간 동안에는 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램한다.
이 실시예에 있어서, 상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며, 상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)이다. 여기서, 상기 가변전압(BLPWR)은, 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압이다.
본 발명에 따른 플래시 메모리 장치의 다른 일면은, 상기 메모리 셀에 연결된 워드 라인 및 비트 라인과; 상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드 라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와; 상기 비트 라인과 연결된 페이지 버퍼를 포함한다. 상기 페이지 버퍼는, 상기 제 1 및 제 2 프로그램 구간 동안에 프로그램할 각각의 하위 및 상위 데이타 비트를 래치하는 제 1 래치회로와; 상기 제 1 프로그램 구간 동안에 상기 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 비트 라인 전압 공급회로와; 상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 감지하여 상기 하위 데이타 비트를 래치하는 제 2 래치 회로와; 상기 제 2 프로그램 구간 동안에 상기 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 상기 비트 라인 전압 공급회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼는, 상기 비트 라인을 프리차지하는 프리차지 회로를 더 구비하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며, 상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)이다. 여기서, 상기 가변전압(BLPWR)은, 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 또는 제 2 래치 회로는 각각, 하나의 데이타 비트를 래치하는 래치와; 프로그램 동작 전에 상기 래치의 한 노드를 초기화는 수단과; 상기 제 1 및 제 2 프로그램 구간들 중에 상기 래치의 다른 노드를 리셋하는 리셋회로를 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 장치의 또 다른 일면은, 상기 메모리 셀에 연결된 워드 라인 및 비트 라인과; 상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드 라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와; 상기 비트 라인과 연결된 페이지 버퍼를 포함한다. 여기서, 상기 페이지 버퍼는, 상기 제 1 및 제 2 프로그램 구간 이전에 상기 비트 라인을 프리차지하는 프리차지 회로와; 상기 제 1 및 제 2 프로그램 구간 이전에 프로그램할 각각의 하위 및 상위 데이타 비트들을 로딩하는 제 3 래치 회로와; 상기 제 1 및 제 2 프로그램 구간 동안에 프로그램할 각각의 하위 및 상위 데이타 비트를 래치하는 제 1 래치회로와; 상기 제 1 프로그램 구간 동안에 상기 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 비트라인 전압 공급회로와; 상기 제 2 프로그램 구간 이전에 프로그램된 하위 데이타 비트를 감지하여 상기 하위 데이타 비트를 래치하는 제 2 래치 회로와; 상기 제 2 프로그램 구간 동안에 상기 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 상기 비트라인 전압 공급회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며, 상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)이다. 여기서, 상기 가변전압(BLPWR)은 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압이다.
이 실시예에 있어서, 상기 제 1 내지 제 3 래치 회로는 각각, 하나의 데이타 비트를 래치하는 래치와; 프로그램 동작 전에 상기 래치의 한 노드를 초기화는 수단과; 상기 제 1 및 제 2 프로그램 구간들 중에 상기 래치의 다른 노드를 리셋하는 리셋회로를 포함하는 것을 특징으로 한다.
본 발명에 따른 2-비트의 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램하는 방법은, 상기 제 1 프로그램 구간 동안에 워드 라인으로는 제 1 워드 라인 전압을 공급하고, 비트 라인으로는 프로그램할 하위 데이타 비트에 따라 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 제 1 프로그램 과정과; 상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 독출하는 독출 과정과; 상기 제 2 프로그램 구간 동안에 워드 라인으로는 제 2 워드 라인 전압을 공급하고, 비트 라인으로는 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 제 2 프로그램 과정을 구비함을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 프로그램 구간 이전에, 상기 비트 라인을 프리차지하는 과정과; 상기 프로그램할 하위 및 상위 데이타 비트들을 로딩하는 과정과; 상기 프로그램할 하위 및 상위 데이타 비트들을 래치하는 과정을 더 구비하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀에 프로그램된 2-비트의 하위 및 상위 데이타 비트들을 독출 방법은, 선택된 워드 라인으로 제 3 워드 라인 전압(Vrd3)과 제 1 워드 라인 전압(Vrd1)을 순차적으로 인가하여 상기 하위 데이타 비트를 독출하는 제 1 독출 과정과; 선택된 워드 라인으로 제 2 워드 라인 전압(Vrd2)을 인가하여 상기 상위 데이타 비트를 독출하는 제 2 독출 과정과; 상기 독출된 하위 및 상위 데이타 비트를 합하여 프로그램된 데이타 비트들을 외부로 출력하는 과정을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 독출 동작 과정은, 상기 선택된 워드 라인으로 제 3 워드 라인 전압(Vrd3)을 인가하여 상기 하위 데이타 비트에 대한 정보를감지하는 과정과; 상기 감지된 정보와 상기 선택된 워드 라인으로 제 1 워드 라인 전압(Vrd1)을 인가하여 감지된 하위 데이타 비트에 대한 정보에 의하여 판별된 상기 하위 데이타 비트를 독출하는 과정인 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
Ⅰ. 플래시 메모리 장치
도 1은 본 발명에 따른 메모리 셀 어레이를 나타낸 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 복수개의 워드 라인들(WL0 ~ WLm) 과 복수개의 비트 라인들(BL0 ~ BLn)과 복수개의 메모리 셀들(M0~ Mm)로 이루어진다. 상기 메모리 셀 어레이(100)의 일측에는, 스트링 선택 라인(SSL), 워드 라인들(WL0 ~ WLm) 및 접지 선택 라인(GSL)과 연결되는 잘 알려진 행 디코더(300)가 위치한다. 상기 행 디코더(300)는 주어진 어드레스에 따라서 해당 메모리 블록을 선택하는 디코딩과 선택된 스트링 내에서 하나의 워드 라인을 선택하는 디코딩의 조합에 의해 워드 라인 선택이 이루어진다.
또한 상기 메모리 셀 어레이(100)의 다른 일측에는 복수개의 비트 라인들 (BL0 ~ BLn)에 연결되는 페이지 버퍼(200)가 위치한다. 상기 페이지 버퍼의 양측에는 각각 상기 페이지 버퍼(200)에 제어신호, 리셋신호, 로드신호 등을 공급하는 페이지버퍼 콘트롤러(290)와 상기 페이지 버퍼(200)에 가변전압을 공급하는 전압 발생 회로(280)가 위치한다.
도 2는 본 발명에 따른 플래시 메모리 장치의 블록도이다. 도 2를 참조하여 각 블록들의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 적어도 2-비트의 데이타 비트들을 저장한다. 상기 데이타 비트들은 각각 하위 데이타 비트와 상기 데이타 비트로 구분된다. 여기서 상기 하위 데이타 비트를 'LSB' 로 정의하고, 상기 상위 데이타 비트를 'MSB' 로 정의한다. 예를 들면, [10]에서, 상위 데이타 비트에 해당하는 '1' 이 MSB 이고, 하위 데이타 비트에 해당하는 '0' 은 LSB 이다. 상기 데이타 비트들은 상기 메모리 셀의 드레솔드 전압분포에 따라 구분된다. 본 명세서에서는 상기 데이타 비트들에 대응하는 드레솔드 전압분포에 대해, [11] 에 대하여는 -2.7V 이하, [10] 에 대하여는 0.3V ~ 0.7V, [00] 에 대하여는 1.3V ~ 1.7V, [01] 에 대하여는 2.3V ~ 2.7V 인 것으로 한다.
상기 메모리 셀 어레이(100)의 선택 또는 비선택된 워드 라인에는 독출 동작 및 프로그램 동작시 각각 정해진 워드 라인 전압(VWL)이 인가된다. 상기 워드 라인 전압(VWL)은 워드 라인 전압 공급회로(270)에서 공급된다. 워드 라인 전압 레벨은 후술되는 독출 동작 방법 및 프로그램 동작 방법에서 상세히 설명된다.
프리차지 회로(250)는 제 1 로드신호(PLOAD)에 의해 동작하며, 비트라인 또는 노드(E)를 프리차지한다. 또한 상기 프리차지 회로(250)는 상기 노드(E)에 따라 제 1 래치회로(210)와 제 2 래치회로(220)을 제어한다.
제 1 래치 회로(210) 및 제 2 래치 회로는 각각 제 1 및 제 2 래치신호(LCH_MR, LCH_MS)와 제 3 래치신호(LCH-S)에 의해 제어되며, 래치된 데이타 비트를 비트라인 전압 공급회로(240)를 이용하여 상기 메모리 셀(100)에 프로그램하거나 프로그램된 데이타 비트를 독출한다. 제 3 래치 회로(230)는 제 2 로드신호(PCLOAD)에 의해 제어되며, 상기 제 1 래치(210)에 저장된 데이타 비트를 받아 출력하거나 입력된 데이타를 상기 제 1 래치회로(210)에 덤핑한다.
비트라인 전압 공급회로(240)는 상기 제 1 및 제 2 래치회로(210, 220)에 래치된 데이타 비트 또는 제 1 및 제 2 제어신호 (VBL1, VBL2)에 의해 제어되며, 상기 비트 라인으로 전원전압(Vcc), 접지전압(Vss), 그리고 가변전압(BLPWR) 중 어느 하나를 공급하여, 상기 메모리 셀을 프로그램한다.
전압 발생 회로(280)는 가변전압(BLPWR)을 발생한다. 상기 가변전압(BLPWR)은 MSB 프로그램 동작 과정에서 사용되며, 상기 전원전압(Vcc)과 접지전압(Vss) 사이의 값을 가진다. 페이지버퍼 콘트롤러(290)는 상기 페이지 버퍼의 각 블록들에 제어 신호 등을 공급한다.
상기 제 1 내지 제 3 래치회로(210, 220, 230), 상기 비트라인 전압 공급회로(240), 상기 프리차지 회로(250)의 실시예에 따른 내부 회로 구조 및 상세한 동작 원리는 후술되는 도 3을 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 페이지 버퍼의 회로도이다. 상기 페이지 버퍼(200)는, 독출 동작 동안에는 대응하는 비트 라인 상의 정보를 감지하고 증폭하는 수단으로서 작용하며, 프로그램 동작 동안에는 외부로부터 주어진 데이타를 래치하고 있다가 대응하는 비트 라인으로 래치한 정보에 해당하는 전압을 공급하는 수단으로서 작용하고, 프로그래밍 검증 동작 동안에는 프로그래밍이 잘 행해졌는지를 판단하기 위한 검증 수단으로서 작용한다.
도 3을 참조하면, 상기 페이지 버퍼(200)는 서로 다른 기능을 수행하는 3개의 래치 회로들(210, 220, 230)과 비트 라인 상에 소정의 전압을 공급하는 비트라인 전압 공급회로(240)를 포함하여 구성된다. 상기 래치 회로들(210, 220, 230)은 각각 교차로 접속된 2 개의 인버터들로 구성되는 래치들(Q1, Q2, Q3)을 구비한다. 상기 래치들(Q1, Q2, Q3)의 한 노드(A, D, G)에는 독출 동작 및 프로그램 동작이 수행되기 전에 상기 노드들(A, D, G)을 초기화 하기 위한 수단들이 마련되어 있다. 각 NMOS 트랜지스터들(T2, T18, T21)의 게이트에는 리셋 신호들(RESET_M, RESET_S, RESET_C)이 'H' 로 되면 상기 노드들은 초기화되어 'L'이 된다. 한편 상기 래치들(Q1, Q2, Q3)의 다른 노드(B, C, F)에는 이 노드들을 'L' 로 바꾸기 위한 래치 리셋 회로들로 구성되어 있다. 각각의 래치 리셋 회로들에 대한 설명은 후술한다.
제 1 래치 회로(210)는 제 1 래치(Q1)와 제 1 래치 리셋 회로를 포함한다. 상기 제 1 래치(Q1)는 2 개의 인버터로 구성되며, 상기 제 1 래치 리셋 회로는 NMOS 트랜지스터들 (T3 ~ T7)로 구성된다. 상기 NMOS 트랜지스터들(T3 ~ T7)의 전류 통로들(T5-T6-T7 또는 T5-T3-T4)는 상기 제 1 래치(Q1)의 한 노드(C)와 접지(GND) 사이에 직렬로 연결된다. NMOS 트랜지스터(T5)의 게이트는 E 노드에 연결된다. 트랜지스터들(T3, T6)의 게이트는 제 2 래치(Q2)의 한 노드(B, A)와 연결되며 상기 제 2 래치(Q2)의 각 노드에 따라 온, 오프가 결정된다. NMOS 트랜지스터들(T4, T7)의 게이트에는 각각 제 1 래치신호(LCH_MR)와 제 2 래치신호(LCH_MS)가 인가된다.
제 2 래치 회로(220)는 제 2 래치(Q2)와 제 2 래치 리셋 회로를 포함한다. 상기 제 2 래치(Q2)는 2 개의 인버터들로 구성되며, 상기 제 2 래치 리셋 회로는 NMOS 트랜지스터들(T15 ~ T17)로 구성된다. 상기 NMOS 트랜지스터들(T3 ~ T7)의 전류 통로(T15-T16-T17)는 상기 제 2 래치(Q2)의 한 노드(B)와 접지(GND) 사이에 직렬로 연결된다. NMOS 트랜지스터(T15)의 게이트는 E 노드에 연결된다. NMOS 트랜지스터들(T16, T17)의 게이트에는 제 3 래치신호(LCH_S)가 인가된다.
제 3 래치 회로(230)는 제 3 래치(Q3)와 제 3 래치 리셋 회로를 포함한다. 상기 제 3 래치(Q3)는 2 개의 인버터들로 구성되며, 상기 제 3 래치 리셋 회로는 NMOS 트랜지스터들(T19, T20)로 구성된다. 상기 NMOS 트랜지스터들(T19, T20)의 전류 통로는 상기 제 3 래치(Q3)의 한 노드(F)와 접지(GND) 사이에 직렬로 연결된다. NMOS 트랜지스터 (T19)의 게이트는 제 1 래치 회로(210)의 한 노드(D)에 연결되어 있으므로 D 노드에 따라 온, 오프가 결정된다. NMOS 트랜지스터(T20)의 게이트에는 제 2 로드신호(PCLOAD)가 인가된다. 상기 D 노드가 'H' 인 상태에서 상기 제 3 로드 제어 신호(PCLOAD)를 'H' 로 하면 F 노드는 'L' 로 바뀐다. 상기 제 3 래치 회로(230)는 또한 캐쉬 기능을 지원한다. 캐쉬 기능이란 이전에 로딩된 데이타가 프로그램되는 동안 다음에 프로그램될 데이타가 페이지 버퍼에 로딩되는 것 또는 데이타가 센싱되는 동안 이전에 센싱된 데이타가 외부로 출력되는 것을 말한다.
계속해서 도 3을 참조하면, 비트라인 전압 공급회로(240)는 E 노드와 전원전압(Vcc) 사이에 전류통로(T8-T9)를 형성함으로써 프로그램을 방지하는 제 1 전원 공급라인과, E 노드와 접지전압(Vss) 사이에 전류통로(T10-T11-T12)를 형성함으로써 프로그램을 수행하는 제 2 전원 공급라인과, E 노드와 가변전압(BLPWR) 사이에 전류통로(T10-T13-T14)를 형성함으로써 프로그램을 수행하는 제 3 전원 공급라인으로 구성된다.
상기 제 1 전원 공급라인은 2개의 PMOS 트랜지스터들(T8, T9)로 구성된다. 상기 PMOS 트랜지스터(T8)는 C 노드에 의해 제어되며, 상기 PMOS 트랜지스터(T9)는 제 1 제어신호(VBL1)에 의해 제어된다. C 노드가 'L' 인 상태에서 상기 제 1 제어신호(VBL1)가 'L'로 되면 상기 비트 라인으로 전원전압(Vcc)이 인가되어 선택된 메모리 셀에 프로그램이 방지된다. 즉 상기 메모리 셀의 드레솔드 전압은 변하지 않는다.
상기 제 2 전원 공급라인은 3개의 NMOS 트랜지스터들(T10, T11, T12)로 구성된다. 상기 NMOS 트랜지스터(T10)는 C 노드, 상기 NMOS 트랜지스터(T11)는 B 노드에, 상기 NMOS 트랜지스터(T12)는 제 2 제어신호(VBL2)에 의해 각각 제어된다. C 노드와 B 노드가 모두 'H' 인 상태에서 상기 제 2 제어신호(VBL2)가 'H'로 되면 상기 비트 라인으로 접지전압(Vss)이 인가되어 선택된 메모리 셀에 프로그램이 수행된다. 즉 상기 메모리 셀의 드레솔드 전압은 상승한다.
상기 제 3 전원 공급라인은 3개의 NMOS 트랜지스터들(T10, T13, T14)로 구성된다. 상기 NMOS 트랜지스터(T10)는 C 노드, 상기 NMOS 트랜지스터(T13)는 A 노드,상기 NMOS 트랜지스터(T14)는 제 2 제어신호(VBL2)에 의해 각각 제어된다. C 노드와 A 노드가 모두 'H' 인 상태에서 상기 제 2 제어신호(VBL2)가 'H'로 되면 상기 비트 라인으로 가변전압(BLPWR)이 인가되어 선택된 메모리 셀에 프로그램이 수행된다. 즉 상기 메모리 셀의 드레솔드 전압이 상승한다. 여기에서, 상기 가변전압(BLPWR)은 상기 제 3 전원 공급라인을 통해 상기 비트 라인으로 공급되는 전압으로서, MSB 프로그램 동작시에 [10]에서 [00] 레벨로 셀을 프로그램할 경우 가해지는 전압이다.
계속해서 도 3을 참조하면, 비트 라인 또는 E 노드에 프리차지 전압을 공급하는 프리차지 회로(250)가 구비되어 있다. 상기 프리차지 회로(250)는 1개의 PMOS 트랜지스터(T1)로 구성되며, 제 1 로드신호(PLOAD)에 의해 제어된다. 제 1 로드신호(PLOAD)가 'L' 로 되면, E 노드에 전원전압(Vcc)가 인가되어, 제 1 래치 리셋 회로 및 제 2 래치 리셋 회로에 있는 NMOS 트랜지스터들(T5, T15)은 온(on)이 된다.
본 발명의 실시예에 따른 플래시 메모리 장치의 독출 동작, 프로그램 동작에 대한 상세한 설명은 첨부된 도면들을 참조하여 이하에서 설명한다.
Ⅱ. 멀티 레벨 셀 독출 동작 (MLC Reading Operation)
도 4는 메모리 셀의 드레솔드 전압 분포들에 대응되는 데이타 비트들의 상태를 나타낸 도면이다. 각각의 데이타 비트들은 인접하는 데이타 비트들과 1 비트만 다르게 변화된다. 따라서 가장 낮은 드레솔드 전압 분포에 대응되는 데이타 비트들을 [11] 이라고 하면, 도 4에 도시된 바와 같이 [11], [10], [00], [01] 이 된다.
도 5는 선택 또는 비선택된 워드 라인으로 가해지는 전압 레벨을 나타낸 도면이다. 워드 라인 전압은 워드 라인 전압 공급회로(270)에서 공급된다. 예로서, 독출 동작시 선택된 워드 라인에는 Vrd1 = 0V, Vrd1 = 1V, Vrd3 = 2V 이 공급되고, 비선택된 워드라인에는 Vread = 6V 가 공급된다.
독출 동작시 선택된 워드 라인으로 공급되는 전압에 의해 상기 메모리 셀이 온 셀(On-Cell)인지 오프 셀(Off-Cell)인지 결정된다. 워드 라인 전압이 드레솔드 전압보다 높으면 오프 셀이 되어 비트 라인은 프리차지되며, 워드 라인 전압이 드레솔드 전압보다 낮으면 온 셀이 되어 비트 라인은 디스차지된다.
도 5를 참조하면, 독출 동작은 LSB 독출 동작과 MSB 독출 동작으로 나누어 진행된다. LSB 독출 동작 동안에는 선택된 워드 라인으로 Vrd3(예를 들면, 2V) 전압이 인가된 다음, 다시 Vrd1(예를 들면, 0V) 전압이 인가되며, 비선택된 워드 라인으로는 Vread(예를 들면, 6V)이 인가된다. MSB 독출 동작 동안에는 선택된 워드 라인으로 Vrd2(예를 들면, 1V)이 인가되며, 비선택된 워드 라인으로는 Vread(예를 들면, 6V) 전압이 인가된다.
도 6과 도 7은 본 발명의 실시예에 따른 독출 동작을 설명하기 위한 타이밍도이다. 독출 동작은 LSB 독출 동작과 MSB 독출 동작의 두 구간으로 나누어 진행된다. 상기 LSB 독출 동작은 LSB 1 독출 동작과 LSB 2 독출 동작 순으로 진행되며 LSB 데이타를 외부로 출력한다. 이때 LSB 1 독출 동작 동안에는 선택된 워드 라인으로 워드 라인 전압(Vrd3)이 인가되고, LSB 2 독출 동작 동안에는 워드 라인 전압(Vrd1)이 인가된다. 상기 MSB 독출 동작은 상기 LSB 독출 동작 다음에 수행된다. MSB 동출 동작 동안에는 워드 라인 전압(Vrd2)이 인가되며 MSB 데이타가 외부로 출력된다. 상기 MSB 출력 데이타와 LSB 출력 데이타가 상기 메모리 셀에 프로그램된 데이타 비트들이다.
도 6는 LSB 독출 동작에 대한 타이밍도이다.
도 6을 참조하면, 상기 LSB 독출 동작은 2개의 래치들(Q1, Q2)을 리셋(reset)시키는 것부터 시작된다. 즉, 제 1 리셋신호(RESET_M)와 제 2 리셋신호(RESET_S)가 'H' 로 되어 NMOS 트랜지스터들(T12, T18)을 턴-온 하면, A 노드와 D 노드는 'L' 가 되고, B 노드와 C 노드는 'H' 가 된다. B 노드와 C 노드가 'H' 이므로 NMOS 트랜지스터들(T10, T11)은 턴-온 된다. 이때 제 2 제어신호(VBL2)가 'H' 로 되면, NMOS 트랜지스터(T12)가 턴-온 되어 비트라인은 디스차지(discharge)된다. 따라서 E 노드는 'L'가 된다.
다시 도 6을 참조하면, 제 2 제어신호(VBL2)가 'L' 로 된 상태에서 제 1 로드신호(PLOAD)가 'L' 로 되면, PMOS 트랜지스터(T1)는 턴-온 되고 NMOS 트랜지스터(T12)는 턴-오프 되어 비트라인은 프리차지(precharge)된다. 이때 E 노드는 'H' 로 바뀐다. 다음으로, LSB 1 독출 동작이 수행된다. 선택된 워드라인으로 Vrd3(예를 들면, 2V)가 인가되고, 비선택된 워드라인으로 Vread(예를 들면, 6V)가 인가된다.
선택된 메모리 셀의 데이타가 [01]인 경우, 셀 트랜지스터의 드레솔드 전압 분포가 2.3V ~ 2.7V 이므로, 상기 셀 트랜지스터는 턴-오프 된다. 따라서 E 노드는 'H' 상태를 유지하며, NMOS 트랜지스터(T15)를 턴-온 시킨다. 이때 제 3래치신호(LCH_S)가 'H' 로 되면, NMOS 트랜지스터들(T16, T17)이 턴-온 되어, B 노드는 'L' 상태로, A 노드는 'H' 상태로 각각 바뀐다.
선택된 메모리 셀의 데이타가 [00]인 경우, 셀 트랜지스터의 드레솔드 전압 분포가 1.3V ~ 1.7V 이므로, 상기 셀 트랜지스터는 턴-온 된다. 따라서 E 노드는 'L' 로 바뀐다. 이때 NMOS 트랜지스터(T15)가 턴-오프 되어, 제 3 래치신호(LCH_S)가 'H' 로 되어도, B 노드는 'H' 상태를, A 노드는 'L' 상태를 유지한다. 선택된 메모리 셀의 데이타가 [10], [11]인 경우는 상기 [00]인 경우와 동일하다.
LSB 1 독출 동작을 정리하면, 선택된 워드라인으로 Vrd3 가 인가되고 데이타는 제 2 래치(Q2)에 저장된다. 선택된 메모리 셀들의 데이타가 각각 [11], [10], [00], [01]인 경우, 제 2 래치(Q2)의 B 노드는 각각 H, H, H, L 이 된다.
계속해서 도 6을 참조하면, 제 1 로드신호(PLOAD)가 다시 'L' 로 된다. 이때 PMOS 트랜지스터(T1)는 턴-온 되어 비트라인은 프리차지(precharge)된다. E 노드는 'H' 로 되어 NMOS 트랜지스터들(T5, T15)이 턴-온 된다.
다음으로, LSB 2 독출 동작이 수행된다. 선택된 워드라인으로 Vrd1(예를 들면, 0V)가인가되고, 비선택된 워드라인으로 Vread(예를 들면, 6V)가 인가된다.
선택된 메모리 셀들의 데이타가 [01], [00], [10]인 경우, 셀 트랜지스터의 드레솔드 전압 분포가 각각 (2.3V ~ 2.7V), (1.3V ~ 1.7V), (0.3V ~ 0.7V) 이므로, 상기 셀 트랜지스터들은 턴-오프 된다. 따라서 E 노드는 'H' 상태로 유지되어, NMOS 트랜지스터들(T5, T15)이 턴-온 된다. 이때 제 1 래치신호 (LCH_MR)가 'H' 로 되면, NMOS 트랜지스터(T4)도 턴-온 된다.
한편, 제 3 래치신호(LCH_S)는 'L' 상태에 있으므로 NMOS 트랜지스터들(T16, T17)은 턴-오프 된다. 따라서 B 노드는 이전 상태가 유지된다. 즉, B 노드는 [01] 일 때 'L' 이고, [00], [10] 일 때 각각 'H' 이다. B 노드가 'L' 인 [01]의 경우 NMOS 트랜지스터(T3)이 턴-오프 되어 C 노드는 이전 상태 'H' 를 유지한다. 그러나 B 노드가 'H' 인 [00], [10] 의 경우에는 NMOS 트랜지스터(T3)가 턴-온 되어 C 노드는 'L' 로 바뀐다.
LSB 2 독출 동작을 정리하면, 선택된 워드라인으로 Vrd3 가 인가되고 데이타는 제 1 래치(Q1)에 저장된다. 선택된 메모리 셀들의 데이타가 각각 [11], [10], [00], [01] 인 경우, 제 1 래치(Q1)의 C 노드는 각각 H, L, L, H 가 되고, D 노드는 각각 L, H, H, L 이 된다.
계속해서 도 6을 참조하면, LSB 데이타가 출력되는 과정이 수행된다. 먼저,제 3 리셋신호(RESET_C)가 'H' 로 되어 NMOS 트랜지스터(T21)을 턴-온 하면, G 노드는 'L' 가 되고, F 노드는 'H' 가 된다. 다음으로, 제 2 로드신호(PCLOAD)를 'H' 로 하면 NMOS 트랜지스터(T20)가 턴-온 된다. 이때 상기 제 1 래치(Q1)의 D 노드가 'H' 인 [10], [00] 의 경우에는, NMOS 트랜지스터(T19)가 턴-온 되어 F 노드는 'L' 로, G 노드는 'H' 로 바뀐다. 상기 제 1 래치(Q1)의 D 노드가 'L' 인 [11], [01] 의 경우에는, NMOS 트랜지스터(T19)가 턴-오프 되어 F 노드는 'H' 상태를, G 노드는 'L' 상태를 유지한다.
따라서 선택된 메모리 셀들의 데이타가 각각 [11], [10], [00], [01] 인 경우, 제 3 래치(Q3)의 G 노드는 각각 L, H, H, L 이 된다. 이때 입출력제어신호(DI)가 'H' 로 되면, G 노드 데이타가 데이타 라인(IO)을 통해 출력된다. 외부에서는 G 노드 데이타의 역인 H, L, L, H 가 각각 독출된다. 이들은 상기 선택된 메모리 셀들의 LSB 데이타인 1, 0, 0, 1 즉, H, L, L, H 와 동일하다.
도 7은 MSB 독출 동작에 대한 타이밍도이다. MSB 독출 동작은 상술한 LSB 독출 동작과 달리 제 1 래치(Q1) 만을 이용하여 데이타를 출력한다.
도 7을 참조하면, 상기 MSB 독출 동작은 제 1 래치(Q1)을 리셋(reset)시키는 것부터 시작된다. 즉, 제 1 리셋신호(RESET_M)가 'H' 로 되어 NMOS 트랜지스터(T12)를 턴-온 하면, D 노드는 'L' 가 되고, C 노드는 'H' 가 된다. C 노드가 'H' 이므로 NMOS 트랜지스터(T10)는 턴-온 된다. 이때 제 2 제어신호(VBL2)가 'H' 로 되면, NMOS 트랜지스터들(T12, T14)이 턴-온 된다. 한편, 제 2 래치(Q2)의 노드들(A, B)은 미지의 상태에 있으므로 NMOS 트랜지스터들(T11, T13) 중 어느 하나가 턴-온 된다. 따라서 비트라인은 디스차지(discharge)되어 E 노드는 'L'가 된다.
다시 도 7을 참조하면, 제 1 로드신호(PLOAD)가 'L' 로 된다. 이때 PMOS 트랜지스터(T1)가 턴-온 되어 비트라인은 프리차지(precharge)된다. E 노드는 'H' 로 바뀐다. 다음으로, MSB 독출 동작이 수행된다. 선택된 워드라인으로 Vrd2(예를 들면, 1V)가 인가되고, 비선택된 워드라인으로 Vread(예를 들면, 6V)가 인가된다.
선택된 메모리 셀의 데이타가 [01], [00] 인 경우, 셀 트랜지스터의 드레솔드 전압 분포가 각각 (2.3V ~ 2.7V), (1.3V ~ 1.7V) 이므로, 상기 셀 트랜지스터는 턴-오프 된다. 따라서 E 노드는 'H' 상태를 유지하며, NMOS 트랜지스터(T5)를 턴-온 시킨다. 이때 제 1 래치신호(LCH_MR)와 제 2 래치신호(LCH_MS)가 'H' 로 되면, NMOS 트랜지스터들(T4, T7)이 턴-온 된다. 한편, 제 2 래치(Q2)의 노드들(A, B)은 미지의 상태에 있으므로 NMOS 트랜지스터들(T3, T6) 중 어느 하나가 턴-온 된다. 따라서 C 노드는 'L' 상태로, D 노드는 'H' 상태로 각각 바뀐다.
선택된 메모리 셀의 데이타가 [10], [11] 인 경우, 셀 트랜지스터의 드레솔드 전압 분포가 (0.3V ~ 0.7V), (-2.7V 이하) 이므로, 상기 셀 트랜지스터는 턴-온 된다. 따라서 E 노드는 'L' 로 바뀐다. 이때 NMOS 트랜지스터(T5)가 턴-오프 되어, 제 1 래치신호(LCH_MR)와 제 2 래치신호(LCH_MS)가 'H' 로 되어도, C 노드는 'H' 상태를, D 노드는 'L' 상태를 유지한다.
MSB 독출 동작을 정리하면, 선택된 워드라인으로 Vrd2 가 인가되고 데이타는 제 1 래치(Q1)에 저장된다. 선택된 메모리 셀들의 데이타가 각각 [11], [10], [00], [01]인 경우, 제 1 래치(Q1)의 C 노드는 각각 H, H, L, L 이 되고, D 노드는 각각 L, L, H, H 가 된다.
계속해서 도 7을 참조하면, MSB 데이타가 출력되는 과정이 수행된다. 먼저,제 3 리셋신호(RESET_C)가 'H' 로 되어 NMOS 트랜지스터(T21)을 턴-온 하면, G 노드는 'L' 가 되고, F 노드는 'H' 가 된다. 다음으로, 제 2 로드신호(PCLOAD)를 'H' 로 하면 NMOS 트랜지스터(T20)가 턴-온 된다. 이때 상기 제 1 래치(Q1)의 D 노드가 'H' 인 [00], [01] 의 경우에는, NMOS 트랜지스터(T19)가 턴-온 되어 F 노드는 'L' 로, G 노드는 'H' 로 바뀐다. 상기 제 1 래치(Q1)의 D 노드가 'L' 인 [10], [11] 의 경우에는, NMOS 트랜지스터(T19)가 턴-오프 되어 F 노드는 'H' 상태를, G 노드는 'L' 상태를 유지한다.
따라서 선택된 메모리 셀들의 데이타가 각각 [11], [10], [00], [01] 인 경우, 제 3 래치(Q3)의 G 노드는 각각 L, L, H, H 가 된다. 이때 입출력 제어신호(DI)가 'H' 로 되면, G 노드 데이타가 데이타 라인(IO)을 통해 출력된다. 외부에서는 G 노드 데이타의 역인 H, H, L, L 이 각각 독출된다. 이들은 상기 선택된 메모리 셀들의 MSB 데이타인 1, 1, 0, 0 즉, H, H, L, L 와 동일하다.
결론적으로, 멀티 레벨 셀(MLC) 독출 동작은 LSB 데이타들(1, 0, 0, 1)에 대한 독출 동작과 MSB 데이타들(1, 1, 0, 0)에 대한 독출 동작을 순차적으로 진행하며, 그 결과를 종합하면 상기 멀티 레벨 셀에 대한 데이타를 알 수 있다.
Ⅲ. 멀티 레벨 셀 프로그램 동작 (MLC Programming Operation)
프로그램 동작은 선택된 메모리 셀 트랜지스터들의 플로팅 게이트들에 전자들을 주입하는 프로그램 과정과 프로그램된 메모리 셀 트랜지스터들이 원하는 적정 드레솔드 전압에 도달했는지를 검증하는 프로그램 검증 과정으로 이루어진다. 프로그램 동작은 미리 정해진 프로그램잉 반복 회수의 범위 내에서 선택된 모든 메모리 셀들 각각에 대해 원하는 드레솔드 전압 레벨에 도달할 때까지 반복적으로 수행된다. 본 명세서에서는 설명의 편의를 위하여 반복적인 프로그램 동작 수행 과정을 생략하고 1회의 프로그램 동작으로 원하는 드레솔드 전압 레벨에 도달하는 것으로 가정한다.
F-N 터널링(Fowler Nordheim Tunneling)을 이용하여 선택된 메모리 셀들을프로그램하기 하기 위해서는, 해당 셀들의 게이트들을 소정의 프로그램 전압(예를 들면, 14V ~ 19V)이 각각 인가되도록 하고 상기 해당 셀들의 채널들로는 접지전압(Vss) 내지는 소정의 전압이 인가되도록 한다. 따라서, 프로그램되는 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 형성된다. 이러한 전계에 의해 채널의 전자들이 플로팅 게이트와 채널 사이의 산화막을 통과하는 터널링이 발생되어 해당 셀의 플로팅 게이트에 전자들이 축적되며, 이와 같은 플로팅 게이트에서의 전자들의 축적에 의해 프로그램되는 셀의 드레솔드 전압이 상승한다. 한편, 프로그램을 방지하기 위해서는 해당 들의 채널들에 전원전압(Vcc)이 인가되도록 한다.
도 8a는 본 발명에 따른 프로그램 동작 방법을 나타낸 개념도이다. 본 발명에 따른 프로그램 동작은 LSB 프로그램 동작과 MSB 프로그램 동작 두 구간으로 나누어 진행된다. 먼저 상기 LSB 프로그램 동작은 [11] 에서 LSB 만 바뀌도록 프로그램하는 과정이며, 프로그램되면 [10] 가 된다. 상기 MSB 프로그램 동작은 LSB 프로그램 결과를 감지한 후, 그 결과에 따라 MSB 프로그램을 하는 과정이다. 만약 '1' 이 감지되었다면 데이타 저장 상태는 [11] 이므로 MSB 를 '0'으로 프로그램하여 [01]로 한다. 만약 '0'이 감지되었다면 데이타 저장 상태는[10] 이므로 MSB 를 '0'으로 프로그램하여 [00]이 되게 한다. 본 발명에 따른 프로그램 방법에 의하면, 2번의 프로그램 동작만으로 모든 데이타 비트 상태를 프로그램할 수 있다.
도 8b는 프로그램 동작시 선택 또는 비선택된 워드 라인으로 가해지는 전압 레벨을 나타낸 도면이다. 워드 라인 전압은 워드 라인 전압 공급회로(270)에서 공급된다. 프로그램 동작은 LSB 프로그램시 워드 라인에 인가되는 전압과, MSB 프로그램시 워드 라인에 인가되는 전압을 달리한다. 예를 들면, LSB 프로그램 동작시 워드 라인은 Vpgm1= 14V 부터 시작되고, MSB 프로그램 동작시에는 Vpgm2= 16 부터 시작된다. 비선택된 워드라인에는 Vpass = 10V 가 인가된다.
도 9와 도 10은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
프로그램 동작은 LSB 및 MSB 프로그램 동작 구간으로 나누어 진행된다. LSB 프로그램 동작은 프로그램할 LSB 데이타에 따라 비트 라인으로 제 1 비트 라인 전압(Vcc 또는 Vss)을 공급하여 프로그램하는 과정이다. MSB 프로그램 동작은 상기 프로그램된 LSB 데이타를 독출하고, 프로그램할 MSB 데이타 및 상기 독출된 LSB 데이타에 따라 상기 비트 라인으로 제 2 비트 라인 전압(Vss 또는 BLPWR)을 공급하여 MSB 데이타를 프로그램하는 과정이다.
본 발명에 따른 프로그램 동작의 가장 큰 특징은 MSB 프로그램 동작시 비트 라인으로 가변전압(BLPWR)이 인가되어, LSB 프로그램 1회와 MSB 프로그램 1회만으로 프로그램 동작이 완료된다는데 있다. LSB 프로그램 동작과 MSB 프로그램 동작에 대한 상세한 설명은 후술되는 도 9와 도 10을 통해 상세히 설명된다.
도 9는 LSB 프로그램 동작에 대한 타이밍도이다.
상기 LSB 프로그램 동작은 제 3 래치(Q3)를 리셋(reset)시키는 것부터 시작된다. 제 3 리셋신호(RESET_C)가 'H' 로 되어 NMOS 트랜지스터 (T21)을 턴-온 하면, G 노드는 'L' 가 되고, F 노드는 'H' 가 된다.
다음, 입출력 제어신호(DI)가 'H' 로 되어 NMOS 트랜지스터(T23)을 턴-온 하면, 외부에서 입력된 데이타가 G 노드에 로딩(loading)된다. 예를 들면, 선택된 메모리 셀들에 프로그램 하고자 하는 데이타가 각각 [11], [10], [00], [01] 이라면, G 노드에 로딩된 데이타는 각각 [00], [01], [11], [10] 이 된다. 여기에서 LSB 는 각각 0, 1, 1, 0 이므로 G 노드는 각각 L, H, H, L 로 로딩된다. 이때 F 노드는 각각 H, L, L, H 로 된다.
다음, 제 1 로드신호(PLOAD)가 'L' 로 된다. 이때 PMOS 트랜지스터(T1)가 턴-온 되어 비트라인은 프리차지(precharge)된다. E 노드는 'H' 로 되어 NMOS 트랜지스터(T5)를 턴-온 시킨다. 이때 제 1 래치신호(LCH_MR)와 제 2 래치신호(LCH_MS)가 'H' 로 되면, NMOS 트랜지스터들(T4, T7)이 턴-온 된다. 제 2 래치(Q2)의 노드들(A, B)은 미지의 상태에 있으므로 NMOS 트랜지스터들(T3, T6) 중 어느 하나가 턴-온 된다. 따라서 C 노드는 'L' 상태로, D 노드는 'H' 상태로 된다.
다음, C 노드에 G 노드의 데이타를 덤핑(dumping)하는 동작이 수행된다. 덤프 제어신호(PDUMP)가 'H' 로 되면 NMOS 트랜지스터(T25)가 턴-온 된다. 선택된 메모리 셀들에 프로그램할 데이타들이 [00], [10] 인 경우, G 노드에 로딩된 LSB 데이타들은 모두 1 즉 'H' 이므로, NMOS 트랜지스터(T24)는 턴-온 된다. 따라서 D 노드는 'L' 상태로, C 노드는 'H' 상태로 바뀐다. 한편, 선택된 메모리 셀들에 프로그램할 데이타들이 [01], [11] 인 경우, G 노드에 로딩된 LSB 데이타들은 모두 O 즉 'L' 이므로, NMOS 트랜지스터(T24)는 턴-오프 된다. 따라서 D 노드는 'H' 상태로, C 노드는 'L' 상태가 유지된다.
덤핑 동작의 결과를 정리하면, 선택된 메모리 셀들에 프로그램할 데이타들이 각각 [11], [10], [00], [01] 인 경우, C 노드에 덤핑된 LSB 데이타들은 각각 0, 1, 1, 0 이 된다.
도 9를 참조하면, LSB 데이타가 프로그램되는 과정이 수행된다. 제 1 제어신호(VBL1)가 'L' 로, 제 2 제어신호(VBL2)가 'H' 로 되면, PMOS 트랜지스터(T19)와 NMOS 트랜지스터들(T12, T14)이 턴-온 된다. 제 2 래치(Q2)의 노드들(A, B)은 미지의 상태에 있으므로 NMOS 트랜지스터들(T11, T13) 중 어느 하나가 턴-온 된다. 이때 C 노드가 'H' 인 경우에는 NMOS 트랜지스터(T10)가 턴-온 되어 E 노드는 'L' 로 바뀐다. 그러나 C 노드가 'L' 인 경우에는 NMOS 트랜지스터(T8)가 턴-온 되어 E 노드는 'H' 상태로 유지된다. 따라서 선택된 메모리 셀들에 프로그램할 데이타들이 각각 [11], [10], [00], [01] 인 경우, E 노드는 각각 H, L, L, H 가 된다.
E 노드가 'H' 인 경우에는 비트 라인이 전원전압으로 차지 되기 때문에 메모리 셀에 프로그램이 방지되고, E 노드가 'L' 인 경우 즉 접지전압인 경우에만 해당 메모리 셀에 프로그램된다. 이때 워드 라인에는 약 14V 의 전압이 가해지고 프로그램 상태의 검증 결과에 따라 약 0.2V ~ 0.3V 의 전압이 워드 라인에 순차적으로 증가하며 가해진다. 따라서 프로그램할 데이타가 [10], [00] 인 경우에는 프로그램되어 메모리 셀의 드레솔드 전압이 상승한다. 예를 들면, 상기 메모리 셀들의 드레솔드 전압 분포는 0.3V ~ 0.7V 가 된다. 그러나 [11], [01] 인 경우에는 프로그램이 방지되어 드레솔드 전압 분포가 소거된 상태, 예를 들면 -2.7V 이하 상태로 유지된다.
다음, 프로그램 검증 동작이 수행된다. 프로그램 검증을 위한 감지 동작은 앞에 기술한 독출 동작과 거의 유사하나, 독출 동작 동안 선택된 워드라인의 전압과 드레솔드 전압 사이의 마진을 확보하기 위하여, 선택된 워드라인으로는 독출 동작 동안에 인가되는 전압보다 소정의 레벨, 예를 들면, 0.2V ~ 0.3V 만큼 높은 전압이 인가된다.
도 10은 MSB 프로그램 동작에 대한 타이밍도이다.
상기 MSB 프로그램 동작은 제 3 래치(Q3)를 리셋(reset)시키는 것부터 시작된다. 제 3 리셋신호(RESET_C)가 'H' 로 되어 NMOS 트랜지스터 (T21)을 턴-온 하면, G 노드는 'L' 가 되고, F 노드는 'H' 가 된다.
다음, 입출력 제어신호(DI)가 'H' 로 되어 NMOS 트랜지스터(T23)을 턴-온 하면, 외부에서 입력된 데이타가 G 노드에 로딩(loading)된다. 예를 들면, 선택된 메모리 셀들에 프로그램 하고자 하는 데이타가 각각 [11], [10], [00], [01] 이라면, G 노드에 로딩된 데이타는 각각 [00], [01], [11], [10] 이 된다. 여기에서 MSB 는 각각 0, 0, 1, 1 이므로 G 노드는 각각 L, L, H, H 로 로딩된다. 이때 F 노드는 각각 H, H, L, L 로 된다.
다음, 제 1 로드신호(PLOAD)가 'L' 로 된다. 이때 PMOS 트랜지스터(T1)가 턴-온 되어 비트라인은 프리차지(precharge)된다. E 노드는 'H' 로 되어 NMOS 트랜지스터(T5)를 턴-온 시킨다. 이때 제 1 래치신호(LCH_MR)와 제 2 래치신호(LCH_MS)가 'H' 로 되면, NMOS 트랜지스터들(T4, T7)이 턴-온 된다. 제 2 래치(Q2)의 노드들(A, B)은 미지의 상태에 있으므로 NMOS 트랜지스터들(T3, T6) 중 어느 하나가턴-온 된다. 따라서 C 노드는 'L' 상태로, D 노드는 'H' 상태로 된다.
다음, C 노드에 G 노드의 데이타를 덤핑(dumping)하는 동작이 수행된다. 덤프 제어신호(PDUMP)가 'H' 로 되면 NMOS 트랜지스터(T25)가 턴-온 된다. 선택된 메모리 셀들에 프로그램할 데이타들이 [01], [00] 인 경우, G 노드에 로딩된 MSB 데이타들은 모두 1 즉 'H' 이므로, NMOS 트랜지스터(T24)는 턴-온 된다. 따라서 D 노드는 'L' 상태로, C 노드는 'H' 상태로 바뀐다. 한편, 선택된 메모리 셀들에 프로그램할 데이타들이 [10], [11] 인 경우, G 노드에 로딩된 MSB 데이타들은 모두 O 즉 'L' 이므로, NMOS 트랜지스터(T24)는 턴-오프 된다. 따라서 D 노드는 'H' 상태로, C 노드는 'L' 상태가 유지된다.
덤핑 동작의 결과를 정리하면, 선택된 메모리 셀들에 프로그램할 데이타들이 각각 [11], [10], [00], [01] 인 경우, C 노드에 덤핑된 MSB 데이타들은 각각 0, 0, 1, 1 이 된다.
계속해서 도 10을 참조하면, 상기 LSB 프로그램 동작 과정을 통해 저장된 메모리 셀의 데이타를 읽는 과정이 수행된다. 그 결과는 제 2 래치(Q2)에 저장된다. 읽기 동작 전에 제 2 리셋신호(RESET_S)을 'H' 로 하여 A 노드는 'L' 가, B 노드는 'H' 가 되게 한다. LSB 프로그램을 통해 메모리 셀이 프로그램 상태에 있으면 E 노드는 'H' 상태이고, 소거 상태에 있으면 E 노드는 'L' 상태가 된다.
제 3 래치신호(LCH_S)를 'H' 로 하면, NMOS 트랜지스터들(T16, T17)이 턴-온 된다. 이때 A 노드와 B 노드는 E 노드의 상태에 따라 결정된다. E 노드가 'H' 이면 NMOS 트랜지스터(T15)가 턴-온 되어 B 노드는 'L' 로 바뀌고, E 노드가 'L' 이면NMOS 트랜지스터(T15)가 턴-오프 되어 B 노드는 'H' 상태를 유지한다. 따라서 프로그램할 데이타가 [11], [10], [00], [01] 인 경우에 B 노드는 H, L, L, H 이 된다.
다음, MSB 프로그램 동작이 수행된다. 제 1 제어신호(VBL1)가 'L' 로, 제 2 제어신호(VBL2)가 'H' 로 되면, PMOS 트랜지스터(T19)와 NMOS 트랜지스터들(T12, T14)이 턴-온 된다.
첫째, 프로그램할 데이타가 [01] 인 경우, LSB 프로그램 결과 소거 상태(예를 들면, 드레솔드 전압 분포가 -2.7V 이하 상태)에 있다. B 노드와 C 노드가 'H' 이므로 NMOS 트랜지스터들(T10, T11)이 턴-온 되어, E 노드는 접지전압(Vss)이 된다. 따라서 해당 메모리 셀은 충분히 프로그램되어 드레솔드 전압 분포가 2.3V ~ 2.7V 로 된다. 즉 MSB 프로그램 결과 [01] 상태가 된다.
둘째, 프로그램할 데이타가 [00] 인 경우, LSB 프로그램 결과 프로그램 상태(예를 들면, 드레솔드 전압 분포가 0.3V ~ 0.7V 상태)에 있다. B 노드가 'L', A 노드가 'H' 이므로 NMOS 트랜지스터(T13)이 턴-온 된다. C 노드는 'H' 이므로 NMOS 트랜지스터(T10)이 턴-온 되어, E 노드는 전원전압(Vcc)과 접지전압(Vss) 사이의 소정의 전압(BLPWR)을 갖는다. 따라서 해당 메모리 셀은 약하게 프로그램되어 드레솔드 전압 분포가 1.3V ~ 1.7V 로 된다. 즉 MSB 프로그램 결과 [00] 상태가 된다.
셋째, 프로그램할 데이타가 [10] 인 경우, LSB 프로그램 결과 프로그램 상태(예를 들면, 드레솔드 전압 분포가 0.3V ~ 0.7V 상태)에 있다. C 노드가 'L' 이므로 PMOS 트랜지스터(T8)는 턴-온 되고, NMOS 트랜지스터(T10)은 턴-오프 된다.따라서 E 노드는 전원전압(Vcc)으로 되어 해당 메모리 셀은 프로그램이 방지되고 드레솔드 전압 분포는 0.3V ~ 0.7V 상태를 그대로 유지한다. 즉 MSB 프로그램 결과 [10] 상태가 된다.
넷째, 프로그램할 데이타가 [11] 인 경우, LSB 프로그램 결과 소거 상태(예를 들면, 드레솔드 전압 분포가 -2.7V 이하 상태)에 있다. C 노드가 'L' 이므로 PMOS 트랜지스터(T8)는 턴-온 되고, NMOS 트랜지스터(T10)은 턴-오프 된다. 따라서 E 노드는 전원전압(Vcc)으로 되어 해당 메모리 셀은 프로그램이 방지되고 드레솔드 전압 분포는 -2.7V 상태를 그대로 유지한다. 즉 MSB 프로그램 결과 [11] 상태가 된다.
결론적으로 LSB 프로그램과 MSB 프로그램을 통하여 드레솔드 전압 분포가, 예를 들면, 각각 ([11] ; -2.7V 이하), ([10] ; 0.3V ~ 0.7V), ([00] ; 1.3V ~ 1.7V), ([01] ; 2.3V ~ 2.7V) 의 산포를 갖는 멀티 레벨 셀(MLC)이 된다.
본 발명에 의하면, 멀티 레벨 셀을 갖는 프로그램 동작시 2번의 프로그램 동작으로 4가지 상태를 갖는 데이타를 모두 프로그램할 수 있어서, 프로그램 동작 시간이 단축된다.

Claims (16)

  1. 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램하는 플래시 메모리 장치에 있어서:
    상기 메모리 셀에 연결된 워드 라인 및 비트 라인과;
    상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드 라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와;
    상기 비트 라인과 연결된 비트 라인 전압 공급회로를 포함하되,
    상기 비트 라인 전압 공급회로는, 상기 제 1 프로그램 구간 동안에는 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하고, 상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 독출하고, 상기 제 2 프로그램 구간 동안에는 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며,
    상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)인 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 가변전압(BLPWR)은, 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압인 것을 특징으로 하는 플래시 메모리 장치.
  4. 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램하는 플래시 메모리 장치에 있어서:
    상기 메모리 셀에 연결된 워드 라인 및 비트 라인과;
    상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드 라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와; 그리고
    상기 비트 라인과 연결된 페이지 버퍼를 포함하되,
    상기 페이지 버퍼는, 상기 제 1 및 제 2 프로그램 구간 동안에 프로그램할 각각의 하위 및 상위 데이타 비트를 래치하는 제 1 래치회로와;
    상기 제 1 프로그램 구간 동안에 상기 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 비트 라인 전압 공급회로와;
    상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 감지하여 상기 하위 데이타 비트를 래치하는 제 2 래치 회로와;
    상기 제 2 프로그램 구간 동안에 상기 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 상기 비트 라인 전압 공급회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 페이지 버퍼는, 상기 비트 라인을 프리차지하는 프리차지 회로를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며,
    상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)인 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 가변전압(BLPWR)은, 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압인 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제 1 또는 제 2 래치 회로는 각각, 하나의 데이타 비트를 래치하는 래치와;
    프로그램 동작 전에 상기 래치의 한 노드를 초기화는 수단과;
    상기 제 1 및 제 2 프로그램 구간들 중에 상기 래치의 다른 노드를 리셋하는 리셋회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램하는 플래시 메모리 장치에 있어서:
    상기 메모리 셀에 연결된 워드 라인 및 비트 라인과;
    상기 워드 라인과 연결되며, 상기 제 1 프로그램 구간 동안에는 상기 워드라인으로 제 1 워드 라인 전압(VPGM1)을 공급하고, 상기 제 2 프로그램 구간 동안에는 상기 워드 라인으로 상기 제 1 워드 라인 전압보다 높은 제 2 워드 라인 전압(VPGM2)을 공급하는 워드 라인 전압 공급회로와; 그리고
    상기 비트 라인과 연결된 페이지 버퍼를 포함하되,
    상기 페이지 버퍼는, 상기 제 1 및 제 2 프로그램 구간 이전에 상기 비트 라인을 프리차지하는 프리차지 회로와;
    상기 제 1 및 제 2 프로그램 구간 이전에 프로그램할 각각의 하위 및 상위 데이타 비트들을 로딩하는 제 3 래치 회로와;
    상기 제 1 및 제 2 프로그램 구간 동안에 프로그램할 각각의 하위 및 상위 데이타 비트를 래치하는 제 1 래치회로와;
    상기 제 1 프로그램 구간 동안에 상기 프로그램할 하위 데이타 비트에 따라 상기 비트 라인으로 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 비트라인 전압 공급회로와;
    상기 제 2 프로그램 구간 이전에 프로그램된 하위 데이타 비트를 감지하여 상기 하위 데이타 비트를 래치하는 제 2 래치 회로와;
    상기 제 2 프로그램 구간 동안에 상기 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 상기 비트라인 전압 공급회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 비트 라인 전압은, 상기 프로그램할 하위 데이타 비트가 '1' 인 경우에는 전원전압(Vcc)이고, 상기 프로그램할 하위 데이타 비트가 '0' 인 경우에는 접지전압(Vss)이며,
    상기 제 2 비트 라인 전압은, 상기 프로그램된 하위 데이타 비트가 '1' 인 경우에는 접지전압(Vss)이고, 상기 프로그램된 하위 데이타 비트가 '0' 인 경우에는 가변전압(BLPWR)인 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 가변전압(BLPWR)은, 상기 제 2 프로그램 구간에서 [10] 상태를 [00] 상태로 프로그램하는 비트 라인 전압인 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 내지 제 3 래치 회로는 각각, 하나의 데이타 비트를 래치하는 래치와;
    프로그램 동작 전에 상기 래치의 한 노드를 초기화는 수단과;
    상기 제 1 및 제 2 프로그램 구간들 중에 상기 래치의 다른 노드를 리셋하는 리셋회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 2-비트의 하위 및 상위 데이타 비트들을 각각 제 1 및 제 2 프로그램 구간들에서 메모리 셀에 프로그램하는 방법에 있어서:
    상기 제 1 프로그램 구간 동안에 워드 라인으로는 제 1 워드 라인 전압을 공급하고, 비트 라인으로는 프로그램할 하위 데이타 비트에 따라 제 1 비트 라인 전압을 공급하여 하위 데이타 비트를 프로그램하는 제 1 프로그램 과정과;
    상기 제 2 프로그램 구간 이전에 상기 프로그램된 하위 데이타 비트를 독출하는 독출 과정과;
    상기 제 2 프로그램 구간 동안에 워드 라인으로는 제 2 워드 라인 전압을 공급하고, 비트 라인으로는 프로그램할 상위 데이타 비트 및 상기 독출된 하위 데이타 비트에 따라 상기 비트 라인으로 제 2 비트 라인 전압을 공급하여 상위 데이타 비트를 프로그램하는 제 2 프로그램 과정을 구비함을 특징으로 하는 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 프로그램 구간 이전에, 상기 비트 라인을 프리차지하는 과정과;
    상기 프로그램할 하위 및 상위 데이타 비트들을 로딩하는 과정과;
    상기 프로그램할 하위 및 상위 데이타 비트들을 래치하는 과정을 더 구비하는 것을 특징으로 하는 프로그램 방법.
  15. 메모리 셀에 프로그램된 2-비트의 하위 및 상위 데이타 비트들을 독출 방법에 있어서:
    선택된 워드 라인으로 제 3 워드 라인 전압(Vrd3)과 제 1 워드 라인 전압(Vrd1)을 순차적으로 인가하여 상기 하위 데이타 비트를 독출하는 제 1 독출 과정과;
    선택된 워드 라인으로 제 2 워드 라인 전압(Vrd2)을 인가하여 상기 상위 데이타 비트를 독출하는 제 2 독출 과정과;
    상기 독출된 하위 및 상위 데이타 비트를 합하여 프로그램된 데이타 비트들을 외부로 출력하는 과정을 포함하는 것을 특징으로 하는 독출 방법.
  16. 제 15 항에 있어서,
    상기 제 1 독출 동작 과정은, 상기 선택된 워드 라인으로 제 3 워드 라인 전압(Vrd3)을 인가하여 상기 하위 데이타 비트에 대한 정보를 감지하는 과정과;
    상기 감지된 정보와 상기 선택된 워드 라인으로 제 1 워드 라인 전압(Vrd1)을 인가하여 감지된 하위 데이타 비트에 대한 정보에 의하여 판별된 상기 하위 데이타 비트를 독출하는 과정인 것을 특징으로 하는 독출 방법.
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