KR101069013B1 - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 동작 방법은 셀 전류 측정 테스트 시에만 필요했던 회로를 페이지 버퍼 내의 래치 및 페이지 버퍼의 데이터 설정을 통해 구현함으로써, 셀 전류 측정 테스트 동작을 위한 회로를 줄여 칩 사이즈의 감소효과를 얻을 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method for operating the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 셀 전류를 측정하는 반도체 메모리 장치에 관한 것이다.
플래시 메모리 등의 메모리 제품은 생산 과정에서, 정보를 저장하는 메모리 셀의 동작을 테스트 해야 할 필요가 있다.
메모리 셀의 동작 특성이 제대로 나오는 지를 확인하기 위해, 셀 전류를 측정하는 방식이 일반적으로 사용되며, 이러한 셀 전류를 측정하기 위한 테스트 회로가 구현되어 있다.
셀 전류의 측정을 위한 신호를 메모리 장치에 인가하면, 메모리 칩의 패드에서부터 메모리 셀을 포함하는 셀 스트링까지 연결되는 전류 경로가 형성된다.
다수의 페이지 버퍼 중 특정 페이지 버퍼를 선택하고, 선택된 페이지 버퍼와 연결된 비트라인의 셀 전류를 측정하기 위해서 페이지 버퍼 내부에는 많은 회로들이 필요하게 되고 회로는 더 복잡해지게 된다. 이는 메모리 칩의 사이즈를 증가시키는 요인으로 작용하기 때문에 칩 사이즈를 감소시킬 수 있는 셀 전류 측정 방법이 필요하다.
본 발명의 실시예는 메모리 셀의 동작 특성 테스트 시에만 필요한 회로를 페이지 버퍼에 있던 회로를 이용하여 구현함으로써, 테스트 동작을 위한 회로를 제거하여 칩 사이즈의 감소효과를 얻을 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는,
비트라인과 연결되는 메모리 셀;
상기 메모리 셀의 테스트 동작 시 테스트 신호에 응답하여 패드를 제1 노드와 연결시키는 연결회로; 및
상기 메모리 셀의 데이터 입출력 동작을 위한 래치부를 포함하고, 상기 메모리 셀의 테스트 동작 시 상기 래치부에 저장된 데이터에 따라 상기 비트라인을 상기 제1 노드와 연결시키는 페이지 버퍼를 포함한다.
상기 페이지 버퍼는
비트라인 센싱 신호에 응답하여 상기 비트라인과 상기 페이지 버퍼의 감지노드를 접속시키는 비트라인 센싱부; 및
상기 메모리 셀의 테스트 동작 시 상기 래치부에 저장된 데이터에 따라 상기 감지노드를 상기 제1 노드와 연결시키는 감지노드 연결부를 포함한다.
상기 감지노드 연결부는
상기 래치부에 저장된 데이터에 따라 상기 감지노드를 상기 제1 노드와 연결시키는 제1 스위칭 소자를 포함한다.
상기 감지노드 연결부는
상기 감지노드와 상기 제1 스위칭 소자 사이에 접속되고, 반전 데이터 전송 신호에 응답하여 상기 감지노드와 상기 제1 스위칭 소자를 연결시키는 제2 스위칭 소자를 더 포함한다.
상기 래치부에 저장된 데이터는 '1' 데이터일 수 있다.
상기 연결회로는
상기 테스트 신호에 응답하여 상기 패드를 상기 제1 노드와 연결시키는 스위칭 소자를 포함한다.
상기 페이지 버퍼는
프리차지신호에 응답하여 상기 감지노드에 하이레벨 전압을 인가하는 감지노드 프리차지부;
상기 감지노드의 전압레벨에 따라 접지전압을 상기 래치부에 인가하는 감지노드 센싱부;
데이터 설정신호에 응답하여 상기 감지 노드 센싱부에서 전달되는 접지전압을 상기 래치부에 전달하는 데이터 설정부;
데이터 전송신호에 응답하여 상기 래치부에 저장된 데이터를 상기 감지노드로 전달하는 데이터 전송부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은,
테스트 동작을 위해 선택된 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼의 래치에 데이터를 저장하는 단계;
테스트 신호에 응답하여 패드를 상기 페이지 버퍼와 연결시키는 단계;
상기 래치에 저장된 데이터에 응답하여 상기 페이지 버퍼에 의해 상기 비트라인과 상기 패드가 연결되는 단계; 및
상기 패드와 연결된 상기 비트라인을 통해 상기 선택된 메모리 셀의 특성을 테스트하는 단계를 포함한다.
상기 비트라인과 상기 패드가 연결되는 단계는
비트라인 센싱 신호에 응답하여 상기 비트라인과 상기 페이지 버퍼의 감지노드가 연결되는 단계; 및
상기 래치에 저장된 데이터에 응답하여 상기 감지노드가 상기 패드와 연결되는 단계를 포함한다.
상기 비트라인이 상기 페이지 버퍼와 연결된 후에, 상기 패드를 상기 페이지버퍼와 연결시킬 수 있다.
본 발명의 실시예는 메모리 셀의 동작 특성 테스트 시에만 필요한 회로를 페이지 버퍼 내의 회로들을 이용하여 구현함으로써, 테스트 동작을 위한 회로를 줄여 칩 사이즈의 감소효과를 얻을 수 있다.
즉, 페이지 버퍼의 래치에 연결되며 일반적인 동작에서 데이터 전송 용도로 사용되는 트랜지스터 및 페이지 버퍼의 설정을 위해 접지단자와 접속되는 트랜지스터를 셀 전류 측정 단자와 접속시키고, 래치의 노드 값을 설정하여 셀 전류를 측정할 비트라인에 연결된 페이지 버퍼를 선택함으로써, 셀 전류 측정 시 페이지 버퍼를 선택하기 위해 필요했던 멀티플렉서를 제거할 수 있게 되었다.
또한 페이지 버퍼의 감지노드 선택을 위한 제어신호 역시 불필요하게 되므로 이 제어신호를 인가받는 페이지 버퍼의 트랜지스터가 제거될 수 있어, 동작이 간단해질 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 셀 전류를 측정하는 것을 설명하는 회로도이다.
도 2는 도 1의 반도체 메모리 장치에서의 셀 전류 측정 방법을 설명하는 흐름도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 셀 전류를 측정하는 것을 설명하는 회로도이다.
도 4는 도 3의 반도체 메모리 장치에서의 셀 전류 측정 방법을 설명하는 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 셀 전류를 측정하는 것을 설명하는 회로도이고, 도 2는 도 1의 반도체 메모리 장치에서의 셀 전류 측정 방법을 설명하는 흐름도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 메모리 셀(C0~Cn), 페이지 버퍼(100), 페이지 버퍼의 감지 노드 컬럼 선택 회로(132<0>~132<N>), 및 연결 회로(144)를 포함한다.
메모리 셀(C0~Cn)을 포함하는 셀 스트링(ST)은 비트라인에 연결된다.
페이지 버퍼(100)는 비트라인 센싱부(112), 감지 노드 디스차지부(113), 감지 노드 프리차지부(114), 감지 노드 센싱부(116), 및 레지스터(120)를 포함한다.
비트라인 센싱부(112)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 비트라인과 감지 노드(SO) 사이에 접속된 NMOS 트랜지스터(N112)를 포함한다. 비트라인 센싱부(112)는 검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드(SO)에 전달될 수 있도록 한다.
감지 노드 프리차지부(114)는 프리차지신호(PRECHSO_N)에 응답하여 감지 노드(SO)에 하이레벨 전압을 인가한다. 이를 위해, 전원전압단자와 감지 노드(SO) 사이에 접속된 PMOS 트랜지스터(P114)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.
감지 노드 센싱부(116)는 감지 노드(SO)의 전압레벨에 따라 접지전압을 레지스터(120)에 인가한다. 이를 위해, 감지 노드(SO)가 게이트에 접속되며 레지스터(120)와 접지단자 사이에 접속된 NMOS 트랜지스터(N116)를 포함한다. 따라서 감지 노드(SO)의 전압레벨에 따라 접지전압이 레지스터(120)에 인가된다.
레지스터(120)는 데이터가 저장되는 래치부(122), 데이터 설정신호(CRST, CSET)에 따라 감지 노드 센싱부(116)에서 전달되는 접지전압을 래치부(122)에 전달하는 데이터 설정부(126), 래치부(122)의 제1 노드(CB_N)의 데이터를 감지 노드(SO)로 전달하는 데이터 전송부(124)를 포함한다.
래치부(122)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV122), 제2 인버터(IV123)를 포함한다. 제1 인버터(IV122)의 출력단자와 제2 인버터(IV123)의 입력단자의 접속노드를 제1 노드(CB_N)라 하고, 제1 인버터(IV122)의 입력단자와 제2 인버터(IV123)의 출력단자의 접속노드를 제2 노드(CB)라 한다. 따라서 제1 노드(CB_N)와 제2 노드(CB)에는 서로 상반된 레벨의 데이터가 유지된다.
데이터 설정부(126)는 제1 데이터 설정신호(CSET)에 따라 감지노드 센싱부(116)에서 전달되는 접지전압을 제1 노드(CB_N)에 인가시키는 NMOS 트랜지스터(N128), 제2 데이터 설정신호(CRST)에 따라 감지노드 센싱부(116)에서 전달되는 접지전압을 제2 노드(CB)에 인가시키는 NMOS 트랜지스터(N126)를 포함한다.
데이터 전송부(124)는 데이터 전송신호(CTRAN)에 따라 래치부(122)의 제1 노드(CB_N)의 데이터를 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N124)를 포함한다. 따라서 데이터 전송신호(CTRAN)의 인가에 따라 제1 노드(CB_N)의 데이터를 감지 노드(SO)에 전송할 수 있다.
감지 노드 디스차지부(113)는 반전 데이터 전송 신호(CTRAN_N)와 레지스터(120)의 제1 노드(CB_N)의 레벨에 따라 감지 노드를 디스차지시킨다. 감지노드 디스차지부(113)는 감지 노드(SO)와 접지 단자 사이에 직렬 접속되는 제1 및 제2 NMOS 트랜지스터(N113, N114)를 포함한다. 감지 노드와 접속되는 제1 NMOS 트랜지스터(N113)는 반전 데이터 전송 신호(CTRAN_N)의 레벨에 따라 턴온되며, 접지 단자와 접속되는 제2 NMOS 트랜지스터(N114)는 제1 노드(CB_N)의 레벨에 따라 턴온되도록 구성한다. 실시예에 따라 접지 단자와 접속되는 제2 NMOS 트랜지스터(N114)는 반전 데이터 전송 신호(CTRAN_N)의 레벨에 따라 턴온되도록 구성하고, 감지 노드(SO)와 접속되는 제1 NMOS 트랜지스터(N113)는 제1 노드(CB_N)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 반전 데이터 전송 신호(CTRAN_N)가 인가되고, 제1 노드(CB_N)의 데이터가 하이레벨 데이터인 경우에 한하여, 감지 노드(SO)가 디스차지된다.
감지노드 컬럼 선택회로(132<0>~132<N>)는 각 페이지 버퍼의 감지 노드(SO)와 제1 노드(PBCIV) 사이에 병렬로 접속되며, 감지노드 컬럼 선택신호(SO_CS<0>~<N>)의 레벨에 따라 턴온되는 NMOS 트랜지스터(N132~N136)를 포함한다.
연결 회로(144)는 제1 노드(PBCIV)와 접지단자 사이에 접속되는 제1 NMOS 트랜지스터(N142)와, 제1 노드(PBCIV)와 전류 측정 패드(PAD) 사이에 접속되는 제2 NMOS 트랜지스터(N144)를 포함한다. 제1 NMOS 트랜지스터(N142)는 반전 테스트 신호(CELLIV_N)에 따라 턴온되어 제1 노드(PBCIV)를 접지 단자와 연결시키고, 제2 NMOS 트랜지스터(N144)는 테스트 신호(CELLIV)에 따라 턴온 되어 제1 노드(PBCIV)를 패드와 연결시킨다.
이하에, 상기의 구성을 갖는 반도체 메모리 장치의 셀 전류 측정 방법에 대해 설명하기로 한다.
셀 전류의 측정을 위한 테스트가 시작되면(S210), 연결 회로(144)에 반전 테스트 신호(CELLIV_N)가 인가된다. 이 신호의 의해 연결 회로(144)의 제1 NMOS 트랜지스터(N142)는 턴온되고 제2 NMOS 트랜지스터(N144)는 턴오프된다. 따라서 제1 노드(PBCIV)가 접지 단자와 연결되어, 제1 노드(PBCIV)가 디스차지된다.
그 후, 워드 라인(WL0~WLn)의 바이어스를 설정한다(S220). 즉, 셀 스트링(ST)에 흐르는 전류를 측정하기 위해서, 메모리 셀들(C0~Cn)을 턴온 시킬 수 있는 전압을 워드라인(WL0~WLn)에 인가해준다.
다음으로 셀 전류를 측정하고자 하는 셀 스트링(ST)의 어드레스를 입력한다(S230). 여기서 셀 스트링(ST)의 어드레스는 페이지 버퍼의 어드레스, 즉 컬럼 어드레스를 의미한다.
다시 말하면, 다수의 페이지 버퍼 중에 셀 전류를 측정할 비트라인에 연결된 페이지 버퍼를 선택해야 한다.
본 발명의 제1 실시예에서는 멀티 플렉서(Multiplexer)를 이용하여 셀 전류를 측정할 페이지 버퍼를 선택한다.
도 1을 다시 참조하면, 멀티 플렉서에 입력되는 신호로는 PBSEL, YPASS, YA, YB 신호들이 있는데 이들 신호들은 페이지 버퍼의 컬럼 어드레스와 관련된 신호이다. 이 신호들은 일반적인 신호들이므로 상세한 설명은 생략하기로 한다.
멀티 플렉서의 입력 단자로 페이지 버퍼의 컬럼 어드레스가 입력되면, 페이지 버퍼의 감지 노드 컬럼 선택신호(SO_CS<N:0>)가 출력된다. 출력되는 선택신호(SO_CS)에 따라 감지노드 컬럼 선택회로(132<0>~132<N>)의 NMOS 트랜지스터가 턴온되어, 선택된 페이지 버퍼의 감지 노드(SO)가 제1 노드(PBCIV)와 연결된다.
그 다음, 연결 회로(144)에 테스트 신호(CELLIV)가 입력되어 제2 NMOS 트랜지스터(N144)가 턴온되면 제1 노드(PBCIV)와 패드가 연결되어, 셀 전류를 측정할 수 있다(S240). 셀 전류를 측정하고 나면 테스트가 종료된다(S250).
이와 같이, 셀 전류를 측정하기 위해서는 셀 전류를 측정하고자 하는 비트라인이 연결된 페이지 버퍼의 감지노드와 셀 전류 측정 패드가 연결되어야 한다. 셀 전류를 측정할 페이지 버퍼의 감지노드를 결정하기 위해 페이지 버퍼의 어드레스에 따라 감지노드 컬럼 선택신호를 출력한다. 선택된 페이지 버퍼의 선택신호는 하이 레벨로 유지하고, 선택되지 않은 페이지 버퍼의 선택신호는 로우 레벨로 유지하여 선택된 페이지 버퍼의 감지노드를 패드와 연결시킴으로써 셀 전류를 측정할 수 있다.
상기 방법은 페이지 버퍼의 컬럼 어드레스에 따라 감지노드 컬럼 선택 신호의 출력을 위한 멀티플렉서를 필요로 하고, 페이지 버퍼 내부에도 감지노드 컬럼 선택신호의 인가를 위한 트랜지스터를 필요로 하므로 테스트 시에만 필요한 이러한 회로들로 인해 칩 사이즈가 커질 수 있다.
이하에, 이러한 테스트 회로를 종래에 페이지 버퍼 내에 있던 회로로 구현함으로써 테스트 동작을 위한 회로를 줄여 칩 사이즈를 감소시킬 수 있는 반드체 메모리 장치에 대해 설명하기로 한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 셀 전류를 측정하는 것을 설명하는 회로도이고, 도 4는 도 3의 반도체 메모리 장치에서의 셀 전류 측정 방법을 설명하는 흐름도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 메모리 셀(C0~Cn), 페이지 버퍼(PB1~PBn), 및 연결 회로(344)를 포함한다.
메모리 셀(C0~Cn)을 포함하는 셀 스트링(ST)은 비트라인에 연결된다.
연결회로(344)는 메모리 셀(C0~Cn)의 테스트 동작 시 테스트 신호(CELLIV)에 응답하여 패드(PAD)를 제1 노드(PBCIV)와 연결시킨다.
페이지 버퍼(PB1~PBn)는 메모리 셀(C0~Cn)의 데이터 입출력 동작을 위한 래치부(322)를 포함하고, 메모리 셀(C0~Cn)의 테스트 동작 시 래치부(322)에 저장된 데이터에 따라 비트라인을 제1 노드(PBCIV)와 연결시킨다.
페이지 버퍼(PB1~PBn)는 비트라인 센싱부(312), 감지 노드 프리차지부(314), 감지 노드 센싱부(316), 및 레지스터(320)를 더 포함한다.
페이지 버퍼(PB1~PBn)의 각 구성 요소의 구성 및 동작은 도 1의 페이지 버퍼의 구성 요소와 유사하므로 구체적인 설명은 생략하기로 한다.
다만, 감지노드 연결부(332)는 반전 데이터 전송 신호(CTRAN_N)와 래치부(322)의 제1 노드(CB_N)의 레벨에 따라, 페이지 버퍼의 감지노드(SO)와 제1 노드(PBCIV)를 연결한다. 감지노드 연결부(332)는 감지노드(SO)와 제1 노드(PBCIV) 사이에 직렬 접속되는 제1 및 제2 NMOS 트랜지스터(N331, N332)를 포함한다. 감지 노드와 접속되는 제1 NMOS 트랜지스터(N331)는 반전 데이터 전송 신호(CTRAN_N)의 레벨에 따라 턴온되며, 제1 노드(PBCIV)와 접속되는 제2 NMOS 트랜지스터(N332)는 래치부(322)의 제1 노드(CB_N)의 레벨에 따라 턴온되도록 구성한다. 실시예에 따라 제1 노드(PBCIV)와 접속되는 제2 NMOS 트랜지스터(N332)는 반전 데이터 전송 신호(CTRAN_N)의 레벨에 따라 턴온되도록 구성하고, 감지 노드(SO)와 접속되는 제1 NMOS 트랜지스터(N331)는 제1 노드(CB_N)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 반전 데이터 전송 신호(CTRAN_N)가 인가되고, 제1 노드(CB_N)의 데이터가 하이레벨 데이터인 경우에 한하여, 감지 노드(SO)가 제1 노드(PBCIV)와 연결된다.
연결 회로(344)는 도 1의 연결 회로(144)와 그 구성이 동일하다. 제1 노드(PBCIV)와 접지단자 사이에 접속되는 제1 NMOS 트랜지스터(N342)와, 제1 노드(PBCIV)와 패드(PAD) 사이에 접속되는 제2 NMOS 트랜지스터(N344)를 포함한다. 제1 NMOS 트랜지스터(N342)는 반전 테스트 신호(CELLIV_N)에 따라 턴온되어 제1 노드(PBCIV)를 접지 단자와 연결시키고, 제2 NMOS 트랜지스터(N344)는 테스트 신호(CELLIV)에 따라 턴온되어 제1 노드(PBCIV)를 패드와 연결시킨다.
이하에, 상기의 구성을 갖는 반도체 메모리 장치의 셀 전류 측정 방법에 대해 설명하기로 한다.
셀 전류의 측정을 위한 테스트가 시작되면(S410), 연결 회로(344)에 반전 테스트 신호(CELLIV_N)가 인가된다. 이 신호의 의해 연결 회로(344)의 제1 NMOS 트랜지스터(N342)는 턴온되고 제2 NMOS 트랜지스터(N344)는 턴오프되어 제1 노드(PBCIV)가 접지 단자와 연결되어, 제1 노드(PBCIV)를 디스차지시킨다.
그 후, 워드 라인(WL0~WLn)의 바이어스를 설정한다(S420). 즉, 셀 스트링(ST)에 흐르는 전류를 측정하기 위해서, 메모리 셀들(C0~Cn)을 턴온 시킬 수 있는 전압을 워드 라인(WL0~WLn)에 인가해준다. 비트라인 센싱 신호(PBSENSE)를 인가하면, 메모리 셀들(C0~Cn)이 연결된 셀 스트링(ST)과 페이지 버퍼의 감지노드(SO)가 연결된다.
다음으로 다수의 페이지 버퍼 중 셀 전류를 측정할 비트라인에 연결된 페이지 버퍼를 선택한다(S230).
본 발명의 제2 실시예에서는 기존에 페이지 버퍼에 있던 회로를 이용하여 멀티플렉서의 기능을 구현함으로써, 셀 전류를 측정할 페이지 버퍼를 선택하고 선택된 페이지 버퍼의 감지노드를 패드(PAD)와 연결한다.
셀 전류를 측정하기 위해 선택될 페이지 버퍼의 래치부(322)의 제1 노드(CB_N)의 값을 '1'로 설정하고, 나머지 페이지 버퍼의 래치부의 제1 노드(CB_N)의 값은 '0'으로 설정하여, 설정된 값에 의해 페이지 버퍼가 선택되도록 한다.
즉, 페이지 버퍼의 래치부의 데이터 설정을 통해 멀티플렉서의 기능을 갖도록 한다.
래치부(322)의 제1 노드(CB_N)가 하이 레벨이 되면 감지노드 연결부(332)의 제2 NMOS 트랜지스터(N332)가 턴온된다. 하이 레벨의 반전 데이터 전송 신호(CTRAN_N)에 의해 감지노드 연결부(332)의 제1 NMOS 트랜지스터(N331)가 턴온되면, 감지노드(SO)와 제1 노드(PBCIV)가 연결된다.
그 다음, 연결 회로(344)에 테스트 신호(CELLIV)가 입력되어 제2 NMOS 트랜지스터(N344)가 턴온되면 제1 노드(PBCIV)와 패드가 연결되어, 셀 전류를 측정할 수 있다(S340). 셀 전류를 측정하고 나면 테스트가 종료된다(S350).
본 발명의 실시예에서는 메모리 셀(C0~Cn)이 연결된 비트라인과 감지노드(SO)가 연결되고, 감지노드(SO)와 제1 노드(PBCIV)가 연결된 후, 제1 노드(PBCIV)와 패드가 연결되는 것을 예로 들어 설명하였지만, 각 단계의 순서는 변경될 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서는 메모리셀의 동작 특성 테스트 시에만 필요한 회로를 페이지 버퍼 내의 회로들을 이용하여 구현함으로써, 테스트 동작을 위한 회로를 줄여 칩 사이즈의 감소효과를 얻을 수 있다.
즉, 페이지 버퍼의 래치에 연결되며 일반적인 동작에서 데이터 전송 용도로 사용되는 트랜지스터 및 페이지 버퍼의 설정을 위해 접지 단자와 접속되는 트랜지스터를 접지단자가 아닌 셀 전류 측정 단자와 접속시키고, 래치의 노드 값을 설정하여 셀 전류를 측정할 비트라인에 연결된 페이지 버퍼를 선택함으로써, 셀 전류 측정 시 페이지 버퍼를 선택하기 위해 필요했던 멀티플렉서를 제거할 수 있게 되었다.
또한 페이지 버퍼의 감지노드 선택을 위한 제어신호 역시 불필요하게 되므로 이 제어신호를 인가받는 페이지 버퍼의 트랜지스터가 제거될 수 있어, 동작이 간단해질 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 페이지 버퍼 112,312: 비트라인 센싱부
114,314: 감지노드 프리차지부 116,316: 감지노드 센싱부
120,320: 레지스터 122,322: 래치부
124,324: 데이터 전송부 126,326: 데이터 설정부
132: 감지노드 컬럼 선택회로 144,344: 연결회로
332: 감지노드 연결부

Claims (9)

  1. 비트라인과 연결되는 메모리 셀;
    상기 메모리 셀의 테스트 동작 시 테스트 신호에 응답하여 패드를 제1 노드와 연결시키는 연결회로; 및
    상기 메모리 셀의 데이터 입출력 동작을 위한 래치부를 포함하고, 상기 메모리 셀의 테스트 동작 시 상기 래치부에 저장된 데이터에 따라 상기 비트라인을 상기 제1 노드와 연결시키는 페이지 버퍼를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼는
    비트라인 센싱 신호에 응답하여 상기 비트라인과 상기 페이지 버퍼의 감지노드를 접속시키는 비트라인 센싱부; 및
    상기 메모리 셀의 테스트 동작 시 상기 래치부에 저장된 데이터에 따라 상기 감지노드를 상기 제1 노드와 연결시키는 감지노드 연결부를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 감지노드 연결부는
    상기 래치부에 저장된 데이터에 따라 상기 감지노드를 상기 제1 노드와 연결시키는 제1 스위칭 소자를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 감지노드 연결부는
    상기 감지노드와 상기 제1 스위칭 소자 사이에 접속되고, 반전 데이터 전송 신호에 응답하여 상기 감지노드와 상기 제1 스위칭 소자를 연결시키는 제2 스위칭 소자를 더 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 연결회로는
    상기 테스트 신호에 응답하여 상기 패드를 상기 제1 노드와 연결시키는 스위칭 소자를 포함하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 페이지 버퍼는
    프리차지신호에 응답하여 상기 감지노드에 하이레벨 전압을 인가하는 감지노드 프리차지부;
    상기 감지노드의 전압레벨에 따라 접지전압을 상기 래치부에 인가하는 감지노드 센싱부;
    데이터 설정신호에 응답하여 상기 감지 노드 센싱부에서 전달되는 접지전압을 상기 래치부에 전달하는 데이터 설정부;
    데이터 전송신호에 응답하여 상기 래치부에 저장된 데이터를 상기 감지노드로 전달하는 데이터 전송부를 포함하는 반도체 메모리 장치.
  7. 테스트 동작을 위해 선택된 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼의 래치에 데이터를 저장하는 단계;
    테스트 신호에 응답하여 패드를 상기 페이지 버퍼와 연결시키는 단계;
    상기 래치에 저장된 데이터에 응답하여 상기 페이지 버퍼에 의해 상기 비트라인과 상기 패드가 연결되는 단계; 및
    상기 패드와 연결된 상기 비트라인을 통해 상기 선택된 메모리 셀의 특성을 테스트하는 단계를 포함하는 반도체 메모리 장치의 전류 측정 방법.
  8. 제7항에 있어서,
    상기 비트라인과 상기 패드가 연결되는 단계는
    비트라인 센싱 신호에 응답하여 상기 비트라인과 상기 페이지 버퍼의 감지노드가 연결되는 단계; 및
    상기 래치에 저장된 데이터에 응답하여 상기 감지노드가 상기 패드와 연결되는 단계를 포함하는 반도체 메모리 장치의 전류 측정 방법.
  9. 제8항에 있어서,
    상기 비트라인이 상기 페이지 버퍼와 연결된 후에, 상기 패드를 상기 페이지버퍼와 연결시키는 반도체 메모리 장치의 전류 측정 방법.
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