KR20220144657A - 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작 Download PDF

Info

Publication number
KR20220144657A
KR20220144657A KR1020210051250A KR20210051250A KR20220144657A KR 20220144657 A KR20220144657 A KR 20220144657A KR 1020210051250 A KR1020210051250 A KR 1020210051250A KR 20210051250 A KR20210051250 A KR 20210051250A KR 20220144657 A KR20220144657 A KR 20220144657A
Authority
KR
South Korea
Prior art keywords
voltage
sensing
test
defect
bit line
Prior art date
Application number
KR1020210051250A
Other languages
English (en)
Inventor
이준혁
유등각
정동재
이민규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210051250A priority Critical patent/KR20220144657A/ko
Priority to US17/502,561 priority patent/US12125550B2/en
Priority to CN202210100271.9A priority patent/CN115223646A/zh
Publication of KR20220144657A publication Critical patent/KR20220144657A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 기술은 워드 라인들 및 셀렉트 라인들이 연결된 메모리 블록; 상기 메모리 셀에 연결된 비트 라인; 상기 워드 라인들 및 상기 셀렉트 라인들 중 선택된 라인에 인가될 테스트 전압을 생성하도록 구성되는 전압 생성부; 상기 비트 라인의 전압을 센싱하여 테스트 데이터를 저장 및 출력하도록 구성된 페이지 버퍼; 및 상기 테스트 데이터에 따라 상기 메모리 블록의 제1 결함 여부를 판단하도록 구성된 제어 로직 회로를 포함하고, 상기 페이지 버퍼는, 상기 메모리 블록의 제1 결함을 검출하기 위한 테스트 동작 시, 센싱 노드의 전압에 따라 결정된 상기 테스트 데이터를 저장하도록 구성된 센싱 래치; 상기 센싱 노드를 디스차지하도록 구성되는 센싱 디스차지 회로; 및 상기 센싱 노드의 전압에 따라 상기 테스트 데이터를 결정할 때, 상기 센싱 노드와 상기 비트 라인의 연결을 차단하도록 구성되는 비트 라인 선택 회로를 포함하고, 상기 테스트 데이터는, 상기 메모리 블록에 상기 제1 결함이 없으면 상기 테스트 동작이 시작될 때 상기 센싱 래치에서 리셋된 데이터로 유지되고, 상기 메모리 블록에 상기 제1 결함이 있으면 변경되는 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작을 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작{Memory device and memory system having the memory device, and test operation of the memory device}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작에 관한 것으로, 보다 구체적으로는 메모리 시스템에 포함된 메모리 장치의 결함을 테스트하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작에 관한 것이다.
메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치와, 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다.
메모리 장치는 데이터가 저장되는 메모리 블록과, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들을 포함할 수 있다. 메모리 블록은 비트 라인들과 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 복수의 스트링들은 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드라인들과 비트라인들에 인가되는 전압들에 따라 프로그램, 리드 또는 소거될 수 있다.
메모리 시스템의 저장 용량이 증가하고 집적도가 높아짐에 따라, 메모리 장치에 포함된 메모리 셀들의 크기 및 간격은 감소한다. 메모리 셀들의 크기 및 간격이 감소할수록 메모리 셀들에 연결된 배선의 크기도 감소하므로, 메모리 장치의 제조 단계에서 쇼트(short) 결함(defect) 또는 오픈(open) 결함이 발생할 수 있다. 쇼트 결함은 전기적으로 서로 분리되어야 하는 소자들이 서로 연결된 결함을 의미하고, 오픈 결함은 전기적으로 서로 연결되어야 하는 소자들이 서로 분리된 결함을 의미한다.
본 발명의 실시예는 메모리 장치에서 발생하는 결함들 중에서 쇼트(short) 결함을 검출할 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인들 및 셀렉트 라인들이 연결된 메모리 블록; 상기 메모리 셀에 연결된 비트 라인; 상기 워드 라인들 및 상기 셀렉트 라인들 중 선택된 라인에 인가될 테스트 전압을 생성하도록 구성되는 전압 생성부; 상기 비트 라인의 전압을 센싱하여 테스트 데이터를 저장 및 출력하도록 구성된 페이지 버퍼; 및 상기 테스트 데이터에 따라 상기 메모리 블록의 제1 결함 여부를 판단하도록 구성된 제어 로직 회로를 포함하고, 상기 페이지 버퍼는, 상기 메모리 블록의 제1 결함을 검출하기 위한 테스트 동작 시, 센싱 노드의 전압에 따라 결정된 상기 테스트 데이터를 저장하도록 구성된 센싱 래치; 상기 센싱 노드를 디스차지하도록 구성되는 센싱 디스차지 회로; 및 상기 센싱 노드의 전압에 따라 상기 테스트 데이터를 결정할 때, 상기 센싱 노드와 상기 비트 라인의 연결을 차단하도록 구성되는 비트 라인 선택 회로를 포함하고, 상기 테스트 데이터는, 상기 메모리 블록에 상기 제1 결함이 없으면 상기 테스트 동작이 시작될 때 상기 센싱 래치에서 리셋된 데이터로 유지되고, 상기 메모리 블록에 상기 제1 결함이 있으면 변경되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 시스템은, 비트 라인들을 통해 메모리 블록에 연결된 페이지 버퍼를 포함하는 메모리 장치; 및 상기 메모리 블록의 결함을 검출하기 위한 테스트 동작 시, 상기 메모리 장치에게 테스트 커맨드를 전송하고, 상기 메모리 장치로부터 출력된 테스트 데이터를 토대로 상기 결함 여부를 판단하도록 구성되는 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 테스트 커맨드에 응답하여 상기 페이지 버퍼의 센싱 래치에 초기 데이터를 저장하고, 상기 비트 라인과 상기 센싱 래치 사이에 연결된 센싱 노드를 디스차지하고, 상기 테스트 동작에 의해 변경되는 상기 센싱 노드의 전압에 따라 상기 센싱 래치에 상기 테스트 데이터를 저장하고, 상기 테스트 데이터를 상기 컨트롤러에게 출력하도록 구성되고, 상기 컨트롤러는, 상기 테스트 데이터가 상기 초기 데이터와 다르면 상기 메모리 블록에 제1 결함이 발생한 것으로 판단하도록 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 테스트 동작은, 센싱 래치를 리셋하는 셋업 단계; 상기 센싱 래치와 비트 라인 사이에 연결된 센싱 노드를 디스차지하는 디스차지 단계; 상기 비트 라인에 연결된 메모리 블록에서, 워드 라인들 및 셀렉트 라인들 중 선택된 라인에 테스트 전압을 인가하는 테스트 단계; 상기 비트 라인의 전압을 상기 센싱 노드에 전송하는 평가 단계; 및 상기 센싱 노드의 전압에 따라 상기 센싱 래치에 테스트 전압을 저장하는 센싱 단계를 포함한다.
본 기술에 따르면, 메모리 장치에서 발생할 수 있는 결함들 중에서 쇼트(short) 결함을 용이하게 검출할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 메모리 블록을 설명하기 위한 도면이다.
도 5는 메모리 블록에서 발생되는 결함을 설명하기 위한 도면이다.
도 6은 페이지 버퍼 그룹과 메모리 블록의 연결 구성을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 테스트 동작의 원리를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 9는 본 발명의 제1 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제3 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 13은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 호스트(host)의 요청에 응답하여 데이터를 저장, 소거 또는 출력하도록 구성될 수 있다. 예를 들면, 메모리 시스템(1000)은 데이터를 저장할 수 있는 메모리 장치(memory device; 1100)와, 호스트와 메모리 장치(1100) 사이에서 통신할 수 있는 컨트롤러(controller; 1200)를 포함할 수 있다. 도 1에는 하나의 메모리 장치(1100)를 포함하는 메모리 시스템(1000)이 도시되었으나, 메모리 시스템(1000)에는 두 개 이상의 메모리 장치들이 포함될 수도 있다.
컨트롤러(1200)는 호스트로부터 요청(request)을 수신받으면, 수신된 요청에 따라 메모리 장치(1100)를 제어하기 위한 커맨드(command)를 생성할 수 있다. 컨트롤러(1200)는 호스트에서 사용되는 논리 어드레스(logical address)와 메모리 장치(1100)에서 사용되는 물리 어드레스(physical address)를 관리하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시 컨트롤러(1200)는 호스트에서 사용되는 논리 어드레스와 메모리 장치(1100)에서 사용되는 물리 어드레스를 서로 맵핑할 수 있다. 리드 동작 시, 컨트롤러(1200)는 호스트가 요청한 논리 어드레스에 맵핑된 물리 어드레스를 찾고, 물리 어드레스에 따라 리드된 데이터를 호스트에게 출력할 수 있다.
본 실시 예에 따른 컨트롤러(1200)는 메모리 장치(1100)의 테스트 동작 시, 테스트 커맨드(CMD_T)를 메모리 장치(1100)에게 전송할 수 있고, 메모리 장치(1100)로부터 출력된 테스트 데이터(DATA_T)를 토대로 쇼트 결함 여부를 판단하도록 구성될 수 있다.
컨트롤러(1200)는 호스트로부터 테스트 요청이 수신되면 테스트 동작을 수행할 수 있으나, 호스트의 요청이 없더라도 백그라운드 동작 수행 시 테스트 동작을 수행할 수도 있다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로(peripheral circuit; 120~170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로(120~170)는 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 동작 코드(OPCD)에 응답하여 테스트 전압, 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 검증 전압 및 음전압 등을 생성하고 생성된 전압들을 선택적으로 출력할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다. 본 발명의 실시 예에서, 페이지 버퍼들은 비트 라인들의 전압을 센싱하고, 센싱된 전압에 따라 래치에 저장되는 데이터를 초기 데이터로 유지하거나 변경할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140)을 연결하는 데이터 라인들(DL)을 통해 데이터를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 데이터를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(160)는 페이지 버퍼 그룹(140)으로부터 수신된 데이터를 입출력 라인들(IO)을 통해 컨트롤러(1200)에게 출력할 수 있다. 본 실시 예에 따르면, 테스트 동작 시 페이지 버퍼 그룹(140)에서 출력된 테스트 데이터는 입출력 회로(160)를 통해 컨트롤러(1200)에게 출력될 수 있다.
제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 제어 로직 회로(170)는 테스트 커맨드(CMD_T)에 따라 테스트 동작이 수행되도록 로우 디코더(120), 전압 생성부(130), 페이지 버퍼 그룹(140) 및 컬럼 디코더(150)를 제어할 수 있다. 제어 로직 회로(170)는 테스트 동작 시 메모리 셀 어레이(110)로부터 리드된 테스트 데이터에 따라 선택된 메모리 블록의 결함 여부를 판단할 수 있다.
도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane)으로 구성될 수 있다. 싱글 플래인은 메모리 셀 어레이(110)에 하나의 플래인만 포함된 구성을 의미하고, 멀티 플래인은 메모리 셀 어레이(110)에 복수의 플래인들이 포함된 구성을 의미한다. 도 3에는 멀티 플래인으로 구성된 메모리 셀 어레이(110)가 도시된다. 예를 들면, 메모리 셀 어레이(110)에 제1 내지 제4 플래인들(PL1~PL4)이 포함될 수 있다. 제1 내지 제4 플래인들(PL1~PL4)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들이 연결된 메모리 영역으로 정의될 수 있다. 제1 내지 제4 플래인들(PL1~PL4) 각각은 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 서로 다른 플래인들에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들에 연결될 수 있고, 동일한 플래인에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 동일한 로우 디코더와 동일한 페이지 버퍼 그룹에 연결될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 동일한 구조로 구성될 수 있다.
도 4는 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 4에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 동작 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다. 본 실시 예에 따른 테스트 동작에서는 페이지들(PG)이 하나씩 선택되거나, 복수의 페이지들(PG)이 동시에 선택될 수도 있다.
메모리 블록(BLKi)에 포함된 메모리 셀들은 프로그램 방식에 따라 다양하게 프로그램될 수 있다. 예를 들면, 프로그램 동작은 SLC(single level cell), MLC(multi level cell), TLC(triple level cell) 또는 QLC(quadruple level cell) 방식으로 수행될 수 있다. SLC 방식은 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식이다. MLC 방식은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 방식이다. TLC 방식은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식이다. QLC 방식은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식이다. 이 외에도 하나의 메모리 셀에 5 이상 비트의 데이터가 저장될 수도 있다.
도 5는 메모리 블록에서 발생되는 결함을 설명하기 위한 도면이다.
도 5를 참조하면, 스트링(ST)의 일부가 개략적으로 도시된다. 스트링(ST)에는 복수의 메모리 셀들이 포함되고, 메모리 셀들은 서로 다른 워드 라인들(WLn-2, WLn-1, WLn)에 연결될 수 있다.
스트링(ST)의 내부에서 결함이 발생할 경우, 쇼트 결함(DE_SH) 또는 오픈 결함(DE_OP)이 발생할 수 있다. 쇼트 결함(DE_SH)은 워드 라인과 채널(CH)이 전기적으로 서로 연결되는 결함일 수 있고, 오픈 결함(DE_OP)은 채널(CH) 내부에서 전기적으로 끊어진 영역이 발생하는 결함일 수 있다. 즉, 쇼트 결함(DE_SH)은 전기적으로 서로 차단되어야 하는 소자들이 서로 연결된 결함이고, 오픈 결함(DE_OP)은 전기적으로 서로 연결되어야 하는 소자들이 서로 차단된 결함이다.
스트링(ST) 내에서 오픈 결함(DE_OP)은 없으나 제(n-2) 워드 라인(WLn-2)이 연결된 메모리 셀에서 쇼트 결함(DE_SH)이 발생했다고 가정하면, 프로그램, 리드 또는 소거 동작 시 제(n-2) 워드 라인(WLn-2)에 인가된 전압이 채널(CH)에 직접적으로 전송될 수 있다. 이러한 경우, 비트 라인(BL)의 전압 또는 전류가 달라지게 되므로, 프로그램, 리드 또는 소거 동작의 신뢰도가 저하될 수 있다.
스트링(ST) 내에서 쇼트 결함(DE_SH)은 없으나 제n 및 제(n-1) 워드 라인들(WLn, WLn-1) 사이의 채널(CH)에서 오픈 결함(DE_OP)이 발생했다고 가정하면, 프로그램, 리드 또는 소거 동작 시 워드 라인들에 인가되는 전압에 관계 없이 비트 라인(BL)의 전압 또는 전류가 초기 값으로 계속 유지될 수 있다. 이러한 경우, 메모리 셀들의 상태가 센싱되지 못하므로, 프로그램, 리드 또는 소거 동작의 신뢰도가 저하될 수 있다.
본 실시 예에서는 쇼트 결함(DE_SH)을 검출하는 방법을 설명하도록 한다.
도 6은 페이지 버퍼 그룹과 메모리 블록의 연결 구성을 설명하기 위한 도면이다.
도 6을 참조하면, 페이지 버퍼 그룹(140)은 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 비트 라인들(BL1~BLm)의 전압을 각각 센싱하므로, 본 실시 예에 따른 테스트 동작 시 쇼트 결함이 발생한 비트 라인들의 개수가 카운트될 수 있다. 즉, 테스트 동작의 결과로부터 쇼트 결함이 발생한 컬럼(column)의 개수와 위치가 검출될 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 테스트 동작의 원리를 설명하기 위한 도면들로써, 제1 페이지 버퍼(PB1)에 연결된 스트링(ST)의 일부가 예로써 도시된다.
도 7a는 스트링(ST) 내에 결함이 없거나 오픈 결함(DE_OP)이 발생한 경우를 설명하기 위한 도면이고, 도 7b는 스트링(ST) 내에 쇼트 결함(DE_SH)이 발생한 경우를 설명하기 위한 도면이다.
도 7a를 참조하면, 제1 페이지 버퍼(PB1)는 센싱 노드(SO)를 중심으로 연결된 프리차지 회로(PRE), 비트 라인 선택 회로(BSEL), 디스차지 회로(DIS) 및 센싱 래치(Ls)를 포함할 수 있다. 프리차지 회로(PRE), 비트 라인 선택 회로(BSEL), 디스차지 회로(DIS) 및 센싱 래치(Ls)는 테스트 동작 시 사용될 수 있다. 프리차지 회로(PRE)는 제1 비트 라인(BL1)을 프리차지하도록 구성될 수 있다. 비트 라인 선택 회로(BSEL)는 제1 비트 라인(BL1)과 제1 페이지 버퍼(PB1)를 서로 연결 또는 차단하도록 구성될 수 있다. 디스차지 회로(DIS)는 센싱 노드(SO)를 디스차지하도록 구성될 수 있다. 예를 들면, 디스차지된 센싱 노드(SO)의 전압은 0V일 수 있다. 센싱 래치(Ls)는 테스트 동작 시 센싱 노드(SO)의 전압에 따라 결정되는 테스트 데이터를 저장하도록 구성될 수 있다.
본 실시 예에 따른 테스트 동작 시, 센싱 노드(SO)는 디스차지되어 0V를 가지도록 초기화될 수 있고, 비트 라인 선택 회로(BSEL)에 의해 제1 비트 라인(BL1)과 센싱 노드(SO)가 서로 연결될 수 있다. 따라서, 제1 비트 라인(BL1)도 디스차지되어 0V를 가지도록 초기화될 수 있다. 센싱 래치(Ls)에는 초기 데이터인 '1' 데이터가 저장될 수 있다. 본 실시 예에서는 초기 데이터가 '1'로 설정되지만, 메모리 장치에 따라 초기 데이터는 '0'이 되도록 설정될 수도 있다.
도 7a에 도시된 바와 같이, 채널(CH)에 오픈 결함(DE_OP)이 있거나 결함이 없는 경우, 선택된 워드 라인(Sel_WL)에 양전압의 테스트 전압(Vtest)이 인가되면 센싱 래치(Ls)의 테스트 데이터는 초기 데이터인 '1' 데이터로 유지될 수 있다. 더욱 구체적으로 설명하면, 선택된 워드 라인(Sel_WL)에 양전압의 테스트 전압(Vtest)이 인가되더라도, 테스트 전압(Vtest)이 제1 비트 라인(BL1)에 전달되지 아니하므로 제1 비트 라인(BL1)의 전압은 높아지지 않는다. 즉, 제1 비트 라인(BL1)의 전압이 0V로 유지되므로, 센싱 노드(SO)의 전압도 0V로 유지될 수 있으며, 이로 인해 센싱 래치(Ls)에 저장된 데이터는 바뀌지 않는다.
센싱 래치(Ls)에 저장된 테스트 데이터 '1'이 컨트롤러(도 1의 1200)에게 출력되면, 컨트롤러(1200)는 '1' 데이터에 따라 스트링(ST)에 결함이 없거나, 결함이 있더라도 오픈 결함(DE_OP)이 있는 것으로 판단할 수 있다.
도 7b를 참조하면, 스트링(ST)에 쇼트 결함(DE_SH)이 있는 경우, 선택된 워드 라인(Sel_WL)에 양전압의 테스트 전압(Vtest)이 인가되면 센싱 래치(Ls)에 저장된 초기 데이터 '1' 은 '0' 데이터로 변경될 수 있다. 또는, 초기 데이터가 '0'으로 설정된 경우, 센싱 래치(Ls)에 저장된 초기 데이터 '0'은 '1' 데이터로 변경될 수 있다. 더욱 구체적으로 설명하면, 선택된 워드 라인(Sel_WL)에 양전압의 테스트 전압(Vtest)이 인가되면, 선택된 워드 라인(Sel_WL)과 채널(CH)이 쇼트 결함(DE_SH)으로 인해 전기적으로 서로 연결되므로, 제1 비트 라인(BL1)의 전압이 높아질 수 있다. 즉, 제1 비트 라인(BL1)의 전압이 양전압으로 높아지므로, 센싱 노드(SO)의 전압도 양전압으로 높아질 수 있으며, 이로 인해 센싱 래치(Ls)에 저장된 데이터가 바뀐다.
센싱 래치(Ls)에 저장된 테스트 데이터 '0'이 컨트롤러(도 1의 1200)에게 출력되면, 컨트롤러(1200)는 '0' 데이터에 따라 스트링(ST)에 쇼트 결함(DE_SH)이 있는 것으로 판단할 수 있다.
도 8은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
복수의 페이지 버퍼들은 서로 동일하게 구성되므로, 도 8에는 복수의 페이지 버퍼들 중 제1 페이지 버퍼(PB1)가 예로써 도시된다.
도 8을 참조하면, 제1 페이지 버퍼(PB1)는 비트 라인 프리차지 회로(PRE), 비트 라인 디스차지 회로(BDIS), 비트 라인 선택 회로(BSEL), 선택 프리차지 회로(SEL_PC), 센싱 디스차지 회로(DIS), 센싱 래치(Ls), 셋업 회로(SET) 및 래치 그룹(LG)을 포함할 수 있다. 비트 라인 프리차지 회로(PRE), 비트 라인 디스차지 회로(BDIS), 비트 라인 선택 회로(BSEL), 선택 프리차지 회로(SEL_PC), 센싱 디스차지 회로(DIS), 센싱 래치(Ls), 셋업 회로(SET) 및 래치 그룹(LG)은 페이지 버퍼 제어 신호들(도 2의 PBSIG)에 응답하여 동작할 수 있다. 즉, 페이지 버퍼 제어 신호들(PBSIG)은 제1 페이지 버퍼(PB1)를 포함한 모든 페이지 버퍼들에 포함된 스위치들을 턴온 또는 턴오프시키는 신호들일 수 있다.
비트 라인 프리차지 회로(PRE)는 프로그램, 리드 또는 소거 동작 시 제1 비트 라인(BL1)을 프리차지하도록 구성될 수 있다. 본 실시 예에 따른 테스트 동작에서는 비트 라인 프리차지 회로(PRE)는 비활성화 된다. 비트 라인 프리차지 회로(PRE)는 비트 라인 프리차지 신호(BL_PRE)에 응답하여 전원 전압(VCC)을 제1 비트 라인(BL1)으로 공급하도록 구성된 제1 스위치(S1)를 포함할 수 있다. 제1 스위치(S1)는 NMOS 트랜지스터로 구현될 수 있다. 본 실시 예에 따른 테스트 동작에서는 비트 라인 프리차지 회로(PRE)가 비활성화 되므로, 비트 라인 프리차지 신호(BL_PRE)는 로우(low) 레벨로 유지될 수 있다.
비트 라인 디스차지 회로(BDIS)는 제1 비트 라인(BL1)을 디스차지하도록 구성될 수 있다. 비트 라인 디스차지 회로(BDIS)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 제1 비트 라인(BL1)과 접지 단자(GND)를 서로 연결 또는 차단하는 제2 스위치(S2)를 포함할 수 있다. 제2 스위치(S2)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 동작하는 NMOS 트랜지스터로 구현될 수 있다.
비트 라인 선택 회로(BSEL)는 페이지 센싱 신호(PBSENSE)에 응답하여 제1 비트 라인(BL1)과 전류 센싱 노드(CSO)를 서로 연결 또는 차단하도록 구성된 제3 스위치(S3)를 포함할 수 있다. 제3 스위치(S3)는 페이지 센싱 신호(PBSENSE)에 응답하여 제1 비트 라인(BL1)과 전류 센싱 노드(CSO)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다.
선택 프리차지 회로(SEL_PC)는 전원 전압(VCC)이 공급되는 제1 노드(N1)와 전류 센싱 노드(CSO) 사이에 연결될 수 있다. 선택 프리차지 회로(SEL_PC)는 전류 센싱 노드(CSO)와 센싱 노드(SO)를 서로 연결 또는 차단하거나, 전류 센싱 노드(CSO) 또는 센싱 노드(SO)를 프리차지하거나, 전류 센싱 노드(CSO) 또는 센싱 노드(SO)를 프리차지하도록 구성될 수 있다. 선택 프리차지 회로(SEL_PC)는 제1 노드(N1)와 전류 센싱 노드(CSO) 사이에 연결된 제4 내지 제9 스위치들(S4~S9)을 포함할 수 있다. 예를 들면, 제4 및 제5 스위치들(S4, S5)은 제1 노드(N1)와 제2 노드(N2) 사이에서 서로 병렬로 연결될 수 있고, 제6 스위치(S6)는 제2 노드(N2)와 전류 센싱 노드(CSO) 사이에 연결될 수 있다. 제4 스위치(S4)는 반전 센싱 프리차지 신호(SA_PRE_N)에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현될 수 있고, 제5 스위치(S5)는 센싱 래치 노드(QS)에 저장된 데이터에 따라 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현될 수 있다. 제6 스위치(S6)는 전류 센싱 신호(SA_CSOC)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제7 내지 제9 스위치들(S7~S9)은 제1 노드(N1)와 전류 센싱 노드(CSO) 사이에서 서로 직렬로 연결되고, 제4 내지 제6 스위치들(S4~S6)과는 병렬로 연결될 수 있다. 제7 스위치(S7)는 센싱 래치 노드(QS)에 저장된 데이터에 따라 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현될 수 있다. 제8 스위치(S8)는 반전 센싱 프리차지 신호(SA_PRE_N)에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현될 수 있다. 제9 스위치(S9)는 센싱 신호(SA_SENSE)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제8 및 제9 스위치들(S8, S9) 사이에는 센싱 노드(SO)가 연결될 수 있다.
센싱 디스차지 회로(DIS)는 센싱 노드(SO)를 디스차지하도록 구성될 수 있다. 센싱 디스차지 회로(DIS)는 센싱 노드(SO)와 접지 단자(GND) 사이에서 직렬로 연결된 제10 및 제11 스위치들(S10, S11)을 포함할 수 있다. 제10 스위치(S10)는 센싱 디스차지 신호(SA_DIS)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제11 스위치(S11)는 센싱 래치 노드(QS)에 저장된 데이터에 따라 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 센싱 노드(SO)는 센싱 디스차지 신호(SA_DIS)가 논리 하이(logic high)이고 센싱 래치 노드(QS)에 '1' 데이터가 저장된 경우에 디스차지될 수 있다.
본 실시 예에서, '1' 데이터는 센싱 래치 노드(QS)의 전압이 하이(high) 레벨인 상태를 의미하고, '0' 데이터는 센싱 래치 노드(QS)의 전압이 0V 또는 음전압인 상태를 의미한다. 디스차지는 노드의 전압을 0V 또는 음전압으로 낮추는 것을 의미하고, 프리차지는 노드의 전압을 양전압으로 높이는 것을 의미한다.
센싱 래치(Ls)는 센싱 래치 노드(QS)와 반전 센싱 래치 노드(QS_N) 사이에 연결된 제1 및 제2 인버터들(I1, I2)을 포함할 수 있다. 예를 들면, 제1 인버터(I1)의 입력 단자는 센싱 래치 노드(QS)에 연결될 수 있고, 출력 단자는 반전 센싱 래치 노드(QS_N)에 연결될 수 있다. 제2 인버터(I2)의 입력 단자는 반전 센싱 래치 노드(QS_N)에 연결될 수 있고, 출력 단자는 센싱 래치 노드(QS)에 연결될 수 있다. 센싱 래치(Ls)는 선택된 메모리 셀의 센싱 동작 시 센싱된 데이터를 저장할 수 있다. 예를 들면, 선택된 메모리 셀에 의해 제1 비트 라인(BL1)의 전압의 결정되고, 제1 비트 라인(BL1)과 센싱 노드(SO)가 서로 연결되면 센싱 노드(SO)의 전압이 결정될 수 있다. 센싱 노드(SO)의 전압이 결정되면, 셋업 회로(SET)의 동작에 의해 센싱 래치 노드(QS)의 데이터가 결정될 수 있다. 테스트 동작 시, 테스트 데이터는 센싱 래치 노드(QS)에 저장될 수 있다.
셋업 회로(SET)는 센싱 래치(Ls)를 리셋하거나, 센싱 노드(SO)의 전압에 따라 센싱 래치(Ls)에 저장되는 데이터를 변경하도록 구성될 수 있다. 예를 들면, 셋업 회로(SET)는 센싱 래치 노드(QS)와 접지 단자(GND) 사이에서 직렬로 연결된 제12 및 제13 스위치들(S12, S13)과, 반전 센싱 래치 노드(QS_N)와 접지 단자(GND) 사이에서 직렬로 연결된 제14 및 제15 스위치들(S14, S15)을 포함할 수 있다. 제12 스위치(S12)는 래치 리셋 신호(LRST)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제13 스위치(S13)는 페이지 버퍼 리셋 신호(PBRST)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제14 스위치(S14)는 래치 셋업 신호(LSET)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제15 스위치(S15)는 센싱 노드(SO)으 전압에 따라 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현될 수 있다. 제12 및 제13 스위치들(S12, S13) 사이와 제14 및 제15 스위치들(S14, S15) 사이는 공통 노드(COM)에 연결될 수 있다. 셋업 회로(SET)는 공통 노드(COM)를 통해 센싱 래치(Ls)에 저장된 데이터를 래치 그룹(LG)으로 전송할 수 있다.
래치 그룹(LG)은 제1 내지 제k 래치들(L1~Lk)을 포함할 수 있다. 제1 내지 제k 래치들(L1~Lk)은 프로그램 또는 리드 동작 시 사용되는 데이터를 임시로 저장할 수 있으며, 리드 또는 테스트 동작 시 셋업 회로(SET)로부터 수신받은 데이터를 제1 데이터 라인(DL1)으로 출력할 수 있다. 제1 내지 제k 래치들(L1~Lk)은 센싱 노드(SO)와 데이터를 주고받을 수도 있다. 제1 래치(L1)가 셋업 회로(SET)에 연결되고, 제k 래치(Lk)가 제1 데이터 라인(DL1)에 연결되었다고 가정하면, 테스트 동작 시 센싱 래치(Ls)에 저장된 테스트 데이터는 제1 래치(L1)로 전송될 수 있다. 제1 래치(L1)에 전송된 테스트 데이터는 제k 래치(Lk)로 전송될 수 있으며, 제k 래치(Lk)에 전송된 테스트 데이터는 제1 데이터 라인(D1)을 통해 입출력 회로(도 2의 160)에게 출력될 수 있다.
도 9는 본 발명의 제1 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9를 참조하면, 테스트 동작은 메모리 셀들에 대한 소거 동작 이후에 수행될 수 있다. 테스트 동작은 순차적으로 수행되는 셋업 단계(S91), 디스차지 단계(S92), 테스트 단계(S93), 평가 단계(S94) 및 센싱 단계(S95)를 포함할 수 있다.
셋업 단계(S91)는 센싱 래치(Ls)를 초기화하는 단계이다. 예를 들면, 셋업 단계(S91)에서는 센싱 래치(Ls)의 센싱 래치 노드(QS)에 초기 데이터인 '1' 데이터가 저장될 수 있다. 예를 들면, 페이지 버퍼 리셋 신호(PBRST)가 논리 하이(H)로 천이되어 제13 스위치(S13)가 턴온된 상태에서, 래치 셋업 신호(LSET)가 일정 시간 동안 논리 하이(H)로 천이될 수 있다. 페이지 버퍼 리셋 신호(PBRST) 및 래치 셋업 신호(LSET)가 모두 논리 하이(H) 값을 가지면 제13 및 제14 스위치들(S13, S14)이 턴온되므로, 반전 센싱 래치 노드(QS_N)와 접지 단자(GND) 사이에 전류 패스(current path)가 형성될 수 있다. 이로 인해, 반전 센싱 래치 노드(QS_N)에는 '0' 데이터가 저장될 수 있고, 센싱 래치 노드(QS)에는 '1' 데이터가 저장될 수 있다. 센싱 래치 노드(QS)에 '1' 데이터가 저장되면, 래치 셋업 신호(LSET)는 논리 로우(L)로 천이되고, 페이지 버퍼 리셋 신호(PBRST)도 논리 로우(L)로 천이된다.
디스차지 단계(S92)가 시작되면, 센싱 노드(SO)를 디스차지하기 위하여 센싱 디스차지 신호(SA_DIS), 비트 라인 디스차지 신호(BL_DIS), 센싱 신호(SA_SENSE) 및 페이지 센싱 신호(PBSENSE)가 논리 하이(H)로 천이되어 제10, 제2, 제9 및 제3 스위치들(S10, S2, S9, S3)이 턴온될 수 있다. 이로 인해, 센싱 노드(SO) 및 제1 비트 라인(BL1)이 접지 단자(GND)에 연결되어 디스차지될 수 있다. 예를 들면, 센싱 노드(SO) 및 제1 비트 라인(BL1)의 전압은 0V가 될 수 있다. 디스차지 단계(S92)에서, 드레인 및 소스 셀렉트 라인들(도 4의 DSL, SSL)에는 턴온 전압(Von)이 인가될 수 있다. 이때, 소스 라인(도 4의 SL)에 0V 전압이 인가될 수 있다. 디스차지 단계(S92)에서 모든 워드 라인들은 플로팅(floating)되거나 디스차지될 수 있다.
테스트 단계(S93)가 시작되면, 선택된 워드 라인(Sel_WL)에 양전압의 테스트 전압(Vtest)이 인가될 수 있다. 테스트 단계(S93)에서는 선택된 워드 라인(Sel_WL)에 테스트 전압(Vtest)이 인가되더라도, 센싱 디스차지 신호(SA_DIS) 및 비트 라인 디스차지 신호(BL_DIS)가 하이(H)로 유지되고 있으므로 센싱 노드(SO)의 전압은 디스차지 레벨(예컨대, 0V)로 유지되거나 양전압으로 높아지더라도 낮은 레벨로 조금 높아질 수 있다.
평가 단계(S94)가 시작되면, 센싱 디스차지 신호(SA_DIS) 및 비트 라인 디스차지 신호(BL_DIS)는 로직 로우(L)로 천이될 수 있다. 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에는 턴온 전압(Von)이 계속 공급될 수 있으나, 턴오프 전압인 0V가 인가될 수도 있다.
센싱 디스차지 신호(SA_DIS) 및 비트 라인 디스차지 신호(BL_DIS)가 로직 로우(L)로 천이되면, 제10 및 제2 스위치들(S10, S2)이 턴오프 되므로, 센싱 노드(SO) 및 제1 비트 라인(BL1)과 접지 단자(GND) 사이의 전류 패스는 차단될 수 있다.
선택된 워드 라인(Sel_WL), 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀과, 선택된 메모리 셀에 형성된 채널 사이에 쇼트 결함(short defect)이 없으면, 센싱 노드(SO)의 전압은 디스차지 레벨(예컨대, 0V)로 유지될 수 있다. 선택된 워드 라인(Sel_WL), 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀과, 선택된 메모리 셀에 형성된 채널 사이에 쇼트 결함(short defect)이 있으면, 센싱 노드(SO)에 프리차지 전압(Vpre)이 인가될 수 있다. 여기서 프리차지 전압(Vpre)은 선택된 워드 라인(Sel_WL)에 인가된 테스트 전압(Vtest)에 의한 전압일 수 있다. 예를 들면, 선택된 워드 라인(Sel_WL) 영역에 쇼트 결함이 있으면, 선택된 워드 라인(Sel_WL)에 인가된 테스트 전압(Vtest)은 스트링의 채널을 통해 제1 비트 라인(BL1)으로 공급될 수 있다. 테스트 전압(Vtest)으로 인해 제1 비트 라인(BL1)의 전압이 높아지면, 제1 비트 라인(BL1)에 연결된 센싱 노드(SO)의 전압도 높아질 수 있다. 따라서, 센싱 노드(SO)에 인가되는 프리차지 전압(Vpre)은 테스트 전압(Vtest)보다 스위치들의 문턱전압만큼 낮은 양전압의 레벨을 가질 수 있다.
이때, 센싱 노드(SO)에 인가되는 테스트 전압(Vtest)의 레벨과 디스차지 레벨(예컨대, 0V) 사이의 차이를 크게 하기 위하여 보상 전압(Vcom)을 가지는 전류 센싱 신호(SA_CSOC)가 제6 스위치(S6)에 인가될 수 있다. 다시 말하면, 제6 스위치(S6)를 약하게 턴온시키기 위한 전류 센싱 신호(SA_CSOC)가 제6 스위치(S6)의 게이트에 인가될 수 있다. 제6 스위치(S6)가 완전히 턴온되면 쇼트 결함이 아닌 경우에도 제2 노드(N2)에 인가된 전원 전압(VCC)이 전류 센싱 노드(CSO)에 공급될 수 있으므로, 전류 센싱 노드(CSO)에 전원 전압(VCC)보다 낮은 보상 전압(Vcom)이 전달되도록 전류 센싱 신호(SA_CSOC)는 전원 전압(VCC)보다 낮은 보상 전압(Vcom)을 가질 수 있다. 제9 스위치(S9)가 턴온되어 있으므로, 전류 센싱 노드(CSO)에 보상 전압(Vcom)이 인가되면, 센싱 노드(SO)에도 양전압(Vpo)이 인가될 수 있다. 센싱 노드(SO)에 인가된 전압에 의해 제15 스위치(S15)가 턴온 또는 턴오프되므로, 양전압은 제15 스위치(S15)가 턴오프 상태를 유지할 수 있는 레벨로 설정될 수 있다. 보상 전압(Vcom)을 가지는 전류 센싱 신호(SA_CSOC)는 평가 단계(S94) 내에서 일정 시간 동안만 활성화되고, 평가 단계(S94)가 종료되기 이전에 비활성화될 수 있다.
센싱 단계(S95)가 시작되면, 선택된 워드 라인(Sel_WL)은 디스차지될 수 있다. 센싱 단계(S95)가 시작할 때까지 드레인 셀렉트 라인(DSL)에 턴온 전압(Von)이 인가되고 있으면, 드레인 셀렉트 라인(DSL)도 디스차지될 수 있다. 센싱 신호(SA_SENSE) 및 페이지 센싱 신호(PBSENSE)도 논리 로우(L)로 천이될 수 있다.
이어서, 래치 리셋 신호(LRST)가 논리 하이(H)로 천이되면, 제12 스위치(S12)가 턴온되어 센싱 래치 노드(QS)와 센싱 노드(SO)가 서로 연결될 수 있다. 센싱 노드(SO)의 전압이 0V 또는 보상 전압(Vcom)이면 제15 스위치(S15)가 턴오프되므로, 제12 스위치(S12)가 턴온되더라도 센싱 래치 노드(QS)의 데이터는 '1'로 유지될 수 있다. 즉, 센싱 래치 노드(QS)에 저장된 테스트 데이터가 '1'이면, 컨트롤러(도 1의 1200)는 선택된 워드 라인(Sel_WL)과 채널 사이에 쇼트 결함이 없는 것으로 판단할 수 있다. 센싱 노드(SO)의 전압이 프리차지 전압(Vpre)이면 제15 스위치(S15)가 턴온 되므로, 센싱 래치 노드(QS)의 데이터는 '1'에서 '0'으로 변경될 수 있다. 즉, 센싱 래치 노드(QS)에 저장된 테스트 데이터가 '0'으로 변경되면, 컨트롤러(도 1의 1200)는 선택된 워드 라인(Sel_WL)과 채널 사이에 쇼트 결함이 있는 것으로 판단할 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 본 발명의 제2 실시 예에 따른 테스트 동작은 도 9를 참조하여 설명된 제1 실시 예와 유사하게 수행되므로, 제1 실시 예와 중복되는 단계들의 설명은 생략한다.
제2 실시 예에 따른 테스트 동작에서는, 선택된 메모리 블록에 연결된 모든 워드 라인들(WL)에 테스트 전압(Vtest)이 동시에 인가될 수 있다. 예를 들면, 셋업 단계(S91) 및 디스차지 단계(S92)에서 모든 워드 라인들(WL)은 플로팅 되거나 디스차지될 수 있다. 테스트 단계(S93)가 시작되면, 모든 워드 라인들(WL)에 테스트 전압(Vtest)이 인가될 수 있다.
제2 실시 예와 같이 모든 워드 라인들(WL)에 테스트 전압(Vtest)이 인가되면, 쇼트 결함이 발생한 페이지의 위치를 정확히 알 수는 없으나, 선택된 메모리 블록의 쇼트 결함 여부가 빠르게 체크될 수 있다.
도 11은 본 발명의 제3 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 본 발명의 제3 실시 예에 따른 테스트 동작은 도 9를 참조하여 설명된 제1 실시 예와 유사하게 수행되므로, 제1 실시 예와 중복되는 단계들의 설명은 생략한다.
제3 실시 예에 따른 테스트 동작에서는, 드레인 셀렉트 라인(DSL)이 연결된 영역의 쇼트 결함 여부가 체크될 수 있다. 예를 들면, 테스트 동작이 수행되는 동안 모든 워드 라인들(WL)은 플로팅 되거나 디스차지될 수 있고, 소스 셀렉트 라인(SSL)에는 턴오프 전압에 해당되는 0V가 인가될 수 있다. 테스트 단계(S93)가 시작되면 드레인 셀렉트 라인(DSL)에 테스트 전압(Vtest) 또는 턴온 전압(Von)이 인가될 수 있고, 센싱 단계(S95)가 시작되면 드레인 셀렉트 라인(DSL)은 디스차지될 수 있다.
또한, 제3 실시 예를 적용하여, 소스 셀렉트 라인(SSL)에 테스트 전압(Vest) 또는 턴온 전압(Von)을 인가하여 소스 셀렉트 라인(SSL)이 연결된 영역의 쇼트 결함 여부도 체크할 수 있다.
제3 실시 예와 같이, 메모리 셀들에 연결된 워드 라인(WL)이 아니더라도 쇼트 결함 여부를 체크하기 위한 라인에 테스트 전압(Vtest)을 인가하여, 각 라인 별로 쇼트 결함 여부를 체크할 수 있다.
도 12는 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 12를 참조하면, 컨트롤러(1200)는 플래시 변환 계층(flash translation layer; 101), 중앙 처리 장치(central processing unit; 102), 에러 정정 회로(error correction circuit; 103), 결함 검출부(defect detector; 104) 및 시스템 버퍼(system buffer; 105)를 포함할 수 있다. 이 외에도 컨트롤러(1200)에는 다양한 기능을 수행하는 장치들이 더 포함될 수 있다.
플래시 변환 계층(101)은 호스트에서 사용되는 논리 어드레스(logical address)와 메모리 장치에서 사용되는 물리 어드레스(physical address)를 서로 맵핑하고, 맵핑된 어드레스들을 관리하도록 구성될 수 있다.
중앙 처리 장치(102)는 컨트롤러(1200)에 포함된 플래시 변환 계층(101), 에러 정정 회로(103), 결함 검출부(104) 및 시스템 버퍼(105)를 제어하도록 구성될 수 있다. 예를 들면, 중앙 처리 장치(102)는 호스트의 요청에 따라 메모리 장치를 제어하기 위한 커맨드를 생성할 수 있고, 메모리 장치를 관리하기 위한 다양한 연산을 수행할 수 있다. 예를 들면, 중앙 처리 장치(102)는 메모리 장치에 대한 테스트 동작을 수행하기 위하여, 테스트 커맨드(CMD_T)를 출력하도록 구성될 수 있다.
에러 정정 회로(103)는 리드 동작 시 메모리 장치로부터 리드된 데이터의 에러를 검출하고, 검출된 에러를 정정하도록 구성될 수 있다.
결함 검출부(104)는 메모리 장치의 테스트 동작 시, 메모리 장치로부터 리드된 테스트 데이터를 수신하고, 수신된 테스트 데이터에 따라 메모리 장치의 결함 여부를 판단하도록 구성될 수 있다. 예를 들면, 결함 검출부(104)는 메모리 장치로부터 리드된 테스트 데이터 중에서 '0' 데이터가 포함되어 있으면, '0' 데이터에 대응되는 스트링에 쇼트 결함(short defect)이 있는 것으로 판단할 수 있다.
시스템 버퍼(105)는 컨트롤러(1200)에서 사용되는 다양한 시스템 데이터를 저장하도록 구성될 수 있다. 예를 들면, 시스템 버퍼(105)는 플래시 변환 계층(101)에서 생성된 어드레스 맵 테이블을 저장할 수 있고, 메모리 장치로부터 리드된 데이터를 임시로 저장할 수 있다.
도 13은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 14는 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성부
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 제어 로직 회로

Claims (20)

  1. 워드 라인들 및 셀렉트 라인들이 연결된 메모리 블록;
    상기 메모리 셀에 연결된 비트 라인;
    상기 워드 라인들 및 상기 셀렉트 라인들 중 선택된 라인에 인가될 테스트 전압을 생성하도록 구성되는 전압 생성부;
    상기 비트 라인의 전압을 센싱하여 테스트 데이터를 저장 및 출력하도록 구성된 페이지 버퍼; 및
    상기 테스트 데이터에 따라 상기 메모리 블록의 제1 결함 여부를 판단하도록 구성된 제어 로직 회로를 포함하고,
    상기 페이지 버퍼는,
    상기 메모리 블록의 제1 결함을 검출하기 위한 테스트 동작 시, 센싱 노드의 전압에 따라 결정된 상기 테스트 데이터를 저장하도록 구성된 센싱 래치;
    상기 센싱 노드를 디스차지하도록 구성되는 센싱 디스차지 회로; 및
    상기 센싱 노드의 전압에 따라 상기 테스트 데이터를 결정할 때, 상기 센싱 노드와 상기 비트 라인의 연결을 차단하도록 구성되는 비트 라인 선택 회로를 포함하고,
    상기 테스트 데이터는, 상기 메모리 블록에 상기 제1 결함이 없으면 상기 테스트 동작이 시작될 때 상기 센싱 래치에서 리셋된 데이터로 유지되고, 상기 메모리 블록에 상기 제1 결함이 있으면 변경되는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성부는,
    상기 테스트 전압을 양전압으로 생성하도록 구성되는 메모리 장치.
  3. 제1항에 있어서, 상기 센싱 래치는,
    상기 테스트 동작이 시작될 때 리셋되도록 구성되는 메모리 장치.
  4. 제3항에 있어서, 상기 센싱 디스차지 회로는,
    상기 센싱 래치가 리셋되면 상기 센싱 노드를 디스차지하도록 구성되는 메모리 장치.
  5. 제1항에 있어서, 상기 비트 라인 선택 회로는,
    상기 센싱 노드가 디스차지되고 상기 선택된 라인에 상기 테스트 전압이 인가되는 동안 상기 비트 라인과 상기 센싱 노드를 서로 연결하고,
    상기 센싱 노드의 전압에 따라 상기 테스트 데이터가 결정되기 이전에 상기 비트 라인과 상기 센싱 노드의 연결을 차단하도록 구성되는 메모리 장치.
  6. 제1항에 있어서,
    상기 센싱 노드가 디스차지될 때, 상기 비트 라인을 동시에 디스차지하도록 구성되는 비트 라인 디스차지 회로를 더 포함하는 메모리 장치.
  7. 제1항에 있어서,
    상기 선택된 라인은 상기 워드 라인들 전체이거나, 상기 워드 라인들 중 일부의 워드 라인들이거나, 상기 워드 라인들 중 선택된 워드 라인이거나, 상기 셀렉트 라인들 전체이거나, 상기 셀렉트 라인들 중 일부의 셀렉트 라인들이거나, 상기 셀렉트 라인들 중 선택된 셀렉트 라인인 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 결함은 상기 선택된 라인과, 상기 선택된 라인에 연결된 메모리 셀 또는 셀렉트 트랜지스터 사이가 전기적으로 연결되는 쇼트 결함(shot defect)인 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 블록에 상기 제1 결함이 없는 경우는,
    상기 메모리 블록에는 결함이 없거나, 상기 제1 결함과 다른 제2 결함이 있는 경우인 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 결함은 상기 메모리 셀 및 상기 셀렉트 트랜지스터가 포함되는 스트링의 채널(channel)의 일부가 전기적으로 끊어진 오픈 결함(open defect)인 메모리 장치.
  11. 비트 라인들을 통해 메모리 블록에 연결된 페이지 버퍼를 포함하는 메모리 장치; 및
    상기 메모리 블록의 결함을 검출하기 위한 테스트 동작 시, 상기 메모리 장치에게 테스트 커맨드를 전송하고, 상기 메모리 장치로부터 출력된 테스트 데이터를 토대로 상기 결함 여부를 판단하도록 구성되는 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 테스트 커맨드에 응답하여 상기 페이지 버퍼의 센싱 래치에 초기 데이터를 저장하고, 상기 비트 라인과 상기 센싱 래치 사이에 연결된 센싱 노드를 디스차지하고, 상기 테스트 동작에 의해 변경되는 상기 센싱 노드의 전압에 따라 상기 센싱 래치에 상기 테스트 데이터를 저장하고, 상기 테스트 데이터를 상기 컨트롤러에게 출력하도록 구성되고,
    상기 컨트롤러는,
    상기 테스트 데이터가 상기 초기 데이터와 다르면 상기 메모리 블록에 제1 결함이 발생한 것으로 판단하도록 구성되는 메모리 시스템.
  12. 제11항에 있어서, 상기 메모리 장치는,
    상기 센싱 노드가 디스차지되면, 상기 메모리 블록에 연결된 워드 라인들 및 셀렉트 라인들 중 선택된 라인에 테스트 전압을 인가한 후, 상기 테스트 전압에 의해 변경되는 상기 비트 라인들의 전압을 상기 센싱 노드에 전송하고, 상기 센싱 노드의 전압에 따라 상기 테스트 데이터를 상기 센싱 래치에 저장하도록 구성되는 메모리 시스템.
  13. 제12항에 있어서, 상기 컨트롤러는,
    상기 테스트 커맨드를 생성하도록 구성되는 중앙 처리 장치; 및
    상기 테스트 데이터에 따라 상기 제1 결함을 검출하도록 구성되는 결함 검출부를 포함하는 메모리 시스템.
  14. 센싱 래치를 리셋하는 셋업 단계;
    상기 센싱 래치와 비트 라인 사이에 연결된 센싱 노드를 디스차지하는 디스차지 단계;
    상기 비트 라인에 연결된 메모리 블록에서, 워드 라인들 및 셀렉트 라인들 중 선택된 라인에 테스트 전압을 인가하는 테스트 단계;
    상기 비트 라인의 전압을 상기 센싱 노드에 전송하는 평가 단계; 및
    상기 센싱 노드의 전압에 따라 상기 센싱 래치에 테스트 전압을 저장하는 센싱 단계를 포함하는 메모리 장치의 테스트 동작.
  15. 제14항에 있어서, 상기 셋업 단계에서,
    상기 센싱 래치에 초기 데이터가 저장되는 메모리 장치의 테스트 동작.
  16. 제14항에 있어서, 상기 디스차지 단계에서,
    상기 센싱 노드 및 상기 비트 라인과 접지 단자 사이에 전류 패스를 형성하여, 상기 센싱 노드 및 상기 비트 라인이 디스차지되는 메모리 장치의 테스트 동작.
  17. 제14항에 있어서, 상기 테스트 단계에서,
    상기 선택된 라인에 인가되는 상기 테스트 전압은 양전압으로 설정되는 메모리 장치의 테스트 동작.
  18. 제14항에 있어서, 상기 평가 단계에서,
    상기 선택된 라인과, 상기 선택된 라인에 연결된 메모리 셀 또는 셀렉트 트랜지스터 사이에 쇼트 결함(short defect)이 있으면, 상기 비트 라인의 전압이 높아지고,
    상기 선택된 라인과, 상기 메모리 셀 또는 상기 셀렉트 트랜지스터 사이에 상기 쇼트 결함이 없으면, 상기 비트 라인은 디스차지 레벨로 유지되는 메모리 장치의 테스트 동작.
  19. 제16항에 있어서, 상기 평가 단계에서,
    상기 전류 패스가 차단되는 메모리 장치의 테스트 동작.
  20. 제14항에 있어서, 상기 센싱 단계에서,
    상기 센싱 노드의 전압이 디스차지 레벨로 유지되면, 상기 테스트 데이터는 상기 셋업 단계에서 상기 센싱 래치에 저장된 초기 데이터와 동일한 값을 가지고,
    상기 센싱 노드의 전압이 양전압으로 높아지면, 상기 테스트 데이터는 상기 초기 데이터와 다른 값을 가지는 메모리 장치의 테스트 동작.
KR1020210051250A 2021-04-20 2021-04-20 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작 KR20220144657A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210051250A KR20220144657A (ko) 2021-04-20 2021-04-20 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작
US17/502,561 US12125550B2 (en) 2021-04-20 2021-10-15 Memory device, memory system including the memory device, and test operation of the memory device
CN202210100271.9A CN115223646A (zh) 2021-04-20 2022-01-27 存储器设备、包括存储器设备的存储器系统以及存储器设备的测试操作

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210051250A KR20220144657A (ko) 2021-04-20 2021-04-20 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작

Publications (1)

Publication Number Publication Date
KR20220144657A true KR20220144657A (ko) 2022-10-27

Family

ID=83601549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210051250A KR20220144657A (ko) 2021-04-20 2021-04-20 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작

Country Status (2)

Country Link
KR (1) KR20220144657A (ko)
CN (1) CN115223646A (ko)

Also Published As

Publication number Publication date
US20220336040A1 (en) 2022-10-20
CN115223646A (zh) 2022-10-21

Similar Documents

Publication Publication Date Title
US9627077B2 (en) Semiconductor memory device storing management data redundantly in different pages
KR101913291B1 (ko) 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
US9201820B2 (en) Solid state storage device controller with parallel operation mode
KR20120004026A (ko) 비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템
KR102567373B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US8134868B2 (en) Memory device biasing method and apparatus
KR102336458B1 (ko) 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템
US11328761B2 (en) Memory device and method of operating the memory device
US10490238B2 (en) Serializer and memory device including the same
CN110600069B (zh) 具有存储装置和存储器控制器的存储器系统及其操作方法
CN113096707B (zh) 存储器装置及其操作方法
KR102563173B1 (ko) 다중 리드 동작을 지원하는 메모리 디바이스
KR20220093912A (ko) 메모리 장치 및 그 동작 방법
CN110890125A (zh) 存储器装置及其操作方法
US11276475B2 (en) Memory device and method of operating the memory device
US11581028B2 (en) Memory device for counting fail bits included in sensed data
US12125550B2 (en) Memory device, memory system including the memory device, and test operation of the memory device
US11462258B2 (en) Memory device and operation method thereof
KR20220144657A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템과, 메모리 장치의 테스트 동작
KR20220105880A (ko) 페이지 버퍼를 포함하는 메모리 장치
US11520489B2 (en) Memory device and method of operating the same
US20220044745A1 (en) Memory device
KR20210105734A (ko) 메모리 장치 및 이의 동작 방법
KR20240124081A (ko) 패스 전압을 조절하는 메모리 장치 및 그 동작 방법