KR20210105734A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20210105734A
KR20210105734A KR1020200020571A KR20200020571A KR20210105734A KR 20210105734 A KR20210105734 A KR 20210105734A KR 1020200020571 A KR1020200020571 A KR 1020200020571A KR 20200020571 A KR20200020571 A KR 20200020571A KR 20210105734 A KR20210105734 A KR 20210105734A
Authority
KR
South Korea
Prior art keywords
sensing
voltage
level
bit line
common
Prior art date
Application number
KR1020200020571A
Other languages
English (en)
Inventor
최형진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200020571A priority Critical patent/KR20210105734A/ko
Priority to US16/922,683 priority patent/US11205472B2/en
Priority to CN202010817742.9A priority patent/CN113284534A/zh
Publication of KR20210105734A publication Critical patent/KR20210105734A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

본 기술은 데이터를 저장하는 복수의 메모리 셀들이 포함된 스트링; 비트라인을 통해 상기 스트링에 연결되며, 상기 비트라인을 프리차지하거나 상기 비트라인의 전압 또는 전류를 센싱하는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는, 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인의 전압을 공통 센싱 노드로 전달하는 제1 스위치; 공통 센싱 신호에 응답하여 전원 전압을 상기 공통 센싱 노드로 전달하는 제2 스위치; 및 센싱 신호에 응답하여 상기 공통 센싱 노드를 래치에 연결하되, 상기 센싱 신호의 전압 레벨에 따라 상기 공통 센싱 노드의 전압을 조절하는 제3 스위치를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 페이지 버퍼의 센싱 신뢰도를 개선하기 위한 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로 및 주변 회로를 제어하는 로직 회로를 포함할 수 있다.
메모리 장치의 집적도가 높아짐에 따라, 메모리 셀들의 크기와 간격이 점차 좁아지면서 스트링들 간 간격도 좁아지고 있다. 스트링들 간 간격이 좁아지면, 스트링들 각각에 연결된 비트라인들 간 간격도 좁아진다. 비트라인들은 리드 또는 검증 동작 시 메모리 셀의 문턱전압을 페이지 버퍼들로 전달하므로, 비트라인들 사이에서의 간섭이 증가하면 메모리 장치의 신뢰도가 저하될 수 있다.
본 발명의 실시 예는 리드 또는 검증 동작 시, 비트라인들 간 간섭을 보상하여 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 데이터를 저장하는 복수의 메모리 셀들이 포함된 스트링; 비트라인을 통해 상기 스트링에 연결되며, 상기 비트라인을 프리차지하거나 상기 비트라인의 전압 또는 전류를 센싱하는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는, 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인의 전압을 공통 센싱 노드로 전달하는 제1 스위치; 공통 센싱 신호에 응답하여 전원 전압을 상기 공통 센싱 노드로 전달하는 제2 스위치; 및 센싱 신호에 응답하여 상기 공통 센싱 노드를 래치에 연결하되, 상기 센싱 신호의 전압 레벨에 따라 상기 공통 센싱 노드의 전압을 조절하는 제3 스위치를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 메모리 셀에 연결된 비트라인을 양전압으로 프리차지하는 단계; 상기 메모리 셀의 문턱전압에 따라 상기 비트라인의 전압을 유지 또는 변경하는 단계; 및 공통 센싱 노드, 제1 스위치 및 센싱 노드를 통해, 상기 비트라인의 전압을 센싱하되, 상기 공통 센싱 노드의 전압이 급격히 낮아지는 것을 방지하기 위하여 상기 제1 스위치의 턴온 레벨을 조절하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 블록; 비트라인들을 통해 상기 메모리 블록에 연결되고, 페이지 버퍼 제어 신호들에 응답하여 상기 비트라인들을 양전압으로 프리차지하고, 상기 메모리 셀들의 문턱전압에 따라 변경된 상기 비트라인들의 전압을 센싱하여 데이터를 저장하는 래치들을 포함하는 페이지 버퍼들; 및 커맨드에 응답하여 상기 페이지 버퍼들을 제어하기 위한 상기 페이지 버퍼 제어 신호들을 출력하는 로직 회로를 포함하고, 상기 로직 회로는, 상기 메모리 셀들의 리드 또는 검증 동작 시, 소거된 셀들 및 프로그램된 셀들에 연결된 상기 비트라인들 간 간섭을 방지하기 위하여, 페이지 버퍼들에 포함된 스위치들 중 상기 비트라인들과 상기 래치들의 사이를 연결하는 제1 스위치들의 턴온 레벨이 조절되도록 상기 페이지 버퍼 제어 신호들을 조절하는 것을 특징으로 한다.
본 기술은 리드 또는 검증 동작에서 수행되는 메모리 셀들의 센싱 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 메모리 블록과 페이지 버퍼 그룹의 연결 관계를 설명하기 위한 도면이다.
도 4 및 도 5는 메모리 셀들의 문턱전압에 따른 비트라인 전압 변화를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 7은 본 발명의 제1 실시 예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시 예에 다른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시 예에 다른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들(120~160)과, 주변 회로들(120~160)을 제어하는 로직 회로(logic circuit; 170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로들(120~160)은 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.
전압 생성기(120)는 동작 신호(OPS)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(120)는 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압 등을 생성하고 출력할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
페이지 버퍼 그룹(140)은 비트라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(1200)에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 외부 장치로 출력할 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 신호들(OPS), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 예를 들면, 로직 회로(170)는 리드 동작 또는 검증 동작 시, 페이지 버퍼 제어 신호들(PBSIG)에 포함된 다양한 신호들의 레벨을 조절할 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함하며, 서로 동일하게 구성될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 2D 또는 3D 구조로 형성될 수 있다. 2D 구조는 메모리 셀들이 기판에 평행한 방향으로 배열된 구조이고, 3D 구조는 메모리 셀들이 기판에 수직한 방향으로 적층된 구조이다.
도 3은 메모리 블록과 페이지 버퍼 그룹의 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제i 메모리 블록들(도 2의 BLK1~BLKi)은 서로 동일한 구조로 구성되므로, 이 중에서 제i 메모리 블록(BLKi)을 예를 들어 설명하도록 한다.
제i 메모리 블록(BLKi)은 제1 내지 제n 비트라인들(BL1~BLn; n은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제n 비트라인들(BL1~BLn) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(F1~F8) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 즉, 하나의 비트라인(예컨대, BL1)과 소스 라인(SL) 사이에 하나의 스트링(ST)이 연결될 수 있으며, 스트링(ST)은 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(F1~F8) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소스 라인(SL)은 리드 동작이 수행되는 동안 접지 단자에 연결될 수 있다.
도 3에 도시된 제i 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(F1~F8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제8 메모리 셀들(F1~F8) 각각의 게이트들은 제1 내지 제8 워드 라인들(WL1~WL8)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들은 하나의 물리 페이지(PPG)를 구성할 수 있다. 메모리 셀들은 물리 페이지(PPG) 단위로 프로그램 또는 리드될 수 있다.
제1 내지 제n 비트라인들(BL1~BLn)은 페이지 버퍼 그룹(140)에 포함된 제1 내지 제n 페이지 버퍼들(PB1~PBn)에 각각 연결될 수 있다.
제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있다. 리드 또는 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여, 제1 내지 제n 비트라인들(BL1~BLn)을 프리차지하거나 제1 내지 제n 비트라인들(BL1~BLn)의 전압 또는 전류를 센싱할 수 있다.
리드 동작을 예를 들어 설명하면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 제1 내지 제n 비트라인들(BL1~BLn)을 양전압으로 프리차지할 수 있다. 이어서, 선택된 워드라인에 리드전압이 인가되고 비선택된 워드라인들에 패스전압이 인가되면, 선택된 워드라인에 연결된 메모리 셀들의 문턱전압에 따라 비트라인들의 전압이 유지되거나 낮아질 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트라인들(BL1~BLn)의 전압 또는 전류를 센신하여 메모리 셀들의 데이터를 저장할 수 있다.
메모리 장치의 집적도가 증가하면서, 제1 내지 제n 비트라인들(BL1~BLn) 간 간격이 좁아지게 된다. 따라서, 서로 인접한 비트라인들 간의 전압 차이가 있는 경우 커플링(CP)이 발생할 수 있으며, 센싱 동작 시 이러한 커플링(CP)으로 인하여 비트라인들의 전압이 달라질 수 있다.
도 4 및 도 5는 메모리 셀들의 문턱전압에 따른 비트라인 전압 변화를 설명하기 위한 도면들로써, 리드 동작과 검증 동작시 서로 유사하므로, 이하 실시 예에서는 리드 동작을 예를 들어 설명하도록 한다.
도 4를 참조하면, 특정 분포를 이루는 메모리 셀들의 문턱전압(Vth)이 도시되어 있다. 메모리 셀들의 문턱전압(Vth)은 메모리 셀들의 개수(N)가 가장 많은 전압(V)을 기준으로 좌우로 대칭되는 분포를 가질 수 있다. 도면에는 문턱전압(Vth) 분포가 가운데를 기준으로 좌우로 대칭되는 것으로 도시되었으나, 이는 이상적인 경우이다. 실질적으로는 문턱전압(Vth)은 메모리 셀들의 개수(N)가 가장 많은 전압(V)을 기준으로 서로 비대칭으로 분포될 수 있다.
리드 동작 시, 선택된 워드라인에 리드전압(Vread)이 인가되면, 선택된 워드라인에 연결된 메모리 셀들은 리드전압(Vread)보다 문턱전압이 낮은 메모리 셀들(41)과 높은 메모리 셀들(42)로 구분될 수 있다.
문턱전압이 리드전압(Vread)보다 낮은지 또는 높은지를 판단하는 동작을 센싱 동작이라 할 수 있다. 센싱 동작의 결과에 따라 페이지 버퍼의 래치에 저장되는 데이터가 바뀔 수 있다. 센싱 동작은 리드 동작에서 수행되는 다양한 동작들 중 하나일 수 있다. 리드 동작을 보다 구체적으로 설명하면 다음과 같다.
도 5를 참조하면, 리드 동작에서는 프리차지 동작(51) 및 센싱 동작(52)이 순차적으로 수행될 수 있다. 프리차지 동작(51)은 비트라인들의 전압을 양전압의 프리차지 전압(Vpr)으로 높이는 동작을 의미할 수 있으며, 센싱 동작(52)은 메모리 셀들의 문턱전압에 따라 가변된 비트라인들의 전압을 센싱하여 페이지 버퍼에 데이터를 저장하는 동작을 의미할 수 있다.
센싱 동작(52)이 시작되면, 리드전압(Vread)보다 높은 문턱전압을 가지는 메모리 셀에 연결된 비트라인의 전압은 프리차지 전압(Vpr)으로 유지되고(52a), 리드전압(Vread) 보다 낮은 문턱전압을 가지는 메모리 셀에 연결된 비트라인의 전압은 프리차지 전압(Vpr)보다 낮아진다(52b). 예를 들면, 페이지 버퍼는 비트라인의 전압이 기준전압(Vref)보다 높으면 메모리 셀을 프로그램된 셀로 판단하고 래치에 0 데이터를 저장할 수 있으며, 비트라인의 전압이 기준전압(Vref)보다 낮으면 메모리 셀을 소거된 셀로 판단하고 래치에 1 데이터를 저장할 수 있다. 래치에 저장되는 데이터를 설정에 따라 다를 수도 있다.
하지만, 동일한 페이지 내에서 프로그램된 셀과 소거된 셀이 서로 인접한 경우, 소거된 셀에 연결된 비트라인과의 커플링(CP)으로 인하여, 프리차지 전압(Vpr)을 유지해야 하는 비트라인의 전압이 낮아질 수 있다(52c). 이때, 비트라인의 전압이 기준전압(Vref)보다 낮아지면, 페이지 버퍼는 프로그램된 셀을 소거된 셀로 잘못 판단하여, 래치에 1 데이터를 저장할 수 있다.
이러한 현상은 소거된 셀에 연결된 비트라인들의 전압이 급격히 낮아질 때 발생할 수 있으므로, 본 실시예에서는 페이지 버퍼의 동작 방법을 조절하여, 센싱 동작 시 프로그램된 셀에 연결된 비트라인의 전압이 낮아지는 현상을 방지할 수 있다.
도 6은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다. 페이지 버퍼들(도 3의 PB1~PBn)은 서로 동일하게 구성될 수 있으므로, 이 중에서 제n 페이지 버퍼(PBn)를 실시예로써 설명하도록 한다.
도 6을 참조하면, 제n 페이지 버퍼(PBn)는 다수의 스위치들을 포함할 수 있다. 도 6에는 본 실시예의 이해를 돕기 위하여 제n 페이지 버퍼(PBn)의 일부만 도시된다.
제n 페이지 버퍼(PBn)는 제1 내지 제10 스위치들(S1~S10) 및 래치(LAT)를 포함할 수 있다. 제n 페이지 버퍼(PBn)에는 복수의 래치들(LAT)이 포함되지만, 도 6에는 설명의 편의를 위하여 하나의 래치(LAT)만 도시된다. 도 6에 도시된 각 스위치들에 인가되는 신호들은 도 1의 페이지 버퍼 제어 신호들(PBSIG)에 포함될 수 있다.
래치(LAT)는 메인 데이터가 저장되는 메인 노드(QS)와, 메인 데이터의 반전 데이터가 저장되는 반전 노드(QS_N)를 포함할 수 있다. 이를 위해, 래치(LAT)는 복수의 인버터들을 포함할 수 있다.
제1 스위치(S1)는 비트라인 선택 신호(BL_SEL)에 응답하여 턴 온(turn on) 또는 턴 오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 제1 스위치(S1)가 턴 온 되면, 제1 노드(N1)의 전압이 제n 비트라인(BLn)으로 전달되거나, 제n 비트라인(BLn)의 전압 또는 전류가 제1 노드(N1)로 전달될 수 있다. 제2 스위치(S2)는 비트라인 디스차지 신호(BL_DIS)에 응답하여 제1 노드(N1)와 접지 단자를 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 제2 스위치(S2)가 턴 온 되면, 제1 노드(N1)는 디스차지될 수 있다.
제3 스위치(S3)는 페이지 버퍼 센싱 신호(PBSENSE)에 응답하여 제1 노드(N1)와 공통 소스 노드(CSO)를 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 제4 스위치(S4)는 공통 센싱 신호(SA_CSOC)에 응답하여 공통 소스 노드(CSO)와 제2 노드(N2)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다.
제5 스위치(S5)는 래치(LAT)의 메인 노드(QS)에 저장된 데이터에 따라 전원 전압(VCC)을 제2 노드(N2)로 공급하거나, 전원 전압(VCC)의 공급을 차단하는 PMOS 트랜지스터로 구현될 수 있다. 제6 스위치(S6)는 센싱 노드 프리차지 신호(SA_PRECH_N)에 응답하여 제2 노드(N2)와 센싱 노드(SO)를 서로 연결 또는 차단하는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S7)는 센싱 신호(SA_SENSE)에 응답하여 센싱 노드(SO)와 공통 센싱 노드(CSO)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다.
제5 및 제4 스위치들(S5, S4)이 턴온되면 전원 전압(VCC)이 공통 센싱 노드(CSO)에 공급되므로 공통 센싱 노드(CSO)의 레벨은 높아질 수 있다. 제5, 제4 및 제7 스위치들(S5, S4, S7)이 모두 턴온되면 제5, 제4 및 제7 스위치들(S5, S4, S7)을 통과하는 전류 패스(current path; 61)가 형성되므로, 공통 센싱 노드(CSO)에 인가되는 전압 레벨은 제5, 제4 및 제7 스위치들(S5, S4, S7)의 턴온 레벨에 영향을 받을 수 있다. 예를 들면, 제7 스위치(S7)의 턴온 레벨이 제5 및 제4 스위치들(S5, S4)보다 낮은 턴온 레벨을 가지는 상태에서, 제7 스위치(S7)의 턴온 레벨이 높아지면, 제5, 제4 및 제7 스위치들(S5, S4, S7)을 통과하는 전류의 량이 증가하면서 공통 센싱 노드(CSO)의 전압이 높아질 수 있다. 또는, 제7 스위치(S7)의 턴온 레벨이 낮아지면, 제5, 제4 및 제7 스위치들(S5, S4, S7)을 통과하는 전류의 량이 감소하면서 공통 센싱 노드(CSO)의 전압이 낮아질 수 있다. 본 실시예에서는 이러한 원리를 이용하여, 센싱 동작 시 공통 센싱 노드(CSO)의 전압 레벨이 조절될 수 있다.
제8 및 제9 스위치들(S8, S9)은 센싱 노드 디스차지 신호(SA_DIS) 및 래치(LAT)의 메인 노드(QS)에 저장된 데이터에 따라 공통 센싱 노드(CSO)를 디스차지할 수 있다. 제8 스위치(S8)는 공통 센싱 노드(CSO)와 제9 스위치(S9) 사이에 연결될 수 있고, 제9 스위치(S9)는 제8 스위치(S8)와 접지 단자 사이에 연결될 수 있다. 제8 스위치(S8)는 센싱 노드 디스차지 신호(SA_DIS)에 응답하여 턴 온 또는 턴 오프되는 NMOS 트랜지스터로 구현될 수 있으며, 제9 스위치(S9)는 래치(LAT)의 메인 노드(QS)에 저장된 데이터에 따라 턴 온 또는 턴 오프될 수 있는 NMOS 트랜지스터로 구현될 수 있다. 따라서, 제8 및 제9 스위치들(S8, S9)이 모두 턴 온 될 때 공통 센싱 노드(CSO)가 디스차지될 수 있다.
제10 스위치(S10)는 프리차지 신호(PRECH_N)에 응답하여 전원 전압(VCC)을 센싱 노드(SO)에 공급하거나 차단하는 PMOS 트랜지스터로 구현될 수 있다.
센싱 노드(SO)는 래치(LAT)의 반전 노드(QS_N)에도 연결될 수 있다. 따라서, 센싱 동작 시, 센싱 노드(SO)의 전압이 래치(LAT)의 반전 노드(QS_N)에 전달될 수 있다.
상술한 제1, 제3 내지 제9 스위치들(S1, S3~S9)은 프리차지 동작 및 센싱 동작에서 사용될 수 있고, 제10 스위치(S10)는 제n 페이지 버퍼(PBn) 내의 래치들 사이에서 데이터를 전송할 때 센싱 노드(SO)를 프리차지하기 위하여 사용될 수 있다.
상술한 스위치들 외에도 제n 페이지 버퍼(PBn)에는 복수의 래치들과, 복수의 래치들 사이에서 데이터를 전달하기 위한 복수의 스위치들이 더 포함될 수 있다.
리드 동작에서 수행되는 프리차지 동작 시, 전원 전압(VCC)이 제n 비트라인(BLn)에 전달되도록 제1, 제3 내지 제7 스위치들(S1, S3~S7)이 턴온될 수 있다. 리드 동작에서 수행되는 센싱 동작 시, 제n 비트라인(BLn)의 전압이 래치(LAT)에 전달되도록(62) 제1, 제3 및 제7 스위치들(S1, S3, S7)이 턴온될 수 있다. 즉, 센싱 동작 시 래치(LAT)에 저장되는 전압에 영향을 주는 스위치들은 제1, 제3 및 제7 스위치들(S1, S3, S7)일 수 있으며, 이 중에서 공통 센싱 노드(CSO)의 전압을 래치(LAT)로 전달하는데 가장 영항을 많이 주는 스위치는 제7 스위치(S7)일 수 있다. 따라서, 본 실시 예에서는 제1 및 제3 스위치들(S1, S3)에 인가되는 비트라인 선택 신호(BL_SEL) 및 페이지 버퍼 센싱 신호(PBSENSE)는 메모리 장치에 설정된 레벨을 유지하고, 제7 스위치(S7)에 인가되는 센싱 신호(SA_SENSE)의 레벨이 조절될 수 있다.
리드 동작 시, 페이지 버퍼의 동작 방법을 구체적으로 설명하면 다음과 같다.
도 7은 본 발명의 제1 실시 예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 7 및 도 6을 참조하면, A1-A2 구간은 프리차지 동작이 수행되는 구간일 수 있고, A2-A3 구간은 센싱 동작이 수행되는 구간일 수 있다.
리드 동작이 시작되면(A1), 비트라인을 양전압으로 프리차지하기 위한 프리차지 동작이 수행될 수 있다. 예를 들면, 래치(LAT)는 메인 노드(QS)에 0 데이터가 저장되도록 리셋될 수 있다. 여기서 0 데이터는 로우(L) 신호일 수 있다. 따라서, 제5 스위치(S5)는 래치(LAT)의 리셋 데이터 0에 의해 턴온될 수 있다. 이때, 선택된 메모리 블록에 연결된 소스 셀렉트 라인(도 3의 SSL)에는 턴오프 전압이 인가되고 드레인 셀렉트 라인(도 3의 DSL)에는 턴온 전압이 인가될 수 있다. 따라서, 드레인 셀렉트 트랜지스터들(도 3의 DST)은 턴온되고, 소스 셀렉트 트랜지스터들(도 3의 SST)은 턴오프될 수 있다.
제1, 제3, 제4, 제6 및 제7 스위치들(S1, S3, S4, S6, S7)을 턴온시키기 위하여, 비트라인 선택 신호(BL_SEL), 페이지 버퍼 센싱 신호(PBSENSE), 공통 센싱 신호(SA_CSOC) 및 센싱 신호(SA_SENSE)는 로우(L)에서 하이(H)로 천이되고, 센싱 노드 프리차지 신호(SA_PRECH_N)는 하이(H)에서 로우(L)로 천이될 수 있다. 이때, 하이(H)로 천이된 센싱 신호(SA_SENSE)의 레벨은 제1 센싱 레벨(Lsen1)로 정의된다.
프리차지 동작이 수행되는 A1-A2 구간에서, 제9 스위치(S9)는 래치(LAT)의 메인 노드(QS)에 저장된 리셋 데이터에 의해 턴오프되므로, 후속 수행되는 센싱 동작을 위하여 센싱 노드 디스차지 신호(SA_DIS)는 하이(H)로 계속 유지될 수 있다. 제10 스위치(S10)는 프리차지 동작 및 센싱 동작에서 사용되지 않으므로 도면에는 도시되지 않았으나, 프리차지 신호(PRECH_N)는 하이(H)로 유지될 수 있다.
A1-A2 구간에서, 제4 내지 제7 스위치들(S4~S7)이 모두 턴온되므로, 전원 전압(VCC)이 공통 센싱 노드(CSO)에 전달되어 공통 센싱 노드(CSO)는 제1 공통 센싱 전압(Vcso1)으로 프리차지될 수 있다. 프리차지 동작은 소거된 셀과 프로그램된 셀에 관계 없이 제n 비트라인(BLn)에 수행되므로, 모든 페이지 버퍼들의 공통 센싱 노드(CSO)는 제1 공통 센싱 전압(Vcso1)으로 프리차지될 수 있다.
제1 및 제3 스위치들(S1, S3)이 모두 턴온되므로, 공통 센싱 노드(CSO)의 전압이 제n 비트라인(BLn)으로 전달되며, 이로 인해 제n 비트라인(BLn)이 프리차지될 수 있다. 프리차지된 제n 비트라인(BLn)의 전압은 프리차지 전압(도 5의 Vpr)으로 정의될 수 있다.
프리차지 동작이 완료된 후 센싱 동작이 시작되면(A2), 메모리 블록에 연결된 소스 셀렉트 라인(SSL)에 양전압의 턴온 전압이 인가되어 소스 셀렉트 트랜지스터들(SST)이 턴온될 수 있다. 이에 따라, 스트링들(SST)의 채널들이 소스 라인(SL)과 전기적으로 연결되므로 선택된 페이지에 포함된 메모리 셀들 중 리드전압보다 낮은 문턱전압을 가지는 메모리 셀들에 연결된 비트라인의 전압은 낮아지고, 리드전압보다 높은 문턱전압을 가지는 메모리 셀들에 연결된 비트라인의 전압은 유지될 수 있다. 여기서, 리드전압보다 낮은 문턱전압을 가지는 메모리 셀은 소거된 셀로 정의되고, 리드전압보다 높은 문턱전압을 가지는 메모리 셀은 프로그램된 셀로 정의될 수 있다.
센싱 동작 시, 프로그램된 셀이 소거된 셀로 센싱되는 현상을 방지하기 위하여, 로직 회로(도 1의 170)는 센싱 신호(SA_SEN)의 레벨을 제1 센싱 레벨(Lsen1)에서 제2 센싱 레벨(Lsen2)로 높일 수 있다. 구체적으로 설명하면, 로직 회로(170)는 센싱 노드 프리차지 신호(SA_PRECH_N)를 로우(L)에서 하이(H)로 천이시켜 제6 스위치(S6)를 턴오프시키고, 센싱 신호(SA_SEN)의 레벨을 제2 센싱 레벨(Lsen2)로 높일 수 있다. 센싱 신호(SA_SENSE)가 제1 센싱 레벨(Lsen1)에서 제2 센싱 레벨(Lsen2)로 높아지면 제7 스위치(S7)의 턴온 레벨이 높아지므로, 도 6에서 설명한 바와 같이 공통 센싱 노드(CSO)의 전압 레벨이 순간적으로 높아질 수 있다.
센싱 동작에서 공통 센싱 노드(CSO)의 전압 변화를 설명하면 다음과 같다.
소거된 셀에 연결된 비트라인의 경우, 비트라인의 전압이 공통 센싱 노드(CSO)에 전달되므로, 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))의 전압은 저하될 수 있다(71). 하지만, 센싱 신호(SA_SENSE)가 제2 센싱 레벨(Lsen2)로 높아지므로, 공통 센싱 노드(CSO)에 전원 전압(VCC)이 공급되어 일시적으로 전압 레벨이 높아진 후 다시 낮아질 수 있다(72). 이때, 프로그램된 셀에 연결된 공통 센싱 노드(CSO(PGM))도 이전까지 제1 공통 센싱 전압(Vcso1)을 유지하다가 센싱 신호(SA_SENSE)가 제2 센싱 레벨(Lsen2)로 높아질 때 제2 공통 센싱 전압(Vcso2)으로 높아질 수 있다. 예를 들면, 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))의 전압이 제1 공통 센싱 전압(Vcso1)보다 제1 전압차(DIF1)만큼 높아지면, 프로그램된 셀에 연결된 공통 센싱 노드(CSO(PGM))의 전압도 제1 공통 센싱 전압(Vcso1)보다 제1 전압차(DIF1)만큼 높아진 제2 공통 센싱 전압(Vcso2)을 가질 수 있다. 프로그램된 셀에 연결된 공통 센싱 노드(CSO(PGM))의 전압이 제2 공통 센싱 전압(Vcso2)으로 높아지더라도, 제2 공통 센싱 전압(Vcso2)은 프로그램된 셀과 소거된 셀을 판단하는 기준 전압보다 높으므로, 센싱 동작에 영향은 없다. 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))는 전압이 낮아진 비트라인에 연결되므로, 센싱 동작 시 기준 전압보다 낮은 레벨까지 낮아질 수 있다.
따라서, 프로그램된 셀이 소거된 셀로 센싱되는 현상이 억제될 수 있다.
도 8은 본 발명의 제2 실시 예에 다른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 8 및 도 6을 참조하면, B1-B2 구간은 프리차지 동작이 수행되는 구간일 수 있고, B2-B3 구간은 센싱 동작이 수행되는 구간일 수 있다.
리드 동작이 시작되면(B1), 비트라인을 양전압으로 프리차지하기 위한 프리차지 동작이 수행될 수 있다. 예를 들면, 래치(LAT)는 메인 노드(QS)에 0 데이터가 저장되도록 리셋될 수 있다. 여기서 0 데이터는 로우(L) 신호일 수 있다. 따라서, 제5 스위치(S5)는 래치(LAT)의 리셋 데이터 0에 의해 턴온될 수 있다. 이때, 선택된 메모리 블록에 연결된 소스 셀렉트 라인(도 3의 SSL)에는 턴오프 전압이 인가되고 드레인 셀렉트 라인(도 3의 DSL)에는 턴온 전압이 인가될 수 있다. 따라서, 드레인 셀렉트 트랜지스터들(도 3의 DST)은 턴온되고, 소스 셀렉트 트랜지스터들(도 3의 SST)은 턴오프될 수 있다.
제1, 제3, 제4, 제6 및 제7 스위치들(S1, S3, S4, S6, S7)을 턴온시키기 위하여, 비트라인 선택 신호(BL_SEL), 페이지 버퍼 센싱 신호(PBSENSE), 공통 센싱 신호(SA_CSOC) 및 센싱 신호(SA_SENSE)는 로우(L)에서 하이(H)로 천이되고, 센싱 노드 프리차지 신호(SA_PRECH_N)는 하이(H)에서 로우(L)로 천이될 수 있다. 이때, 하이(H)로 천이된 센싱 신호(SA_SENSE)의 레벨은 제1 센싱 레벨(Lsen1)로 정의된다.
프리차지 동작이 수행되는 B1-B2 구간에서, 제9 스위치(S9)는 래치(LAT)의 메인 노드(QS)에 저장된 리셋 데이터에 의해 턴오프되므로, 후속 수행되는 센싱 동작을 위하여 센싱 노드 디스차지 신호(SA_DIS)는 하이(H)로 계속 유지될 수 있다. 제10 스위치(S10)는 프리차지 동작 및 센싱 동작에서 사용되지 않으므로 도면에는 도시되지 않았으나, 프리차지 신호(PRECH_N)는 하이(H)로 유지될 수 있다.
B1-B2 구간에서, 제4 내지 제7 스위치들(S4~S7)이 모두 턴온되므로, 전원 전압(VCC)이 공통 센싱 노드(CSO)에 전달되어 공통 센싱 노드(CSO)는 제1 공통 센싱 전압(Vcso1)으로 프리차지될 수 있다. 프리차지 동작은 소거된 셀과 프로그램된 셀에 관계 없이 제n 비트라인(BLn)에 수행되므로, 모든 페이지 버퍼들의 공통 센싱 노드(CSO)는 제1 공통 센싱 전압(Vcso1)으로 프리차지될 수 있다.
제1 및 제3 스위치들(S1, S3)이 모두 턴온되므로, 공통 센싱 노드(CSO)의 전압이 제n 비트라인(BLn)으로 전달되며, 이로 인해 제n 비트라인(BLn)이 프리차지될 수 있다. 프리차지된 제n 비트라인(BLn)의 전압은 프리차지 전압(도 5의 Vpr)으로 정의될 수 있다.
프리차지 동작이 완료된 후 센싱 동작이 시작되면(B2), 메모리 블록에 연결된 소스 셀렉트 라인(SSL)에 양전압의 턴온 전압이 인가되어 소스 셀렉트 트랜지스터들(SST)이 턴온될 수 있다. 이에 따라, 스트링들(SST)의 채널들이 소스 라인(SL)과 전기적으로 연결되므로 선택된 페이지에 포함된 메모리 셀들 중 리드전압보다 낮은 문턱전압을 가지는 메모리 셀들에 연결된 비트라인의 전압은 낮아지고, 리드전압보다 높은 문턱전압을 가지는 메모리 셀들에 연결된 비트라인의 전압은 유지될 수 있다. 여기서, 리드전압보다 낮은 문턱전압을 가지는 메모리 셀은 소거된 셀로 정의되고, 리드전압보다 높은 문턱전압을 가지는 메모리 셀은 프로그램된 셀로 정의될 수 있다.
센싱 동작 시, 프로그램된 셀이 소거된 셀로 센싱되는 현상을 방지하기 위하여, 로직 회로(도 1의 170)는 센싱 신호(SA_SEN)의 레벨을 제1 센싱 레벨(Lsen1)에서 제3 센싱 레벨(Lsen3)로 낮출 수 있다. 이때, 제3 센싱 레벨(Lsen3)은 0V보다 높고 제1 센싱 레벨(Lsen1)보다 낮되, 제7 스위치(S7)가 턴온 상태를 유지할 수 있는 레벨로 설정될 수 있다.
구체적으로 설명하면, 로직 회로(170)는 센싱 노드 프리차지 신호(SA_PRECH_N)를 로우(L)에서 하이(H)로 천이시켜 제6 스위치(S6)를 턴오프시키고, 센싱 신호(SA_SEN)의 레벨을 제3 센싱 레벨(Lsen3)로 낮출 수 있다. 센싱 신호(SA_SENSE)가 제1 센싱 레벨(Lsen1)에서 제3 센싱 레벨(Lsen3)로 낮아지면 제7 스위치(S7)의 턴온 레벨이 낮아지므로, 도 6에서 설명한 바와 같이 공통 센싱 노드(CSO)의 전압 레벨이 단계적으로 낮아질 수 있다.
센싱 동작에서 공통 센싱 노드(CSO)의 전압 변화를 설명하면 다음과 같다.
소거된 셀에 연결된 비트라인의 경우, 비트라인의 전압이 공통 센싱 노드(CSO)에 전달되므로, 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))의 전압은 급격히 저하될 수 있다(81).
이 경우, 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))의 전압이 낮아지는 기울기(θ81)가 클수록 소거된 셀에 연결된 비트라인과 프로그램된 셀에 연결된 비트라인 간 전압차가 증가할 수 있고, 이로 인해 프로그램된 셀에 연결된 비트라인의 전압이 낮아질 수 있다.
하지만, 제2 실시예에서는, 센싱 신호(SA_SENSE)가 제1 센싱 레벨(Lsen1)에서 로우(L) 레벨로 급격히 낮아지지 않고 제2 센싱 레벨(Lsen2)로 단계적으로 낮아지므로(82), 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))의 전압이 낮아지는 기울기(θ82)가 작아질 수 있다. 따라서, 프로그램된 셀에 연결된 비트라인이 소거된 셀에 연결된 비트라인의 영향을 적게 받을 수 있으므로, 프로그램된 셀에 연결된 공통 센싱 노드(CSO(PGM))의 전압은 이전 상태로 유지될 수 있다.
도 9는 본 발명의 제3 실시 예에 다른 페이지 버퍼의 동작 방법을 설명하기 위한 도면이다.
도 9 및 도 6을 참조하면, 제3 실시예는 제2 실시예와 유사하게 수행될 수 있으므로, 제2 실시예와 중복되는 설명은 생략하도록 한다. 프리차지 동작이 수행된 후(B1-B2), 센싱 동작이 시작되면(B2), 센싱 신호(SC_SENSE)의 레벨이 계단 형태로 점진적으로 낮아질 수 있다(91). 이처럼 센싱 신호(SC_SENSE)의 레벨이 점진적으로 낮아지면, 소거된 셀에 연결된 공통 센싱 노드(CSO(ERS))도 급격히(92) 낮아지지 않고 점진적으로 낮아질 수 있다(93). 공통 센싱 노드(SCO)의 전압은 비트라인의 접압에도 영향을 주기 때문에, 소거된 셀에 연결된 비트라인들의 전압이 점진적으로 낮아지면, 프로그램된 셀에 연결된 비트라인들의 전압이 받을 수 있는 커플링이 감소할 수 있다. 따라서, 프로그램된 셀에 연결된 공통 센싱 노드(CSO(PGM))의 전압이 낮아지는 현상이 억제될 수 있다.
도 10은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 11은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 로직 회로

Claims (17)

  1. 데이터를 저장하는 복수의 메모리 셀들이 포함된 스트링;
    비트라인을 통해 상기 스트링에 연결되며, 상기 비트라인을 프리차지하거나 상기 비트라인의 전압 또는 전류를 센싱하는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는,
    페이지 버퍼 센싱 신호에 응답하여 상기 비트라인의 전압을 공통 센싱 노드로 전달하는 제1 스위치;
    공통 센싱 신호에 응답하여 전원 전압을 상기 공통 센싱 노드로 전달하는 제2 스위치; 및
    센싱 신호에 응답하여 상기 공통 센싱 노드를 래치에 연결하되, 상기 센싱 신호의 전압 레벨에 따라 상기 공통 센싱 노드의 전압을 조절하는 제3 스위치를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀의 리드 동작 시,
    상기 비트라인을 양전압으로 프리차지하기 위하여 상기 제1 내지 제3 스위치들이 모두 턴온되고,
    상기 선택된 메모리 셀의 문턱전압에 따라 가변된 상기 비트라인의 전압을 센싱할 때, 상기 센싱 신호의 레벨이 가변되는 메모리 장치.
  3. 제2항에 있어서,
    상기 비트라인을 양전압으로 프리차지할 때, 상기 제3 스위치는 제1 센싱 레벨을 가지는 상기 센싱 신호에 응답하여 턴온되는 메모리 장치.
  4. 제3항에 있어서,
    상기 비트라인의 전압을 센싱할 때,
    상기 센싱 신호는 상기 제1 센싱 레벨보다 높은 제2 센싱 레벨로 높아지거나,
    상기 센싱 신호는 상기 제1 센싱 레벨보다 낮은 제3 센싱 레벨로 낮아지는 메모리 장치.
  5. 제4항에 있어서,
    상기 제3 센싱 레벨은 상기 제1 센싱 레벨과 0V 사이의 레벨로 설정되는 메모리 장치.
  6. 제4항에 있어서,
    상기 제3 센싱 레벨은 상기 제1 센싱 레벨부터 점진적으로 낮아지도록 설정되는 메모리 장치.
  7. 메모리 셀에 연결된 비트라인을 양전압으로 프리차지하는 단계;
    상기 메모리 셀의 문턱전압에 따라 상기 비트라인의 전압을 유지 또는 변경하는 단계; 및
    공통 센싱 노드, 제1 스위치 및 센싱 노드를 통해, 상기 비트라인의 전압을 센싱하되, 상기 공통 센싱 노드의 전압이 급격히 낮아지는 것을 방지하기 위하여 상기 제1 스위치의 턴온 레벨을 조절하는 단계를 포함하는 메모리 장치의 동작 방법.
  8. 제7항에 있어서, 상기 메모리 셀에 연결된 비트라인을 양전압으로 프리차지하는 단계는,
    전원 전압이 인가되는 단자와 병렬로 연결된 제1 및 제2 노드들 을 통해 상기 전원 전압을 상기 공통 센싱 노드에 공급하는 단계; 및
    상기 공통 센싱 노드에 공급된 상기 전원 전압을 상기 비트라인으로 전달하는 단계를 포함하는 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 비트라인의 전압을 유지 또는 변경하는 단계에서, 상기 제2 노드를 차단하고, 상기 제1 노드를 통해 상기 전원 전압을 상기 공통 센싱 노드에 공급하는 단계 를 포함하는 메모리 장치의 동작 방법.
  10. 제7항에 있어서, 상기 제1 스위치의 턴온 레벨을 조절하는 단계에서,
    상기 제1 스위치의 게이트에 인가되는 신호의 레벨을 높여서 상기 공통 센싱 라인의 전압을 일시적으로 높이는 메모리 장치의 동작 방법.
  11. 제7항에 있어서, 상기 제1 스위치의 턴온 레벨을 조절하는 단계에서,
    상기 제1 스위치의 게이트에 인가되는 신호의 레벨을 단계적으로 낮추어서 상기 공통 센싱 라인의 전압을 단계적으로 낮추는 메모리 장치의 동작 방법.
  12. 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 블록;
    비트라인들을 통해 상기 메모리 블록에 연결되고, 페이지 버퍼 제어 신호들에 응답하여 상기 비트라인들을 양전압으로 프리차지하고, 상기 메모리 셀들의 문턱전압에 따라 변경된 상기 비트라인들의 전압을 센싱하여 데이터를 저장하는 래치들을 포함하는 페이지 버퍼들; 및
    커맨드에 응답하여 상기 페이지 버퍼들을 제어하기 위한 상기 페이지 버퍼 제어 신호들을 출력하는 로직 회로를 포함하고,
    상기 로직 회로는,
    상기 메모리 셀들의 리드 또는 검증 동작 시, 소거된 셀들 및 프로그램된 셀들에 연결된 상기 비트라인들 간 간섭을 방지하기 위하여, 페이지 버퍼들에 포함된 스위치들 중 상기 비트라인들과 상기 래치들의 사이를 연결하는 제1 스위치들의 턴온 레벨이 조절되도록 상기 페이지 버퍼 제어 신호들을 조절하는 메모리 장치.
  13. 제12항에 있어서, 페이지 버퍼들은,
    상기 페이지 버퍼 제어 신호들에 포함된 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인들의 전압들을 공통 센싱 노드들로 전달하는 제2 스위치들;
    상기 페이지 버퍼 제어 신호들에 포함된 공통 센싱 신호에 응답하여 전원 전압을 상기 공통 센싱 노드들로 전달하는 제3 스위치들; 및
    상기 페이지 버퍼 제어 신호들에 포함된 센싱 신호에 응답하여 상기 공통 센싱 노드들을 상기 래치들에 연결하되, 상기 센싱 신호의 전압 레벨에 따라 상기 공통 센싱 노드들의 전압을 조절하는 상기 제1 스위치들을 포함하는 메모리 장치.
  14. 제13항에 있어서, 상기 로직 회로는,
    상기 복수의 메모리 셀들의 리드 또는 검증 동작 시, 상기 비트라인들을 양전압으로 프리차지하기 위하여 상기 제1 내지 제3 스위치들이 모두 턴온되도록 상기 페이지 버퍼 제어 신호들을 출력하고,
    상기 선택된 메모리 셀들의 문턱전압들에 따라 가변된 상기 비트라인들의 전압을 센싱할 때, 상기 센싱 신호의 레벨을 가변시키는 메모리 장치.
  15. 제14항에 있어서, 상기 로직 회로는,
    상기 비트라인들을 프리차지할 때, 상기 제1 스위치들을 턴온하기 위하여 제1 센싱 레벨을 가지는 상기 센싱 신호를 출력하는 메모리 장치.
  16. 제15항에 있어서, 상기 로직 회로는,
    상기 비트라인들의 전압을 센싱할 때,
    상기 센싱 신호의 레벨을 상기 제1 센싱 레벨보다 높은 제2 센싱 레벨로 높이거나,
    상기 센싱 신호의 레벨을 상기 제1 센싱 레벨보다 낮은 제3 센싱 레벨로 낮추는 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 센싱 레벨보다 낮은 제3 센싱 레벨을 가지는 상기 센싱 신호가 출력될 때,
    상기 로직 회로는 상기 제1 센싱 레벨부터 점진적으로 낮아지는 상기 제3 센싱 레벨을 가지는 상기 센싱 신호를 출력하는 메모리 장치.
KR1020200020571A 2020-02-19 2020-02-19 메모리 장치 및 이의 동작 방법 KR20210105734A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200020571A KR20210105734A (ko) 2020-02-19 2020-02-19 메모리 장치 및 이의 동작 방법
US16/922,683 US11205472B2 (en) 2020-02-19 2020-07-07 Memory device and method of operating the same
CN202010817742.9A CN113284534A (zh) 2020-02-19 2020-08-14 存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200020571A KR20210105734A (ko) 2020-02-19 2020-02-19 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20210105734A true KR20210105734A (ko) 2021-08-27

Family

ID=77273065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200020571A KR20210105734A (ko) 2020-02-19 2020-02-19 메모리 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US11205472B2 (ko)
KR (1) KR20210105734A (ko)
CN (1) CN113284534A (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR20090026502A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법
KR101076079B1 (ko) * 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자
KR101049663B1 (ko) * 2009-06-08 2011-07-14 주식회사 하이닉스반도체 페이지 버퍼 회로와 이를 구비한 불휘발성 메모리 소자 및 그 동작 방법
KR20140078988A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102128825B1 (ko) * 2013-12-11 2020-07-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20170055910A (ko) 2015-11-12 2017-05-22 에스케이하이닉스 주식회사 전류 감지 페이지 버퍼를 포함하는 메모리 장치
KR20170069010A (ko) * 2015-12-10 2017-06-20 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
KR20170075886A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102427638B1 (ko) * 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
KR102509640B1 (ko) * 2018-06-15 2023-03-16 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
KR20210045214A (ko) * 2019-10-16 2021-04-26 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US20210257018A1 (en) 2021-08-19
CN113284534A (zh) 2021-08-20
US11205472B2 (en) 2021-12-21

Similar Documents

Publication Publication Date Title
US9437313B2 (en) Non-volatile memory device and related read method using adjustable bit line connection signal
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
US8717832B2 (en) Nonvolatile memory devices, memory systems and methods of performing read operations
US9082488B2 (en) Flash memory device and method of programming the same
US8937833B2 (en) Semiconductor memory device including memory cells and a peripheral circuit and method of operating the same
US20120020153A1 (en) Nonvolatile Memory Devices with Highly Reliable Programming Capability and Methods of Operating Same
US11335420B2 (en) Memory device for forming narrow threshold voltage distribution and operating method thereof
US11222705B2 (en) Memory device and operating method of the memory device
JP2005353171A (ja) 半導体記憶装置及びそのブランクページ検索方法
KR20190012570A (ko) 반도체 메모리 장치 및 그 동작 방법
US9030901B2 (en) Semiconductor memory device
US7495959B2 (en) Nonvolatile memory device and method of reading information from the same
KR101756924B1 (ko) 반도체 메모리 장치
TWI724925B (zh) 快閃記憶體及其操作方法
CN113362875B (zh) 存储器装置及其操作方法
KR20210096490A (ko) 반도체 메모리 장치
US20220336040A1 (en) Memory device, memory system including the memory device, and test operation of the memory device
US11276475B2 (en) Memory device and method of operating the memory device
US11205472B2 (en) Memory device and method of operating the same
KR20210120237A (ko) 신호 생성기 및 이를 포함하는 메모리 장치
US11328761B2 (en) Memory device and method of operating the memory device
US11520489B2 (en) Memory device and method of operating the same
EP4156190A1 (en) Memory device and program method thereof
CN118053466A (zh) 半导体装置及其操作方法以及控制器的操作方法
KR20240030649A (ko) 메모리 장치 및 이의 동작 방법