KR102509640B1 - 페이지 버퍼 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 복수의 메모리 셀 스트링들, 및 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 복수의 비트 라인들을 갖는 메모리 셀 어레이, 및 상기 복수의 비트 라인들에 연결되는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은, 하나의 데이터 전송 노드를 공유하며, 상기 데이터 전송 노드를 통해 서로 데이터를 주고받는 복수의 래치들, 및 상기 데이터 전송 노드와, 다른 페이지 버퍼의 데이터 전송 노드의 연결을 설정하는 패스 트랜지스터를 포함한다.

Description

페이지 버퍼 및 이를 포함하는 메모리 장치{PAGE BUFFER AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 페이지 버퍼 및 이를 포함하는 메모리 장치에 관한 것이다.
작은 크기를 가지면서 고용량의 메모리 장치에 대한 요구가 늘어남에 따라, 수직으로 적층되는 메모리 셀들을 갖는 메모리 장치에 대한 연구가 활발히 진행되고 있다. 메모리 장치들은 데이터를 저장하거나 데이터를 출력하기 위한 페이지 버퍼를 포함할 수 있으며, 페이지 버퍼는 복수의 반도체 소자들을 가질 수 있다. 메모리 장치의 집적도가 증가함에 따라, 페이지 버퍼가 차지하는 영역의 면적이 감소하는 추세이며, 페이지 버퍼의 반도체 소자들에 연결되는 도전성 라인들의 레이아웃이 점점 복잡해질 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 페이지 버퍼의 반도체 소자들과 연결되는 도전성 라인들을 효과적으로 배치하여, 회로 설계 및 레이아웃의 자유도를 높이고, 센싱 노드에 대한 간섭을 줄일 수 있는 페이지 버퍼 및 이를 포함하는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 페이지 버퍼는, 센싱 노드를 통해 복수의 비트 라인들 중 적어도 하나와 연결되는 래치를 제공하며, 반도체 기판의 제1 영역에 형성되는 복수의 반도체 소자들, 상기 제1 영역 상의 제1 레벨에 배치되며, 상기 래치의 제1 노드에 연결되는 제1 래치 신호 라인, 상기 제1 레벨에 배치되어 상기 래치의 제2 노드와 연결되며, 상기 제1 노드의 전압과 상기 제2 노드의 전압은 상보적 관계를 갖는 제2 래치 신호 라인, 및 상기 제1 레벨에서 상기 제1 래치 신호 라인과 상기 제2 래치 신호 라인 사이에 배치되며, 상기 센싱 노드를 제공하는 센싱 라인을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀 스트링들, 및 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 복수의 비트 라인들을 갖는 메모리 셀 어레이, 및 상기 복수의 비트 라인들에 연결되는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은, 복수의 래치들과 패스 트랜지스터를 포함한다. 상기 복수의 래치들은 하나의 데이터 전송 노드를 공유하고, 상기 데이터 전송 노드를 통해 서로 데이터를 주고받을 수 있으며, 상기 패스 트랜지스터는 상기 데이터 전송 노드를 다른 페이지 버퍼의 데이터 전송 노드와 연결하거나 분리할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀 스트링들, 및 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 복수의 비트 라인들을 갖는 메모리 셀 어레이, 상기 복수의 비트 라인들에 연결되는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은 하나의 데이터 전송 노드를 통해 서로 데이터를 주고받는 복수의 래치 회로들을 갖는 페이지 버퍼 회로, 및 상기 복수의 페이지 버퍼들 중 적어도 일부의 데이터 전송 노드들을 서로 연결하여 상기 복수의 페이지 버퍼들에 저장된 데이터를 확인하고, 상기 복수의 페이지 버퍼들의 데이터 전송 노드들을 서로 분리하여 상기 복수의 페이지 버퍼들 각각에서 상기 복수의 래치 회로들이 서로 데이터를 주고받도록 제어하는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따르면, 기존에 모니터링 회로에만 연결되던 라인을 데이터 전송 노드로 활용할 수 있도록 페이지 버퍼의 회로 및 레이아웃을 설계하며, 센싱 노드와 연결되는 센싱 라인이 서로 상보적 특성의 래치 신호 라인들 사이에 배치될 수 있다. 따라서, 도전성 라인들의 배치에 따른 회로 및 레이아웃 설계의 자유도를 높임과 동시에, 전자기적 잡음으로부터 센싱 노드을 효과적으로 보호할 수 있다. 또한, 모니터링 동작 시에 일부의 페이지 버퍼에서만 데이터를 읽어옴으로써 메모리 장치의 소모 전력을 줄일 수 있으며, 페이지 버퍼 내의 래치들이 데이터를 전송하는 동안 센싱 노드를 디벨롭함으로써 메모리 장치의 동작 효율을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 페이지 버퍼의 연결 관계를 설명하기 위해 제공되는 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 구조를 간단하게 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 8은 본 발명의 일 실시예에 따른 페이지 버퍼의 레이아웃을 간단하게 나타낸 회로도이다.
도 9는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 타이밍 다이어그램이다.
도 10 내지 도 15는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 타이밍 다이어그램들이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 메모리 셀 어레이(10)와 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들 중 적어도 일부는 서로 연결되어 메모리 셀 스트링을 제공할 수 있다. 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들을 포함할 수 있으며, 복수의 메모리 셀 스트링들은 복수의 블록들로 구분될 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 어드레스 디코더 회로(22), 페이지 버퍼 회로(23), 및 입출력 회로(24) 등을 포함할 수 있다.
일 실시예에서, 어드레스 디코더 회로(22)는 워드라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL) 등을 통해 메모리 셀들(MC)과 연결될 수 있으며, 페이지 버퍼 회로(23)는 비트 라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 어드레스 디코더 회로(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택할 수 있으며, 메모리 셀(MC)을 선택하기 위한 주소 정보를 수신할 수 있다.
페이지 버퍼 회로(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어올 수 있으며, 페이지 단위로 데이터를 기록하거나 읽어올 수 있다. 페이지 버퍼 회로(23)는 복수의 페이지 버퍼들을 포함할 수 있으며, 복수의 페이지 버퍼들 각각은 적어도 하나의 비트 라인(BL)에 연결될 수 있다. 페이지 버퍼 회로(23)가 메모리 셀 어레이(10)에 기록하고자 하는 데이터, 또는 페이지 버퍼 회로(23)가 메모리 셀 어레이(10)로부터 읽어온 데이터는 입출력 회로(24)를 통해 입출력될 수 있다. 한편, 어드레스 디코더 회로(22)와 페이지 버퍼 회로(23), 및 입출력 회로(24)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 페이지 버퍼의 연결 관계를 설명하기 위해 제공되는 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2)는 복수의 메모리 셀들(MC)과 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있다. 복수의 메모리 셀들(MC) 중 일부는 서로 연결되며, 복수의 메모리 셀 스트링들(MCS)을 제공할 수 있다. 복수의 메모리 셀 스트링들(MCS) 각각은 복수의 워드 라인들(WL1-WLm) 및 복수의 비트 라인들(BL1-BLn)이 교차하는 지점에 마련될 수 있다.
복수의 메모리 셀 스트링들(MCS) 각각은 메모리 셀들(MC) 외에 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)를 더 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 복수의 메모리 셀 스트링들(MCS) 각각에서 복수의 비트 라인들(BL1-BLn) 중 어느 하나와 연결되며, 스트링 선택 라인(SSL)을 통해 제어될 수 있다. 접지 선택 트랜지스터(GST)는 복수의 메모리 셀 스트링들(MCS) 각각에서 공통 소스 라인(CSL)과 연결되며, 접지 선택 라인(GSL)을 통해 제어될 수 있다.
도 2에 도시한 일 실시예에서, 접지 선택 트랜지스터(GST)는 메모리 셀들(MC)과 다른 구조를 가지며 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC)과 같은 구조를 갖는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 한편, 복수의 메모리 셀 스트링들(MCS)이 3차원 구조로 형성되는 경우, 복수의 비트 라인들(BL1-BLn) 각각은 서로 다른 스트링 선택 라인(SSL)에 연결되는 복수의 메모리 셀 스트링들(MCS)과 연결될 수 있다.
복수의 메모리 셀 스트링들(MCS)은 하나의 메모리 블록(30)에 포함될 수 있으며, 메모리 셀 어레이는 메모리 블록(30)을 복수 개 포함할 수 있다. 메모리 블록(30) 내에 포함된 메모리 셀 스트링들(MCS)이 n 개의 비트 라인들(BL1-BLn)과 연결될 경우, 페이지 버퍼 회로(40)는 비트 라인들(BL1-BLn)에 대응하는 n 개의 페이지 버퍼들(PB1-PBn)을 포함할 수 있다. 도 2에 도시한 일 실시예와 같이, 페이지 버퍼들(PB1-PBn) 각각은 비트 라인들(BL1-BLn) 각각과 연결될 수 있으며, 비트 라인들(BL1-BLn)을 통해 저장하거나 읽어오고자 하는 데이터를 임시로 저장할 수 있다. 페이지 버퍼들(PB1-PBn)은 데이터를 임시 저장하기 위한 래치 회로를 적어도 하나 포함할 수 있다.
일례로 메모리 장치(2)의 아키텍처에서, 하나의 메모리 블록(30)에 연결되는 페이지 버퍼들(PB1-PBn)은 소정의 방향(도 2의 세로 방향)을 따라 배열될 수 있다. 페이지 버퍼들(PB1-PBn) 각각은 래치 회로 외에 비트 라인들(BL1-BLn)과 래치 회로를 연결하기 위한 연결 회로, 및 데이터를 저장하거나 읽어오기 위해 센싱 노드를 프리차지(pre-charge)하는 프리차지 회로 등을 포함할 수 있다. 페이지 버퍼들(PB1-PBn) 각각은 상기 회로들을 구현하기 위한 복수의 반도체 소자들을 포함할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 구조를 간단하게 나타낸 도면들이다.
먼저 도 3을 참조하면, 페이지 버퍼(PB)는 복수의 층들을 포함할 수 있다. 도 3에 도시한 일 실시예에서는 반도체 소자들(100), 및 반도체 소자들(100)의 상부에 형성되는 도전성 라인들(201-206)만이 도시되었으나, 페이지 버퍼(PB)는 그 외에 다른 구성 요소들을 더 포함할 수도 있다. 일례로, Z축 방향에서 도전성 라인들(201-206)의 상부에 도전성 라인들이 더 배치되거나, 도전성 라인들(201-206)과 반도체 소자들(100)을 연결하기 위한 비아들이 마련될 수 있다.
앞서 설명한 바와 같이, 페이지 버퍼(PB)는 래치 회로, 연결 회로, 프리차지 회로 등을 제공하기 위한 복수의 반도체 소자들(100)을 포함할 수 있다. 복수의 반도체 소자들(100)은 페이지 버퍼(PB)를 형성하기 위한 반도체 기판의 제1 영역(A1)에 배치될 수 있다. 메모리 장치의 집적도가 증가하고 페이지 버퍼(PB)에 연결되는 메모리 셀 스트링들 사이의 간격이 감소함에 따라, 하나의 페이지 버퍼(PB)에 포함되는 복수의 반도체 소자들(100)은 특정 방향을 따라 배열될 수 있다. 도 3에 도시한 일 실시예에서는, 복수의 반도체 소자들(100)이 페이지 버퍼(PB)를 제공하기 위한 반도체 기판의 제1 영역(A1)에서, 제1 방향(Y축 방향)을 따라 배열될 수 있다.
복수의 반도체 소자들(100) 각각은 게이트 전극(110) 및 게이트 전극(110) 과 교차하며 소스/드레인 영역을 제공하는 활성 영역(120) 등을 포함할 수 있다. 복수의 반도체 소자들(100) 각각의 게이트 전극(110) 및 활성 영역(120) 중 적어도 하나는, 반도체 소자들(100)의 상부에 마련된 도전성 라인들(201-206) 중 적어도 하나와 연결될 수 있다. 도 3에 도시한 일 실시예에서, 도전성 라인들(201-206)은 Z축 방향에서 제1 영역(A1)의 상부에 위치하는 제1 레벨에 위치할 수 있다.
일례로, 복수의 반도체 소자들(100) 각각의 게이트 전극(110) 및 활성 영역(120) 중 적어도 하나는, 상기 제1 레벨에 형성된 도전성 라인들(201-206) 중 적어도 하나와 연결될 수 있다. 도전성 라인들(201-206)에 의해 복수의 반도체 소자들(100)이 서로 연결되어 페이지 버퍼(PB)의 연결 회로, 프리차지 회로, 래치 회로 등을 제공할 수 있다.
제1 레벨에 형성되는 복수의 도전성 라인들(201-206) 각각은, 복수의 반도체 소자들(100) 중 적어도 하나와 연결될 수 있다. 일례로, 도전성 라인들(201-206)은 페이지 버퍼(PB)를 외부의 캐시 래치와 연결하기 위한 라인, 전원 전압을 공급하기 위한 라인, 페이지 버퍼(PB)를 모니터링 회로와 연결하는 라인, 페이지 버퍼(PB)에 포함되는 래치 회로의 신호들을 전송하는 라인, 페이지 버퍼(PB)의 센싱 노드와 연결되는 라인 등을 제공할 수 있다. 이하, 설명의 편의를 위하여 도전성 라인들(201-206) 각각이 상기에서 예시한 라인들 중 하나와 매칭되는 예시를 가정하여 설명하나, 본 발명의 내용이 이러한 가정에 따른 예시로 반드시 한정되는 것은 아니다. 즉, 도전성 라인들(201-206)의 개수 및 배치 순서 등은 실시예들에 따라 다양하게 변형될 수 있다.
일례로 도전성 라인들(201-206)은 페이지 버퍼(PB)를 외부의 캐시 래치와 연결하기 위한 캐시 래치 라인과, 전원 전압을 공급하기 위한 전원 라인을 포함할 수 있다. 일례로, 전원 라인은 서로 다른 크기를 갖는 복수의 전원 전압들을 공급하기 위해, 복수의 영역들로 분할될 수 있다. 캐시 래치 라인도 복수의 영역들로 분할될 수 있으며, 캐시 래치 라인을 제공하는 복수의 영역들은 복수의 반도체 소자들(100) 중 적어도 하나에 의해 서로 선택적으로 연결되거나 분리될 수 있다.
또한 복수의 도전성 라인들(201-206) 중 적어도 하나는, 페이지 버퍼(PB)에 포함되는 래치 회로들 간의 데이터 전송에 이용되거나, 또는 페이지 버퍼(PB)에 저장된 데이터를 확인하는 모니터링 회로와 연결되는 와이어드 오어(Wired OR) 라인으로 이용될 수 있다. 모니터링 회로는 와이어드 오어 라인을 통해 페이지 버퍼(PB)에 저장된 데이터를 카운트할 수 있다. 본 발명의 일 실시예에서 와이어드 오어 라인은 복수의 영역들로 분할될 수 있으며, 상기 복수의 영역들은 복수의 반도체 소자들(100) 중 패스 트랜지스터(PASS_TR)에 의해 선택적으로 서로 연결되거나 분리될 수 있다. 상기 복수의 영역들 중 적어도 하나는, 제1 방향(Y축 방향)에서 인접한 다른 페이지 버퍼의 패스 트랜지스터와 연결될 수 있다.
일례로, 모니터링 회로가 페이지 버퍼(PB)에 저장된 데이터를 확인하는 모니터링 동작에서는 패스 트랜지스터(PASS_TR)가 턴-온되며, 와이어드 오어 라인에 포함되는 복수의 영역들이 서로 연결될 수 있다. 또한, 패스 트랜지스터(PASS_TR)를 턴-오프시키고, 와이어드 오어 라인에 포함되는 복수의 영역들을, 페이지 버퍼(PB)에 포함되는 래치 회로들 간의 데이터 전송에 이용할 수도 있다.
한편, 복수의 도전성 라인들(201-206)은 래치 회로의 신호들을 전달하는 래치 신호 라인들과, 페이지 버퍼(PB)의 센싱 노드를 제공하는 센싱 노드 라인을 포함할 수 있다. 일 실시예에서, 래치 신호 라인들을 통해 서로 상보적 특성을 갖는 신호가 전송될 수 있다. 페이지 버퍼(PB)는 센싱 노드를 프리차지한 후 디벨롭하는 방법을 이용하여 메모리 셀들에 데이터를 저장하거나, 메모리 셀들로부터 데이터를 읽어올 수 있다. 따라서, 센싱 노드는 외부 잡음으로부터 효과적으로 차폐할 필요가 있다. 본 발명의 일 실시예에서는, 서로 상보적 특성을 갖는 신호를 전송하는 래치 신호 라인들 사이에 센싱 노드 라인을 배치함으로써, 센싱 노드를 외부 잡음으로부터 효과적으로 보호할 수 있다.
설명의 편의를 위해, 도전성 라인들(201-206)의 기능을 상기와 같이 가정하여 설명하였으나, 본 발명의 실시예들에 따라 도전성 라인들(201-206)의 개수 및 배치는 다양하게 변형될 수 있다. 도전성 라인들(201-206) 개수는 6개보다 많거나 적을 수 있다. 또한, 도전성 라인들(201-206)의 개수에 따라, 앞서 설명한 기능들에 다른 기능이 추가되거나, 또는 앞서 설명한 기능들 중 일부가 다른 레이어의 도전성 라인들에서 제공될 수도 있다.
도 4를 참조하면, 페이지 버퍼 회로(PBC)는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 도 4에 도시한 일 실시예에서, 제1 방향(Y축 방향)을 따라 배열되고 제2 방향(X축 방향)에서 같은 위치에 배치되는 페이지 버퍼들(PB)은, 서로 같은 메모리 블록에 연결되는 것으로 이해될 수 있다.
도 4에 도시한 일 실시예에서, 복수의 도전성 라인들(201-206)은, Z축 방향에서 복수의 반도체 소자들(100)의 상부에 정의되는 제1 레벨에 배치될 수 있다. 앞서 설명한 바와 같이, 복수의 도전성 라인들(201-206) 각각은, 복수의 반도체 소자들(100) 중 적어도 하나와 연결되어 래치 회로, 프리차지 회로, 연결 회로 등을 제공할 수 있다.
앞서 도 3을 참조하여 설명한 바와 같이, 제3 도전성 라인(203)은 제1 방향(Y축 방향)을 따라 복수의 영역들로 분할될 수 있다. 제3 도전성 라인(203)에 포함되는 복수의 영역들은 페이지 버퍼들(PB) 각각에 포함된 패스 트랜지스터(PASS_TR)에 의해 서로 연결 또는 분리될 수 있다. 제3 도전성 라인(203)을 모니터링 회로와 연결하고자 하는 경우에는 패스 트랜지스터(PASS_TR)가 턴-온되어 상기 복수의 영역들 중 적어도 일부가 서로 연결될 수 있다. 또한, 제3 도전성 라인(203)을 페이지 버퍼들(PB) 각각의 데이터 전송 노드로 이용하고자 하는 경우에는, 패스 트랜지스터(PASS_TR)가 턴-오프될 수 있다. 제3 도전성 라인(203)의 효율적인 배치를 위해, 패스 트랜지스터(PASS_TR)는 페이지 버퍼들(PB) 각각에서 제1 방향(Y축 방향)을 따라 최하단에 위치할 수 있다.
제1 도전성 라인(201)은, 하나의 메모리 블록에 연결되는 페이지 버퍼들(PB) 상에서 제1 방향을 따라 연장될 수 있다. 제1 도전성 라인(201)은 제1 방향에서 페이지 버퍼들(PB)의 하부에 위치한 캐시 래치들까지 연장될 수 있다. 제2 도전성 라인(202)은 앞서 설명한 바와 같이 전원 전압들을 공급하기 위한 라인일 수 있으며, 서로 다른 크기의 제1 전원 전압과 제2 전원 전압을 공급하기 위해 복수의 영역들로 분할될 수 있다.
도 5는 도 4의 I-I` 방향의 단면을 도시한 단면도일 수 있다. 도 5는 제3 도전성 라인(203)에 포함되는 복수의 영역들을 연결 또는 분리할 수 있는 패스 트랜지스터(PASS_TR)의 구조를 나타낸 도면일 수 있다. 도 5에 도시한 일 실시예에서 패스 트랜지스터(PASS_TR)는 핀 구조물을 포함하는 FINFET인 것을 가정하나, 반드시 이와 같은 형태로 한정되는 것은 아니며 다양한 구조로 변형될 수 있다.
도 5를 참조하면, 패스 트랜지스터(PASS_TR)는 반도체 기판(101)의 핀 구조체(102) 상에 형성되는 게이트 전극(110)과 활성 영역(120)을 포함할 수 있다. 핀 구조체(102)는 반도체 기판(101)으로부터 연장되는 제1 핀 영역(103) 및 제1 핀 영역(103)으로부터 연장되는 제2 핀 영역(104)을 포함할 수 있으며, 게이트 전극(110)은 제1 핀 영역(103) 상에서 제2 핀 영역(104)을 타고 넘어가도록 형성될 수 있다. 한편, 활성 영역(120)은 제1 핀 영역(103)으로부터 연장되며, 일례로 활성 영역(120)은 제1 핀 영역(103)에 선택적 에피택시 성장 공정을 적용함으로써 형성될 수 있다. 활성 영역(120)은 제1층(121) 및 제2층(122)을 포함할 수 있다.
게이트 전극(110)은 스페이서(140) 내에 형성되며, 게이트 절연층(111), 제1 게이트 금속층(112), 제2 게이트 금속층(113) 및 캡핑층(114) 등을 포함할 수 있다. 게이트 전극(110)의 적층 구조는 실시예들에 따라 다양하게 변형될 수 있다. 일례로, 제1 게이트 금속층(112)과 제2 게이트 금속층(113) 중 적어도 하나는, 복수의 층들을 포함할 수 있다.
활성 영역(120)은 컨택(130)과 연결될 수 있다. 컨택(130)은 게이트 전극(110)을 둘러싸도록 형성되는 층간 절연층(170)의 일부를 식각 공정으로 제거하고, 층간 절연층(170)이 제거된 공간에 도전성 물질을 채워넣음으로써 형성될 수 있다. 컨택(130)은 제1 컨택층(131) 및 제2 컨택층(132)을 가질 수 있으며, 제1 컨택층(131)은 배리어 금속층이고 제2 컨택층(132)은 필 금속(fill metla)층일 수 있다. 일례로 컨택(130)의 상면은 게이트 전극(110)의 상면과 공면(co-planar)을 형성할 수 있으며, 게이트 전극(110)과 컨택(130)의 상부에는 상부 절연층(IML)이 형성될 수 있다. 상부 절연층(IML)은 복수의 층들(IML1, IML2)을 포함할 수 있으며, 상부 절연층(IML)이 형성되는 영역은 반도체 기판(101) 상부의 제1 레벨(L1)로 정의될 수 있다.
일례로, 상부 절연층(IML) 내에는 도전성 라인들(201-206)과 비아들(210, 220)이 형성될 수 있다. 도 5에는 제3 도전성 라인(203)이 도시되어 있으며, 제3 도전성 라인(203)은 패스 트랜지스터(PASS_TR) 상에서 복수의 영역들로 분할될 수 있다. 제3 도전성 라인(203)에 포함된 복수의 영역들 각각은 제1 비아(210)와 제2 비아(220)를 통해 패스 트랜지스터(PASS_TR)의 활성 영역(120)들 각각에 연결될 수 있다. 따라서, 패스 트랜지스터(PASS_TR)의 온/오프에 따라 제3 도전성 라인(203)에 포함된 복수의 영역들이 서로 연결 또는 분리될 수 있다.
도 6은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 블록도이다.
도 6을 참조하면, 메모리 장치(300)는 복수의 메모리 셀 스트링들(MCS)을 갖는 메모리 셀 어레이(310)와, 페이지 버퍼 회로(320)를 포함할 수 있다. 복수의 메모리 셀 스트링들(MCS) 각각의 구조는 앞서 설명한 바와 같을 수 있다. 페이지 버퍼 회로(320)는 복수의 페이지 버퍼들(321)을 포함할 수 있다. 페이지 버퍼들(321) 각각은, 연결 회로(322), 프리차지 회로(323), 및 래치 회로(324)를 포함할 수 있다. 일 실시예에서, 연결 회로(322), 프리차지 회로(323), 및 래치 회로(324)가 연결되는 노드는 센싱 노드(SO)로 정의될 수 있다.
페이지 버퍼들(321) 각각은 복수의 반도체 소자들을 포함할 수 있으며, 복수의 반도체 소자들은 페이지 버퍼들(321) 각각에 할당된 영역 내에서 소정의 방향을 따라 일렬로 배열될 수 있다. 복수의 반도체 소자들은 그 상부에 형성되는 복수의 도전성 라인들을 통해 서로 연결되어 연결 회로(322), 프리차지 회로(323), 및 래치 회로(324)를 제공할 수 있다. 따라서, 제한된 개수의 도전성 라인들로 연결 회로(322), 프리차지 회로(323), 및 래치 회로(324)를 제공하기 위해, 도전성 라인들의 레이아웃을 효율적으로 설계할 필요가 있다.
본 발명의 일 실시예에서는 도전성 라인들 중 하나가 와이어드 오어 방식을 이용한 모니터링 회로와의 연결과 함께, 래치 회로(324)에 포함되는 복수의 래치들 간의 데이터 전송에 활용될 수 있다. 따라서, 제한된 개수의 도전성 라인들의 활용도를 높임으로써 페이지 버퍼들(321) 각각의 설계 자유도를 개선할 수 있다. 또한, 복수의 래치들 간의 데이터 전송에 활용되는 도전성 라인과, 센싱 노드(SO)에 연결되는 도전성 라인을 별개로 구성함으로써, 센싱 노드(SO)가 디벨롭되는 동안 복수의 래치들 간의 데이터 전송이 수행될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼(400)는 복수의 트랜지스터들(TR1-TR25)과, 복수의 래치들(LAT_S, LAT_L, LAT_F)을 포함할 수 있다. 복수의 트랜지스터들(TR1-TR25)은 센싱 노드(SO) 및 데이터 전송 노드(DT)를 비트 라인(BL)과 연결하는 연결 회로, 센싱 노드(SO) 또는 데이터 전송 노드(DT)를 프리차지하는 프리차지 회로, 및 복수의 래치들(LAT_S, LAT_L, LAT_F) 각각을 제어하기 위한 회로 등을 제공할 수 있다. 일례로, 복수의 래치들(LAT_S, LAT_L, LAT_F)은 센싱 래치(LAT_S)와, 복수의 데이터 래치들(LAT_L, LAT_F)을 포함할 수 있다.
도 7에 도시한 일 실시예에서, 페이지 버퍼(400)는 센싱 노드(SO) 외에 데이터 전송 노드(DT)를 더 포함할 수 있다. 데이터 전송 노드(DT)는 패스 트랜지스터(TR24)를 통해 다른 페이지 버퍼의 데이터 전송 노드(DT)와 연결 또는 분리될 수 있다. 일례로, 페이지 버퍼(400)의 래치들(LAT_S, LAT_L, LAT_F)에 저장된 데이터를 카운트하는 모니터링 회로와 페이지 버퍼(400)를 와이어드 오어 방식으로 연결할 때에는 패스 트랜지스터(TR24)가 턴-온될 수 있다. 패스 트랜지스터(TR24)가 턴-온되어 있는 동안 래치들(LAT_S, LAT_L, LAT_F) 사이의 데이터 교환이 수행될 수 없으며, 모니터링 회로가 데이터 전송 노드(DT)를 이용하여 와이어드 오어 방식으로 래치들(LAT_S, LAT_L, LAT_F)에 저장된 데이터를 카운트할 수 있다.
반면, 데이터 전송 노드(DT)를 통해 래치들(LAT_S, LAT_L, LAT_F)이 데이터를 주고받는 동작을 수행할 경우, 패스 트랜지스터(TR24)는 턴-오프될 수 있다. 따라서, 래치들(LAT_S, LAT_L, LAT_F)이 데이터를 주고받는 동안, 페이지 버퍼(400)의 데이터 전송 노드(DT)가 인접한 다른 페이지 버퍼의 데이터 전송 노드(DT)와 분리될 수 있다.
한편 도 7에 도시한 일 실시예에서 복수의 트랜지스터들(TR1-TR25) 각각은 적어도 하나의 도전성 라인과 연결될 수 있다. 상기 도전성 라인은, 앞서 설명한 바와 같이 복수의 트랜지스터들(TR1-TR25) 상부에 형성되는 라인들일 수 있다. 일례로, 제2 트랜지스터(TR2)와 제7 트랜지스터(TR7)의 활성 영역 중 하나는 제2 전원 전압(GND)을 제공하는 도전성 라인에 연결되며, 제12 트랜지스터(TR12)와 제13 트랜지스터(TR13)의 활성 영역 중 하나는 제1 전원 전압(VDD)을 제공하는 도전성 라인에 연결될 수 있다. 또한, 제11 트랜지스터(TR11)의 활성 영역 중 하나는, 페이지 버퍼(400)를 캐시 래치와 연결하는 도전성 라인에 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 페이지 버퍼의 레이아웃을 간단하게 나타낸 회로도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼 회로(500)는 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있다. 앞서 설명한 바와 같이, 복수의 페이지 버퍼들(PB1-PBn) 각각은, 대응하는 비트 라인과 연결될 수 있다. 또한, 복수의 페이지 버퍼들(PB1-PBn)은 앞서 도 7을 참조하여 설명한 바와 같이 복수의 트랜지스터들(TR1-TR25) 및 복수의 래치들(LAT_S, LAT_L, LAT_F)을 포함할 수 있다. 복수의 트랜지스터들(TR1-TR25)은 페이지 버퍼들(PB1-PBn) 각각에서 일방향을 따라 배열될 수 있다.
일례로 도 8에서 제1 페이지 버퍼(PB1)를 참조하면, 제1 페이지 버퍼(PB1)에 할당된 영역의 최하단에 패스 트랜지스터(TR24)가 배치될 수 있으며, 패스 트랜지스터(TR24) 상에는 제14 트랜지스터(TR14) 및 제17 트랜지스터(TR17)가 연결될 수 있다. 제1 페이지 버퍼(PB1)에 포함된 복수의 트랜지스터들(TR1-TR25) 중 적어도 일부는, 도전성 라인들에 연결될 수 있다. 도 8에 도시한 일 실시예에서는 전원 전압들(VDD, GND)을 공급하는 전원 라인(501), 데이터 전송 노드(DT)를 제공하는 데이터 전송 라인(502), 및 센싱 노드(SO)를 제공하는 센싱 라인(503)만을 도시하였으나, 이외에 래치 신호를 전달하기 위한 라인들, 및 캐시 래치와의 연결을 위한 라인 등이 추가로 마련될 수도 있다.
도 8을 참조하면, 복수의 페이지 버퍼들(PB1-PBn) 각각에 포함된 패스 트랜지스터(TR24)에 의해, 서로 인접한 페이지 버퍼들(PB1-PBn)에 포함된 데이터 전송 라인(502)들이 서로 연결 또는 분리될 수 있다. 일례로, 모니터링 회로(510)가 제1 페이지 버퍼(PB1)의 래치들(LAT_S, LAT_L, LAT_F) 중 적어도 하나에 저장된 데이터를 모니터링할 때, 모든 페이지 버퍼들(PB1-PBn)의 패스 트랜지스터(TR24)들이 턴-온될 수 있다.
한편, 모니터링 회로(510)가 제2 페이지 버퍼(PB2)의 래치들(LAT_S, LAT_L, LAT_F) 중 적어도 하나에 저장된 데이터를 모니터링할 때에는, 제1 페이지 버퍼(PB1)의 패스 트랜지스터(TR24)가 턴-오프되고, 나머지 페이지 버퍼들(PB2-PBn)의 패스 트랜지스터(TR24)들이 턴-온될 수 있다. 또한, 모니터링 회로(510)가 제n 페이지 버퍼(PBn)의 래치들(LAT_S, LAT_L, LAT_F) 중 적어도 하나에 저장된 데이터를 모니터링할 때에는, 모든 페이지 버퍼들(PB1-PBn)의 패스 트랜지스터들(TR24)이 턴-오프될 수 있다. 즉, 본 발명의 실시예들에서는, 모니터링 회로(510)가 모니터링하는 대상에 따라, 복수의 페이지 버퍼들(PB1-PBn) 각각에 포함된 패스 트랜지스터(TR24)를 선택적으로 온/오프시킬 수 있다. 따라서, 모니터링 동작에서 소모되는 전력을 효과적으로 관리할 수 있다.
예를 들어 모니터링 회로(510)가 제n 페이지 버퍼(PBn)에 포함된 래치들(LAT_S, LAT_L, LAT_F)의 데이터를 모니터링할 때, 모니터링 회로(510)는 데이터 전송 노드(DT)와 연결된 데이터 전송 라인(502)을 소정의 전원 전압(VDD)으로 프리차지할 수 있다. 모니터링 회로(510)는, 제n 페이지 버퍼(PBn)에 포함된 래치들(LAT_S, LAT_L, LAT_F)의 데이터로 프리차지된 데이터 전송 라인(502)의 전압을 디벨롭함으로써, 모니터링 동작을 수행할 수 있다.
모니터링 동작을 위한 와이어드 오어 연결을 제공하는 라인이 모니터링 회로(510)와 모든 페이지 버퍼들(PB1-PBn)을 항상 연결하는 일반적인 레이아웃에서는, 모니터링 대상과 관계없이 모니터링 회로(510)가 항상 같은 길이의 라인을 프리차지해야 할 수 있다. 따라서, 모니터링 동작에서 소모되는 전력이 증가할 수 있다. 반면 본 발명의 일 실시예에서는, 모니터링 대상에 따라 모니터링 회로(510)가 프리차지해야 하는 데이터 전송 라인(502)의 길이를 조절할 수 있다. 따라서, 모니터링 동작의 소모 전력을 효율적으로 관리할 수 있다.
도 9는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 타이밍 다이어그램이다.
도 8을 함께 참조하면, 패스 제어 신호(WOR_PASS)에 의해 페이지 버퍼들(PB1-PBn) 각각에 포함된 패스 트랜지스터(TR24)의 온/오프가 제어될 수 있다. 도 9에 도시한 일 실시예에서, 제1 구간(T1) 동안에는, 모든 페이지 버퍼들(PB1-PBn)에 포함된 패스 트랜지스터(TR24)가 턴-온될 수 있다. 따라서, 데이터 전송 라인(502)을 통해 모든 페이지 버퍼들(PB1-PBn)의 데이터 전송 노드(DT)가 모니터링 회로(510)와 와이어드 오어 방식으로 연결될 수 있다. 따라서, 모니터링 회로(510)가 페이지 버퍼들(PB1-PBn)의 데이터를 카운트할 수 있다.
반면 제2 구간(T2) 동안에는, 모든 페이지 버퍼들(PB1-PBn)에 포함된 패스 트랜지스터(TR24)가 턴-오프될 수 있다. 따라서, 페이지 버퍼들(PB1-PBn) 각각에 포함된 데이터 전송 노드(DT)가 서로 분리되며, 페이지 버퍼들(PB1-PBn) 각각에서 래치들(LAT_S, LAT_L, LAT_F) 간의 데이터 교환이 수행될 수 있다. 다음으로 제3 구간(T3) 동안에는 일부의 페이지 버퍼들(PBn-1, PBn)에 포함된 패스 트랜지스터(TR24)가 선택적으로 턴-온될 수 있다. 따라서, 일부의 페이지 버퍼들(PBn-1, PBn)의 데이터 전송 노드(DT)만이 데이터 전송 라인(502)을 통해 모니터링 회로(510)와 연결될 수 있다.
이와 같이, 본 발명의 일 실시예에서는, 모니터링 회로(510)가 데이터를 카운트하고자 하는 대상에 따라, 페이지 버퍼들(PB1-PBn)에 포함된 패스 트랜지스터(TR24)를 선택적으로 온/오프시킴으로써, 모니터링 동작에서 소모되는 전력을 줄일 수 있다. 모니터링 회로(510)가 데이터를 카운트하고자 하는 대상이 결정되면, 상기 대상에 포함된 패스 트랜지스터(TR24), 및 상기 대상과 모니터링 회로(510) 사이에 위치한 패스 트랜지스터(TR24)가 모두 턴-온될 수 있다.
도 10 내지 도 15는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 10에 도시한 일 실시예는, 모니터링 회로와 연결되어 래치들(LAT_S, LAT_L, LAT_F) 중 적어도 하나의 데이터를 카운트하는 모니터링 동작이 실행되는 경우에 해당할 수 있다. 도 10을 참조하면, 패스 제어 신호(WOR_PASS)에 의해, 패스 트랜지스터(TR24)가 턴-온되며, 페이지 버퍼(400)의 데이터 전송 노드(DT)가 인접한 다른 페이지 버퍼의 데이터 전송 노드(DT)와 연결될 수 있다. 모니터링 회로는 데이터 전송 노드(DT)를 소정의 전원 전압(VDD)으로 프리차지한 후, 데이터를 카운트하고자 하는 래치의 데이터로 데이터 전송 노드(DT)를 디벨롭함으로써, 모니터링 동작을 수행할 수 있다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에서는 모니터링 회로가 모니터링하려는 대상에 따라, 페이지 버퍼(400)에 포함된 패스 트랜지스터(TR24)가 턴-오프될 수도 있다. 따라서 모니터링 회로와 모니터링하려는 페이지 버퍼(400)의 데이터 전송 노드(DT)를 연결하는 라인의 길이를 모니터링 대상에 따라 최적화할 수 있으며, 결과적으로 모니터링 동작의 소모 전력을 줄일 수 있다.
도 11 내지 도 15에 도시한 실시예들은, 패스 트랜지스터(TR24)가 턴-오프된 상태에서 래치들(LAT_S, LAT_L, LAT_F) 중 적어도 일부가 서로 데이터를 주고받는 동작을 설명하기 위한 도면일 수 있다. 이하, 설명의 편의를 위하여 L 래치(LAT_L)에 저장된 데이터가 S 래치(LAT_S)로 이동하는 것을 가정한다. 다만, 도 11 내지 도 15를 참조하여 설명하는 실시예들이, 래치들(LAT_S, LAT_L, LAT_F) 사이의 다른 데이터 전송 동작에도 적용될 수 있음은 자명하다고 할 것이다.
먼저 도 11을 참조하면, 본 발명의 일 실시예에 따른 데이터 전송 동작은, 패스 트랜지스터(TR24)가 턴-오프되고 제13 트랜지스터(TR13)가 턴-온되어 데이터 전송 노드(DT)가 프리차지되는 것으로 시작할 수 있다. 일례로 제13 트랜지스터(TR13)는 PMOS 트랜지스터일 수 있으며, 데이터 전송 노드(DT)를 프리차지하기 위한 제1 프리차지 소자일 수 있다. 제13 트랜지스터(TR13)가 턴-온되면, 데이터 전송 노드(DT)가 제1 전원 전압(VDD)으로 프리차지될 수 있다. 한편, 제13 트랜지스터(TR13)와 함께 제12 트랜지스터(TR12)가 턴-온되어 센싱 노드(SO)가 데이터 전송 노드(DT)와 함께 제1 전원 전압(VDD)으로 프리차지될 수 있다. 제12 트랜지스터(TR12)는, 센싱 노드(SO)를 프리차지하기 위한 제2 프리차지 소자일 수 있다.
다음으로 도 12를 참조하면, L 래치(LAT_L)에 연결된 제23 트랜지스터(TR23)가 턴-온될 수 있다. 제23 트랜지스터(TR23)가 턴-온됨에 따라, L 래치(LAT_L)에 저장된 데이터에 대응하는 전압으로, 데이터 전송 노드(DT)의 전압이 디벨롭될 수 있다. 일례로, 제23 트랜지스터(TR23)와 연결된 노드가 하이 로직 값을 저장하고 있는 경우, 데이터 전송 노드(DT)의 전압은 상대적으로 천천히 감소하거나, 거의 감소하지 않을 수 있다. 반면, 제23 트랜지스터(TR23)와 연결된 노드가 로우 로직 값을 저장하고 있는 경우, 데이터 전송 노드(DT)의 전압은 상대적으로 빠르게 감소할 수 있다.
데이터 전송 노드(DT)의 전압이 디벨롭되면, 디벨롭 결과에 의해 제15 트랜지스터(TR15)의 온/오프가 결정될 수 있다. 일례로, L 래치(LAT_L)가 하이 로직 값을 저장한 경우에는 제15 트랜지스터(TR15)가 턴-온될 수 있다. 반면, L 래치(LAT_L)가 로우 로직 값을 저장한 경우에는 데이터 전송 노드(DT)의 전압이 감소하여 제15 트랜지스터(TR15)가 턴-오프될 수 있다.
다음으로 도 13을 참조하면, 제16 트랜지스터(TR16)가 턴-온될 수 있다. 일례로, 제16 트랜지스터(TR16)는 제23 트랜지스터(TR23)가 턴-온되는 동안 턴-온될 수 있다. 앞서 도 12를 참조하여 설명한 바와 같이, L 래치(LAT_L)가 하이 로직 값을 저장한 경우에는 제15 트랜지스터(TR15)가 턴-온되므로, 제16 트랜지스터(TR16)가 턴-온됨에 따라 센싱 노드(SO)의 전압이 빠르게 감소될 수 있다. 반면, L 래치(LAT_L)가 로우 로직 값을 저장한 경우에는 제15 트랜지스터(TR15)가 턴-오프되므로, 제16 트랜지스터(TR16)가 턴-온된 후에 센싱 노드(SO)의 전압이 거의 변하지 않을 수 있다.
센싱 노드(SO)의 전압에 대한 디벨롭 결과는, 제17 트랜지스터(TR17)의 온/오프를 결정할 수 있다. 일례로, L 래치(LAT_L)가 하이 로직 값을 저장한 경우에는 센싱 노드(SO)의 전압이 빠르게 감소하여 제17 트랜지스터(TR17)가 턴-오프될 수 있다. 반면, L 래치(LAT_L)가 로우 로직 값을 저장한 경우에는 센싱 노드(SO)의 전압이 거의 변하지 않으므로 제17 트랜지스터(TR17)가 턴-온될 수 있다.
다음으로 도 14를 참조하면, 제14 트랜지스터(TR14)를 턴-온시킬 수 있다. L 래치(LAT_L)가 하이 로직 값을 저장한 경우, 제14 트랜지스터(TR14)가 턴-온되기 전에 제17 트랜지스터(TR17)가 턴-오프되므로, 제14 트랜지스터(TR14)의 턴-온에도 데이터 전송 노드(DT)의 전압이 크게 변하지 않을 수 있다. 따라서 데이터 전송 노드(DT)의 전압이 프리차지된 제1 전원 전압(VDD)과 거의 같은 값을 가질 수 있다. 따라서, 도 15에 도시한 바와 같이 S 래치(LAT_S)의 셋 트랜지스터인 제18 트랜지스터(TR18)가 턴-온됨에 따라, S 래치(LAT_S)가 하이 로직 값을 저장할 수 있다. 제18 트랜지스터(TR18)가 턴-온되면, S 래치(LAT_S)에 하이 로직 값이 저장되면서 데이터 전송 노드(DT)의 전압이 감소할 수 있다.
다시 도 14를 참조하면, L 래치(LAT_L)가 로우 로직 값을 저장한 경우, 제14 트랜지스터(TR14)가 턴-온되기 전에 제17 트랜지스터(TR17)가 턴-온되므로, 데이터 전송 노드(DT)가 제2 전원 전압(GND)에 연결될 수 있다. 따라서, 데이터 전송 노드(DT)의 전압이 제2 전원 전압(GND)까지 감소할 수 있다. 도 15에 도시한 바와 같이 S 래치(LAT_F)의 셋 트랜지스터인 제18 트랜지스터(TR18)가 턴-온되면, F 래치(LAT_F)가 로우 로직 값을 저장할 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 타이밍 다이어그램들이다.
일례로 도 16 및 도 17은 L 래치(LAT_L)에 저장된 데이터를 S 래치(LAT_S)로 전송하는 동작을 설명하기 위한 타이밍 다이어그램들일 수 있다. 이하, 설명의 편의를 위하여 도 11 내지 도 15를 함께 참조하여 페이지 버퍼(400)의 동작을 설명하기로 한다.
먼저 도 16을 참조하면, 제1 시점(t1)에 제12 트랜지스터(TR12)와 제13 트랜지스터(TR13)가 턴-온되고, 센싱 노드(SO)와 데이터 전송 노드(DT)가 각각 프리차지될 수 있다. 일례로, 센싱 노드(SO)와 데이터 전송 노드(DT)는 제1 전원 전압(VDD)으로 프리차지될 수 있다. 이후 제2 시점(t2)이 도래하면 제12 트랜지스터(TR12)와 제13 트랜지스터(TR13)가 턴-오프될 수 있다. 제2 시점(t2)으로부터 소정의 지연 시간이 경과하고 제3 시점(t3)이 도래하면, L 래치(LAT_L)에 연결된 제23 트랜지스터(TR23)가 턴-온될 수 있다.
도 16에 도시한 일 실시예에는 제23 트랜지스터(TR23)에 연결된 L 래치(LAT_L)의 노드에, 데이터 `0`이 저장된 실시예일 수 있다. 따라서, 제23 트랜지스터(TR23)가 턴-온되면 데이터 전송 노드(DT)의 전압이 감소할 수 있다. 일례로 데이터 전송 노드(DT)의 전압은 제2 전원 전압(GND)까지 감소할 수 있다.
이후 제4 시점(t4)이 도래하면, 제23 트랜지스터(TR23)가 턴-온되어 있는 동안 제16 트랜지스터(TR16)를 턴-온할 수 있다. 데이터 전송 노드(DT)의 전압이 제2 전원 전압(GND)까지 감소하여 제15 트랜지스터(TR15)는 턴-오프된 상태이므로, 제16 트랜지스터(TR16)가 턴-온된 이후에도 센싱 노드(SO)는 제1 전원 전압(VDD)을 유지할 수 있다. 제5 시점(t5)이 도래하면, 제16 트랜지스터(TR16)와 제23 트랜지스터(TR23)를 턴-오프하고 제14 트랜지스터(TR14)를 턴-온할 수 있다.
제4 시점(t4) 이후에도 센싱 노드(SO)가 제1 전원 전압(VDD)을 유지하므로, 제17 트랜지스터(TR17)는 계속 턴-온될 수 있다. 따라서 제14 트랜지스터(TR14)가 제5 시점(t5)에 턴-온되면, 데이터 전송 노드(DT)가 제14 트랜지스터(TR14)와 제17 트랜지스터(TR17)를 통해 제2 전원 전압(GND)에 연결될 수 있다. 제6 시점(t6)에 S 래치(LAT_S)에 연결된 제18 트랜지스터(TR18)가 턴-온되면, 제2 전원 전압(GND)까지 감소한 데이터 전송 노드(DT)에 의해, 제18 트랜지스터(TR18)와 연결된 S 래치(LAT_S)의 노드에 데이터 `0`이 저장될 수 있다.
다음으로 도 17에 도시한 일 실시예에는 제23 트랜지스터(TR23)에 연결된 L 래치(LAT_L)의 노드에, 데이터 `1`이 저장된 실시예일 수 있다. 도 17을 참조하면, 제1 시점(t1)부터 제2 시점(t2) 사이에 턴-온되는 제12 트랜지스터(TR12) 및 제13 트랜지스터(TR13)에 의해, 센싱 노드(SO)와 데이터 전송 노드(DT)가 프리차지될 수 있다. 이후, 소정의 지연 시간이 경과하여 제3 시점(t3)이 도래하면, 제23 트랜지스터(TR23)가 턴-온될 수 있다. 다만, 도 16에 도시한 일 실시예와 달리, 제23 트랜지스터(TR23)에 연결된 L 래치(LAT_L)의 노드에 데이터 `1`이 저장되어 있으므로, 데이터 전송 노드(DT)의 전압이 거의 감소하지 않을 수 있다. 즉, 데이터 전송 노드(DT)의 전압은 제23 트랜지스터(TR23)가 턴-온된 이후에도 제1 전원 전압(VDD)으로 유지되며, 제15 트랜지스터(TR15)는 턴-온 상태를 유지할 수 있다.
제4 시점(t4)에서 제16 트랜지스터(TR16)가 턴-온되면, 제15 트랜지스터(TR15)와 제16 트랜지스터(TR16)에 의해 센싱 노드(SO)가 제2 전원 전압(GND)에 연결될 수 있다. 따라서, 도 17에 도시한 바와 같이 제4 시점(t4) 이후에 센싱 노드(SO)의 전압이 감소하고, 제17 트랜지스터(TR17)는 턴-오프될 수 있다. 따라서 제5 시점(t5)에서 제14 트랜지스터(TR14)가 턴-온되어도, 데이터 전송 노드(DT)가 제2 전원 전압(GND)에 연결되지 않을 수 있으며, 데이터 전송 노드(DT)의 전압은 제1 전원 전압(VDD)으로 유지될 수 있다.
제6 시점(t6)에서 S 래치(LAT_L)에 연결된 제18 트랜지스터(TR18)가 턴-온되면, 데이터 전송 노드(DT)의 전압에 대응하는 데이터가 S 래치(LAT_S)에 저장될 수 있다. 따라서, L 래치(LAT_L)에 저장되어 있던 데이터 `1`이 S 래치(LAT_S)에 저장될 수 있다. 제1 전원 전압(VDD)으로 유지된 데이터 전송 노드(DT)의 전압에 의해 S 래치(LAT_S)에 데이터 `1`이 저장됨에 따라, 데이터 전송 노드(DT)의 전압은 감소할 수 있다.
즉, 본 발명의 실시예들에서는, 제14 내지 제17 트랜지스터들(TR14-TR17)에 의해 래치들(LAT_S, LAT_L, LAT_F) 각각의 셋 트랜지스터 및 리셋 트랜지스터가 데이터 전송 노드(DT) 및 센싱 노드(SO)와 연결될 수 있다. 따라서, 래치들(LAT_S, LAT_L, LAT_F) 각각을 센싱 노드(SO)와 연결하는 트랜지스터들이 별도로 마련되는 일반적인 페이지 버퍼와 비교하여, 트랜지스터들(TR1-TR25)의 개수를 줄일 수 있으며, 제한된 면적에 페이지 버퍼를 효율적으로 구현할 수 있다.
또한 본 발명의 실시예들에서는, 기존에 페이지 버퍼들과 모니터링 회로 사이의 와이어드 오어 연결에만 사용하던 라인이 제거되며, 와이어드 오어 연결을 위한 라인이 페이지 버퍼 내 래치들 간의 데이터 전송 노드로도 활용될 수 있다. 따라서, 라인들의 개수 및 배치가 제한되는 페이지 버퍼의 레이아웃에 있어서 설계의 자유도를 개선함과 동시에, 모니터링 대상에 따라 와이어드 오어 연결을 위한 라인의 길이를 조절하여 메모리 장치의 소모 전력을 최적화할 수 있다. 또한, 센싱 노드와 데이터 전송 노드를 분리함으로써, 센싱 노드가 디벨롭과 데이터 전송 동작을 동시에 수행할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 18에 도시한 실시예에 따른 전자 장치(1000)는 디스플레이(1010), 이미지 센서(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 전자 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 18에 도시된 구성 요소 가운데, 포트(1040)는 전자 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 이미지 센서(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 개념일 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 메모리(1030)는 앞서 도 1 내지 도 17을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치 중 어느 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
MCS: 메모리 셀 스트링
MC: 메모리 셀
PB: 페이지 버퍼
BL1-BLn: 비트 라인들
WL1-WLm: 워드 라인들
100: 반도체 소자
201-206: 도전성 라인들
PASS_TR: 패스 트랜지스터
DT: 데이터 전송 노드
SO: 센싱 노드
LAT_S: S 래치
LAT_F: F 래치
LAT_L: L 래치

Claims (20)

  1. 복수의 메모리 셀 스트링들, 및 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 복수의 비트 라인들을 갖는 메모리 셀 어레이;
    상기 복수의 비트 라인들에 연결되는 복수의 페이지 버퍼들; 및
    모니터링 회로; 를 포함하며,
    상기 복수의 페이지 버퍼들 각각은,
    하나의 데이터 전송 노드를 공유하며, 상기 데이터 전송 노드를 통해 서로 데이터를 주고받는 복수의 래치들; 및
    상기 데이터 전송 노드와, 다른 페이지 버퍼의 데이터 전송 노드의 연결을 설정하는 패스 트랜지스터; 를 포함하고,
    상기 모니터링 회로는, 상기 복수의 페이지 버퍼들 중에서 적어도 일부의 페이지 버퍼들에 포함된 상기 패스 트랜지스터가 턴-온되면, 상기 적어도 일부의 페이지 버퍼들과 와이어드 오어(wired OR) 방식으로 연결되는, 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 페이지 버퍼들 각각은, 센싱 노드와 상기 복수의 비트 라인들 중 적어도 하나 사이에 연결되며, 상기 센싱 노드를 통해 상기 복수의 래치들 중 적어도 하나와 데이터를 주고받는 연결 회로; 를 더 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 데이터 전송 노드와 상기 센싱 노드는 서로 다른 별개의 노드인 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 래치들은, 상기 센싱 노드에 연결되는 센싱 래치, 및 상기 데이터 전송 노드를 통해 상기 센싱 래치와 데이터를 주고받는 복수의 데이터 래치들을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 센싱 래치와 상기 복수의 데이터 래치들은 상기 데이터 전송 노드와 상기 센싱 노드 사이에 연결되는 적어도 하나의 트랜지스터를 공유하는 메모리 장치.
  6. 제2항에 있어서,
    상기 데이터 전송 노드를 프리차지하는 제1 프리차지 소자 및 상기 센싱 노드를 프리차지하는 제2 프리차지 소자를 포함하는 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 복수의 페이지 버퍼들 중 적어도 하나는, 다른 페이지 버퍼에 포함되는 상기 패스 트랜지스터를 통해 상기 복수의 래치들의 데이터를 카운트하는 모니터링 회로와 연결되는 메모리 장치.
  9. 제1항에 있어서,
    상기 복수의 페이지 버퍼들 각각은 복수의 도전성 라인들을 포함하며, 상기 복수의 도전성 라인들 중 하나에 의해 상기 데이터 전송 노드가 제공되는 메모리 장치.
  10. 제1항에 있어서,
    상기 복수의 페이지 버퍼들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열되며,
    상기 복수의 페이지 버퍼들 중에서, 상기 제2 방향의 같은 위치에 배치되는 일부의 페이지 버퍼들의 상기 데이터 전송 노드들은, 상기 일부의 페이지 버퍼들의 상기 패스 트랜지스터에 의해 서로 연결되거나 분리되는 메모리 장치.
  11. 제10항에 있어서,
    상기 패스 트랜지스터가 턴-온되면, 상기 일부의 페이지 버퍼들의 상기 데이터 전송 노드들은 상기 제1 방향에서 상기 일부의 페이지 버퍼들의 일측에 배치되는 모니터링 회로에 연결되는 메모리 장치.
  12. 복수의 메모리 셀 스트링들, 및 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 복수의 비트 라인들을 갖는 메모리 셀 어레이;
    상기 복수의 비트 라인들에 연결되는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은 하나의 데이터 전송 노드를 통해 서로 데이터를 주고받는 복수의 래치들을 갖는 페이지 버퍼 회로; 및
    상기 복수의 페이지 버퍼들 중 적어도 일부의 데이터 전송 노드들을 서로 연결하여 상기 복수의 페이지 버퍼들에 저장된 데이터를 확인하고, 상기 복수의 페이지 버퍼들의 데이터 전송 노드들을 서로 분리하여 상기 복수의 페이지 버퍼들 중 적어도 하나에서 상기 복수의 래치들이 서로 데이터를 주고받도록 제어하는 컨트롤 로직; 을 포함하며,
    상기 컨트롤 로직은, 상기 복수의 페이지 버퍼들 중 적어도 일부의 데이터 전송 노드들을 서로 연결하여 와이어드 오어 방식으로 데이터를 수신하고, 상기 수신한 데이터에 기초하여 상기 복수의 페이지 버퍼들에 저장된 데이터를 확인하는, 메모리 장치.
  13. 삭제
  14. 제12항에 있어서,
    상기 복수의 페이지 버퍼들 각각은, 센싱 래치, 복수의 데이터 래치들, 및 상기 복수의 비트 라인들 중 적어도 하나와 센싱 노드 사이에 연결되는 연결 회로를 포함하며,
    상기 센싱 래치 및 상기 복수의 데이터 래치들은, 상기 센싱 노드를 통해 상기 연결 회로와 연결되는 메모리 장치.
  15. 제14항에 있어서
    상기 컨트롤 로직은, 상기 복수의 페이지 버퍼들 중 적어도 하나에서, 상기 데이터 전송 노드를 제1 전압으로 프리차지하고, 상기 데이터 전송 노드를 상기 센싱 래치의 데이터에 대응하는 제2 전압으로 디벨롭하며, 상기 데이터 전송 노드를 통해 상기 제2 전압에 대응하는 데이터를 상기 복수의 데이터 래치들 중 적어도 하나에 저장하는 메모리 장치.
  16. 제14항에 있어서,
    상기 컨트롤 로직은, 상기 센싱 노드를 소정의 전압으로 프리차지하고 상기 복수의 비트 라인들 중 적어도 하나의 전압으로 디벨롭하는 동안, 상기 센싱 래치와 상기 복수의 데이터 래치들 중 적어도 일부가 서로 데이터를 주고받도록 제어하는 메모리 장치.
  17. 센싱 노드를 통해 복수의 비트 라인들 중 적어도 하나와 연결되는 래치를 제공하며, 반도체 기판의 제1 영역에 형성되는 복수의 반도체 소자들;
    상기 제1 영역 상의 제1 레벨에 배치되며, 상기 래치의 제1 노드에 연결되는 제1 래치 신호 라인;
    상기 제1 레벨에 배치되어 상기 래치의 제2 노드와 연결되며, 상기 제1 노드의 전압과 상기 제2 노드의 전압은 상보적 관계를 갖는 제2 래치 신호 라인; 및
    상기 제1 레벨에서 상기 제1 래치 신호 라인과 상기 제2 래치 신호 라인 사이에 배치되며, 상기 센싱 노드를 제공하는 센싱 라인; 을 포함하는 페이지 버퍼.
  18. 제17항에 있어서,
    상기 제1 래치 신호 라인, 상기 제2 래치 신호 라인, 및 상기 센싱 라인은 제1 방향으로 연장되는 페이지 버퍼.
  19. 제18항에 있어서,
    상기 제1 영역 내에서 상기 복수의 반도체 소자들은 상기 제1 방향을 따라 배열되는 페이지 버퍼.
  20. 제18항에 있어서,
    상기 제1 레벨에서 상기 제1 래치 신호 라인에 인접하여 배치되며, 상기 제1 방향을 따라 연장되는 데이터 전송 라인; 을 더 포함하며,
    상기 제1 방향에서 상기 데이터 전송 라인의 길이는, 상기 제1 방향에서 상기 제1 영역의 길이보다 짧은 페이지 버퍼.
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