JP2005092963A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP2005092963A JP2005092963A JP2003323358A JP2003323358A JP2005092963A JP 2005092963 A JP2005092963 A JP 2005092963A JP 2003323358 A JP2003323358 A JP 2003323358A JP 2003323358 A JP2003323358 A JP 2003323358A JP 2005092963 A JP2005092963 A JP 2005092963A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- data
- transistor
- line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】 薄膜トランジスタで構成されるセンスアンプSAと、電気的に結合されるデータ線BDEとを電気的に分離するトランジスタ61を設ける。データ線BDEが書込ドライバWDRVにより駆動される場合には制御信号SEL(「H」レベル)を入力してデータ線BDEとセンスアンプSAとを分離する。
【選択図】 図2
Description
本実施の形態2においては、行選択動作を実行するロウデコーダを構成するデコーダユニットと、ワード線/ソース線ドライバ帯65を構成するワード線ドライバの回路構成(以下、行選択系回路とも称する)について説明する。
本発明の実施の形態3においては、列選択動作を実行するゲート選択回路CASGおよびゲート選択回路を制御するコラムデコーダ(以下、列選択系回路とも称する)のドライバ構成について説明する。
本実施の形態4においてはソース線ドライバの能力を十分に確保するとともに、その駆動能力を補強する方式について説明する。
本発明の実施の形態5においては、センスアンプ2と電気的に結合されるデータ線へのノイズを抑制する方式について説明する。
Claims (19)
- 行列状に配置され、各々がデータ記憶を実行する複数のメモリセルを有するメモリアレイと、
データ読出時に前記メモリアレイのメモリセルから読出される読出データを増幅するためのセンスアンプと、
データ書込時に、前記メモリアレイのメモリセルに対して書込むメモリアレイ書込データを出力するための書込ドライバと、
前記センスアンプおよび前記書込ドライバと電気的に結合され、前記データ読出時および前記データ書込時に、前記メモリアレイと電気的に結合されて前記読出データおよび前記書込データをそれぞれ伝達する共通のデータ線と、
前記データ書込時において、前記センスアンプと前記データ線とを電気的に分離する分離回路とを備える、不揮発性記憶装置。 - 前記書込ドライバは、ゲート酸化膜を有する第1の電界効果型トランジスタを有し、
前記センスアンプは、ゲート酸化膜を有する第2の電界効果型トランジスタを有し、
前記第1の電界効果型トランジスタのゲート酸化膜は、前記第2の電界効果型トランジスタのゲート酸化膜よりも厚い、請求項1記載の不揮発性記憶装置。 - 前記センスアンプは、
出力ノードに定電流を供給する定電流生成部と、
前記出力ノードと前記データ線との間に設けられた第1のトランジスタと、
前記データ線の電圧レベルに応じて前記第1のトランジスタのゲート電圧を調整する電圧調整部とを含み、
前記電圧調整部は、第1の電圧と前記第1のトランジスタのゲートとの間に設けられ、前記データ線の電圧レベルに応じてオンする第2のトランジスタと、前記第1のトランジスタのゲートと第2の電圧との間に設けられ、前記データ線の電圧レベルに応じて前記第2のトランジスタと相補的にオンする第3のトランジスタとを含む、請求項2記載の不揮発性記憶装置。 - 前記データ線と前記書込データとの間に設けられ、データ読出前に、固定電圧と前記データ線とを電気的に結合するためのリセット回路をさらに備える、請求項1記載の不揮発性記憶装置。
- 外部からのアドレス入力に基づいて複数のワード線のうち選択的に少なくとも一本のワード線を選択するデコーダと、
前記複数のワード線にそれぞれ対応して設けられ、対応するワード線を駆動する複数のドライバとを備え、
各前記ドライバは、前記デコーダからの指示に応答して相補的に第1の電源電圧および前記第1の電源電圧よりも低い第2の電源電圧と前記対応するワード線との間をそれぞれ電気的に結合する第1の第1導電型および第2導電型トランジスタを含み、
前記デコーダは、通常動作モードにおいて、選択されたワード線に対応するドライバに対して前記第1導電型トランジスタをオンするように第3の電源電圧に基づく第1の指示信号を出力し、
ベリファイ動作モードにおいて、前記第1導電型トランジスタは、前記第1の電源電圧よりも低く前記第2の電源電圧よりも高い第4の電源電圧と接続され、
前記デコーダは、前記ベリファイ動作モードにおいて、選択されたワード線に対応するドライバに対して前記第1導電型トランジスタをオンするように第5の電源電圧に基づく前記第1の指示信号を出力する、不揮発性記憶装置。 - 前記デコーダは、スタンバイモードにおいて、各前記ドライバに対して各前記第2導電型トランジスタをオンするように第6の電源電圧に基づく第2の指示信号を出力し、
前記スタンバイモードにおいて、各前記ドライバの各前記第1導電型トランジスタは、前記第1の電源電圧よりも低い第7の電源電圧と電気的に接続される、請求項5記載の不揮発性記憶装置。 - 前記デコーダは、前記通常動作モードにおいて、非選択のワード線に対応するドライバに対して各前記第2導電型トランジスタをオンするように前記第6の電源電圧に基づく前記第2の指示信号を出力し、前記第6の電源電圧と前記第1の電源電圧とは同じ電圧レベルに設定される、請求項6記載の不揮発性記憶装置。
- 前記デコーダは、
各前記ドライバに対応して設けられ、前記外部からのアドレス入力に基づいて、前記第3および第5の電源電圧の一方と、前記第1の第1導電型および第2導電型トランジスタのゲートと電気的に接続される内部ノードとの間を電気的に接続する第2の第1導電型トランジスタと、
各前記ドライバに対応して設けられ、前記外部からのアドレス入力に基づいて、前記第6の電源電圧と、前記内部ノードとの間を電気的に接続する第2の第2導電型トランジスタとを含み、
前記第1および第2の各前記第1導電型トランジスタは、
第1の第2導電型ウェル上に積層される第2の第2導電型ウェル内に成型され、
前記第1および第2の各前記第2導電型トランジスタは、
前記第2の第2導電型ウェル内に設けられた第1導電型ウェル内に成型され、
前記第1および第2の第2導電型ウェルには、同じウェル電圧が与えられる、請求項5記載の不揮発性記憶装置。 - 行列状に配置された複数のメモリセルを有するメモリアレイと、
各々が、前記メモリアレイの所定個のメモリセル行毎に対応して設けられる複数のソース線と、
前記複数のソース線の一端側に対応して設けられ、各々が制御信号に応答して固定電圧と対応するソース線とを電気的に結合する複数のドライバトランジスタとを備え、
行方向に沿って、前記メモリアレイは、第1および第2のメモリブロックに分割され、
前記第1のメモリブロックのメモリセルと電気的に結合される前記複数のソース線のうちの第1のグループの本数と、前記第2のメモリブロックのメモリセルと電気的に結合される前記複数のソース線のうちの第2のグループの本数とは異なる、不揮発性記憶装置。 - 前記複数のソース線のうちの一端側に配置される前記第1のメモリブロックに対応する前記第1のグループの本数は、前記複数のソース線のうちの他端側に配置される前記第2のメモリブロックに対応する前記第2のグループの本数よりも少ない、請求項9記載の不揮発性記憶装置。
- 前記第1のグループのソース線の配線幅よりも前記第2のソース線の配線幅の方が広い、請求項10記載の不揮発性記憶装置。
- 前記制御信号は、前記データ読出時に前記メモリセルに与えられる昇圧電圧と同じ電圧レベルを有する、請求項9記載の不揮発性記憶装置。
- 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイに対する書込データおよび読出データを伝達するデータ線と、
外部からのアドレス指示に応答して前記メモリアレイの列選択動作を実行する列デコーダと、
前記メモリアレイの選択されたメモリセルと、前記データ線とを電気的に結合する列選択ゲートと、
前記列デコーダからの指示に応答して前記列選択ゲートを駆動するゲートドライバとを備え、
前記ゲートドライバは、データ読出時において前記列デコーダからの指示に応答して前記データ読出時に前記メモリセルに与えられる昇圧電圧以下の所定電圧を動作電圧として前記列選択ゲートを駆動する、不揮発性記憶装置。 - 前記ゲートドライバの前記動作電圧は、データ書込時に前記昇圧電圧よりも高い電圧に設定され、
データ書込後、前記ゲートドライバの前記動作電圧を前記昇圧電圧以下に設定するための電圧調整回路をさらに備える、請求項13記載の不揮発性記憶装置。 - 前記データ書込後、前記電圧調整回路は、前記昇圧電圧からトランジスタのしきい値電圧分降下した電圧レベルに設定する、請求項14記載の不揮発性記憶装置。
- 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイに対する読出データを伝達する複数の第1のデータ線と、
前記複数の第1のデータ線に伝達される前記読出データを増幅するセンスアンプと、
前記複数の第1のデータ線と同一方向に沿って配置され、前記センスアンプを制御する制御信号を伝達する制御信号線と、
前記複数の第1のデータ線と同一方向に沿って配置され、前記センスアンプの動作のために用いられる固定電圧を供給する第1の電源線と、
前記複数の第1のデータ線と同一方向に沿って配置され、周辺回路の動作のために用いられる前記固定電圧を供給する第2の電源線とを備え、
前記複数の第1のデータ線は、前記第1および第2の電源線と同一の配線層に形成されるとともに、前記第1および第2の電源線の間に配置され、
前記複数の第1のデータ線と隣接する前記制御信号線は、前記配線層と異なる配線層に形成され、
前記第1の電源線および第2の電源線は、前記異なる配線層を用いて前記複数の第1のデータ線を覆うようにコンタクトホールを用いて電気的に結合される、不揮発性記憶装置。 - 前記複数の第1のデータ線にそれぞれ対応して設けられ、各々が対応する第1のデータ線と電気的に結合されて前記読出データを前記センスアンプに伝達する複数の第2のデータ線をさらに備え、
前記複数の第1のデータ線と前記複数の第2のデータ線は互いに直交し、
前記複数の第2のデータ線のうちの第1の領域に位置する第1のグループと電気的に結合される前記第1のデータ線と、前記複数の第2のデータ線のうちの第2の領域に位置する前記第2のグループと電気的に結合される前記第1のデータ線とを互いに交互に配置する、請求項16記載の不揮発性記憶装置。 - 複数のメモリセルを有するメモリアレイを備え、
前記メモリアレイは、複数の不良のメモリセルと置換される冗長情報および所定の固定情報を記憶するために設けられるスペアメモリ領域を含み、
前記スペアメモリ領域は、
前記冗長情報を伝達するために設けられる複数の冗長ビット線と、
前記所定の固定情報を伝達するために設けられる固定ビット線とを含み、
前記複数の冗長ビット線は、前記固定ビット線により分割されて、第1および第2のグループに分割され、
データ読出時において、前記第1および第2のグループのうちの一本ずつが選択され、前記固定ビット線は、固定電圧と電気的に結合される、不揮発性記憶装置。 - 前記データ読出時において、前記第1および第2のグループのうちの選択された冗長ビット線以外の冗長ビット線は、前記固定電圧と電気的に結合される、請求項18記載の不揮発性記憶装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003323358A JP2005092963A (ja) | 2003-09-16 | 2003-09-16 | 不揮発性記憶装置 |
KR1020040073800A KR100635417B1 (ko) | 2003-09-16 | 2004-09-15 | 박막 트랜지스터로 구성되는 회로를 포함하는 불휘발성기억 장치 |
US10/941,102 US7149115B2 (en) | 2003-09-16 | 2004-09-15 | Nonvolatile memory device including circuit formed of thin film transistors |
US11/482,019 US7307886B2 (en) | 2003-09-16 | 2006-07-07 | Nonvolatile memory device including circuit formed of thin film transistors |
US11/979,767 US7436712B2 (en) | 2003-09-16 | 2007-11-08 | Nonvolatile memory device including circuit formed of thin film transistors |
US12/211,380 US20090021981A1 (en) | 2003-09-16 | 2008-09-16 | Nonvolatile memory device including circuit formed of thin film transistors |
US12/483,710 US7821829B2 (en) | 2003-09-16 | 2009-06-12 | Nonvolatile memory device including circuit formed of thin film transistors |
US12/888,974 US8000143B2 (en) | 2003-09-16 | 2010-09-23 | Nonvolatile memory device including circuit formed of thin film transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003323358A JP2005092963A (ja) | 2003-09-16 | 2003-09-16 | 不揮発性記憶装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009098330A Division JP2009158094A (ja) | 2009-04-14 | 2009-04-14 | 不揮発性記憶装置 |
JP2009204781A Division JP2009283136A (ja) | 2009-09-04 | 2009-09-04 | 不揮発性記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005092963A true JP2005092963A (ja) | 2005-04-07 |
JP2005092963A5 JP2005092963A5 (ja) | 2006-09-14 |
Family
ID=34270026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003323358A Pending JP2005092963A (ja) | 2003-09-16 | 2003-09-16 | 不揮発性記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (6) | US7149115B2 (ja) |
JP (1) | JP2005092963A (ja) |
KR (1) | KR100635417B1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007004966A (ja) * | 2005-06-21 | 2007-01-11 | Samsung Electronics Co Ltd | 相変化メモリ装置 |
JP2007128625A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | 不揮発性半導体記憶装置及び不揮発性メモリセル消去方法 |
JP2007294070A (ja) * | 2006-03-28 | 2007-11-08 | Sanyo Electric Co Ltd | メモリ |
JP2010009722A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 半導体記憶装置 |
JP2013004141A (ja) * | 2011-06-16 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
JP2019012584A (ja) * | 2018-08-21 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100560801B1 (ko) * | 2003-11-24 | 2006-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 |
US7009887B1 (en) * | 2004-06-03 | 2006-03-07 | Fasl Llc | Method of determining voltage compensation for flash memory devices |
US7224630B2 (en) * | 2005-06-24 | 2007-05-29 | Freescale Semiconductor, Inc. | Antifuse circuit |
ITRM20060139A1 (it) * | 2006-03-13 | 2007-09-14 | Micron Technology Inc | Sistema ad unita di controllo distribuito di dispositivo di memoria |
DE102006023934B3 (de) * | 2006-05-19 | 2007-11-15 | Atmel Germany Gmbh | Speichervorrichtung mit einer nicht-flüchtigen Speichermatrix |
KR100801059B1 (ko) * | 2006-08-02 | 2008-02-04 | 삼성전자주식회사 | 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로 |
US8189396B2 (en) * | 2006-12-14 | 2012-05-29 | Mosaid Technologies Incorporated | Word line driver in a hierarchical NOR flash memory |
US7518921B2 (en) * | 2007-03-20 | 2009-04-14 | Kabushiki Kaish Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
US8125829B2 (en) | 2008-05-02 | 2012-02-28 | Micron Technology, Inc. | Biasing system and method |
US9901244B2 (en) | 2009-06-18 | 2018-02-27 | Endochoice, Inc. | Circuit board assembly of a multiple viewing elements endoscope |
KR20110108125A (ko) * | 2010-03-26 | 2011-10-05 | 삼성전자주식회사 | 집적 회로 장치, 그리고 그것을 포함하는 컴퓨팅 시스템 |
US9496015B1 (en) * | 2015-08-11 | 2016-11-15 | Macronix International Co., Ltd. | Array structure having local decoders in an electronic device |
TWI594264B (zh) * | 2015-08-13 | 2017-08-01 | 旺宏電子股份有限公司 | 具有區域解碼器之陣列架構 |
US9972397B2 (en) * | 2016-06-24 | 2018-05-15 | SK Hynix Inc. | Semiconductor memory device and operating method thereof |
US11004484B2 (en) | 2018-06-15 | 2021-05-11 | Samsung Electronics Co., Ltd. | Page buffer and memory device including the same |
KR102509640B1 (ko) | 2018-06-15 | 2023-03-16 | 삼성전자주식회사 | 페이지 버퍼 및 이를 포함하는 메모리 장치 |
IT201900001947A1 (it) * | 2019-02-11 | 2020-08-11 | Sk Hynix Inc | Struttura di decodificatore per una architettura di memoria |
Family Cites Families (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
JPH073754B2 (ja) * | 1988-03-08 | 1995-01-18 | 三菱電機株式会社 | 半導体記憶装置 |
US5255228A (en) * | 1989-01-10 | 1993-10-19 | Matsushita Electronics Corporation | Semiconductor memory device with redundancy circuits |
JPH0492293A (ja) | 1990-08-06 | 1992-03-25 | Hitachi Ltd | 不揮発性記憶装置 |
JP2977296B2 (ja) * | 1991-02-19 | 1999-11-15 | 沖電気工業株式会社 | 半導体メモリ装置 |
JP3112047B2 (ja) | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
ATE200939T1 (de) * | 1993-02-19 | 2001-05-15 | Infineon Technologies Ag | Spalten-redundanz-schaltungsanordnung für einen speicher |
JP4037470B2 (ja) * | 1994-06-28 | 2008-01-23 | エルピーダメモリ株式会社 | 半導体装置 |
JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
KR0142367B1 (ko) * | 1995-02-04 | 1998-07-15 | 김광호 | 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 |
JP3162264B2 (ja) | 1995-05-30 | 2001-04-25 | シャープ株式会社 | フラッシュメモリの書換え方法 |
KR0172393B1 (ko) * | 1995-11-22 | 1999-03-30 | 김광호 | 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치 |
US5798974A (en) * | 1996-05-15 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device realizing high speed access and low power consumption with redundant circuit |
JPH103790A (ja) * | 1996-06-18 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10334681A (ja) | 1997-03-31 | 1998-12-18 | Hitachi Ltd | 半導体記憶装置および不揮発性半導体記憶装置ならびにそのデータ読出し方法 |
JPH10284705A (ja) * | 1997-04-10 | 1998-10-23 | Hitachi Ltd | ダイナミック型ram |
WO1998056002A1 (en) | 1997-06-05 | 1998-12-10 | Peter Wung Lee | Novel flash memory array and decoding architecture |
KR100256819B1 (ko) * | 1997-06-30 | 2000-05-15 | 김영환 | 리던던트 동작을 안정시킨 싱크로노스 디램 |
US5917772A (en) * | 1997-09-16 | 1999-06-29 | Micron Technology, Inc. | Data input circuit for eliminating idle cycles in a memory device |
JPH11176180A (ja) | 1997-12-09 | 1999-07-02 | Hitachi Ltd | 半導体記憶装置 |
TW420806B (en) * | 1998-03-06 | 2001-02-01 | Sanyo Electric Co | Non-volatile semiconductor memory device |
JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
US6188618B1 (en) * | 1998-04-23 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
US6222779B1 (en) * | 1998-04-24 | 2001-04-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device with automatic write/erase function |
JPH11330426A (ja) * | 1998-05-12 | 1999-11-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2000067595A (ja) * | 1998-06-09 | 2000-03-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3779480B2 (ja) * | 1999-02-10 | 2006-05-31 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
US6069824A (en) * | 1999-03-03 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
US6377502B1 (en) * | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
TW466692B (en) | 1999-05-27 | 2001-12-01 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
KR100311042B1 (ko) * | 1999-06-26 | 2001-11-02 | 윤종용 | 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법 |
KR20010080651A (ko) * | 1999-10-04 | 2001-08-22 | 구사마 사부로 | 반도체 집적회로, 이 반도체 집적회로를 갖는 잉크카트리지, 및, 이 잉크 카트리지를 장착한 잉크젯 기록장치 |
JP4131902B2 (ja) | 1999-12-27 | 2008-08-13 | 株式会社東芝 | 不揮発性半導体メモリおよびそのスレシホールド電圧制御方法 |
JP4141656B2 (ja) * | 2000-06-07 | 2008-08-27 | 株式会社東芝 | 半導体メモリ集積回路および半導体メモリ装置をテストする方法 |
JP4326127B2 (ja) * | 2000-07-07 | 2009-09-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2002042459A (ja) * | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6355531B1 (en) * | 2000-08-09 | 2002-03-12 | International Business Machines Corporation | Method for fabricating semiconductor devices with different properties using maskless process |
JP2002184188A (ja) * | 2000-12-18 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR20020089587A (ko) * | 2001-05-23 | 2002-11-30 | 삼성전자 주식회사 | 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치 |
DE60107578T2 (de) * | 2001-07-18 | 2005-12-22 | Nec Schott Components Corp., Koka | Thermische sicherung |
JP4157285B2 (ja) | 2001-08-31 | 2008-10-01 | 株式会社東芝 | 不揮発性半導体メモリ |
JP4127605B2 (ja) * | 2001-09-07 | 2008-07-30 | 株式会社東芝 | 半導体記憶装置 |
JP2003109398A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6614691B2 (en) * | 2001-12-12 | 2003-09-02 | Micron Technology, Inc. | Flash memory having separate read and write paths |
KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
JP2004079033A (ja) * | 2002-08-12 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2004110961A (ja) * | 2002-09-19 | 2004-04-08 | Renesas Technology Corp | 電流駆動回路および半導体記憶装置 |
KR100519793B1 (ko) * | 2003-01-06 | 2005-10-10 | 삼성전자주식회사 | 플래쉬 메모리 장치 및 이 장치의 프로그램 방법 |
JP4184104B2 (ja) * | 2003-01-30 | 2008-11-19 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100512178B1 (ko) * | 2003-05-28 | 2005-09-02 | 삼성전자주식회사 | 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치 |
JP4217242B2 (ja) * | 2003-08-18 | 2009-01-28 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ |
JP2005092962A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2005101466A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体記憶装置 |
KR100699872B1 (ko) * | 2005-11-02 | 2007-03-28 | 삼성전자주식회사 | 전압 펌프의 수를 조절할 수 있는 상 변화 메모리 장치 및기입 구동 전압 발생 방법 |
-
2003
- 2003-09-16 JP JP2003323358A patent/JP2005092963A/ja active Pending
-
2004
- 2004-09-15 US US10/941,102 patent/US7149115B2/en active Active
- 2004-09-15 KR KR1020040073800A patent/KR100635417B1/ko active IP Right Grant
-
2006
- 2006-07-07 US US11/482,019 patent/US7307886B2/en active Active
-
2007
- 2007-11-08 US US11/979,767 patent/US7436712B2/en active Active
-
2008
- 2008-09-16 US US12/211,380 patent/US20090021981A1/en not_active Abandoned
-
2009
- 2009-06-12 US US12/483,710 patent/US7821829B2/en active Active
-
2010
- 2010-09-23 US US12/888,974 patent/US8000143B2/en active Active
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007004966A (ja) * | 2005-06-21 | 2007-01-11 | Samsung Electronics Co Ltd | 相変化メモリ装置 |
JP2007128625A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | 不揮発性半導体記憶装置及び不揮発性メモリセル消去方法 |
JP2007294070A (ja) * | 2006-03-28 | 2007-11-08 | Sanyo Electric Co Ltd | メモリ |
JP2010009722A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 半導体記憶装置 |
JP2013004141A (ja) * | 2011-06-16 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
JP2019012584A (ja) * | 2018-08-21 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US20090251965A1 (en) | 2009-10-08 |
US7436712B2 (en) | 2008-10-14 |
US20080074925A1 (en) | 2008-03-27 |
US8000143B2 (en) | 2011-08-16 |
US20090021981A1 (en) | 2009-01-22 |
US20110013453A1 (en) | 2011-01-20 |
US20070014162A1 (en) | 2007-01-18 |
US7821829B2 (en) | 2010-10-26 |
US20050057970A1 (en) | 2005-03-17 |
US7307886B2 (en) | 2007-12-11 |
KR20050028318A (ko) | 2005-03-22 |
US7149115B2 (en) | 2006-12-12 |
KR100635417B1 (ko) | 2006-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7307886B2 (en) | Nonvolatile memory device including circuit formed of thin film transistors | |
US7339828B2 (en) | Nonvolatile semiconductor memory device with memory cells, each having an FG cell transistor and select gate transistor, and a method of writing data into the same | |
US20070279999A1 (en) | Nonvolatile semiconductor memory device and method of operating the same which stably perform erase operation | |
JP3905979B2 (ja) | 不揮発性半導体メモリ | |
US20110194354A1 (en) | Non-volatile semiconductor memory device | |
JP3702229B2 (ja) | 半導体記憶装置 | |
JP2013200932A (ja) | 不揮発性半導体記憶装置 | |
US6947325B2 (en) | Non-volatile semiconductor memory device and controlling method of the same | |
JP2009272026A (ja) | 不揮発性半導体記憶装置 | |
JP5329815B2 (ja) | フラッシュメモリ装置 | |
JP3615009B2 (ja) | 半導体記憶装置 | |
JP4828520B2 (ja) | 半導体装置およびその制御方法 | |
JP2689939B2 (ja) | 不揮発性半導体記憶装置 | |
JP2008300019A (ja) | 不揮発性半導体記憶装置 | |
JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
JP4012144B2 (ja) | 半導体記憶装置 | |
US20100124128A1 (en) | Nand flash memory | |
JP2009158094A (ja) | 不揮発性記憶装置 | |
JP2009283136A (ja) | 不揮発性記憶装置 | |
JP2007058973A (ja) | 半導体集積回路 | |
JP2007080373A (ja) | 不揮発性メモリ | |
JP2001291392A (ja) | 不揮発性半導体記憶装置 | |
JP2006313644A (ja) | 不揮発性半導体メモリ | |
JP2008021844A (ja) | 半導体集積回路 | |
JP2006313643A (ja) | 不揮発性半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060731 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090414 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091104 |