JP2977296B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2977296B2
JP2977296B2 JP3024736A JP2473691A JP2977296B2 JP 2977296 B2 JP2977296 B2 JP 2977296B2 JP 3024736 A JP3024736 A JP 3024736A JP 2473691 A JP2473691 A JP 2473691A JP 2977296 B2 JP2977296 B2 JP 2977296B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特にダイナミックＲＡＭの出力データラ
ッチ回路に関するものである。
【０００２】
【従来の技術】従来の半導体装置は、図２に示される構
成となっている。図２（ａ）は、半導体装置の記憶部の
構成を説明する概略ブロック図であり、複数のメモリセ
ルをマトリックス状に配列したメモリセルアレイ２０１
は、半導体装置外部からの外部アドレス情報によって活
性化されるロウデコーダ２０３及びカラムデコーダ２０
５の出力によって選択されたメモリセルの記憶情報をセ
ンスアンプ２０７へ第１の電位として出力する。センス
アンプ２０７は、メモリセルアレイ２０１からの第１の
電位と基準となる第２の電位とを比較し、その電位差が
増幅された第１及び第２の電位信号Ｄ，反転Ｄを第１の
データ線対２０８，２０９を介して、図２（ａ）に示す
データラッチ回路２１０へ出力する。このデータラッチ
回路２１０は、入力端子２１１，２１３で各々第１及び
第２の電位信号Ｄ，反転Ｄを受信する。さらに、データ
ラッチ回路２１０は、第１のデータラッチ信号ＬＡ１を
端子２１５で、第２のデータラッチ信号ＬＡ２を端子２
１７で、さらに活性化信号Ａを端子２１９で受信する。
【０００３】次に、データラッチ回路２１０の構成及び
動作を図３の読み出しサイクルを説明するタイミングチ
ャートを用いて説明する。
【０００４】読み出しサイクルの初期である期間Ｔ１に
おいて、まず外部アドレス情報によって、ロウデコーダ
２０３及びカラムデコーダ２０５が活性化され、これに
より選択されたメモリセルの記憶情報に従って、センス
アンプ２０７は、データ線対２０８，２０９に第１及び
第２のデータ信号Ｄ，反転Ｄを出力する。
【０００５】このセンスアップ２０７が出力する第１及
び第２のデータ信号Ｄ，反転Ｄは、図３（ａ）に示した
ようにセンスアンプ２０７がメモリセルの記憶情報を受
けていない間、共に一方のレベル、例えばハイレベルに
保たれ、メモリセルの記憶情報を受けた後、その記憶情
報に従って第１及び第２のデータ信号Ｄ，反転Ｄの一方
がハイレベル、他方がローレベルとなる。
【０００６】次に、図３（ｂ）及び（ｃ）に示す様に期
間Ｔ２において、ＮＡＮＤ回路２２１の一端に入力する
第１のデータラッチ信号ＬＡ１がローレベルからハイレ
ベルになることによって、他端でハイレベルの第２のデ
ータ・ラッチ信号ＬＡ２を受信しているＮＡＮＤ回路２
２１の出力は、ハイレベルからローレベルになる。この
ことにより、インバータ２２３を介してＮＡＮＤ回路２
２１の出力がＮチャンネルＭＯＳトランジスタＱ５及び
Ｑ６のゲートに与えられ、両ＭＯＳトランジスタＱ５，
Ｑ６がＯＮ状態となる。その結果、図３（ｅ）に示す様
に第２のデータ線対２２５，２２７は、各々基準となる
電位、例えばグランド電位（ローレベル）となり、イン
バータＩＮＶ１及びＩＮＶ２から構成される第１のフリ
ップ・フロップ回路２２９及びインバータＩＮＶ３及び
ＩＮＶ４から構成される第２のフリップ・フロップ回路
２３１は、共にローレベルにリセットされる。
【０００７】さらに、次の期間Ｔ３において、図３
（ｂ），（ｃ）に示す様に第１のデータ・ラッチ信号Ｌ
Ａ１がハイレベルを維持し、第２のデータ・ラッチ信号
ＬＡ２がローレベルになることにより、ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３及びＱ４は、ＯＮ状態となり、Ｍ
ＯＳトランジスタＱ５及びＱ６は、ＯＦＦ状態となる。
これは、ＰチャンネルＭＯＳトランジスタＱ１及びＱ３
のコントロールゲートが、インバータ２３３及び２３５
を介して、一方ＮチャンネルＭＯＳトランジスタＱ２，
Ｑ４のコントロールゲートがインバータ２３３を介し
て、ローレベルの第２のデータラッチ信号ＬＡ２を受信
し、またＮチャンネルＭＯＳトランジスタＱ５，Ｑ６の
コントロールゲートが、インバータ２２３を介して、ハ
イレベルのＮＡＮＤ２２１の出力を受信することによる
ものである。
【０００８】この期間Ｔ３において、ＭＯＳトランジス
タＱ１，Ｑ２，Ｑ３及びＱ４がＯＮ状態となることによ
り、第１のフリップ・フロップ回路２２９は、第１のデ
ータ信号Ｄの電位レベルをラッチし、第２のフリップ・
フロップ回路２３１は、第２のデータ信号反転Ｄの電位
レベルをラッチし、ラッチした電位レベルに各々対応す
る第３のデータ信号Ｄ１及び第４のデータ信号反転Ｄ１
を各々第２のデータ線対２２５，２２７へ出力する。こ
の結果、図３（ｅ）に示すように、第２のデータ線対２
２５，２２７に各々与えられる第３及び第４のデータ信
号は、一方がハイレベル、他方がローレベルとなる。
【０００９】上述の第２のデータ線対２２５，２２７の
一方のデータ線２２５は、さらにＮＡＮＤ回路２２９の
一方の入力端子に接続し、他方のデータ線２２７は、Ｎ
ＡＮＤ回路２３１の一方の入力端子に接続している。こ
のＮＡＮＤ回路２２９，２３１の各他方の入力端子は、
共通に端子２１９に接続し、活性化信号Ａを受信してお
り、ＮＡＮＤ回路２２９，２３１の出力は、活性化信号
Ａがローレベルの場合、共にハイレベルの第５及び第６
のデータ信号Ｄ２，反転Ｄ２を出力し、活性化信号Ａが
ハイレベルの場合、一方の入力端子に各々入力される第
３及び第４のデータ信号Ｄ１，反転Ｄ１のレベルと反対
のレベルの第５及び第６のデータ信号Ｄ２，反転Ｄ２を
各々出力する。従って、期間Ｔ３及びＴ４において、図
３（ｆ）に示すように、ＮＡＮＤ回路２２９，２３１
は、活性化信号Ａがハイレベルである期間一方がローレ
ベル、他方がハイレベルの第５及び第６のデータ信号Ｄ
２，反転Ｄ２を各々端子２３３，２３５より出力する。
【００１０】図２（ｃ）は、データ出力回路２４０の回
路図であり、図２（ｂ）のデータラッチ回路２１０の端
子２３３，２３５より、第５及び第６のデータ信号Ｄ
２，反転Ｄ２をその端子２４１及び２４３で受信するデ
ータ出力回路２４０を示している。端子２４１及び２４
３で各々受信した第５及び第６のデータ信号Ｄ２，反転
Ｄ２が共にハイレベルである場合、ＮチャンネルＭＯＳ
トランジスタＱ７及びＱ８は、共にＯＦＦ状態となるの
で、出力電位ＤOUT は、フローティング状態となり、外
部からの基準電位に支配される。一方、第５のデータ信
号Ｄ２がローレベルで、第６のデータ信号がハイレベル
である時、換言すれば、メモリセル情報がハイレベルで
あった場合、ブートストラップ回路２４５が昇圧動作を
行い、その出力端子２４７より電源電位ＶCCより大きい
電位（ＶCC＋ＶT ）が出力される。ＭＯＳトランジスタ
Ｑ７は、そのコントロールゲートに、ブートストラップ
回路２４５からの出力電位（ＶCC＋ＶT ）を受けるの
で、十分にＯＮし、一方ＭＯＳトランジスタＱ８はＯＦ
Ｆ状態であるので、図３（ｇ）に示されているように出
力電位ＤOUT はＶCCほぼ等しいハイレベルとなる。ま
た、第５のデータ信号Ｄ２がハイレベルで第６のデータ
信号反転Ｄ２がローレベルである時、換言すればメモリ
セル情報がローレベルであった場合、ブートストラップ
回路２４５は作動せず、その出力端子２４７より、ロー
レベルの信号が出力される。従って、ＭＯＳトランジス
タＱ７は、ＯＦＦ状態となり、一方、ＭＯＳトランジス
タＱ８は、そのコントロールゲートに、インバータ２４
９からのハイレベルの信号を受けるので、ＯＮ状態とな
り、図３（ｇ）に示されているように、出力電位ＤOUT
は、接地レベルであるローレベルとなる。
【００１１】なお、活性化信号Ａは、期間Ｔ３以前にロ
ーベルからハイレベルとなり、期間Ｔ４の所望の時にロ
ーレベルとなる。第５及び第６のデータ信号Ｄ２，反転
Ｄ２は、期間Ｔ４で活性化信号Ａがローレベルになった
後に、共にハイレベルとなる。
【００１２】以上説明した動作がダイナミックＤＲＡＭ
の読み出し動作の１サイクルであり、これを複数回繰り
返すことにより、複数のメモリセルからの読み出しを行
うことができる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、活性化信号Ａが、図３
（ａ）に破線で示した様に、Ｔ２期間以前にＨレベルと
なると、Ｔ１期間では第１及び第２のフリップ・フロッ
プ回路２２９及び２３１は各々、前読み出しサイクル
（当該読み出しサイクルの１サイクル前）のデータを保
持しているので、図３（ｆ）及び（ｇ）に破線で示した
如く、前読み出しサイクルのデータが出力されていた。
このＨレベルの活性化信号Ａの入力タイミングの変動
は、以下の問題を生じていた。
【００１４】（１）前読み出しサイクルに読み出された
第１のメモリセルの記憶情報に基づくデータ信号Ｄ，反
転Ｄと、当該読み出しサイクルに読み出された第２のメ
モリセルの記憶情報に基づくデータ信号Ｄ，反転Ｄとが
反対（例えば、第１のメモリセルは、“１”を記憶して
おり、第２のメモリセルは“０”を記憶しているこ
と。）の関係にある場合は、電圧の振幅が大きいので、
充放電時間が長くなり、さらに消費電流が増加する。
【００１５】（２）逆に、第１のメモリセルと第２のメ
モリセルとが、共にＨレベル（“１”）の情報を記憶し
ていた場合には、図３（ｇ）に破線で示した様にデータ
出力回路２４０のブートストラップ回路２４５が、リセ
ットされて（非動作状態）から、セットアップされる
（動作状態）までの期間が、非常に短くなってしまうの
で、ブートストラップ回路２４５への充電が不十分とな
り、ブーストレベルの低下、さらに出力レベルのマージ
ンの低下を生じる。
【００１６】（３）さらに、この従来のメモリを複数
個、同時に基板に実装した場合、上記（１）で説明した
連続して読み出される第１と第２のメモリセルの記憶情
報が異なることにより、メモリの情報を受けとる基板周
辺部及び半導体装置（ＩＣ）上に瞬時電流が流れ、電源
ノイズ及び信号ノイズの元凶となっていた。
【００１７】
【課題を解決するための手段】即ち、本発明は、上記課
題を解決するためになされたものであり、その構成は、
第１の情報を記憶する第１のメモリセルであって、その
記憶されている第１の情報が第１の読み出し期間中に読
み出される第１のメモリセルと、第２の情報を記憶する
第２のメモリセルであって、その記憶されている第２の
情報が第１の読み出し期間後の第２の読み出し期間中に
読み出される第２のメモリセルと、前記第１及び第２の
メモリセルより、第１及び第２の情報を受信し、その情
報に対応する第１の電位信号を出力する手段と、前記第
１の電位信号を受信し、第１の電位信号に対応する電位
を保持するラッチ手段であって、第１の読み出し期間及
び第２の読み出し期間中の各第１の期間第１の論理レベ
ルとなり、他の期間第２の論理レベルとなる第１の制御
信号を受信し、前記第１の制御信号が第１の論理レベル
である期間のみ、保持している前記電位に基づく第２の
電位信号を出力するラッチ手段と、前記第１の読み出し
期間に前記第１の制御信号が第１の論理レベルから第２
の論理レベルに変化後、前記第２の読み出し期間に、前
記第１の制御信号が第２の論理レベルから第１の論理レ
ベルに変化する前に、前記ラッチ手段が保持している電
位を基準電位にするリセット手段とを有することを特徴
としたものである。
【００１８】また、前記リセット手段は、前記第１の制
御信号が第１の論理レベルから第２の論理レベルに変化
したことを検知し、その後第２の期間第２の制御信号を
発生する検知手段を有し、この第２の制御信号に応答
し、前記ラッチ手段が保持している電位を基準電位にす
ることが望ましい。
【００１９】なお、請求項中定義した第１の電位信号
は、後述する実施例中の第１及び第２のデータ信号に実
質的に対応し、同様に請求項中の第２の電位信号は、実
施例中の第３及び第４若しくは第５及び第６のデータ信
号に実質的に対応しているが、この対応以外を拒むもの
ではない。
【００２０】さらに、前述の基準電位は、ラッチ手段が
保持する電位レベルの中間であることが望ましい。
【００２１】
【作用】本発明によれば、第１の読み出しサイクル中
に、ラッチ手段に保持された電位が、第２の読み出しサ
イクル中の制御信号実施例中の活性化信号の立ち上り前
に、リセットされ基準電位となる。
【００２２】
【実施例】本発明実施例の半導体装置を図１に示す。図
１（ａ）は、半導体装置の記憶部の構成を説明する概略
ブロック図であり、従来の半導体装置と同様に、複数の
メモリセル（１０１ａ，１０１ｂ等）をマトリックス状
に配列したメモリセルアレイ１０１は、半導体外部から
の外部アドレス情報によって活性化されるロウデコーダ
１０３及びカラムデコーダ１０５の出力によって選択さ
れたメモリセルの記憶情報をセンスアンプ１０７へ第１
の電位として出力する。ここで、本発明実施例では、順
次入力される外部アドレス情報により、第１の読み出し
サイクル中に第１のメモリセル１０１ａが選択され、第
１の読み出しサイクルの次のサイクルである第２の読み
出しサイクル中に第２のメモリセル１０１ｂが選択され
たとして以下説明する。センスアンプ１０７は、第１の
読み出しサイクル中に第１のメモリセル１０１ａからの
第１の電位と基準となる第２の電位とを比較し、その電
位差が増幅された第１及び第２の電位信号Ｄ，反転Ｄを
第１のデータ線対１０８，１０９を介して、図１（ｂ）
に示すデータラッチ回路１１０へ出力する。このデータ
ラッチ回路１１０は、入力端子１１１，１１３で各々第
１及び第２の電位信号Ｄ，反転Ｄを受信する。さらに、
データラッチ回路１１０は、第１のデータラッチ信号Ｌ
Ａ１を端子１１５で、第２のデータラッチ信号ＬＡ２を
端子１１７で、さらに活性化信号Ａを端子１１９で受信
する。この活性化信号Ａは、図４（ａ）に示した様に第
１及び第２の読み出しサイクルの各サイクルで所定期間
第１の論理レベルであるハイレベルとなり、他の期間第
２の論理レベルであるローレベルとなる。
【００２３】次に、データラッチ回路１１０の構成及び
動作を図４の第１及び第２の読み出しサイクルを説明す
るタイミングチャートを参照し説明する。
【００２４】第１の読み出しサイクルの初期である期間
Ｔ１において、まず外部アドレス情報によって、ロウデ
コーダ１０３及びカラムデコーダ１０５が活性化され、
これにより選択された第１のメモリセル１０１ａの記憶
情報に従って、センスアンプ１０７は、データ線対１０
８，１０９に第１及び第２のデータ信号Ｄ，反転Ｄを出
力する。このセンスアンプ１０７が出力する第１及び第
２のデータ信号Ｄ，反転Ｄは、図４（ｅ）に示したよう
に、センスアンプ１０７がメモリセルの記憶情報を受け
ていない間、共に一方のレベル、例えばハイレベルに保
たれ、メモリセル１０１ａの記憶情報を受けた後に、そ
の記憶情報に従って、第１及び第２のデータ信号Ｄ，反
転Ｄの一方がハイレベル、他方がローレベルとなる。
【００２５】次に、図４（ｂ）及び（ｃ）に示した様
に、期間Ｔ２において、ＮＡＮＤ回路１２１の一端に入
力する第１のデータラッチ信号ＬＡ１がローレベルから
ハイレベルになることによって、他端でハイレベルの第
２のデータラッチ信号ＬＡ２を受信しているＮＡＮＤ回
路１２１の出力はハイレベルからローレベルになる。こ
のことにより、他端でＮＡＮＤ回路１２２からハイレベ
ルのリセット制御信号を受信しているＮＡＮＤ回路１２
４の出力は、ハイレベルとなり、ＮチャンネルＭＯＳト
ランジスタＱ５及びＱ６のゲートに与えられ、両ＭＯＳ
トランジスタＱ５，Ｑ６がＯＮ状態となる。その結果、
図３（ｆ）に示す様に、第２のデータ線対１２５，１２
７は、ノイズ等により電価が蓄積されていたとしても期
間Ｔ２では確実に、各々基準となる電位、例えばグラン
ド電位（ローレベル）となり、インバータＩＮＶ１及び
ＩＮＶ２から構成される第１のフリップ・フロップ回路
１２９及びインバータＩＮＶ３及びＩＮＶ４から構成さ
れる第２のフリップ・フロップ回路１３１は、共にロー
レベルにリセットされる。
【００２６】さらに、次の期間Ｔ３において図４
（ｂ），（ｃ）に示す様に第１のデータラッチ信号ＬＡ
１がハイレベルを維持し、第２のデータラッチ信号ＬＡ
２がローレベルになることにより、ＭＯＳトランジスタ
Ｑ１，Ｑ２，Ｑ３及びＱ４は、ＯＮ状態となり、ＭＯＳ
トランジスタＱ５及びＱ６は、ＯＦＦ状態となる。これ
はＰチャンネルＭＯＳトランジスタＱ１及びＱ３のコン
トロールゲートが、インバータ１３３及び１３５を介し
て、一方ＮチャンネルＭＯＳトランジスタＱ２，Ｑ４の
コントロールゲートがインバータ２３３を介して、ロー
レベルの第２のデータラッチ信号ＬＡ２を受信し、また
ＮチャンネルＭＯＳトランジスタＱ５，Ｑ６のコントロ
ールゲートが、ＮＡＮＤ回路１２４を介してハイレベル
のＮＡＮＤ２２１の出力を受信することによるものであ
る。
【００２７】この期間Ｔ３において、ＭＯＳトランジス
タＱ１，Ｑ２，Ｑ３及びＱ４がＯＮ状態となることによ
り、第１のフリップ・フロップ回路１２９は、第１のデ
ータ信号Ｄの電位レベルをラッチし、第２のフリップ・
フロップ回路１３１は、第２のデータ信号反転Ｄの電位
レベルをラッチし、ラッチした電位レベルに各々対応す
る第３のデータ信号Ｄ１及び第４のデータ信号反転Ｄ１
を各々第２のデータ線対１２５，１２７へ出力する。こ
の結果、図４（ｆ）に示すように、第２のデータ線対１
２５，１２７に各々与えられる第３及び第４のデータ信
号は、一方がハイレベル他方がローレベルとなる。上述
の第２のデータ線対１２５，１２７の一方のデータ線２
２５は、さらにＮＡＮＤ回路１２９の一方の入力端子に
接続し、他方のデータ線１２７はＮＡＮＤ回路１３１の
一方の入力端子に接続している。このＮＡＮＤ回路１２
９，１３１の各他方の入力端子は、共通に端子１１９に
接続し、活性化信号Ａを受信しており、ＮＡＮＤ回路２
２９，２３１の出力は、活性化信号Ａがローレベルの場
合、共にハイレベルの第５及び第６のデータ信号Ｄ２，
反転Ｄ２を出力し、活性化信号Ａがハイレベルの場合、
一方の入力端子各々に入力される第３及び第４のデータ
信号Ｄ１，反転Ｄ１のレベルと、反対のレベルの第５及
び第６の電位信号Ｄ２，反転Ｄ２を各々出力する。
【００２８】従って、期間Ｔ３及びＴ４において、図４
（ｇ）に示すように、ＮＡＮＤ回路１２９，１３１は、
活性化信号Ａがハイレベルである期間、一方がローレベ
ル、他方がハイレベルの第５及び第６のデータ信号Ｄ
２，反転Ｄ２を各々端子１３３，１３５より出力する。
【００２９】このデータラッチ回路１１０は、さらに遅
延手段１５１を有している。この遅延手段１５１は、一
方の入力端子がインバータ１５３を介して端子１１９に
接続するＮＡＮＤ回路１２２であって、この他方の入力
端子が直列に接続された奇数段（実施例中では３段）の
インバータ１５５，１５７，１５９を介して、インバー
タ１５３の出力端に接続しているＮＡＮＤ回路１２２に
より構成されている。
【００３０】この遅延手段１５１は、インバータ１５３
の入力、即ち活性化信号Ａがハイレベルからローレベル
となった場合のみにローレベルの出力を所定期間出力す
る検知手段として動作するものであり、その動作は以下
の通りである。まず、ハイレベルの活性化信号Ａを受信
している期間、ＮＡＮＤ回路１２２の一方の端子は、イ
ンバータ１５３を介して、ローレベルの信号を受信して
おり、他方の端子は、インバータ１５３，１５９，１５
７，１５５を介してハイレベルの信号を受信しているの
で、ＮＡＮＤ回路１２２の出力はハイレベルである。
【００３１】次に、活性化信号Ａがハイレベルからロー
レベルとなった時、ＮＡＮＤ回路１２２の一方の端子
は、インバータ１５３を介して、ハイレベルの信号を受
信し、他方の端子は３段のインバータ１５９，１５７，
１５５によって定まる遅延時間後に、ハイレベルからロ
ーレベルとなった信号を受信するので、ＮＡＮＤ回路１
２２の出力は、この３段のインバータ１５９，１５７，
１５５によって定まる遅延時間のみ図４（ｄ）に示した
様にローレベルの出力をする。
【００３２】この遅延手段１５１の出力であるＮＡＮＤ
回路１２２の出力がローレベルとなることにより、一端
でこの出力を受信しているＮＡＮＤ回路１２４は、Ｔ５
期間に他端でハイレベルの信号を受信しているので、ハ
イレベルの信号を、ＮチャンネルＭＯＳトランジスタＱ
５，Ｑ６のコントロールゲートに出力する。このことに
より、第２のデータ線対１２５，１２７は基準となる電
位となり、第１及び第２のフリップ・フロップ回路１２
９，１３１は共にローレベルにリセットされる。なお、
遅延手段１５１のインバータ１５５，１５７，１５９の
段数は、奇数であれば良く、この段数は第１及び第２の
フリップ・フロップ回路１２９，１３１をリセットする
のに十分な時間、ＮＡＮＤ回路１２２の出力をローレベ
ルに出来る様選択されるものである。図１（ｃ）は、デ
ータ出力回路１４０の回路図であり、図２（ｂ）のデー
タラッチ回路１１０の端子１３３，１３５より、第５及
び第６のデータ信号Ｄ２，反転Ｄ２をその端子１４１及
び１４３で受信するデータ出力回路１４１を示してい
る。端子１４１及び１４３で各々受信した第５及び第６
のデータ信号Ｄ２，反転Ｄ２が共にハイレベルである場
合、ＮチャンネルＭＯＳトランジスタＱ７及びＱ８は、
共にＯＦＦ状態となるので、出力電位ＤOUT は、フロー
ティング状態となり、外部からの基準電位に支配され
る。一方、第５のデータ信号Ｄ２がローレベルで、第６
のデータ信号がハイレベルである時、換言すれば、メモ
リセル情報が、ハイレベルであった場合、ブートストラ
ップ回路１４５が昇圧動作を行い、その出力端子１４７
より電源電位Ｖccより大きい電位（Ｖcc＋ＶT ）が出力
される。ＭＯＳトランジスタＱ７は、そのコントロール
ゲートに、ブートストラップ回路１４５からの出力電位
（ＶCC＋ＶT ）を受けるので、十分にＯＮし、一方ＭＯ
ＳトランジスタＱ８はＯＦＦ状態であるので、図４
（ｈ）に示されているように出力電位ＤOUT はＶccにほ
ぼ等しいハイレベルとなる。また、第５のデータ信号Ｄ
２がハイレベルで、第６のデータ信号反転Ｄ２がローレ
ベルである時、換言すれば、メモリセル情報がローレベ
ルであった場合、ブートストラップ回路１４５は作動せ
ず、その出力端子２４７より、ローレベルの信号が出力
される。従って、ＭＯＳトランジスタＱ７は、ＯＦＦ状
態となり、一方、ＭＯＳトランジスタＱ８は、そのコン
トロールゲートに、インバータ１４９からのハイレベル
の信号を受けるので、ＯＮ状態となり、図４（ｈ）に示
されているように、出力電位ＤOUT は、接地レベルであ
るローレベルとなる。
【００３３】なお、活性化信号Ａは、期間Ｔ３以前にロ
ーレベルからハイレベルとなり、期間Ｔ４の所望の時に
ローレベルとなる。第５及び第６のデータ信号Ｄ２，反
転Ｄ２は、期間Ｔ４で、活性化信号Ａがローレベルにな
った後に、共にハイレベルとなる。
【００３４】以上説明した動作が、ダイナミックＤＲＡ
Ｍの第１の読み出しサイクルであり、これに続く第２の
読み出しサイクルを含む複数のサイクル、連続的若しく
は断続的に同様な読み出し動作を繰り返すことにより、
複数のメモリセルからの情報を読み出すことができる。
【００３５】以上説明した様に、本発明実施例によれ
ば、第１の読み出しサイクル中に、第１のメモリセル１
０１ａの記憶情報に基づく第１及び第２のデータ信号
Ｄ，反転Ｄの電位レベルをラッチし、第３及び第４のデ
ータ信号Ｄ１，反転Ｄ１を出力する第１及び第２のフリ
ップ・フロップ回路１２９，１３１を、第２の読み出し
サイクルにおける活性化信号Ａがハイレベルになる時間
より十分前、好しくは第１の読み出しサイクル中に、リ
セットするので、ハイレベルの活性化信号Ａの入力タイ
ミングの変動に係わらず、換言すれば、活性化信号Ａの
最適化を計ることなしに、前読み出しサイクルである第
１の読み出しサイクルのデータが出力されることがなく
なる。
【００３６】
【効果】以上説明した様に、第１の読み出しサイクル中
に、ラッチ手段に保持された電位が、第２読み出しサイ
クル中の制御信号の立ち上り前に、リセットされ基準電
位となるので、制御信号の立ち上りタイミングが変化し
ても第２の読み出しサイクル中では、第１の読み出しサ
イクル中に、ラッチ手段に保持された電位に基づく第２
の電位信号を出力することがなくなる。
【図面の簡単な説明】
【図１】本発明実施例を説明する説明図。
【図２】従来技術を説明する説明図。
【図３】図２のタイミングチャート。
【図４】図１のタイミングチャート。
【符号の説明】
Ｑ５，Ｑ６ リセット手段のトランジスタ １１０ データラッチ回路 １５１ 遅延回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 情報を記憶するメモリセルを複数有する
    メモリセルアレイと、記憶された情報を増幅して出力す
    るセンスアンプと、このセンスアンプから出力された情
    報を所定期間ラッチし、活性化レベルの活性化信号に基
    づいてこのラッチした情報を出力するデータラッチ回路
    とを有する半導体メモリ装置において、 前記データラッチ回路は、前記センスアンプから出力さ
    れた情報を所定期間ラッチするラッチ部と、このラッチ
    部でラッチした情報の出力を前記活性化レベルの活性化
    信号に基づいて許可する出力許可部と、前記活性化信号
    が活性化レベルから非活性化レベルに変化してから所定
    期間後に制御信号を出力する制御信号発生部と、この制
    御信号に基づいて前記ラッチ部をリセットするリセット
    部とを有することを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記制御信号発生部はワンショットパル
    ス信号発生回路である請求項1記載の半導体メモリ装
    置。
  3. 【請求項３】 前記ワンショットパルス発生回路は、前
    記活性化信号を所定時間遅延させる遅延回路と、この遅
    延回路の出力と前記活性化信号が入力され、ワンショッ
    トパルスを出力するゲート回路とで構成される請求項２
    記載の半導体メモリ装置。
  4. 【請求項４】 前記出力許可部はゲート回路で構成され
    る請求項1記載の半導体メモリ装置。
  5. 【請求項５】 前記リセット部はソースが接地電位に接
    続されたNチャネル型MOSトランジスタで構成される請求
    項1記載の半導体メモリ装置。
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