CN1140904C

CN1140904C - 具有时钟发生电路的同步半导体存储器件

Info

Publication number: CN1140904C
Application number: CNB991095472A
Authority: CN
Inventors: 金秉柱; 李熙春
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-09-18
Filing date: 1999-07-08
Publication date: 2004-03-03
Anticipated expiration: 2019-07-08
Also published as: CN1248776A; GB2341706B; GB9913430D0; KR100304195B1; JP3953691B2; KR20000020260A; DE19944727A1; JP2000100158A; US6122220A; DE19944727B4; GB2341706A; TW452799B

Abstract

一种包括内部时钟发生电路的同步存储器件。内部时钟发生电路包括输入缓冲电路，复位电路和动态倒相器电路。输入缓冲电路缓冲外部时钟信号以输出与外部时钟信号互补的输入信号。在输入信号被激活并经过一段时间后，复位电路生成脉冲形式的复位信号。动态倒相器电路将输入信号倒相以输出经倒相的输入信号作为用于数据输出的内部时钟信号。动态倒相器电路根据生成的复位信号被去激活。按照所述电路结构，可以加速内部时钟信号的激活。

Description

具有时钟发生电路的同步半导体存储器件

本发明涉及半导体集成电路，具体涉及与外部施加的时钟信号同步工作的半导体存储器件。

使用动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)作为数据存储元件的同步半导体存储器件采用多种设计以便高速工作。下面将通过采用DRAM的同步半导体存储器件来说明本申请。

图1展示了常规同步动态随机存取存储器件的方框图。

参见图1，同步动态随机存储器(SDRAM)器件1具有用于存储信息的存储单元阵列10，虽然图1没有示出，但存储单元阵列10可由多个位线，多个字线，和排列在字线与位线交叉点的多个存储单元(DRAM单元)组成。连接在存储单元阵列10左侧的行译码电路14根据来自地址缓冲电路12的行地址选择字线。连接在存储单元阵列10上端的列译码电路16根据来自地址缓冲电路12的列地址选择位线。

位于存储单元阵列10下方的读出放大器电路18将排列在所选字线和所选位线交叉处的DRAM单元中储存的数据(或单元数据)读出并放大。经读出并放大的数据被传送至数据输出缓冲电路22。器件1中还包含时钟发生电路20，其根据外部施加的时钟信号(或外部时钟信号)生成用于数据输出的时钟信号CLKDQ。然后，数据输出缓冲电路22通过输出衰减器(或管脚)3与来自时钟发生电路20的时钟信号CLKDQ同步将所传送的数据输出到外部。

从以上说明中可以看出，SDRAM器件根据与外部时钟信号XCLK同步的时钟信号CLKDQ向外部(例如，作为高速数据处理装置的微处理器单元)输送由读出放大器电路18读出并放大的数据。类似地，SDRAM器件与内部生成的时钟信号(未示出)同步，从外部接收行/列地址，将要写入的数据，读/写命令或诸如此类。

近些年来，同步半导体存储器件的工作频率已得到提高。为此，同步半导体存储器件需要在提高的工作频率下能够正常工作的内部电路。例如，由于时钟发生电路20无信号延迟地迅速生成时钟信号CLKDQ，数据可以被更迅速地输出到外部。

图1中时钟发生电路20的详尽电路图由图2示出。参见图2，时钟发生电路20包括差动放大器电路21，缓冲电路23，两个倒相器INV3和INV4，延迟电路24，一个NAND门G1，一个NOR门G2，和图2所示相连的输出驱动器电路25。

下面将参考图3所示的图2中不同节点处的信号波形，更加充分地说明图2所示的时钟发生电路20的工作情况。

参见图3，当外部时钟信号XCLK保持低电平时(即，当参考电压VREF电平高于外部时钟信号XCLK电压电平时)，差动放大器电路21的输出节点N1处于逻辑高电平。此时，经过缓冲电路23后，节点N2具有逻辑高电平，使得节点N3，N4和N5分别转为逻辑低电平。其使NOR门G2的输出(即，节点N6)转为逻辑低电平。因此，来自时钟发生电路20的时钟信号CLKDQ保持低电平。在本例中，具有TTL电平的外部时钟信号XCLK的逻辑低电平大约为0.4伏特，且它的逻辑高电平大约为2.4伏特。而具有CMOS电平的外部时钟信号XCLK的逻辑低电平大约为0伏特，且它的逻辑高电平大约为3伏特(或无需说明逻辑高电平设为高于或低于3伏特左右)。

如图3所示，当外部时钟信号XCLK由逻辑低电平转换为逻辑高电平时，差动放大器电路21的输出节点N1转为逻辑低电平。当节点N2经过缓冲电路23由逻辑高电平转换为逻辑低电平时，由于NOR门G2的所有输入N2和N5变为低电平，因此节点N6(NOR门G2的输出)转为逻辑高电平。所以，用于向数据输出缓冲电路22传送时钟信号CLKDQ的线4通过输出驱动器电路25被驱动为高电平。

接下来，如图3所示，经过由倒相器INV3和延迟电路24决定的延迟时间，节点N5由低电平向高电平转换。这迫使NOR门G2的输出(N6)转为逻辑低电平，而不管NOR门G2的其它输入的逻辑电平。因此，时钟信号CLKDQ由逻辑高电平转换为逻辑低电平。如图3所示，时钟信号CLKDQ的脉冲宽度对应于由倒相器INV3和INV4，延迟电路24，门G1和G2决定的延迟时间tD。

按照如上所述的相同方式，在外部时钟信号XCLK由高电平向低电平的转换过程中，节点N1和N2转为逻辑高电平而节点N3，N4和N5转为逻辑低电平。在下一个时钟周期内，时钟发生电路20的工作与上述情况相同，并省略对其的说明。

如上所述，只要当外部时钟信号XCLK由逻辑低电平转换为逻辑高电平时，便自动生成脉冲宽度对应于延迟时间tD的时钟信号CLKDQ。然而，由于使用了缓冲电路23，图2所示的时钟发生电路20可能不适合于高速同步半导体存储器件(例如，SDRAM)。也就是说，对比没有使用缓冲电路23的情况，产生时钟信号CLKDQ所需的时间可能被延迟缓冲电路23的延迟时间。

如果为加速激活时钟信号CLKDQ，时钟发生电路20中未使用缓冲电路23，则节点N1直接与NOR门G2的“高”和“低”导通管(未示出)相连。这使得NOR门G2的“高”和“低”导通管被激活，这是由于节点N1上的不稳定电平跟随具有TTL电平的外部时钟信号XCLK(这意味着节点N1的电压变化梯度不陡峭)，由此导致由NOR门G2造成的电流损耗。

总之，为了节省电流消耗，差动放大器电路21的各元件尺寸被最小化。当具有相对较大门负载的NOR门G2直接被节点N1的电压电平偏置时，来自NOR门G2的电压变化可能更加不陡峭。这导致时钟信号CLKDQ激活速度的延迟。因此，为了防止NOR门G2的电流损耗和时钟信号CLKDQ激活速度的延迟，常规同步半导体存储器件的时钟发生电路20中必须使用缓冲电路23。

而且，时钟发生电路20易受噪声(例如，地电位波动)影响。特别地，由于节点N1的电势随着具有TTL电平的外部时钟信号XCLK而变化，因此节点N1的电平变化梯度不陡峭。这导致在节点N1的电平由低至高转换时，倒相器INV1的“低”导通管的栅源电压下降。其结果为，时钟发生电路20易受地电位波动的影响。

因此本发明的目的之一为提供一种同步半导体存储器件，它的时钟发生电路迅速产生用于数据输出缓冲电路的时钟信号而没有激活速度延迟。

本发明的另一个目的是提供一种同步半导体存储器件，其包括的时钟发生电路具有抗噪声性。

为了实现以上的目的，根据本发明的一个方面，提供一种包含存储单元阵列的同步半导体存储器件。该阵列中的多个存储单元按照多个字线与多个位线的矩阵形式排列。在该记忆装置中进而提供内部时钟发生电路和数据输出电路。内部时钟发生电路根据外部施加的时钟信号产生内部时钟信号，而数据输出电路根据内部时钟信号将从存储单元阵列中读出的数据输出。

在本发明的记忆装置中，内部时钟发生电路包括：用于缓冲外部施加的时钟信号的输入缓冲电路；与输入节点相连的复位电路，用于在输入信号被激活并经过一段时间后产生一个脉冲形式的复位信号；用于倒相来自输入缓冲电路的输出并将被倒相的输入信号输出至输出节点的动态倒相器电路，其中倒相电路根据生成的复位信号被去激活及复位。

将通过典型实施例说明本发明，但并不局限于此。如附图所示类似的标记表示类似的元件，其中：

图1为常规同步半导体存储器件的方框图；

图2为图1所示时钟发生电路的详细电路图；

图3为图2中不同节点处的信号波形图；

图4为根据本发明的同步半导体存储器件的方框图；

图5为图4所示时钟发生电路的优选实施例；和

图6为图5中不同节点处的信号波形图。

将参照附图对本发明优选实施例作出更详细的说明。

图4为根据本发明具有时钟发生电路的同步动态随机存取存储器(SDRAM)器件的方框图。图5为图4所示时钟发生电路的优选实施例。图4中，SDRAM器件1000包括：存储单元阵列100，地址缓冲电路120，行译码电路140，列译码电路160，读出放大器电路180，和数据输出缓冲电路220，它们实现与图1中器件相同的功能，因此省略对其的说明。

如图4所示，SDRAM器件1000还包括根据外部时钟信号XCLK，为数据输出缓冲电路220生成时钟信号CLKDQ的时钟发生电路200。时钟发生电路200包括差动放大器电路202，动态倒相器电路204，复位电路206，锁存电路208和输出驱动器电路210。

参见图5，差动放大器电路202由按图5所示连接的三个PMOS晶体管MP100，MP101，MP102和两个NMOS晶体管MN100和MN101构成。电路202用于对参考电压VREF电平和具有TTL电平的外部时钟(或系统时钟)信号XCLK的电压电平进行比较，并在节点N10处(它的输出端)输出信号CLKB作为比较结果。动态倒相器电路204包括两个PMOS晶体管MP103，MP104和一个NMOS晶体管MN102。晶体管MP103和MP104的沟道串联在电源电压VCC与节点N14(电路204的输出端)之间，而晶体管MN102的沟道耦合在节点N14与地电压之间。晶体管MP103和MN202的栅共同连接来自复位电路206的信号RST，即连接到节点N13上，而晶体管MP104的栅连接到节点N10上。

复位电路206包括两个倒相器INV100和INV107，具有六个倒相器INV101至INV106的延迟电路205，和一个如图5所示连接的NAND门G100，并根据来自电路202的信号CLKB生成具有有效高脉冲形式的信号RST。锁存电路208包括两个倒相器INV108和INV109。而输出驱动器电路210连接到节点N14，且其中的两个倒相器INV110和INV111相互串联。

图6为图5中不同节点处的信号波形图。下面将参照图6说明图5所示时钟发生电路200的工作过程。

当外部时钟信号XCLK保持低电平时(即，当参考电压VREF高于外部时钟信号XCLK的电压时)，来自差动放大器电路202的信号CLKB为高电平，由此截止动态倒相器电路204的PMOS晶体管MP104。而且，当信号CLKB为高电平时，复位电路206中的NAND门G100的所有输入端N11和N12转为低电平，以便使来自复位电路206的信号RST保持低电平。这使得PMOS晶体管MP103被导通和NMOS晶体管MN102被截止。下文中，上述动态倒相器电路204的该状态被称作复位状态(或备用状态)。

然后，当外部时钟信号XCLK由逻辑低电平转换为逻辑高电平时(即，当参考电压VREF低于外部时钟信号XCLK的电压时)，节点N10处的信号CLKB转为逻辑低电平。这使得动态倒相器电路204的PMOS晶体管MP104导通，使得节点N14经晶体管MP103和MP104被充电至逻辑高电平。因此，时钟信号CLKDQ经输出驱动器电路210迅速由逻辑低电平转换为逻辑高电平。

与此同时，NAND门G100的一个输入端，即节点N11经倒相器INV100转为逻辑高电平。由于其另一个输入端N12保持低电平，因此信号RST继续以前的状态，即低电平。经过由倒相器INV100和延迟电路205延迟的一段时间后，节点N10处的逻辑低电平转移至门G100的另一个输入端N12上，使来自电路206的信号RST由逻辑低电平转换为逻辑高电平。这使得PMOS晶体管MP103截止和NMOS晶体管MN102导通。其结果为，时钟信号CLKDQ转为逻辑低电平，并且信号CLKDQ的逻辑状态被锁存电路208锁存。

然后，当外部时钟信号XCLK转为逻辑低电平时，来自差动放大器电路202的信号CLKB转为逻辑高电平，由此截止动态倒相器电路204的PMOS晶体管MP104。而且，来自复位电路206的信号RST转为逻辑低电平，以便在不经延迟电路205延迟的情况下激活动态倒相器电路204中的PMOS晶体管MP103。也就是说，动态倒相器电路204被复位，以便在外部时钟信号XCLK输入时能够迅速生成下一个时钟信号CLKDQ。

根据本发明的时钟发生电路200中，时钟信号CLKDQ的激活速度对比于常规时钟发生电路，可以被缩短大致相当于缓冲电路23的延迟时间。尽管图5中的时钟发生电路200去掉了缓冲电路23，但不会出现常规时钟发生电路中的问题。而且，由于动态倒相器电路204保持在复位状态(备用状态)，因此，动态倒相器电路204的输出(或时钟信号CLKDQ)不会随着外部时钟信号XCLK而受到节点N10电位的影响。因此，根据本发明的时钟发生电路200对于诸如地电位波动之类的噪声具有抗扰性。

本发明通过采用同步动态随机存取存储器件作为典型实施例来进行说明。然而，可以理解发明的范围不限于已公开的实施例。根据本发明的时钟发生电路可被应用于同步静态随机存取存储器件，同步闪存器件，同步铁电随机存取存储器件，同步掩模只读记忆装置，高速数据处理单元，如微处理器单元，或诸如此类。同样，时钟发生电路也可用于需要将TTL电平信号迅速转换为CMOS电平信号的相同领域内。相反地，其意在涵盖不同的改进及相似的布局。因此权利要求的范围应被给予最广义的解释，以便包含所有改进和相似布局。

Claims

1.一种集成电路，包括：

用于接收输入信号的输入节点，所述输入信号从响应于时钟信号的差动放大器提供；

与输入节点相连的复位电路，用于在输入信号被激活并经过一段时间后产生脉冲形式的复位信号；和

与输入节点相连的倒相电路，用于把由输入节点输入的输入信号倒相，将经过倒相的输入信号输出至输出节点，其中倒相电路根据生成的复位信号被去激活。

2.根据权利要求1的集成电路，进而包括与输入节点相连的输入缓冲电路，用于缓冲外部施加的时钟信号以输出与时钟信号互补的输入信号。

3.根据权利要求2的集成电路，其中所述输入缓冲电路包括差动放大器电路。

4.根据权利要求1的集成电路，其中所述复位电路包括：

与输入节点相连的第一倒相器电路；

与第一倒相器电路相连的延迟电路，用于使输入节点处的输入信号延迟；和

逻辑电路，用于混合第一倒相器电路与延迟电路的输出以生成复位信号作为混合结果。

5.根据权利要求4的集成电路，其中所述延迟电路包括2N(其中N＝1或更大的整数)个串联的倒相器电路。

6.根据权利要求4的集成电路，其中所述逻辑电路包括：

用于接收第一倒相器电路和延迟电路的输出的NAND门；和

与NAND门相连的第二倒相器电路，用于输出复位信号作为其输出信号。

7.根据权利要求1的集成电路，其中所述倒相电路包括：

第一晶体管，包括用于接收复位信号的栅和在电源电压与一节点之间形成的电流通路；

第二晶体管，包括与输入节点相连的栅和在所述节点与输出节点之间形成的电流通路；和

第三晶体管，包括用于接收复位信号的栅和在输出节点与地电压之间形成的电流通路。

8.根据权利要求7的集成电路，其中所述第一和第二晶体管各由一个p型金属氧化物半导体场效应晶体管构成。

9.根据权利要求7的集成电路，其中所述第三晶体管由一个n型金属氧化物半导体场效应晶体管构成。

10.根据权利要求7的集成电路，进而包括两个倒相器电路，它们构成了具有所述输出节点的锁存电路。

11.根据权利要求7的集成电路，进而包括由两个串联的倒相器电路构成的输出驱动器电路。

12.根据权利要求1，2，10或11的集成电路，其中所述倒相电路，复位电路，输入缓冲电路，锁存电路，和输出驱动器电路作为内部时钟信号发生电路。

13.一种同步半导体存储器件，包括：

存储单元阵列，其具有的多个存储单元按照多个字线与多个位线的矩阵形式排列；

内部时钟发生电路，用于根据外部施加的时钟信号生成内部时钟信号；和

数据输出电路，用于根据内部时钟信号将从存储单元阵列读出的数据输出；

其中内部时钟发生电路包括：用于缓冲外部施加的时钟信号的输入缓冲电路；与输入节点相连的复位电路，并用于在通过差动放大器信号而提供的输入信号被激活并经过一段时间后产生脉冲形式的复位信号；用于倒相输入缓冲电路的输出并将被倒相的输入信号输出至输出节点的倒相电路；

其中倒相电路根据生成的复位信号被去激活并复位。

14.根据权利要求12的同步半导体存储器件，其中所述输入缓冲电路输出与外部施加的时钟信号互补的信号。

15.根据权利要求13的同步半导体存储器件，其中所述复位电路包括：

与输入缓冲电路相连的第一倒相器电路；

与第一倒相器电路相连的延迟电路，用于使来自输入缓冲电路的信号延迟；和

16.根据权利要求15的同步半导体存储器件，其中所述延迟电路包括2N(其中N＝1或更大整数)个串联的倒相器电路。

17.根据权利要求15的同步半导体存储器件，其中所述逻辑电路包括：

用于接收第一倒相器和延迟电路的输出的NAND门；和

18.根据权利要求13的同步半导体存储器件，其中所述倒相电路包括：

第二晶体管，包括与输入节点相连的栅和在所述节点与倒相电路输出节点之间形成的电流通路；和

19.根据权利要求13的同步半导体存储器件，进而包括两个倒相器电路，它们构成了具有所述输出节点的锁存电路。

20.根据权利要求13的同步半导体存储器件，进而包括由两个串联倒相器电路组成的输出驱动器电路。