JP2000100158A - 集積回路及び同期型半導体メモリ装置 - Google Patents
集積回路及び同期型半導体メモリ装置Info
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】外部クロック信号を有する同期型半導体メモリ
装置を提供する。 【解決手段】本発明の同期型半導体メモリ装置は、差動
増幅器回路２０２、ダイナミックインバータ回路２０４
及びリセット回路２０６を含むクロック発生回路２００
を備える。この構成によれば、クロック発生回路２００
は、外部クロック信号ＸＣＬＫが入力される時、速度損
失なく高速にデータクロック信号を発生することができ
ると共に、外部ノイズ（例えば、接地電源バウンシン
グ）に対して強い。
装置を提供する。 【解決手段】本発明の同期型半導体メモリ装置は、差動
増幅器回路２０２、ダイナミックインバータ回路２０４
及びリセット回路２０６を含むクロック発生回路２００
を備える。この構成によれば、クロック発生回路２００
は、外部クロック信号ＸＣＬＫが入力される時、速度損
失なく高速にデータクロック信号を発生することができ
ると共に、外部ノイズ（例えば、接地電源バウンシン
グ）に対して強い。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路及び半導
体メモリ装置に係り、より詳しくは、入力信号に同期し
て動作する集積回路及び外部クロック信号に同期して動
作する同期型半導体メモリ装置に関する。
体メモリ装置に係り、より詳しくは、入力信号に同期し
て動作する集積回路及び外部クロック信号に同期して動
作する同期型半導体メモリ装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ、以下ＤＲＡＭという）又はスタティックランダ
ムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃ
ｅｓｓ ｍｅｍｏｒｙ）等の半導体メモリ装置として同
期型半導体メモリ装置がある。同期型半導体メモリ装置
は、一般に、動作速度が高速である。ここでは、同期型
半導体メモリ装置の一例として、同期型ＤＲＡＭについ
て説明する。
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ、以下ＤＲＡＭという）又はスタティックランダ
ムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃ
ｅｓｓ ｍｅｍｏｒｙ）等の半導体メモリ装置として同
期型半導体メモリ装置がある。同期型半導体メモリ装置
は、一般に、動作速度が高速である。ここでは、同期型
半導体メモリ装置の一例として、同期型ＤＲＡＭについ
て説明する。
【０００３】図１には、一般的な同期型半導体メモリ装
置（同期型ＤＲＡＭ）の概略的な構成を示すブロック図
が示されている。
置（同期型ＤＲＡＭ）の概略的な構成を示すブロック図
が示されている。
【０００４】図１を参照すると、同期型半導体メモリ装
置１は、情報を貯えるためのメモリセルアレイ（ｍｅｍ
ｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０を含み、メモリセル
アレイ１０は、複数のワードライン、複数のビットライ
ン、並びに、ワードライン及びビットラインの交差領域
に各々配列された複数のＤＲＡＭセル（ＤＲＡＭ ｃｅ
ｌｌｓ）（一般的に、各セルは一つのスイッチングトラ
ンジスタと一つの貯蔵キャパシタで構成される）で構成
される。
置１は、情報を貯えるためのメモリセルアレイ（ｍｅｍ
ｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０を含み、メモリセル
アレイ１０は、複数のワードライン、複数のビットライ
ン、並びに、ワードライン及びビットラインの交差領域
に各々配列された複数のＤＲＡＭセル（ＤＲＡＭ ｃｅ
ｌｌｓ）（一般的に、各セルは一つのスイッチングトラ
ンジスタと一つの貯蔵キャパシタで構成される）で構成
される。
【０００５】メモリセルアレイ１０の左側には、アドレ
スバッファ回路１２を通じて入力される行アドレスによ
りメモリセルアレイのワードラインを選択するための行
デコーダ回路１４が連結されている。メモリセルアレイ
１０の上側には、アドレスバッファ回路１２を通じて入
力されるカラムアドレスによりメモリセルアレイのビッ
トラインを選択するためのカラムデコーダ回路１６が連
結されている。
スバッファ回路１２を通じて入力される行アドレスによ
りメモリセルアレイのワードラインを選択するための行
デコーダ回路１４が連結されている。メモリセルアレイ
１０の上側には、アドレスバッファ回路１２を通じて入
力されるカラムアドレスによりメモリセルアレイのビッ
トラインを選択するためのカラムデコーダ回路１６が連
結されている。
【０００６】行デコーダ回路１４及びカラムデコーダ回
路１６により選択されるワードライン及びビットライン
に対応するメモリセルのデータ（又はセルデータ）はメ
モリセルアレイ１０の下側に連結された感知増幅器回路
（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）１
８により感知されて増幅される。
路１６により選択されるワードライン及びビットライン
に対応するメモリセルのデータ（又はセルデータ）はメ
モリセルアレイ１０の下側に連結された感知増幅器回路
（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）１
８により感知されて増幅される。
【０００７】感知増幅器回路１８により感知増幅された
データは、データ出力バッファ回路２２へ伝達され、ク
ロック発生回路２０から提供されるデータクロック信号
ＣＬＫＤＱに同期して、対応する出力パッド３を通じて
外部へ出力される。
データは、データ出力バッファ回路２２へ伝達され、ク
ロック発生回路２０から提供されるデータクロック信号
ＣＬＫＤＱに同期して、対応する出力パッド３を通じて
外部へ出力される。
【０００８】クロック発生回路２０は、クロックパッド
（ｃｌｏｃｋ ｐａｄ）２を通じて外部から供給される
クロック信号（以下、外部クロック信号という）ＸＣＬ
Ｋを受け入れてデータクロック信号ＣＬＫＤＱを発生す
る。
（ｃｌｏｃｋ ｐａｄ）２を通じて外部から供給される
クロック信号（以下、外部クロック信号という）ＸＣＬ
Ｋを受け入れてデータクロック信号ＣＬＫＤＱを発生す
る。
【０００９】上記の同期型半導体メモリ装置で分かるよ
うに、感知増幅器回路１８により感知増幅されたデータ
を外部へ（例えば、高速データ処理装置としてのマイク
ロプロセッサユニットへ）出力するためには、データ出
力バッファ回路２２に対して、外部クロック信号ＸＣＬ
Ｋに同期したデータクロック信号ＣＬＫＤＱが提供され
なければならない。
うに、感知増幅器回路１８により感知増幅されたデータ
を外部へ（例えば、高速データ処理装置としてのマイク
ロプロセッサユニットへ）出力するためには、データ出
力バッファ回路２２に対して、外部クロック信号ＸＣＬ
Ｋに同期したデータクロック信号ＣＬＫＤＱが提供され
なければならない。
【００１０】ここ数年の間に、同期型半導体メモリ装置
の動作周波数（ｏｐｅｒａｔｉｏｎａｌ ｆｒｅｑｕｅ
ｎｃｙ）が急激に速くなっている。そのような趨勢に従
えば、メモリ装置に備えられる内部回路を高速動作させ
ることは不可欠である。内部回路の中で、図１のクロッ
ク発生回路２０が、データクロック信号ＣＬＫＤＱを信
号遅延なしで高速に生成することができれば、感知増幅
されたデータも高速に外部へ出力される。従来の技術に
よるクロック発生回路２０が図２に示されている。
の動作周波数（ｏｐｅｒａｔｉｏｎａｌ ｆｒｅｑｕｅ
ｎｃｙ）が急激に速くなっている。そのような趨勢に従
えば、メモリ装置に備えられる内部回路を高速動作させ
ることは不可欠である。内部回路の中で、図１のクロッ
ク発生回路２０が、データクロック信号ＣＬＫＤＱを信
号遅延なしで高速に生成することができれば、感知増幅
されたデータも高速に外部へ出力される。従来の技術に
よるクロック発生回路２０が図２に示されている。
【００１１】図２を参照すると、従来のクロック発生回
路２０は、差動増幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ
ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）２１、バッファ
回路（ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）２３、２個のイ
ンバータＩＮＶ３及びＩＮＶ４、遅延回路（ｄｅｌａｙ
ｃｉｒｃｕｉｔ）２４、一つのＮＡＮＤゲートＧ１、
一つのＮＯＲゲートＧ２、及び出力ドライバ回路（ｏｕ
ｔｐｕｔ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）２５で構成
される。
路２０は、差動増幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ
ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）２１、バッファ
回路（ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）２３、２個のイ
ンバータＩＮＶ３及びＩＮＶ４、遅延回路（ｄｅｌａｙ
ｃｉｒｃｕｉｔ）２４、一つのＮＡＮＤゲートＧ１、
一つのＮＯＲゲートＧ２、及び出力ドライバ回路（ｏｕ
ｔｐｕｔ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）２５で構成
される。
【００１２】この分野によく知られた入力バッファ回路
（ｉｎｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）として使
用される差動増幅器回路２１は、図２に示されたように
連結された３個のＰ型の金属−酸化物−半導体電界効果
トランジスタ（Ｐ−ｔｙｐｅｍｅｔａｌ−ｏｘｉｄｅ−
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ、以後ＰＭＯＳトランジスタと
いう）ＭＰ１，ＭＰ２及びＭＰ３、並びに、２個のＮ型
の金属−酸化物−半導体電界効果トランジスタ（Ｎ−ｔ
ｙｐｅ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ、以後ＮＭＯＳトランジスタという）ＭＮ１及びＭ
Ｎ２で構成される。
（ｉｎｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）として使
用される差動増幅器回路２１は、図２に示されたように
連結された３個のＰ型の金属−酸化物−半導体電界効果
トランジスタ（Ｐ−ｔｙｐｅｍｅｔａｌ−ｏｘｉｄｅ−
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ、以後ＰＭＯＳトランジスタと
いう）ＭＰ１，ＭＰ２及びＭＰ３、並びに、２個のＮ型
の金属−酸化物−半導体電界効果トランジスタ（Ｎ−ｔ
ｙｐｅ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ、以後ＮＭＯＳトランジスタという）ＭＮ１及びＭ
Ｎ２で構成される。
【００１３】図２に示されたように連結された差動増幅
器回路２１の出力は、入力信号である外部クロック信号
ＸＣＬＫと相補的な位相を有する。ノードＮ１には、２
個の直列連結されたインバータＩＮＶ１及びＩＮＶ２よ
りなるバッファ回路２３が連結される。
器回路２１の出力は、入力信号である外部クロック信号
ＸＣＬＫと相補的な位相を有する。ノードＮ１には、２
個の直列連結されたインバータＩＮＶ１及びＩＮＶ２よ
りなるバッファ回路２３が連結される。
【００１４】ＮＡＮＤゲートＧ１の一つの入力端子は、
ノードＮ３、即ち、インバータＩＮＶ３を通じてバッフ
ァ回路２３の出力Ｎ２に連結され、他の入力端子は、４
個の直列連結されたインバータＩＮＶ５〜ＩＮＶ８で構
成された遅延回路２４を通じてノードＮ３に連結され
る。
ノードＮ３、即ち、インバータＩＮＶ３を通じてバッフ
ァ回路２３の出力Ｎ２に連結され、他の入力端子は、４
個の直列連結されたインバータＩＮＶ５〜ＩＮＶ８で構
成された遅延回路２４を通じてノードＮ３に連結され
る。
【００１５】ＮＯＲゲートＧ２の一つの入力端子は、ノ
ードＮ２、即ち、バッファ回路２３の出力を受け入れ、
他の入力端子は、インバータＩＮＶ４を通じてＮＡＮＤ
ゲートＧ１の出力に連結される。
ードＮ２、即ち、バッファ回路２３の出力を受け入れ、
他の入力端子は、インバータＩＮＶ４を通じてＮＡＮＤ
ゲートＧ１の出力に連結される。
【００１６】２個の直列連結されたインバータＩＮＶ９
及びＩＮＶ１０で構成された出力ドライバ回路２５は、
ＮＯＲゲートＧ２の出力に従ってデータクロック信号Ｃ
ＬＫＤＱライン４を駆動する。
及びＩＮＶ１０で構成された出力ドライバ回路２５は、
ＮＯＲゲートＧ２の出力に従ってデータクロック信号Ｃ
ＬＫＤＱライン４を駆動する。
【００１７】このような回路構成を有する従来のクロッ
クバッファ回路２０の動作を図３を参照しながら詳細に
説明する。
クバッファ回路２０の動作を図３を参照しながら詳細に
説明する。
【００１８】図３に示すように、先ず、外部クロック信
号ＸＣＬＫがロジックローレベルである時（即ち、基準
電圧ＶＲＥＦが外部クロック信号ＸＣＬＫの電圧より高
い時）は、差動増幅器回路２１の出力のノードＮ１はロ
ジックハイレベルになる。この結果として、ノードＮ２
はロジックハイレベルになり、ノードＮ３，Ｎ４はロジ
ックローレベルになる。これにより、ＮＯＲゲートＧ２
の出力（Ｎ６の電圧レベル）がロジックローレベルにな
る。即ち、データクロック信号ＣＬＫＤＱは、図３に示
されたように、ロジックローレベルに保たれる。
号ＸＣＬＫがロジックローレベルである時（即ち、基準
電圧ＶＲＥＦが外部クロック信号ＸＣＬＫの電圧より高
い時）は、差動増幅器回路２１の出力のノードＮ１はロ
ジックハイレベルになる。この結果として、ノードＮ２
はロジックハイレベルになり、ノードＮ３，Ｎ４はロジ
ックローレベルになる。これにより、ＮＯＲゲートＧ２
の出力（Ｎ６の電圧レベル）がロジックローレベルにな
る。即ち、データクロック信号ＣＬＫＤＱは、図３に示
されたように、ロジックローレベルに保たれる。
【００１９】この例では、ＴＴＬレベルの外部クロック
信号ＸＣＬＫのロジックローレベルは０．４Ｖであり、
ロジックハイレベルは２．４Ｖである。そして、ＣＭＯ
Ｓレベルのロジックローレベルは０Ｖであり、ロジック
ハイレベルは略３Ｖである（なお、ＣＭＯＳのロジック
ハイレベルが３Ｖ以外であってもよいことは自明であ
る）。
信号ＸＣＬＫのロジックローレベルは０．４Ｖであり、
ロジックハイレベルは２．４Ｖである。そして、ＣＭＯ
Ｓレベルのロジックローレベルは０Ｖであり、ロジック
ハイレベルは略３Ｖである（なお、ＣＭＯＳのロジック
ハイレベルが３Ｖ以外であってもよいことは自明であ
る）。
【００２０】その後、外部クロック信号ＸＣＬＫがロジ
ックローレベルからロジックハイレベルへ遷移される
時、ノードＮ１は、差動増幅器回路２１により、ロジッ
クハイレベルからロジックローレベルになる。これによ
りバッファ回路２３を通じてノードＮ２がロジックロー
レベルよりなる時、ＮＯＲゲートＧ２の入力Ｎ２及びＮ
５が全てロジックローレベルになるので、その出力Ｎ６
はロジックハイレベルになる。即ち、出力ドライバ回路
２５を通じてデータクロック信号ＣＬＫＤＱライン４
は、ロジックローレベルからロジックハイレベルに駆動
される。
ックローレベルからロジックハイレベルへ遷移される
時、ノードＮ１は、差動増幅器回路２１により、ロジッ
クハイレベルからロジックローレベルになる。これによ
りバッファ回路２３を通じてノードＮ２がロジックロー
レベルよりなる時、ＮＯＲゲートＧ２の入力Ｎ２及びＮ
５が全てロジックローレベルになるので、その出力Ｎ６
はロジックハイレベルになる。即ち、出力ドライバ回路
２５を通じてデータクロック信号ＣＬＫＤＱライン４
は、ロジックローレベルからロジックハイレベルに駆動
される。
【００２１】ノードＮ２がロジックハイレベルからロジ
ックローレベルなってからインバータＩＮＶ３及び遅延
回路２４により決定される遅延時間が経過した後、ノー
ドＮ５は、図３に示されたように、ロジックローレベル
からロジックハイレベルになる。これにより、ＮＯＲゲ
ートＧ２の出力が他の入力端子の入力信号と無関係にロ
ジックローレベルになる。その結果、データクロック信
号ＣＬＫＤＱは、ロジックハイレベルからロジックロー
レベルになる。
ックローレベルなってからインバータＩＮＶ３及び遅延
回路２４により決定される遅延時間が経過した後、ノー
ドＮ５は、図３に示されたように、ロジックローレベル
からロジックハイレベルになる。これにより、ＮＯＲゲ
ートＧ２の出力が他の入力端子の入力信号と無関係にロ
ジックローレベルになる。その結果、データクロック信
号ＣＬＫＤＱは、ロジックハイレベルからロジックロー
レベルになる。
【００２２】即ち、図３に示されたように、データクロ
ック信号ＣＬＫＤＱは、遅延時間ｔＤ（インバータＩＮ
Ｖ２ 及びＩＮＶ４、遅延回路２４、及びＮＡＮＤゲー
トＧ１により決定される時間）に相当する幅を有する。
ック信号ＣＬＫＤＱは、遅延時間ｔＤ（インバータＩＮ
Ｖ２ 及びＩＮＶ４、遅延回路２４、及びＮＡＮＤゲー
トＧ１により決定される時間）に相当する幅を有する。
【００２３】外部クロック信号ＸＣＬＫが再びロジック
ハイレベルからロジックローレベルになると、前述した
一連の動作と同様に、ノードＮ１及びＮ２はロジックロ
ーレベルからロジックハイレベルになり、ノードＮ３，
Ｎ４及びＮ５はロジックハイレベルからロジックローレ
ベルになる。ここで、ノードＮ５は、前述の遅延時間ｔ
Ｄが経過した後に、ロジックハイレベルからロジックロ
ーレベルになる。
ハイレベルからロジックローレベルになると、前述した
一連の動作と同様に、ノードＮ１及びＮ２はロジックロ
ーレベルからロジックハイレベルになり、ノードＮ３，
Ｎ４及びＮ５はロジックハイレベルからロジックローレ
ベルになる。ここで、ノードＮ５は、前述の遅延時間ｔ
Ｄが経過した後に、ロジックハイレベルからロジックロ
ーレベルになる。
【００２４】その後のクロックサイクルにおけるクロッ
ク発生回路２０の動作は、上記のクロックサイクルにお
ける動作と同一である。
ク発生回路２０の動作は、上記のクロックサイクルにお
ける動作と同一である。
【００２５】前述したように、外部クロック信号ＸＣＬ
Ｋがロジックローレベルからロジックハイレベルに変化
される都度、遅延時間ｔＤに相応するパルス幅を有する
データクロック信号ＣＬＫＤＱが自動的に生成される。
しかし、図２に示された回路構成を有するクロック発生
回路２０は、速い動作周波数で動作する同期型半導体メ
モリ装置には不適合である。これを詳しく説明すると次
の通りである。外部クロック信号ＸＣＬＫがロジックロ
ーレベルからロジックハイレベルに変化する時、データ
クロック信号ＣＬＫＤＱは、ノードＮ１からバッファ回
路２３を通じて供給される信号に従って生成される。し
たがって、同期型半導体メモリ装置は、バッファ回路２
３が存在しない場合に比べて速度が遅くなる。
Ｋがロジックローレベルからロジックハイレベルに変化
される都度、遅延時間ｔＤに相応するパルス幅を有する
データクロック信号ＣＬＫＤＱが自動的に生成される。
しかし、図２に示された回路構成を有するクロック発生
回路２０は、速い動作周波数で動作する同期型半導体メ
モリ装置には不適合である。これを詳しく説明すると次
の通りである。外部クロック信号ＸＣＬＫがロジックロ
ーレベルからロジックハイレベルに変化する時、データ
クロック信号ＣＬＫＤＱは、ノードＮ１からバッファ回
路２３を通じて供給される信号に従って生成される。し
たがって、同期型半導体メモリ装置は、バッファ回路２
３が存在しない場合に比べて速度が遅くなる。
【００２６】また、クロック発生回路２０は、ノイズ
（例えば、接地電源バウンシング）に弱いという短所
（ｆｒａｇｉｌｅ ｄｒａｗｂａｃｋ）を有する。即
ち、バッファ回路２３のインバータに対する入力がロジ
ックローレベルからロジックハイレベルに遷移する時、
ノードＮ１の電位が外部ＴＴＬレベルのクロック信号Ｘ
ＣＬＫに応じて変化するので、ノードＮ１のレベル変化
の傾斜はシャープではない。したがって、ノードＮ１が
ロジックローレベルからロジックハイレベルに変化する
時、ノードＮ１に連結されたインバータＩＮＶ１のプル
ダウントランジスタのゲート−ソース電圧は小さい。そ
の結果、従来のクロック発生回路２０は、接地電源バウ
ンシングのようなノイズに対して弱い。
（例えば、接地電源バウンシング）に弱いという短所
（ｆｒａｇｉｌｅ ｄｒａｗｂａｃｋ）を有する。即
ち、バッファ回路２３のインバータに対する入力がロジ
ックローレベルからロジックハイレベルに遷移する時、
ノードＮ１の電位が外部ＴＴＬレベルのクロック信号Ｘ
ＣＬＫに応じて変化するので、ノードＮ１のレベル変化
の傾斜はシャープではない。したがって、ノードＮ１が
ロジックローレベルからロジックハイレベルに変化する
時、ノードＮ１に連結されたインバータＩＮＶ１のプル
ダウントランジスタのゲート−ソース電圧は小さい。そ
の結果、従来のクロック発生回路２０は、接地電源バウ
ンシングのようなノイズに対して弱い。
【００２７】一方、データクロック信号ＣＬＫＤＱの活
性化速度を向上させるためにバッファ回路２３を使用し
ない場合は、ノードＮ１がＮＯＲゲートＧ２のプルアッ
プ及びプルダウントランジスタに直接連結されるので
（図示せず）、ＴＴＬレベルの外部クロック信号ＸＣＬ
Ｋにより形成されるノードＮ１の不安定なレベル（これ
は、電圧変化傾斜がシャ−プでないことを意味する）に
よりＮＯＲゲートＧ２内で電流通路が形成され、結局電
流消耗の原因になる。
性化速度を向上させるためにバッファ回路２３を使用し
ない場合は、ノードＮ１がＮＯＲゲートＧ２のプルアッ
プ及びプルダウントランジスタに直接連結されるので
（図示せず）、ＴＴＬレベルの外部クロック信号ＸＣＬ
Ｋにより形成されるノードＮ１の不安定なレベル（これ
は、電圧変化傾斜がシャ−プでないことを意味する）に
よりＮＯＲゲートＧ２内で電流通路が形成され、結局電
流消耗の原因になる。
【００２８】また、電流消耗を減らすために差動増幅器
回路２１の各構成素子のサイズを最小化すると、比較的
大きなゲート負荷（ｇａｔｅ ｌｏａｄｉｎｇ）を有す
るＮＯＲゲートＧ２が、バッファ回路２３なしでノード
Ｎ１により直接バイアスされるため、ノードＮ１の出力
変化傾斜はさらに横たわり、これがデータクロック信号
の活性化速度遅延の原因になる。
回路２１の各構成素子のサイズを最小化すると、比較的
大きなゲート負荷（ｇａｔｅ ｌｏａｄｉｎｇ）を有す
るＮＯＲゲートＧ２が、バッファ回路２３なしでノード
Ｎ１により直接バイアスされるため、ノードＮ１の出力
変化傾斜はさらに横たわり、これがデータクロック信号
の活性化速度遅延の原因になる。
【００２９】結局、ＮＯＲゲートＧ２の電流消耗及びデ
ータクロック信号ＣＬＫＤＱの活性化速度の遅延を防止
するためには、図２に示されたバッファ回路２３が必然
的にクロック発生回路２０に提供されなければならな
い。これは、前述したように、データクロック信号ＣＬ
ＫＤＱを発生するために要する時間の更なる短縮、即
ち、データクロック信号ＣＬＫＤＱの活性化速度の更な
る高速化を妨げる。
ータクロック信号ＣＬＫＤＱの活性化速度の遅延を防止
するためには、図２に示されたバッファ回路２３が必然
的にクロック発生回路２０に提供されなければならな
い。これは、前述したように、データクロック信号ＣＬ
ＫＤＱを発生するために要する時間の更なる短縮、即
ち、データクロック信号ＣＬＫＤＱの活性化速度の更な
る高速化を妨げる。
【００３０】
【発明が解決しようとする課題】本発明の目的は、例え
ば、入力信号に対する遅延を低減すると共にノイズに対
して強い回路を含む集積回路を提供することである。
本発明の他の目的は、例えば、ノイズに対して強いクロ
ック発生回路を備えた同期型半導体メモリ装置を提供す
ることである。
ば、入力信号に対する遅延を低減すると共にノイズに対
して強い回路を含む集積回路を提供することである。
本発明の他の目的は、例えば、ノイズに対して強いクロ
ック発生回路を備えた同期型半導体メモリ装置を提供す
ることである。
【００３１】本発明の更に他の目的は、例えば、外部ク
ロック信号に対する遅延を抑えつつ、データ出力バッフ
ァ回路等の回路に供給する内部クロック信号を高速に発
生するクロック発生回路を備えた同期型半導体メモリ装
置を提供することである。
ロック信号に対する遅延を抑えつつ、データ出力バッフ
ァ回路等の回路に供給する内部クロック信号を高速に発
生するクロック発生回路を備えた同期型半導体メモリ装
置を提供することである。
【００３２】
【課題を解決するための手段】本発明の１つの特徴に係
る集積回路は、入力信号を受け入れる入力ノードと、入
力ノードに連結され、入力信号が活性化されてから所定
時間が経過した後にパルス状のリセット信号を発生する
リセット回路と、入力ノードに連結され、入力ノードを
通じて入力された入力信号を反転させて出力ノードに出
力し、リセット信号に応じて非活性化されてリセットさ
れるダイナミック反転回路とを含む。本発明の他の特徴
に係る同期型半導体メモリ装置は、マトリックス状に配
置された複数のワードライン、複数のビットライン及び
複数のメモリセルを有するメモリセルアレイと、外部か
ら印加される外部クロック信号に応答して内部クロック
信号を発生する内部クロック信号発生回路と、内部クロ
ック信号に応答してメモリセルアレイから読み出された
データを出力するデータ出力回路とを含み、内部クロッ
ク信号発生回路は、外部クロック信号をバッファリング
する入力バッファ回路と、入力バッファ回路に連結され
ており、外部クロック信号が活性化されてから所定時間
が経過した後にパルス状のリセット信号を発生するリセ
ット回路と、入力バッファ回路の出力を反転させて出力
ノードに出力し、リセット信号に応じて非活性化されて
リセットされるダイナミック反転回路とを有する。この
ような装置により、クロック発生回路は外部クロック信
号が入力される時速度損失なしで早くデータクロック信
号が発生できるだけではなく、外部ノイズ（例えば、接
地電源バウンシング）に対する免疫性を有する。
る集積回路は、入力信号を受け入れる入力ノードと、入
力ノードに連結され、入力信号が活性化されてから所定
時間が経過した後にパルス状のリセット信号を発生する
リセット回路と、入力ノードに連結され、入力ノードを
通じて入力された入力信号を反転させて出力ノードに出
力し、リセット信号に応じて非活性化されてリセットさ
れるダイナミック反転回路とを含む。本発明の他の特徴
に係る同期型半導体メモリ装置は、マトリックス状に配
置された複数のワードライン、複数のビットライン及び
複数のメモリセルを有するメモリセルアレイと、外部か
ら印加される外部クロック信号に応答して内部クロック
信号を発生する内部クロック信号発生回路と、内部クロ
ック信号に応答してメモリセルアレイから読み出された
データを出力するデータ出力回路とを含み、内部クロッ
ク信号発生回路は、外部クロック信号をバッファリング
する入力バッファ回路と、入力バッファ回路に連結され
ており、外部クロック信号が活性化されてから所定時間
が経過した後にパルス状のリセット信号を発生するリセ
ット回路と、入力バッファ回路の出力を反転させて出力
ノードに出力し、リセット信号に応じて非活性化されて
リセットされるダイナミック反転回路とを有する。この
ような装置により、クロック発生回路は外部クロック信
号が入力される時速度損失なしで早くデータクロック信
号が発生できるだけではなく、外部ノイズ（例えば、接
地電源バウンシング）に対する免疫性を有する。
【００３３】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００３４】図４に示すように、本発明の望ましい実施
形態に係る新たな同期型半導体メモリ装置には、差動増
幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉ
ｅｒｃｉｒｃｕｉｔ）２０２、ダイナミックインバータ
回路（ｄｙｎａｍｉｃ ｉｎｖｅｒｔｅｒ ｃｉｒｃｕ
ｉｔ）２０４及びリセット回路（ｒｅｓｅｔ ｃｉｒｃ
ｕｉｔ）２０６を含むクロック発生回路２００が提供さ
れる。
形態に係る新たな同期型半導体メモリ装置には、差動増
幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉ
ｅｒｃｉｒｃｕｉｔ）２０２、ダイナミックインバータ
回路（ｄｙｎａｍｉｃ ｉｎｖｅｒｔｅｒ ｃｉｒｃｕ
ｉｔ）２０４及びリセット回路（ｒｅｓｅｔ ｃｉｒｃ
ｕｉｔ）２０６を含むクロック発生回路２００が提供さ
れる。
【００３５】このような構成によると、クロック発生回
路２００は、外部クロック信号ＸＣＬＫが入力される時
に速度損失（遅延）なく高速にデータクロック信号ＣＬ
ＫＤＱを発生し、また、追加的なバッファを設けること
なく外部ノイズ（例えば、接地電源バウンシング）によ
る影響を低減する。
路２００は、外部クロック信号ＸＣＬＫが入力される時
に速度損失（遅延）なく高速にデータクロック信号ＣＬ
ＫＤＱを発生し、また、追加的なバッファを設けること
なく外部ノイズ（例えば、接地電源バウンシング）によ
る影響を低減する。
【００３６】ここでは、同期型半導体メモリ装置、より
具体的には同期型ＤＲＡＭ装置について説明するが、そ
れに限定されず、本発明の望ましい実施形態に係るクロ
ック発生回路は、例えば、同期型スタティックランダム
アクセスメモリ装置（ｓｙｎｃｈｒｏｎｏｕｓｓｔａｔ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）、同期型フラッシュメモリ装置（ｓｙｎｃｈｒ
ｏｎｏｕｓ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃ
ｅ）、同期型強誘電体ランダムアクセスメモリ装置（ｓ
ｙｎｃｈｒｏｎｏｕｓ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙｄｅｖｉｃ
ｅ）、同期型マスクＲＯＭ（ｓｙｎｃｈｒｏｎｏｕｓ
ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、マイク
ロプロセッサユニット等のような高速データ処理装置、
又はそれらと類似した装置にも適用することができる。
具体的には同期型ＤＲＡＭ装置について説明するが、そ
れに限定されず、本発明の望ましい実施形態に係るクロ
ック発生回路は、例えば、同期型スタティックランダム
アクセスメモリ装置（ｓｙｎｃｈｒｏｎｏｕｓｓｔａｔ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖ
ｉｃｅ）、同期型フラッシュメモリ装置（ｓｙｎｃｈｒ
ｏｎｏｕｓ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃ
ｅ）、同期型強誘電体ランダムアクセスメモリ装置（ｓ
ｙｎｃｈｒｏｎｏｕｓ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙｄｅｖｉｃ
ｅ）、同期型マスクＲＯＭ（ｓｙｎｃｈｒｏｎｏｕｓ
ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、マイク
ロプロセッサユニット等のような高速データ処理装置、
又はそれらと類似した装置にも適用することができる。
【００３７】また、本発明の望ましい実施形態に係るク
ロック発生回路２００の適用範囲は、クロックバッファ
に限定されず、例えば、ＴＴＬレベルの外部信号をＣＭ
ＯＳレベルの内部信号に変換して、この信号に従って高
速に処理を実行する全ての分野に適用することができ
る。
ロック発生回路２００の適用範囲は、クロックバッファ
に限定されず、例えば、ＴＴＬレベルの外部信号をＣＭ
ＯＳレベルの内部信号に変換して、この信号に従って高
速に処理を実行する全ての分野に適用することができ
る。
【００３８】本発明の望ましい実施形態に係る同期型半
導体メモリ装置の概略的な構成を示すブロック図が図４
に示されている。
導体メモリ装置の概略的な構成を示すブロック図が図４
に示されている。
【００３９】図４に示すように、本発明の望ましい実施
形態に係る同期型半導体メモリ装置１は、メモリセルア
レイ１００、アドレスバッファ回路１２０、行デコーダ
回路１４０、カラムデコーダ回路１６０、感知増幅器回
路１８０、クロック発生回路２００、及びデータ出力バ
ッファ回路２２０を含む。なお、クロック発生回路２０
０以外の構成要素は図１のそれと同一なので、説明の重
複を避けるためにそれらに対する説明は省略する。
形態に係る同期型半導体メモリ装置１は、メモリセルア
レイ１００、アドレスバッファ回路１２０、行デコーダ
回路１４０、カラムデコーダ回路１６０、感知増幅器回
路１８０、クロック発生回路２００、及びデータ出力バ
ッファ回路２２０を含む。なお、クロック発生回路２０
０以外の構成要素は図１のそれと同一なので、説明の重
複を避けるためにそれらに対する説明は省略する。
【００４０】本発明の望ましい実施形態に係るクロック
発生回路２００は、差動増幅器回路２０２、ダイナミッ
クインバータ回路２０４、リセット回路２０６、ラッチ
回路２０８、及び出力ドライバ回路２１０で構成され
る。以下、図５に示された本発明の望ましい実施形態に
よるクロック発生回路２００の詳細回路を参照しながら
各構成要素及びそれらの連結関係並びに動作を説明す
る。
発生回路２００は、差動増幅器回路２０２、ダイナミッ
クインバータ回路２０４、リセット回路２０６、ラッチ
回路２０８、及び出力ドライバ回路２１０で構成され
る。以下、図５に示された本発明の望ましい実施形態に
よるクロック発生回路２００の詳細回路を参照しながら
各構成要素及びそれらの連結関係並びに動作を説明す
る。
【００４１】図５に示すように、差動増幅器回路（入力
バッファ回路）２０２は、３個のＰＭＯＳトランジスタ
ＭＰ１００，ＭＰ１０１及びＭＰ１０２と、２個のＮＭ
ＯＳトランジスタＭＮ１００及びＭＮ１０１とで構成さ
れ、基準電圧ＶＲＥＦを基準として、ノードＮ１０に対
して外部クロック信号ＸＣＬＫと相補的な位相を有する
信号ＣＬＫＢを出力する。
バッファ回路）２０２は、３個のＰＭＯＳトランジスタ
ＭＰ１００，ＭＰ１０１及びＭＰ１０２と、２個のＮＭ
ＯＳトランジスタＭＮ１００及びＭＮ１０１とで構成さ
れ、基準電圧ＶＲＥＦを基準として、ノードＮ１０に対
して外部クロック信号ＸＣＬＫと相補的な位相を有する
信号ＣＬＫＢを出力する。
【００４２】ダイナミックインバータ回路２０４は、２
個のＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４と
１個のＮＭＯＳトランジスタＭＮ１０２とで構成され
る。ＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４の
電流通路は、電源電圧ＶＣＣとノードＮ１４との間に直
列に形成される。トランジスタＭＰ１０３のゲートはリ
セット回路２０６に連結され、トランジスタＭＰ１０４
のゲートは差動増幅器回路２０２の出力、即ち、ノード
Ｎ１０に連結される。ＮＭＯＳトランジスタＭＮ１０２
の電流通路は、ノードＮ１４と接地電圧との間に形成さ
れ、そのゲートはリセット回路２０６に連結される。
個のＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４と
１個のＮＭＯＳトランジスタＭＮ１０２とで構成され
る。ＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４の
電流通路は、電源電圧ＶＣＣとノードＮ１４との間に直
列に形成される。トランジスタＭＰ１０３のゲートはリ
セット回路２０６に連結され、トランジスタＭＰ１０４
のゲートは差動増幅器回路２０２の出力、即ち、ノード
Ｎ１０に連結される。ＮＭＯＳトランジスタＭＮ１０２
の電流通路は、ノードＮ１４と接地電圧との間に形成さ
れ、そのゲートはリセット回路２０６に連結される。
【００４３】リセット回路２０６は、図５に示されたよ
うに連結された２個のインバータＩＮＶ１００及びＩＮ
Ｖ１０７、６個のインバータＩＮＶ１０１〜ＩＮＶ１０
６で構成された遅延回路２０５、及び１個のＮＡＮＤゲ
ートＧ１００で構成される。
うに連結された２個のインバータＩＮＶ１００及びＩＮ
Ｖ１０７、６個のインバータＩＮＶ１０１〜ＩＮＶ１０
６で構成された遅延回路２０５、及び１個のＮＡＮＤゲ
ートＧ１００で構成される。
【００４４】ノードＮ１４と２個の直列連結されたイン
バータＩＮＶ１０８及びＩＮＶ１０９はラッチ回路２０
８を構成し、ノードＮ１４には、２個の直列連結された
インバータＩＮＶ１１０及びＩＮＶ１１１で構成された
出力ドライバ回路２１０が連結される。
バータＩＮＶ１０８及びＩＮＶ１０９はラッチ回路２０
８を構成し、ノードＮ１４には、２個の直列連結された
インバータＩＮＶ１１０及びＩＮＶ１１１で構成された
出力ドライバ回路２１０が連結される。
【００４５】以下、このような回路構成を有する本発明
の望ましい実施形態に係るクロック発生回路の動作を図
６の動作タイミング図を参照しながら詳細に説明する。
の望ましい実施形態に係るクロック発生回路の動作を図
６の動作タイミング図を参照しながら詳細に説明する。
【００４６】外部クロック信号ＸＣＬＫがロジックロー
レベルに保たれる間は、差動増幅器回路２０２の出力Ｃ
ＬＫＢはロジックハイレベルに保たれる。この時、ダイ
ナミックインバータ回路２０４のＰＭＯＳトランジスタ
ＭＰ１０４の電流通路は形成されない。そして、ロジッ
クハイレベルを有するノードＮ１０に連結されたリセッ
ト回路２０６のＮＡＮＤゲートＧ１００の入力端子は全
てロジックローレベルになるので、インバータＩＮＶ１
０７を通じてノードＮ１３、即ち、その出力信号である
リセット信号ＲＳＴは、ロジックローレベルに保たれ
る。したがって、ダイナミックインバータ回路２０４の
ＰＭＯＳトランジスタＭＰ１０３の電流通路が形成され
る一方、ＮＭＯＳトランジスタＭＮ１０２の電流通路は
形成されない。以後、このようなダイナミックインバー
タ回路２０４の状態をリセット状態という。
レベルに保たれる間は、差動増幅器回路２０２の出力Ｃ
ＬＫＢはロジックハイレベルに保たれる。この時、ダイ
ナミックインバータ回路２０４のＰＭＯＳトランジスタ
ＭＰ１０４の電流通路は形成されない。そして、ロジッ
クハイレベルを有するノードＮ１０に連結されたリセッ
ト回路２０６のＮＡＮＤゲートＧ１００の入力端子は全
てロジックローレベルになるので、インバータＩＮＶ１
０７を通じてノードＮ１３、即ち、その出力信号である
リセット信号ＲＳＴは、ロジックローレベルに保たれ
る。したがって、ダイナミックインバータ回路２０４の
ＰＭＯＳトランジスタＭＰ１０３の電流通路が形成され
る一方、ＮＭＯＳトランジスタＭＮ１０２の電流通路は
形成されない。以後、このようなダイナミックインバー
タ回路２０４の状態をリセット状態という。
【００４７】その後、ダイナミックインバータ回路２０
４がリセット状態に保たれている間に、外部クロック信
号ＸＣＬＫがロジックローレベルからロジックハイレベ
ルになると、差動増幅器回路２０２の出力ＣＬＫＢはロ
ジックハイレベルからロジックローレベルになる。
４がリセット状態に保たれている間に、外部クロック信
号ＸＣＬＫがロジックローレベルからロジックハイレベ
ルになると、差動増幅器回路２０２の出力ＣＬＫＢはロ
ジックハイレベルからロジックローレベルになる。
【００４８】この時、ダイナミックインバータ回路２０
４のＰＭＯＳトランジスタＭＰ１０４の電流通路が形成
される。その結果、導電状態のＰＭＯＳトランジスタＭ
Ｐ１０３及びＭＰ１０４と出力ドライバ回路２１０とを
通じて、データクロック信号ＣＬＫＤＱは、活性化速度
遅延なしでロジックローレベルからロジックハイレベル
へ高速に変化する。
４のＰＭＯＳトランジスタＭＰ１０４の電流通路が形成
される。その結果、導電状態のＰＭＯＳトランジスタＭ
Ｐ１０３及びＭＰ１０４と出力ドライバ回路２１０とを
通じて、データクロック信号ＣＬＫＤＱは、活性化速度
遅延なしでロジックローレベルからロジックハイレベル
へ高速に変化する。
【００４９】これと同時に、ＮＡＮＤゲートＧ１００の
一つの入力端子、即ち、ノードＮ１１はインバータＩＮ
Ｖ１００を通じてロジックローレベルからロジックハイ
レベルに変化する。しかし、ＮＡＮＤゲートＧ１００の
他の入力端子、即ち、ノードＮ１２はロジックローレベ
ルの状態に保たれているのでリセット回路２０６の出力
ＲＳＴは、継続してロジックローレベルに保たれる。
一つの入力端子、即ち、ノードＮ１１はインバータＩＮ
Ｖ１００を通じてロジックローレベルからロジックハイ
レベルに変化する。しかし、ＮＡＮＤゲートＧ１００の
他の入力端子、即ち、ノードＮ１２はロジックローレベ
ルの状態に保たれているのでリセット回路２０６の出力
ＲＳＴは、継続してロジックローレベルに保たれる。
【００５０】そして、ノードＮ１０がロジックローレベ
ルに変化してからインバータＩＮＶ１００及び遅延回路
２０５による遅延時間が経過した後に、ＮＡＮＤゲート
Ｇ１００の他の入力端子、即ち、ノードＮ１２にロジッ
クローレベルが伝達され、リセット回路２０６の出力Ｒ
ＳＴは、リセット状態のロジックローレベルからロジッ
クハイレベルに変化する。これにより、ダイナミックイ
ンバータ回路２０４のＰＭＯＳトランジスタＭＰ１０３
の電流通路が遮断される一方、ＮＭＯＳトランジスタＭ
Ｎ１０２の電流通路が形成される。その結果、データク
ロック信号ＣＬＫＤＱは、出力ドライバ回路２１０を通
じてロジックハイレベルからロジックローレベルに非活
性化される。ロジックローレベルのデータクロック信号
ＣＬＫＤＱは、ラッチ回路２０８により保たれる。
ルに変化してからインバータＩＮＶ１００及び遅延回路
２０５による遅延時間が経過した後に、ＮＡＮＤゲート
Ｇ１００の他の入力端子、即ち、ノードＮ１２にロジッ
クローレベルが伝達され、リセット回路２０６の出力Ｒ
ＳＴは、リセット状態のロジックローレベルからロジッ
クハイレベルに変化する。これにより、ダイナミックイ
ンバータ回路２０４のＰＭＯＳトランジスタＭＰ１０３
の電流通路が遮断される一方、ＮＭＯＳトランジスタＭ
Ｎ１０２の電流通路が形成される。その結果、データク
ロック信号ＣＬＫＤＱは、出力ドライバ回路２１０を通
じてロジックハイレベルからロジックローレベルに非活
性化される。ロジックローレベルのデータクロック信号
ＣＬＫＤＱは、ラッチ回路２０８により保たれる。
【００５１】その後、外部クロック信号ＸＣＬＫがロジ
ックハイレベルからロジックローレベルに変化すると、
差動増幅器回路２０２の出力ＣＬＫＢはロジックローレ
ベルからロジックハイレベルになる。これにより、ダイ
ナミックインバータ回路２０４のＰＭＯＳトランジスタ
ＭＰ１０４の電流通路が遮断される。
ックハイレベルからロジックローレベルに変化すると、
差動増幅器回路２０２の出力ＣＬＫＢはロジックローレ
ベルからロジックハイレベルになる。これにより、ダイ
ナミックインバータ回路２０４のＰＭＯＳトランジスタ
ＭＰ１０４の電流通路が遮断される。
【００５２】そして、リセット回路２０６の出力信号Ｒ
ＳＴは、遅延回路２０５による遅延とは無関係にロジッ
クハイレベルからロジックローレベルになる。これによ
り、ダイナミックインバータ回路２０４のＰＭＯＳトラ
ンジスタＭＰ１０３の電流通路が形成される一方、ＮＭ
ＯＳトランジスタＭＮ１０２の電流通路が遮断される。
即ち、前述したように、ダイナミックインバータ回路２
０４は、次のクロックサイクルを受け入れるための状態
でリセットされる。
ＳＴは、遅延回路２０５による遅延とは無関係にロジッ
クハイレベルからロジックローレベルになる。これによ
り、ダイナミックインバータ回路２０４のＰＭＯＳトラ
ンジスタＭＰ１０３の電流通路が形成される一方、ＮＭ
ＯＳトランジスタＭＮ１０２の電流通路が遮断される。
即ち、前述したように、ダイナミックインバータ回路２
０４は、次のクロックサイクルを受け入れるための状態
でリセットされる。
【００５３】なお、本発明を望ましい実施形態を挙げて
説明したが、本発明の技術的範囲は該実施形態に限定さ
れない。本発明の技術的範囲には、上記の実施形態の多
様な変形例及び均等物の全てが含まれる。
説明したが、本発明の技術的範囲は該実施形態に限定さ
れない。本発明の技術的範囲には、上記の実施形態の多
様な変形例及び均等物の全てが含まれる。
【００５４】以上のように、本発明の望ましい実施形態
のクロック発生回路２００が発生するデータクロック信
号ＣＬＫＤＱの活性化速度は、従来のクロック発生回路
２０が発生するデータクロック信号ＣＬＫＤＱの活性化
速度よりも速い。大雑把に見積もると、本発明望ましい
実施形態によるデータクロック信号ＣＬＫＤＱの活性化
速度は、従来のバッファ回路２３にによる信号伝達時間
（ｓｉｇｎａｌ ｐｒｏｐａｇａｔｉｏｎ ｔｉｍｅ）
に相当する速度だけ速くなる。
のクロック発生回路２００が発生するデータクロック信
号ＣＬＫＤＱの活性化速度は、従来のクロック発生回路
２０が発生するデータクロック信号ＣＬＫＤＱの活性化
速度よりも速い。大雑把に見積もると、本発明望ましい
実施形態によるデータクロック信号ＣＬＫＤＱの活性化
速度は、従来のバッファ回路２３にによる信号伝達時間
（ｓｉｇｎａｌ ｐｒｏｐａｇａｔｉｏｎ ｔｉｍｅ）
に相当する速度だけ速くなる。
【００５５】また、本発明の望ましい実施形態に係るク
ロック発生回路２００は、接地電源バウンシング等のノ
イズに対して強い。即ち、ダイナミックインバータ回路
２０４は、所定の期間中、リセット状態に保たれるので
（リセット状態では、ＰＭＯＳトランジスタＭＰ１０３
がタ−ンオンされる一方、ＮＭＯＳトランジスタＭＮ１
０２がタ−ンオフされる）、該期間中は、ダイナミック
インバータ回路２０４の出力、更にはデータクロック信
号ＣＬＫＤＱは、外部クロック信号ＸＣＬＫに応じて変
化するノードＮ１０の影響を受けない。
ロック発生回路２００は、接地電源バウンシング等のノ
イズに対して強い。即ち、ダイナミックインバータ回路
２０４は、所定の期間中、リセット状態に保たれるので
（リセット状態では、ＰＭＯＳトランジスタＭＰ１０３
がタ−ンオンされる一方、ＮＭＯＳトランジスタＭＮ１
０２がタ−ンオフされる）、該期間中は、ダイナミック
インバータ回路２０４の出力、更にはデータクロック信
号ＣＬＫＤＱは、外部クロック信号ＸＣＬＫに応じて変
化するノードＮ１０の影響を受けない。
【００５６】
【発明の効果】本発明の集積回路によれば、例えば、入
力信号に対する遅延及びノイズの影響を低減することが
できる。
力信号に対する遅延及びノイズの影響を低減することが
できる。
【００５７】本発明の同期型半導体メモリ装置によれ
ば、例えば、ノイズの影響を低減することができる。
ば、例えば、ノイズの影響を低減することができる。
【００５８】また、本発明の同期型半導体メモリ装置に
よれば、例えば、外部クロック信号に対する遅延を抑え
つつ、データ出力バッファ回路等の回路に供給するクロ
ック信号を高速に発生することができる。
よれば、例えば、外部クロック信号に対する遅延を抑え
つつ、データ出力バッファ回路等の回路に供給するクロ
ック信号を高速に発生することができる。
【図１】従来の技術による同期型半導体メモリ装置の概
略的な構成を示すブロック図である。
略的な構成を示すブロック図である。
【図２】従来の技術による図１のクロック発生回路を示
す回路図である。
す回路図である。
【図３】外部クロック信号が変化する時の図２の各ノー
ドの波形を示す図面である。
ドの波形を示す図面である。
【図４】本発明の望ましい実施形態に係る同期型半導体
メモリ装置の概略的な構成を示すブロック図である。
メモリ装置の概略的な構成を示すブロック図である。
【図５】本発明の望ましい実施形態に係る図４のクロッ
ク発生回路を示す回路図である。
ク発生回路を示す回路図である。
【図６】外部クロック信号が変化する時の図５の各ノー
ドの波形を示す図面である。
ドの波形を示す図面である。
１ 同期型半導体メモリ装置 １０，１００ メモリセルアレイ １２，１２０ アドレスバッファ回路 １４，１４０ 行デコーダ回路 １６，１６０ カラムデコーダ回路 １８，１８０ 感知増幅器回路 ２０，２００ クロック発生回路 ２１，２０２ 差動増幅器回路 ２２，２２０ データ出力バッファ回路 ２３ バッファ回路 ２４，２０５ 遅延回路 ２５，２１０ 出力ドライバ回路 ２０４ ダイナミックインバータ回路 ２０６ リセット回路 ２０８ ラッチ回路
Claims (20)
- 【請求項１】 入力信号を受け入れる入力ノードと、 前記入力ノードに連結され、前記入力信号が活性化され
てから所定時間が経過した後にパルス状のリセット信号
を発生するリセット回路と、 前記入力ノードに連結され、前記入力ノードを通じて入
力された前記入力信号を反転させて出力ノードに出力
し、前記リセット信号に応じて非活性化されてリセット
されるダイナミック反転回路と、 を含むことを特徴とする集積回路。 - 【請求項２】 前記集積回路は、入力バッファ回路を更
に含み、前記入力バッファ回路は、前記入力ノードに連
結されており、外部から印加されるクロック信号をバッ
ファリングして、前記クロック信号に対して相補的な入
力信号を前記入力ノードに供給することを特徴とする請
求項１に記載の集積回路。 - 【請求項３】 前記入力バッファ回路は、差動増幅器回
路を含むことを特徴とする請求項２に記載の集積回路。 - 【請求項４】 前記リセット回路は、 前記入力ノードに連結された第１インバータ回路と、 前記第１インバータ回路に連結され、前記第１インバー
タ回路を介して供給される前記入力ノード上の前記入力
信号を遅延させる遅延回路と、 前記第１インバータ回路及び前記遅延回路の出力に従っ
て前記リセット信号を発生するロジック回路と、 を含むことを特徴とする請求項１に記載の集積回路。 - 【請求項５】 前記遅延回路は、２Ｎ個（Ｎは自然数）
の直列連結されたインバータ回路を含むことを特徴とす
る請求項４に記載の集積回路。 - 【請求項６】 前記ロジック回路は、 前記第１インバータ及び遅延回路の出力を受け入れるＮ
ＡＮＤゲートと、 前記ＮＡＮＤゲートの出力を反転させて前記リセット信
号を発生する第２インバータ回路と、 を含むことを特徴とする請求項４に記載の集積回路。 - 【請求項７】 前記ダイナミック反転回路は、 前記リセット信号を受け入れるゲート及び電源電圧と出
力ノードとの間に形成された電流通路を有する第１トラ
ンジスタと、 前記入力ノードに連結されたゲート及び前記ノード及び
前記出力ノードとの間に形成された電流通路を有する第
２トランジスタと、 前記リセット信号を受け入れるゲート及び前記出力ノー
ドと接地電圧との間に形成された電流通路を有する第３
トランジスタと、 を含むことを特徴とする請求項１に記載の集積回路。 - 【請求項８】 前記第１及び第２トランジスタの各々
は、ＰＭＯＳトランジスタで構成されることを特徴とす
る請求項７に記載の集積回路。 - 【請求項９】 前記第３トランジスタは、ＮＭＯＳトラ
ンジスタで構成されることを特徴とする請求項７に記載
の集積回路。 - 【請求項１０】 前記ダイナミック反転回路の出力ノー
ドに連結されたラッチ回路を更に含むことを特徴とする
請求項７に記載の集積回路。 - 【請求項１１】 前記ダイナミック反転回路の出力ノー
ドに連結される出力ドライバ回路を更に含むことを特徴
とする請求項７に記載の集積回路。 - 【請求項１２】 内部クロック信号発生回路として機能
することを特徴とする請求項１乃至請求項１１のいずれ
か１項に記載の集積回路。 - 【請求項１３】 マトリックス状に配置された複数のワ
ードライン、複数のビットライン及び複数のメモリセル
を有するメモリセルアレイと、 外部から印加されるクロック信号に応答して内部クロッ
ク信号を発生する内部クロック信号発生回路と、 前記内部クロック信号に応答して前記メモリセルアレイ
から読み出されたデータを出力するデータ出力回路とを
含み、 前記内部クロック信号発生回路は、 前記外部クロック信号をバッファリングする入力バッフ
ァ回路と、 前記入力バッファ回路に連結されており、前記外部クロ
ック信号が活性化されてから所定時間が経過した後にパ
ルス状のリセット信号を発生するリセット回路と、 前記入力バッファ回路の出力を反転させて出力ノードに
出力し、前記リセット信号に応じて非活性化されてリセ
ットされるダイナミック反転回路と、 を有することを特徴とする同期型半導体メモリ装置。 - 【請求項１４】 前記入力バッファ回路は、前記外部か
ら印加されるクロック信号に対して相補的な信号を出力
することを特徴とする請求項１３に記載の同期型半導体
メモリ装置。 - 【請求項１５】 前記リセット回路は、 前記入力バッファ回路に連結された第１インバータ回路
と、前記第１インバータ回路に連結され、前記第１イン
バータ回路を介して前記入力バッファ回路から供給され
る信号を遅延させる遅延回路と、 前記第１インバータ回路及び前記遅延回路の出力に従っ
て前記リセット信号を発生するロジック回路と、 を含むことを特徴とする請求項１３に記載の同期型半導
体メモリ装置。 - 【請求項１６】 前記遅延回路は、２Ｎ個（Ｎは自然
数）の直列連結されたインバータ回路を含むことを特徴
とする請求項１５に記載の同期型半導体メモリ装置。 - 【請求項１７】 前記ロジック回路は、 前記第１インバータ及び遅延回路の出力を受け入れるＮ
ＡＮＤゲートと、 前記ＮＡＮＤゲートの出力を反転させて前記リセット信
号を出力する第２インバータ回路と、 を含むことを特徴とする請求項１５に記載の同期型半導
体メモリ装置。 - 【請求項１８】 前記反転回路は、 前記リセット信号を受け入れるゲート及び電源電圧とノ
ードとの間に形成された電流通路を有する第１トランジ
スタと、 前記入力バッファ回路に連結されたゲート及び前記ノー
ド及び前記反転回路の出力ノードの間に形成された電流
通路を有する第２トランジスタと、 前記リセット信号を受け入れるゲート及び前記反転回路
の出力ノードと接地電圧との間に形成された電流通路を
有する第３トランジスタと、 を含むことを特徴とする請求項１３に記載の同期型半導
体メモリ装置。 - 【請求項１９】 前記反転回路の出力ノードに連結され
たラッチ回路を更に含むことを特徴とする請求項１３に
記載の同期型半導体メモリ装置。 - 【請求項２０】 前記反転回路の出力ノードに連結され
た出力ドライバ回路を更に含むことを特徴とする請求項
１３に記載の同期型半導体メモリ装置。
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