KR20000020260A - 외부 클럭 신호를 가지는 동기형 반도체 메모리 장치 - Google Patents

외부 클럭 신호를 가지는 동기형 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 동기형 반도체 메모리 장치에는, 차동 증폭기 회로, 다이내믹 인버터 회로 및 리세트 회로를 포함하는 클럭 발생 회로가 제공된다. 이러한 구성에 따르면, 상기 클럭 발생 회로는 외부 클럭 신호가 입력될 때 속도 손실 없이 빠르게 데이터 클럭 신호를 발생하고, 외부 노이즈 (예를 들면, 접지 전원 바운싱)에 대한 면역성을 가지게 된다.

Description

외부 클럭 신호를 가지는 동기형 반도체 메모리 장치(A SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE WITH EXTERNAL CLOCK SIGNAL)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 외부 클럭 신호에 동기 되어 동작하는 동기형 반도체 메모리 장치에 관한 것이다.
다이내믹 랜덤 엑세스 메모리 (dynamic random access memory, 이하 DRAM이라 칭함) 또는 스태틱 랜덤 엑세스 메모리 (static random access memory)를 이용하는 동기형 반도체 메모리 장치들은 고속으로 동작하도록 다양하게 설계되어 왔다. 본 예에서는, DRAM를 이용한 동기형 반도체 메모리 장치가 일 예로서 선택된다. 도 1에는, 그러한 동기형 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도가 도시되어 있다.
도 1을 참조하면, 동기형 반도체 메모리 장치 (1)는 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (10)를 포함하며, 상기 메모리 셀 어레이 (10)는, 도면에는 도시되지 않았지만, 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들 및 상기 비트 라인들의 교차 영역들에 각각 배열된 복수의 DRAM 셀들 (DRAM cells) (일반적으로, 각 셀은 하나의 스위칭 트랜지스터와 하나의 저장 커패시터로 구성됨)로 구성될 것이다. 상기 메모리 셀 어레이 (10)의 좌측에는, 어드레스 버퍼 회로 (12)를 통해서 입력되는 행 어드레스에 따라 그것의 워드 라인들을 선택하기 위한 행 디코더 회로 (14)가 연결되어 있다. 상기 메모리 셀 어레이 (10)의 위측에는, 상기 어드레스 버퍼 회로 (12)를 통해서 입력되는 열 어드레스에 따라 그것의 비트 라인들을 선택하기 위한 열 디코더 회로 (16)가 연결되어 있다. 상기 행 디코더 회로 (14) 및 상기 열 디코더 회로 (16)에 의해서 선택되는 워드 라인 및 비트 라인에 관련된 메모리 셀의 데이터 (또는 셀 데이터)는 메모리 셀 어레이 (10)의 하측에 연결된 감지 증폭기 회로 (sense amplifier circuit) (18)에 의해서 감지되고 증폭된다. 그 다음에, 상기 감지 증폭기 회로 (18)에 의해서 감지 증폭된 데이터는 데이터 출력 버퍼 회로 (22)로 전달되고, 클럭 발생 회로 (20)로부터 제공되는 데이터 클럭 신호 (CLKDQ)에 동기 되어 대응하는 출력 패드 (3)를 통해서 외부로 출력된다. 상기 클럭 발생 회로 (20)는 클럭 패드 (clock pad) (2)를 통해서 외부로부터 공급되는 클럭 신호 (이하 외부 클럭 신호라 칭함) (XCLK)을 받아들이고 상기 데이터 클럭 신호 (CLKDQ)를 발생한다.
앞서 설명된 동기형 반도체 메모리 장치에서 알 수 있듯이, 감지 증폭기 회로 (18)에 의해서 감지 증폭된 데이터를 외부로 (예를 들면, 고속 데이터 처리 장치로서 마이크로프로세서 유니트) 출력하기 위해서는, 데이터 출력 버퍼 회로 (22)로 상기 외부 클럭 신호 (XCLK)에 동기된 데이터 클럭 신호 (CLKDQ)가 제공되어야 한다. 최근 몇 년 사이에, 동기형 반도체 메모리 장치의 동작 주파수 (operational frequency)가 급속하게 빨라지고 있다. 그러한 추세에 따라, 메모리 장치에 구비되는 내부 회로들 역시 빠르게 동작 가능해야 한다. 상기 내부 회로들 중 도 1의 클럭 발생 회로 (20)에서 생성되는 데이터 클럭 신호 (CLKDQ)가 신호 지연 없이 빠르게 생성되면 될수록, 상기 감지 증폭된 데이터 역시 빠르게 외부로 출력된다. 종래 기술에 따른 클럭 발생 회로 (20)가 도 2에 도시되어 있다.
도 2를 참조하면, 종래의 클럭 발생 회로 (20)는 차동 증폭기 회로 (differential amplifier circuit) (21), 버퍼 회로 (buffer circuit) (23), 2 개의 인버터들 (INV1) 및 (INV4), 지연 회로 (delay circuit) (24), 하나의 NAND 게이트 (G1), 하나의 NOR 게이트 (G2), 그리고 출력 드라이버 회로 (output driver circuit) (25)로 구성된다.
이 분야에 잘 알려진 입력 버퍼 회로 (input buffer circuit)로서 사용되는 상기 차동 증폭기 회로 (21)는 도 2에 도시된 바와 같이 연결된 3 개의 P-타입 금속-산화물-반도체 전계 효과 트랜지스터 (P-type metal-oxide-semiconductor field effect transistor, 이후 PMOS 트랜지스터라 칭함)들 (MP1), (MP2), 그리고 (MP3) 및 2 개의 N-타입 금속-산화물-반도체 전계 효과 트랜지스터 (N-type metal-oxide-semiconductor field effect transistor, 이후 NMOS 트랜지스터라 칭함)들 (MN1) 및 (MN2)으로 구성된다. 도 2에 도시된 바와 같이 연결된 차동 증폭기 회로 (21)의 출력은 그것의 입력 신호로서 상기 외부 클럭 신호 (XCLK)와 상보적인 위상을 가진다. 상기 노드 (N1)에는, 2 개의 직렬 연결된 인버터들 (INV1) 및 (INV2)으로 이루어진 상기 버퍼 회로 (23)가 연결된다. 상기 NAND 게이트 (G1)의 일 입력 단자는 노드 (N3) 즉, 인버터 (INV3)를 통해서 상기 버퍼 회로 (23)의 출력 (N2)에 연결되고, 그것의 다른 입력 단자는 4 개의 직렬 연결된 인버터들 (INV5)~(INV8)로 구성된 지연 회로 (24)를 통해서 상기 노드 (N3)에 연결된다. 상기 NOR 게이트 (G2)의 일 입력 단자는 상기 노드 (N2) 즉, 버퍼 회로 (23)의 출력을 받아들이고, 그것의 다른 입력 단자는 인버터 (INV4)를 통해서 상기 NAND 게이트 (G1)의 출력에 연결된다. 2 개의 직렬 연결된 인버터들 (INV9) 및 (INV10)으로 구성된 출력 드라이버 회로 (25)는 NOR 게이트 (G2)의 출력에 따라 데이터 클럭 신호 (CLKDQ) 라인 (4)을 구동한다.
이러한 회로 구성을 가지는 종래 클럭 버퍼 회로 (20)의 동작이 도 3에 의거하여 이후 상세히 설명된다.
도 3을 참조하면, 먼저 외부 클럭 신호 (XCLK)가 로직 로우 레벨일 때 (즉, 기준 전압 (VREF)이 상기 외부 클럭 신호 (XCLK)의 전압보다 높을 때), 차동 증폭기 회로 (21)의 출력인 노드 (N1)는 로직 하이 레벨이 된다. 이 결과로서, 노드 (N2)는 로직 하이 레벨이 되고 노드들 (N3), (N4) 및 (N5)은 로직 로우 레벨이 된다. 이는 NOR 게이트 (G1)의 출력 (N6의 전압 레벨)이 로직 로우 레벨이 되게 한다. 즉, 데이터 클럭 신호 (CLKDQ)는, 도 3에 도시된 바와 같이, 로직 로우 레벨로 유지된다. 이 실시예에 있어서, TTL 레벨의 외부 클럭 신호 (XCLK)의 로직 로우 레벨은 0.4V이고 그것의 로직 하이 레벨은 2.4V이다. 그리고, CMOS 레벨의 로직 로우 레벨은 0V이고 그것의 로직 하이 레벨은 대략 3V 이다 (또는 로직 하이 레벨이 3V 보다 높거나 낮은 전압으로 설정될 수 있음은 자명하다).
그 다음에, 상기 외부 클럭 신호 (XCLK)가 로직 로우 레벨에서 로직 하이 레벨로 천이될 때, 노드 (N1)는 차동 증폭기 회로 (21)에 의해서 로직 하이 레벨에서 로직 로우 레벨이 된다. 버퍼 회로 (23)를 통해서 노드 (N2)가 로직 로우 레벨이 될 때, NOR 게이트 (G2)의 입력들 (N2 및 N5)이 모두 로직 로우 레벨이 되기 때문에 그것의 출력 (N6)은 로직 하이 레벨이 된다. 즉, 출력 드라이버 회로 (25)를 통해서 데이터 클럭 신호 (CLKDQ) 라인 (4)은 로직 로우 레벨에서 로직 하이 레벨로 구동된다. 계속해서, 노드 (N2)가 로직 하이 레벨에서 로직 로우 레벨이 되고 인버터 (INV3) 및 지연 회로 (24)에 의해서 결정되는 지연 시간이 경과한 후, 노드 (N5)는, 도 3에 도시된 바와 같이, 로직 로우 레벨에서 로직 하이 레벨이 된다. 이는 NOR 게이트 (G2)의 출력이 다른 입력 단자의 입력 신호에 관계없이 로직 로우 레벨이 되게 한다. 그 결과, 데이터 클럭 신호 (CLKDQ)는 로직 하이 레벨에서 로직 로우 레벨이 된다. 즉, 도 3에 도시된 바와 같이, 데이터 클럭 신호 (CLKDQ)는 지연 시간 (tD) (인버터들 (INV2) 및 (INV4), 지연 회로 (24), 그리고 NAND 게이트 (G1)에 의해서 결정되는 시간)에 상응하는 폭을 갖는다.
상기 외부 클럭 신호 (XCLK)가 다시 로직 하이 레벨에서 로직 로우 레벨이 되면, 앞서 설명된 일련의 동작에 따라 노드들 (N1) 및 (N2)은 로직 로우 레벨에서 로직 하이 레벨이 되고 노드들 (N3), (N4) 및 (N5)은 로직 하이 레벨에서 로직 로우 레벨이 된다. 여기서, 노드 (N5)는 앞서 설명된 바와 같은 그러한 지연 시간 (tD)이 경과한 후 로직 하이 레벨에서 로직 로우 레벨이 된다. 그 다음의 클럭 사이클 동안, 상기 클럭 발생 회로 (20)의 동작은 이전 클럭 사이클의 그것과 동일하다. 상기 지연 시간 (tD)이 증가되었을 때 데이터 클럭 신호 (CLKDQ)의 펄스 폭이 증가되는 것이 도 3의 점선으로 표기되어 있다.
앞서 설명된 바와 같이, 외부 클럭 신호 (XCLK)가 로직 로우 레벨에서 로직 하이 레벨로 변화될 때마다, 지연 시간 (tD)에 상응하는 펄스 폭을 가지는 데이터 클럭 신호 (CLKDQ)가 자동적으로 생성된다. 하지만, 도 2에 도시된 회로 구성을 가지는 클럭 발생 회로 (20)는 빠른 동작 주파수에 따라 동작하는 동기형 반도체 메모리 장치에 부적합하다. 이를 구체적으로 설명하면 다음과 같다.
외부 클럭 신호 (XCLK)가 로직 로우 레벨에서 로직 하이 레벨로 변화될 때, 데이터 클럭 신호 (CLKDQ)는 노드 (N1)에서 버퍼 회로 (23)를 통해서 생성된다. 이는 빠른 데이터 출력을 요구하는 동기형 반도체 메모리 장치가 비교적 느린 속도 (버퍼 회로 (23)가 없는 경우에 비해서)를 가지게 한다. 또한, 상기 클럭 발생 회로 (20)는 노이즈 (예를 들면, 접지 전원 바운싱)에 취약한 단점 (fragile drawback)을 가진다. 즉, 버퍼 회로 (23)의 인버터의 입력이 로직 로우 레벨에서 로직 하이 레벨로 천이될 때, 노드 (N1)의 전위가 외부 TTL 레벨의 클럭 신호 (XCLK)에 따라 변화되기 때문에 상기 노드 (N1)의 레벨 변화 기울기는 샤프하지 못한다. 이는 노드 (N1)가 로직 로우 레벨에서 로직 하이 레벨로 변화될 때 노드 (N1)에 연결되는 인버터 (INV1)의 풀다운 트랜지스터의 게이트-소오스 전압이 작아지게 한다. 결과적으로, 종래의 클럭 발생 회로 (20)는 접지 전원 바운싱과 같은 노이즈에 취약하다.
이와 반대로, 데이터 클럭 신호 (CLKDQ)의 활성화 속도를 향상시키기 위해서 버퍼 회로 (23)를 사용하지 않는 경우, 노드 (N1)가 NOR 게이트 (G2)의 풀업 및 풀다운 트랜지스터들에 직접 연결되기 때문에 (도면에는 도시되지 않음), TTL 레벨의 외부 클럭 신호 (XCLK)에 의해서 형성되는 노드 (N1)의 불안정한 레벨 (이는 그것의 전압 변화 기울기가 샤프하지 못함을 의미한다)로 인해서 상기 NOR 게이트 (G2) 내에서 전류 통로가 형성될 수 있고, 결국 전류 소모의 원인이 된다. 또한, 전류 소모를 줄이기 위해서 차동 증폭기 회로 (21)의 각 구성 소자의 사이즈가 최소화되기 때문에, 비교적 큰 게이트 로딩 (gate loading)을 가지는 NOR 게이트 (G2)가 버퍼 회로 (23) 없이 노드 (N1)에 의해서 직접 바이어스될 때, 그것의 출력 변화 기울기는 더욱 눕게 되고, 결국 데이터 클럭 신호의 활성화 속도 지연의 원인이 된다.
결국, NOR 게이트 (G2)의 전류 소모 및 데이터 클럭 신호 (CLKDQ)의 활성화 속도 지연을 방지하기 위해서는, 도 2에 도시된 버퍼 회로 (23)가 필연적으로 클럭 발생 회로 (20)에 제공되어야 한다. 이는, 앞서 설명된 바와 같이, 데이터 클럭 신호 (CLKDQ)를 발생하는 데 소요되는 시간 즉, 데이터 클럭 신호 (CLKDQ)의 활성화 속도가 비교적 느리게 한다.
따라서 본 발명의 목적은 노이즈 면역성 (noise immunity)을 가지는 클럭 발생 회로가 구비된 고속 동기형 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 속도 지연 없이 오토 펄스의 데이터 출력 버퍼 회로용 데이터 클럭 신호를 빠르게 발생하는 클럭 발생 회로를 구비한 동기형 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 동기형 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 2는 종래 기술에 따른 도 1의 클럭 발생 회로를 보여주는 회로도;
도 3은 외부 클럭 신호가 변화될 때 도 2의 각 노드의 파형을 보여주는 도면;
도 4는 본 발명에 따른 동기형 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 5는 본 발명의 바람직한 실시예에 따른 도 4의 클럭 발생 회로를 보여주는 회로도; 그리고
도 6은 외부 클럭 신호가 변화될 때 도 5의 각 노드의 파형을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
1 : 동기형 반도체 메모리 장치 10, 100 : 메모리 셀 어레이
12, 120 : 어드레스 버퍼 회로 14, 140 : 행 디코더 회로
16, 160 : 열 디코더 회로 18, 180 : 감지 증폭기 회로
20, 200 : 클럭 발생 회로 21, 202 : 차동 증폭기 회로
22, 220 : 데이터 출력 버퍼 회로 23 : 버퍼 회로
24, 205 : 지연 회로 25, 210 : 출력 드라이버 회로
204 : 다이내믹 인버터 회로 206 : 리세트 회로
208 : 래치 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 동기형 반도체 메모리 장치는 복수 개의 워드 라인들과 복수 개의 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 외부로부터 인가되는 클럭 신호에 응답해서 내부 클럭 신호를 발생하는 내부 클럭 신호 발생 회로 및; 상기 내부 클럭 신호에 응답해서 상기 메모리 셀 어레이로부터 독출된 데이터를 출력하는 데이터 출력 회로를 포함하며; 상기 내부 클럭 신호 발생 회로는 상기 외부로부터 인가되는 클럭 신호를 버퍼링하는 입력 버퍼 회로와, 상기 입력 버퍼 회로에 연결되고, 상기 외부로부터 인가되는 클럭 신호가 활성화되고 소정 시간이 경과한 후 펄스 형태의 리세트 신호를 발생하는 리세트 회로 및, 상기 입력 버퍼 회로의 출력을 반전시켜 출력 노드로 상기 반전된 신호를 출력하고, 상기 리세트 신호에 따라 비활성화되고 리세트 되는 다이나믹 반전 회로로 구성된다.
(작용)
이와 같은 장치에 의해서, 상기 클럭 발생 회로는 외부 클럭 신호가 입력될 때 속도 손실 없이 빠르게 데이터 클럭 신호를 발생할 수 있을 뿐만 아니라, 외부 노이즈 (예를 들면, 접지 전원 바운싱)에 대한 면역성을 가지게 된다.
(실시예)
도 4를 참조하면, 본 발명에 따른 신규한 동기형 반도체 메모리 장치에는, 차동 증폭기 회로 (differential amplifier circuit) (202), 다이내믹 인버터 회로 (dynamic invertor circuit) (204) 및 리세트 회로 (reset circuit) (206)를 포함하는 클럭 발생 회로 (200)가 제공된다. 이러한 구성에 따르면, 상기 클럭 발생 회로 (200)는 외부 클럭 신호 (XCLK)가 입력될 때 속도 손실 없이 빠르게 데이터 클럭 신호 (CLKDQ)를 발생하고, 외부 노이즈 (예를 들면, 접지 전원 바운싱)에 대한 면역성을 가지게 된다.
비록 본 실시예가 동기형 반도체 메모리 장치의 일 예로서 동기형 다이내믹 랜덤 엑세스 메모리 장치가 설명되더라도, 그것에 국한되지 않고, 본 발명에 따른 클럭 발생 회로 (200)가 동기형 스태틱 랜덤 엑세스 메모리 장치 (synchronous static random access memory device), 동기형 플래시 메모리 장치 (synchronous flash memory device), 동기형 강유전체 메모리 장치 (synchronous ferroelectric memory device), 동기형 마스크 롬 (synchronous mask read-only memory), 마이크로프로세서 유니트 등과 같은 고속 데이터 처리 장치, 또는 그와 유사한 것들에 적용될 수 있음은 자명하다. 또한, 본 발명의 클럭 발생 회로 (200)의 적용 범위가 클럭 버퍼로 제한되지 않고 TTL 레벨의 외부 신호를 CMOS 레벨의 내부 신호로 빠르게 처리하고자 하는 영역 모두에 적용될 수 있음은 자명하다.
본 발명에 따른 동기형 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도가 도 4에 도시되어 있다.
도 4를 참조하면, 동기형 반도체 메모리 장치 (1)는 메모리 셀 어레이 (100), 어드레스 버퍼 회로 (120), 행 디코더 회로 (140), 열 디코더 회로 (160), 감지 증폭기 회로 (180), 클럭 발생 회로 (200), 그리고 데이터 출력 버퍼 회로 (220)를 포함하며, 상기 클럭 발생 회로 (200)를 제외한 다른 구성 요소들은 도 1의 그것과 동일하기 때문에, 설명의 중복을 피하기 위해서 그것에 대한 설명은 생략된다. 본 발명에 따른 클럭 발생 회로 (200)는 차동 증폭기 회로 (202), 다이내믹 인버터 회로 (204), 리세트 회로 (206), 래치 회로 (208), 그리고 출력 드라이버 회로 (210)로 구성된다. 도 5에 도시된 본 발명의 바람직한 실시예에 따른 클럭 발생 회로 (200)의 상세 회로에 의거하여, 각 구성 요소에 대한 회로 연결 관계 및 그것의 동작이 상세히 설명된다.
도 5를 참조하면, 차동 증폭기 회로 (202)는 도시된 바와 같이 연결된 3 개의 PMOS 트랜지스터들 (MP100), (MP101), 그리고 (MP102)와 2 개의 NMOS 트랜지스터들 (MN100) 및 (MN101)으로 구성되며, 기준 전압 (VREF)에 관련해 노드 (N10) 상으로 외부 클럭 신호 (XCLK)와 상보적인 위상을 가지는 신호 (CLKB)를 출력한다. 다이내믹 인버터 회로 (204)는 2 개의 PMOS 트랜지스터들 (MP103) 및 (MP104)과 하나의 NMOS 트랜지스터 (MN102)로 구성된다. 상기 PMOS 트랜지스터들 (MP103) 및 (MP104)의 전류 통로들은 전원 전압 (VCC)과 노드 (N14) 사이에 직렬로 순차적으로 형성된다. 상기 트랜지스터 (MP103)의 게이트는 상기 리세트 회로 (206)에 연결되고, 상기 트랜지스터 (MP104)의 게이트는 차동 증폭기 회로 (202)의 출력 즉, 노드 (N10)에 연결된다. 상기 NMOS 트랜지스터 (MN102)의 전류 통로는 노드 (N14)와 접지 전압 사이에 형성되고, 그것의 게이트는 상기 리세트 회로 (206)에 연결된다.
상기 리세트 회로 (206)는 도 5에 도시된 바와 같이 연결된 2 개의 인버터들 (INV100) 및 (INV107), 6 개의 인버터들 (INV101)~(INV106)로 구성된 지연 회로 (205), 그리고 하나의 NAND 게이트 (G100)로 구성된다. 상기 노드 (N14)와 2 개의 직렬 연결된 인버터들 (INV108) 및 (INV109)은 상기 래치 회로 (208)를 구성하고, 상기 노드 (N14)에는, 2 개의 직렬 연결된 인버터들 (INV110) 및 (INV111)으로 구성된 상기 출력 드라이버 회로 (210)가 연결된다.
이러한 회로 구성을 가지는 본 발명의 클럭 발생 회로의 동작이 도 6의 동작 타이밍도에 의거하여 이후 상세히 설명된다.
외부 클럭 신호 (XCLK)가 로직 로우 레벨로 유지되는 동안에는, 차동 증폭기 회로 (202)의 출력 (CLKB)은 로직 하이 레벨로 유지된다. 이는 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP104)의 전류 통로가 형성되지 않게 한다. 그리고, 로직 하이 레벨을 가지는 노드 (N10)에 연결된 리세트 회로 (206)의 NAND 게이트의 입력 단자들 모두 로직 로우 레벨이 되기 때문에, 인버터 (INV107)를 통해서 노드 (N13) 즉, 그것의 출력 신호로서 리세트 신호 (RST)는 로직 로우 레벨로 유지된다. 이는 상기 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP103)의 전류 통로가 형성되게 그리고 NMOS 트랜지스터 (MN102)의 전류 통로가 형성되지 않게 한다. 이후, 이러한 다이내믹 인버터 회로 (204)의 상태가 리세트 상태라 칭한다.
그 다음에, 상기 다이내믹 인버터 회로 (204)가 리세트 상태로 유지되는 동안에, 상기 외부 클럭 신호 (XCLK)가 로직 로우 레벨에서 로직 하이 레벨로 갈 때, 차동 증폭기 회로 (202)의 출력 (CLKB)은 로직 하이 레벨에서 로직 로우 레벨이 된다. 이는 상기 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP104)의 전류 통로가 형성되게 한다. 그 결과로서, 도전 상태의 PMOS 트랜지스터 (MP103) 및 (MP104)과 출력 드라이버 회로 (210)를 통해서 데이터 클럭 신호 (CLKDQ)는 그것의 활성화 속도 지연 없이 로직 로우 레벨에서 로직 하이 레벨로 빠르게 변화된다.
이와 동시에, NAND 게이트 (G100)의 일 입력 단자 즉, 노드 (N11)는 인버터 (INV100)를 통해서 로직 로우 레벨에서 로직 하이 레벨로 변화되더라도, 그것의 다른 입력 단자 즉, 노드 (N12)는 로직 로우 레벨의 이전 상태로 유지되기 때문에 상기 리세트 회로 (206)의 출력 (RST)은 여전히 로직 로우 레벨로 유지된다. 이후, 노드 (N10)의 로직 로우 레벨이 인버터 (INV100) 및 지연 회로 (205)에 의해서 지연된 시간이 경과한 후 상기 NAND 게이트 (G100)의 다른 입력 단자 즉, 노드 (N12)에 전달될 때, 상기 리세트 회로 (206)의 출력 (RST)은 리세트 상태의 로직 로우 레벨에서 로직 하이 레벨로 변화된다. 이는 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP103)의 전류 통로가 차단되게 하고 NMOS 트랜지스터 (MN102)의 전류 통로가 형성되게 한다. 그 결과로서, 데이터 클럭 신호 (CLKDQ)는 출력 드라이버 회로 (210)를 통해서 로직 하이 레벨에서 로직 로우 레벨로 비활성화된다. 상기 로직 로우 레벨의 데이터 클럭 신호 (CLKDQ)는 래치 회로 (208)에 의해서 유지된다.
그 다음에, 상기 외부 클럭 신호 (XCLK)가 로직 하이 레벨에서 로직 로우 레벨로 변화될 때, 차동 증폭기 회로 (202)의 출력 (CLKB)은 로직 로우 레벨에서 로직 하이 레벨이 된다. 이는 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP104)의 전류 통로가 차단되게 한다. 그리고, 상기 리세트 회로 (206)의 출력은 인버터 (INV100) 및 지연 회로 (205)에 의해서 결정되는 지연 시간이 경과한 후 로직 하이 레벨에서 로직 로우 레벨이 된다. 이는 다이내믹 인버터 회로 (204)의 PMOS 트랜지스터 (MP103)의 전류 통로가 형성되게 하고 NMOS 트랜지스터 (MN102)의 전류 통로가 차단되게 한다. 즉, 앞서 설명된 바와 같이, 상기 다이내믹 인버터 회로 (204)는 다음 클럭 사이클을 받아들이기 위한 상태로 리세트 된다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
앞서 설명된 바와 같이 본 발명의 클럭 발생 회로 (200)로부터 발생된 데이터 클럭 신호 (CLKDQ)의 활성화 속도가 종래의 클럭 발생 회로 (20)로부터 생성된 그것에 비해서 상대적으로 빠름을 알 수 있다. 직관적으로 볼 때, 본 발명에 따른 데이터 클럭 신호 (CLKDQ)의 활성화 속도가 종래의 버퍼 회로 (23)에 상응하는 신호 전달 시간 (signal propagation time) 만큼 단축될 수 있다.
또한, 본 발명에 따른 클럭 발생 회로 (200)는 접지 전원 바운싱과 같은 노이즈 면역성을 가진다. 즉, 상기 다이내믹 인버터 회로 (204)가 리세트 상태로 유지되기 때문에 (이러한 상태 동안에, PMOS 트랜지스터 (MP103)는 턴-온되고 NMOS 트랜지스터 (MN102)는 턴-오프 된다), 다이내믹 인버터 회로 (204)의 출력, 데이터 클럭 신호 (CLKDQ)는 외부 클럭 신호 (XCLK)를 따르는 노드 (N10)에 영향을 받지 않는다.

Claims (20)

  1. 입력 신호를 받아들이는 입력 노드와;
    상기 입력 노드에 연결되고, 상기 입력 신호가 활성화되고 소정 시간이 경과한 후 펄스 형태의 리세트 신호를 발생하는 리세트 회로 및;
    상기 입력 노드에 연결되고, 상기 입력 노드를 통해서 입력된 상기 입력 신호를 반전시키고 상기 출력 노드로 상기 반전된 입력 신호를 출력하며, 상기 리세트 신호에 따라 비활성화되고 리세트 되는 다이나믹 반전 회로를 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 집적 회로는 입력 버퍼 회로를 부가적으로 포함하며, 상기 입력 버퍼 회로는 상기 입력 노드에 연결되고 외부로부터 인가되는 클럭 신호를 버퍼링하여 상기 클럭 신호에 상보적인 입력 신호를 출력하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 입력 버퍼 회로는 차동 증폭기 회로를 포함하는 집적 회로.
  4. 제 1 항에 있어서,
    상기 리세트 회로는,
    상기 입력 노드에 연결된 제 1 인버터 회로와;
    상기 제 1 인버터 회로에 연결되며, 상기 입력 노드 상의 상기 입력 신호가 지연되게 하는 지연 회로와;
    상기 제 1 인버터 회로 및 상기 지연 회로의 출력들을 조합하여 조합한 결과로서 상기 리세트 신호를 발생하는 로직 회로를 포함하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 지연 회로는 2N개 (N=1 또는 그 보다 큰 정수)의 직렬 연결된 인버터 회로들을 포함하는 집적 회로.
  6. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 제 1 인버터 및 지연 회로들의 출력들을 받아들이는 낸드 게이트 및;
    상기 낸드 게이트의 출력에 연결되며, 출력 신호로서 상기 리세트 신호를 출력하는 제 2 인버터 회로를 포함하는 집적 회로.
  7. 제 1 항에 있어서,
    상기 다이나믹 반전 회로는,
    상기 리세트 신호를 받아들이는 게이트 및 전원 전압과 노드 사이에 형성된 전류 통로를 가지는 제 1 트랜지스터와;
    상기 입력 노드에 연결된 게이트 및 상기 노드 및 상기 출력 노드 사이에 형성된 전류 통로를 가지는 제 2 트랜지스터 및;
    상기 리세트 신호를 받아들이는 게이트 및 상기 출력 노드와 접지 전압 사이에 형성된 전류 통로를 가지는 제 3 트랜지스터를 포함하는 집적 회로.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들 각각은 PMOS 트랜지스터로 구성되는 집적 회로.
  9. 제 7 항에 있어서,
    상기 제 3 트랜지스터는 NMOS 트랜지스터로 구성되는 집적 회로.
  10. 제 7 항에 있어서,
    상기 다이나믹 반전 회로의 출력 노드에 연결된 래치 회로를 부가적으로 포함하는 집적 회로.
  11. 제 7 항에 있어서,
    상기 다이나믹 반전 회로의 출력 노드에 연결되는 출력 드라이버 회로를 부가적으로 포함하는 집적 회로.
  12. 제 1, 2, 10 또는 11 항에 있어서,
    상기 다이나믹 반전 회로, 상기 리세트 회로, 상기 입력 버퍼 회로, 상기 래치 회로, 그리고 상기 출력 드라이버 회로는 내부 클럭 신호 발생 회로로서 기능하는 집적 회로.
  13. 복수 개의 워드 라인들과 복수 개의 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와;
    외부로부터 인가되는 클럭 신호에 응답해서 내부 클럭 신호를 발생하는 내부 클럭 신호 발생 회로 및;
    상기 내부 클럭 신호에 응답해서 상기 메모리 셀 어레이로부터 독출된 데이터를 출력하는 데이터 출력 회로를 포함하며;
    상기 내부 클럭 신호 발생 회로는 상기 외부로부터 인가되는 클럭 신호를 버퍼링하는 입력 버퍼 회로와, 상기 입력 버퍼 회로에 연결되고, 상기 외부로부터 인가되는 클럭 신호가 활성화되고 소정 시간이 경과한 후 펄스 형태의 리세트 신호를 발생하는 리세트 회로 및, 상기 입력 버퍼 회로의 출력을 반전시켜 출력 노드로 상기 반전된 신호를 출력하고, 그렇게 발생된 상기 리세트 신호에 따라 비활성화되고 리세트 되는 다이나믹 반전 회로로 구성되는 동기형 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 입력 버퍼 회로는 상기 외부로부터 인가되는 클럭 신호와 상보적인 신호를 출력하는 동기형 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 리세트 회로는,
    상기 입력 버퍼 회로에 연결된 제 1 인버터 회로와;
    상기 제 1 인버터 회로에 연결되며, 상기 입력 버퍼 회로로부터 출력된 신호가 지연되게 하는 지연 회로 및;
    상기 제 1 인버터 회로 및 상기 지연 회로의 출력들을 조합하여 조합한 결과로서 상기 리세트 신호를 발생하는 로직 회로를 포함하는 동기형 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 지연 회로는 2N개 (N=1 또는 그 보다 큰 정수)의 직렬 연결된 인버터 회로들을 포함하는 동기형 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 로직 회로는,
    상기 제 1 인버터 및 지연 회로들의 출력들을 받아들이는 낸드 게이트 및;
    상기 낸드 게이트의 출력에 연결되며, 출력 신호로서 상기 리세트 신호를 출력하는 제 2 인버터 회로를 포함하는 동기형 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 반전 회로는,
    상기 리세트 신호를 받아들이는 게이트 및 전원 전압과 노드 사이에 형성된 전류 통로를 가지는 제 1 트랜지스터와;
    상기 입력 버퍼 회로에 연결된 게이트 및 상기 노드 및 상기 반전 회로의 출력 노드 사이에 형성된 전류 통로를 가지는 제 2 트랜지스터 및;
    상기 리세트 신호를 받아들이는 게이트 및 상기 반전 회로의 출력 노드와 접지 전압 사이에 형성된 전류 통로를 가지는 제 3 트랜지스터를 포함하는 동기형 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 반전 회로의 출력 노드에 연결된 래치 회로를 부가적으로 포함하는 동기형 반도체 메모리 장치.
  20. 제 13 항에 있어서,
    상기 반전 회로의 출력 노드에 연결된 출력 드라이버 회로를 부가적으로 포함하는 동기형 반도체 메모리 장치.
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