KR100278988B1 - 어드레스 천이 검출회로 - Google Patents

어드레스 천이 검출회로 Download PDF

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Abstract

본 발명은 어드레스 천이 검출회로에 관한 것으로, 제 1 지연수단에는 어드레스 비트가 입력되고, 어드레스 비트가 로우 레벨에서 하이 레벨로 천이할 때 활성화되어 하이 레벨 신호의 출력을 지연시키며, 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 비활성화되어 시간지연없이 로우 레벨 신호를 출력하고, 그 출력동작이 소정의 제어신호에 의해 단속된다. 제 2 지연수단에도 역시 제 1 지연수단에 입력된 어드레스 비트가 입력되는데, 어드레스 비트가 로우 레벨에서 하이 레벨로 천이할 때 비활성화되어 시간지연없이 하이 레벨 신호를 출력하고, 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 활성화되어 로우 레벨 신호의 출력을 지연시키며, 그 출력동작이 소정의 제어신호에 의해 단속된다. 인버터는 제 1 지연수단의 출력신호를 반전시킨다. 앤드 게이트는 인버터와 제 2 지연수단의 출력신호가 입력되며, 그 출력신호가 어드레스 천이 검출신호인 논리 게이트이다. 피드백 제어수단은 어드레스 천이 검출신호를 입력으로 받아 어드레스 천이 검출신호가 하이 레벨이면 이를 소정 시간동안 지연시킨다음 출력하여 제 1 지연수단의 지연작용을 해제하고, 반대로 어드레스 천이 검출신호가 로운 레벨이면 이를 소정시간동안 지연시킨다음 출력하여 제 2 지연수단의 지연작용을 해제한다. 이와같은 본 발명은 입력되는 어드레스의 펄스폭이 정상적인 경우보다 매우 짧은 경우에도 충분한 펄스폭을 갖는 어드레스 천이 검출신호를 발생시키는 효과가 있다.

Description

어드레스 천이 검출회로
본 발명은 어드레스 천이 검출회로에 관한 것으로, 특히 입력되는 어드레스 비트의 로직 천이를 검출하여 소정 펄스 폭의 어드레스 천이 검출신호를 발생시키는 어드레스 천이 검출회로에 관한 것이다.
어드레스 천이 검출회로(ATD, Address Transition Detector)는 반도체 메모리에 입력되는 어드레스의 로직 천이가 발생하면 이를 검출하여 일정한 펄스 폭을 갖는 어드레스 천이 검출신호(Address Transition Detection Signal)를 발생시키기 위한 회로이다. 이 어드레스 천이 검출신호가 갖는 소정의 펄스 폭은 메모리 셀로부터 데이타를 액세스하는데 필요한 소정의 동작 사이클을 확보하기 위한 것이다. 일례로 반도체 메모리 가운데 디램(DRAM)에서의 어드레스 천이 검출신호는 컬럼 어드레스 경로에서 발생하도록 하는 것이 일반적이다. 스태틱 컬럼모드에서는 컬럼 어드레스의 입력에 따라 비트라인에 실려있는 데이타가 순차적으로 출력된다. 이 경우 어드레스 입력에 동기되어 데이타의 전송 및 관련 회로의 활성화를 제어하는 신호(/CAS와 같은)가 필요하다. 그러나 스태틱 컬럼모드에서는 두 번째 비트 이후부터/CAS 신호가 입력되지 않으므로, 대신 어드레스 천이 검출신호를 발생시켜서 데이타 액세스에 필요한 여러 가지 제어신호를 만들어낸다. 특히 컬럼 어드레스가 입력되면(즉, 컬럼 어드레스에 천이가 발생하면) 이를 검출하여 어드레스 천이 검출신호를 만들어내고, 이 어드레스 천이 검출신호가 활성화되어 있는 동안 데이타 버스라인을 미리 일정 레벨(대개의 경우 2/VCC)로 프리차지시켜 놓음으로써 데이타 전송 속도를 향상시키는 것은 물론 전력소비까지도 줄일 수 있다.
제1도는 종래의 어드레스 천이 검출회로를 나타낸 회로도이다. 제1도의 어드레스 천이 검출회로에 입력되는 어드레스 비트(AIN)가 로우 레벨에서 하이 레벨로 천이하면 인버터(INV1)의 출력신호인 노드(N5)의 신호는 로우 레벨이고, 인버터(INV2)의 출력신호인 노드(N2)의 신호는 하이 레벨이다. 이와 같은 두 노드(N2)(N5)의 신호에 의해 트랜스미션 게이트(TG1)가 턴 온되고, 또 다른 트랜스미션 게이트(TG2)는 턴 오프된다. 노드(N2)의 하이 레벨 신호는 직접경로와 지연경로(인버터 INV3 INV4와 캐패시터 C1, C2로 구성된)의 두 가지 경로를 통하여 낸드 게이트(NAND1)에 입력된다. 따라서 낸드 게이트(NAND1)의 출력신호는 상술한 지연수단에 의한 지연시간 만큼의 하이 레벨 구간(펄스 폭)을 갖는 펄스신호가 되며, 이 펄스 신호가 턴 온되어 있는 트랜스미션 게이트(TG1)를 통하여 어드레스 천이 검출신호(ATD)로서 출력된다.
어드레스 비트(AIN)가 하이 레벨에서 로우 레벨로 천이하면 노드(N5)의 신호는 하이 레벨이고, 노드(N2)의 신호는 로우 레벨이다. 따라서 트랜스미션 게이트(TG1)는 턴 오프되고, 또 다른 트랜스미션 게이트(TG2)는 턴 온된다. 노드(N5)의 로우 레빌 신호는 직접경로와 지연경로(인버터 INV3, INV4와 캐패시터 C1, C2로 구성된)의 두 가지 경로를 통하여 낸드 게이트(NAND2)에 입력된다. 따라서 낸드 게이트(NAND2)의 출력신호는 상술한 지연수단에 의한 지연시간 만큼의 하이 레벨 구간(펄스 폭)을 갖는 펄스신호가 되며, 이 펄스신호가 턴 온되어 있는 트랜스미션 게이트(TG2)를 통하여 어드레스 천이 검출신호(ATD)로서 출력된다.
이와 같은 종래의 어드레스 천이 검출회로에 정상적인 어드레스 비트보다 작은 펄스 폭의 파지티브 쇼트 펄스(positive short pulse)가 입력되면, 노드(N5)의 신호는 네거티브 쇼트 펄스(negative short pulse)가 되어 직접경로와 지연경로(INV5, C3, INV6, C4)를 통하여 낸드 게이트(NAND2)에 입력된다. 노드(N2)의 신호는 파지티브 쇼트 펄스가 되어 직접경로와 지연경로(INV3, C1, INV4, C2)를 통하여 낸드 게이트(NAND1)에 입력된다. 그러나 이와 같은 쇼트 펄스가 트랜스미션 게이트(TG1)(TG2)를 턴 온시키거나 턴 오프시키는 시간이 너무 짧아서 낸드 게이트(NAND1)(NAND2)의 출력신호를 어드레스 천이 검출신호(ATD)로서 출력할 수 있는 시간을 충분히 확보할 수 없다. 또한 쇼트 펄스의 펄스 폭이 지연경로(인버터와 캐패시터로 이루어진)가 갖는 지연시간보다 짧으면 낸드게이트(NAND1)(NAND2)의 출력신호의 논리값은 신뢰할 수 없다.
따라서 본 발명은 정상적인 입력 어드레스 비트의 펄스 폭보다 매우 작은 쇼트 펄스가 입력되어도 정상적인 펄스 폭의 어드레스 천이 검출신호를 발생시키는 어드레스 천이 검출회로를 제공하는데 그 목적이 있다.
제1도는 종래의 어드레스 천이 검출회로를 나타낸 회로도.
제2도는 본 발명에 따른 어드레스 천이 검출회로를 나타낸 회로도.
제3도는 제2도에 나타낸 본 발명에 따른 어드레스 천이 검출회로에 로우 레벨에서 하이 레벨로 천이하는 어드레스가 입력될 때의 동작 특성을 나타낸 파형도.
제4도는 제2도에 나타낸 본 발명에 따른 어드레스 천이 검출회로에 하이 레벨에서 로우 레벨로 천이하는 어드레스가 입력될 때의 동작 특성을 나타낸 파형도.
제5도는 제2도에 나타낸 본 발명에 따른 어드레스 천이 검출회로에 하이 레벨의 쇼트펄스 신호가 입력될 때의 동작 특성을 나타낸 파형도.
제6도는 제2도에 나타낸 본 발명에 따른 어드레스 천이 검출회로에 로우 레벨의 쇼펄스 신호가 입력될 때의 동작 특성을 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
INV1∼INV19 : 인버터 Q1∼Q14 : 모스 트랜지스터
TG1∼TG14 : 트랜스미션 게이트 NAND1∼NAND11 : 낸드 게이트
C1∼C4 : 캐패시터
이와 같은 목적의 본 발명은 제 1 지연수단과 제 2 지연수단, 제 1 지연수단의 출력신호가 인버터에 의해 반전되어 입력되고 제 2 지연수단의 출력신호가 직접 입력되는 앤드 게이트, 앤드 게이트의 출력신호인 어드레스 천이 검출신호를 피드백시켜서 제 1 지연수단 또는 제 2 지연수단의 지연작용을 제어하는 피드백 수단을 포함하여 이루어진다.
먼저 제 1 지연수단에는 어드레스 비트가 입력되고, 어드레스 비트가 로우 레벨에서 하이 레벨로 천이할 때 활성화되어 하이 레벨 신호의 출력을 지연시키며, 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 비활성화되어 시간지연없이 로우 레벨 신호를 출력하고, 그 출력동작이 소정의 제어신호에 의해 단속된다. 제 2 지연수단에도 역시 제 1 지연수단에 입력된 어드레스 비트가 입력되는데, 어드레스 비트가 로우 레벨에서 하이 레벨로 천이할 때 비활성화되어 시간지연없이 하이 레벨 신호를 출력하고, 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 활성화되어 로우 레벨 신호의 출력을 지연시키며, 그 출력동작이 소정의 제어신호에 의해 단속된다. 인비터는 제 1 지연수단의 출력신호를 반전시킨다. 앤드 게이트는 인버터와 제 2 지연수단의 출력신호가 입력되며, 그 출력신호가 어드레스 천이 검출신호인 논리 게이트이다. 피드백 제어수단은 어드레스 천이 검출신호를 입력으로 받아 어드레스 천이 검출신호가 하이 레벨이면 이를 소정 시간동안 지연시킨다음 출력하여 제 1 지연수단의 지연작용을 해제하고, 반대로 어드레스 천이 검출신호가 로우 레벨이면 이를 소정시간동안 지연시킨다음 출력하여 제 2 지연수단의 지연작용을 해제 한다.
제2도 내지 제6도는 상술한 바와 같은 본 발명의 바람직한 실시예의 회로구성과 그 동작특성을 도시한 파형도이다.
제2도의 회로도에서 인버터(INV11)는 풀 업 트랜지스터인 피모스 트랜지스터(Q11)와 풀 다운 트랜지스터인 엔모스 트랜지스터(Q12)가 직렬 연결되어 이루어진다. 피모스 트랜지스터(Q11)의 소스에는 전원 전압(VDD)이 공급되고 게이트에는 어드레스 비트가 입력된다. 구동능력이 피모스 트랜지스터(Q11)보다 상대적으로 매우 작게 형성되어 있는 엔모스 트랜지스터(Q12)의 드레인은 피모스 트랜지스터(Q11)의 드레인과 상호 연결되어 출력단(N10)을 형성하고 소스는 접지된다. 이 엔모스 트랜지스터(Q12)의 게이트에는 어드레스 비트(AIN)가 아닌 칩인에이블 신호(CE)가 입력된다. ///칩인에이블 신호(CE)는 칩 선택신호로서 이 신호가 활성화됨으로써 본 발명에 따른 어드레스 천이 검출회로 역시 활성화된다. 엔모스 트랜지스터(Q12)의 구동능력은 피모스 트랜지스터(Q11)보다 작기 때문에 입력되는 어드레스 비트(AIN)의 천이 방향에 따라 출력단(N10)의 전압 레벨이 변화하는 속도가 달라진다. 즉 엔모스 트랜지스터(Q12)가 칩인에이블 신호(CE)에 의해 이미 턴 온되어 있는 상태에서 로우 레벨의 어드레스 비트(AIN)가 입력되면 피모스 트랜지스터(Q11)가 턴 온되어 정상적인 속도(빠른 속도)의 풀 업동작이 이루이진다. 반대로 하이 레벨의 어드레스 비트(AIN)가 입력되면 피모스 트랜지스터(Q11)는 턴 오프되어 이미 턴 온되어 있는 엔모스 트랜지스터(Q12)에 의한 풀 다운 동작이 이루어진다. 이때 엔모스 트랜지스터(Q12)에 의한 풀 다운 동작의 진행속도는 풀 업 동작의 진행 속도보다 현저히 느리다. 그 이유는, 이미 언급하였듯이, 엔모스 트랜지스터(Q12)가 피모스 트랜지스터(Q11)보다 상대적으로 매우 작은 구동능력을 갖기 때문이다. 인버터(INV11)의 출력신호는 병렬 연결된 또 다른 두 개의 인버터(INV12)(INV13)에 의해 반전된다. 이 가운데 인버터(INV13)는 인버터(INV12)보다 상대적으로 낮은 로직 임계전압(Logic Threshold Voltage, VLT)을 갖는다. 따라서 인버터(INV11)의 출력신호가 하이 레벨에서 로우 레벨로 천이하는 경우(풀 다운)에는 두 개의 인버터(INV12)(INV13)는 다소의 시차를 두고 하이 레벨의 신호를 출력한다. 그 이유는 인버터(INV13)의 로직 임계전압이 인버터(INV12)의 로직 임계전압보다 상대적으로 낮아서, 풀다운 동작에 의해 하강하는 인버터(INV11)의 출력전압이 두 인버터(INV12)(INV13)의 각각의 로직 임계전압에 도달하는 시간이 다르기 때문이다. 또 인버터(INV11)의 풀 다운 동작이 매우 느리게 진행되기 때문에 그 시차 또한 비교적 크다. 따라서 인버터(INV12)에서 먼저 하이 레벨의 신호가 출력되고, 인버터(INV13)에서는 이보다 늦게 하이 레벨의 신호가 출력된다. 반대로 인버터(INV11)의 출력신호가 로우 레벨에서 하이 레벨로 천이하는 경우(풀 업)에는 두 개의 인버터(INV12)(INV13)에서 거의 동시에 로우 레벨의 출력신호를 발생시킨다. 그 이유는 인버터(INV11)의 풀 업동작은 매우 빠른 속도로 진행되기 때문에 출력단(N10)의 전압이 두 개의 인버터(INV12)(INV13)의 로직 임계전압에 거의 동시에 도달하기 때문이다. 두 개의 인버터(INV12)(INV13)의 출력신호는 각각 트랜스미션 게이트(TG11)(TG12)에 의해 단속된다. 두 개의 인버터(INV12)(INV13)의 출력신호는 모두 인버터(INV14)에 입력되는데, 그 입력 경로가 트랜스미션 게이트(TG11)(TG12)에 의해 단속되는 것이다. 이 두 개의 트랜스미션 게이트(TG11)(TG12)는 상보의 제어신호에 의해 제어되기 때문에 온·오프 동작 역시 상보로 이루어진다.
인버터(INV15)는 풀 업 트랜지스터인 피모스 트랜지스터(Q13)와 풀 다운 트랜지스터인 엔모스 트랜지스터(Q14)가 직렬 연결되어 이루어진다. 구동 능력이 엔모스 트랜지스터(Q14)보다 상대적으로 작은 피모스 트랜지스터(Q13)의 소스에는 전원 전압(VDD)이 공급되고 게이트에는 칩인에이블 신호(CE)의 상보신호인 칩인에이블 바 신호(CEB)가 입력되며 소스는 엔모스 트랜지스터(Q12)의 드레인에 연결되어 출력단(N20)을 형성한다. 엔모스 트랜지스터(Q14)의 소스는 접지되고 게이트에는 어드레스 비트(AIN)가 입력된다. 피모스 트랜지스터(Q13)의 구동능력은 엔모스 트랜지스터(Q14)보다 작기 때문에 입력되는 어드레스 비트(AIN)의 천이 방향에 따라 출력단(N20)의 전압 레벨이 변화하는 속도가 달라진다. 즉, 피모스 트랜지스터(Q13)가 칩인에이블 바 신호(CEB)에 의해 이미 턴 온되어 있는 상태에서 하이 레벨의 어드레스 비트(AIN)가 입력되면 엔모스 트랜지스터(Q14)가 턴 온되어 정상적인 속도(빠른 속도)의 풀 다운 동작이 이루어진다. 반대로 로우 레벨의 어드레스 비트(AIN)가 입력되면 엔모스 트랜지스터(Q14)는 턴 오프되어, 이미 턴 온되어 있는 피모스 트랜지스터(Q13)에 의한 풀 업 동작이 이루어진다. 이때 피모스 트랜지스터(Q13)에 의한 풀 업 동작의 진행속도는 풀 다운 동작의 진행 속도보다 현저히 느리다. 그 이유는 이미 언급하였듯이, 피모스 트랜지스터(Q17)가 엔모스 트랜지스터(Q14)보다 상대적으로 매우 작은 구동능력을 갖기 때문이다.
인버터(INV15)의 출력신호는 병렬 연결된 또 다른 두 개의 인버터(INV16)(INV17)에 의해 반전된다. 이 가운데 인버터(INV17)는 인버터(INV16)보다 상대적으로 높은 로직 임계전압(VLT)을 갖는다. 따라서 인버터(INV15)의 출력신호가 하이 레벨에서 로우 레벨로 천이하는 경우(풀 다운)에는 두 개의 인버터(INV16)(INV17)에서 거의 동시에 하이 레벨의 출력신호를 발생시킨다. 그 이유는 인버터(INV15)의 풀 다운 동작은 매우 빠른 속도로 진행되기 때문에 출력단(N20)의 전압이 두 개의 인버터(INV16)(INV17)의 로직 임계전압(VLT)에 거의 동시에 도달하기 때문이다. 반대로 인버터(INV15)의 출력신호가 로우 레벨에서 하이 레벨로 천이하는 경우(풀 업)에 두 개의 인버터(INV16)(INV17)는 다소의 시차를 두고 로우 레벨의 신호를 출력한다. 그 이유는 풀 업 동작에 의해 상승하는 인버터(INV15)의 출력전압이 두 인버터(INV16)(INV17)의 각각의 로직 임계전압에 도달하는 시간이 다르기 때문이다. 또한 인버터(INV15)의 풀 업 동작의 진행속도가 매우 느리기 때문에 그 시차가 비교적 크다. 따라서 인버터(INV16)에서 먼저 로우 레벨의 신호가 출력되고, 인버터(INV17)에서는 이보다 늦게 로우 레벨의 신호가 출력된다. 두 개의 인버터(INV16)(INV17)의 출력신호는 각자 트랜스미션 게이트(TG13)(TG14)에 의해 단속된다. 이 두 개의 트랜스미션 게이트(TG13)(TG14)는 상보의 제어신호에 의해 제어되기 때문에 온·오프 동작 역시 상보로 이루어진다.
낸드 게이트(NAND11)에는 인버터(INV14)의 출력신호와 트랜스미션 게이트(TG13)의 출력신호(또는 트랜스미션 게이트 TG14의 출력신호)가 입력된다. 이 낸드 게이트(NAND11)의 출력신호는 인버터(INV18)에 의해 반전되어 어드레스 천이 검출신호(ATD)로서 출력된다. 결과적으로 낸드 게이트(NAND11)와 인버터(INV18)가 하나의 앤드 게이트를 구성한다.
지연부(D)는 어드레스 천이 검출신호(ATD)를 입력으로 받아 이를 소정 시간동안 지연시킨 후에 출력하여 네 개의 트랜스미션 게이트(TG11)(TG12)(TG13)(TG14)의 온·오프 동작을 제어하는 피드백 수단이다. 지연부(D)의 출력신호(즉, 지연된 어드레스 천이 검출신호 ATD)는 전술한 네 개의 트랜스미션 게이트(TG11)(TG12)(TG13)(TG14)의 제어신호로서, 직접 전달되거나 인버터(INV19)에 의해 반전되어 전달된다. 지연부(D)의 출력신호가 하이 레벨이면 트랜스미션 게이트(TG11)(TG13)가 턴 온되고, 반대로 지연부(D)의 출력신호가 로우 레벨이면 또 다른 트랜스미션 게이트(TG12)(TG14)가 턴 온된다.
제3도와 제4도는 본 발명에 따른 어드레스 천이 검출회로에 정상적인 펄스 폭을 갖는 어드레스 비트가 입력될 때의 동작특성을 나타낸 타이밍 디이어그램이다. 제3도는 어드레스 비트가 로우 레벨에서 하이 레벨로 천이할 때의 타이밍 다이어그램이고, 제4도는 로우 레벨에서 하이 레벨로 천이할 때의 타이밍 다이어그램이다.
칩인에이블 신호(CE)가 하이 레벨로 활성화되어 있는 초기상태에서 인버터(INV11)의 엔모스 트랜지스터(Q12)와 인버터(INV15)의 피모스 트랜지스터(Q13) 역시 턴 온되어 있다. 이때 어드레스 비트(AIN)가 로우 레벨에서 하이 레벨로 천이하면, 인버터(INV11)의 피모스 트랜지스터(Q11)는 턴 오프되고, 인버터(INV15)의 엔보스 트랜지스터(Q14)는 턴 온된다. 먼저 인버터(INV11)에서는 피모스 트랜지스터(Q11)가 턴 오프됨에 따라 이미 턴 온되어 있는 엔모스 트랜지스터(Q12)에 의한 풀 다운 동작이 느린 속도로 진행된다. 이로 인하여 인버터(INV12)에서는 즉시 하이 레벨의 신호가 출력되지만, 인버터(INV13)에서는 아직 하이 레벨의 신호가 출력되지 않는다.
이때 어드레스 천이 검출신호(ATD)는 로우 레벨의 초기값을 갖기 때문에 지연부(D)의 출력신호 역시 로우 레벨이다. 따라서 트랜스미션 게이트(TG11)는 턴 오프되어 있고, 또 다른 트랜스미션 게이트(TG12)는 턴 온되어 있다. 인버터(INV12)의 하이 레벨 출력신호는 아직 트랜스미션 게이트(TG11)를 통과하지 못한 상태이고, 인버터(INV13)의 출력신호는 아직 로우 레벨이기 때문에 인버터(INV14)의 출력신호 역시 초기값인 하이 레벨이 그대로 유지된다. 이와 같은 일련의 동작에 따른 입출력 신호의 파형을 제3도의 (1)∼(6)에 나타내었다.
인버터(INV15)에서는 피모스 트랜지스터(Q13)가 이미 턴 온되어 있지만, 구동능력이 상대적으로 더 큰 엔모스 트랜지스터(Q14)가 턴 온됨에 따라 풀 다운 동작이 매우 빠른 속도로 이루어진다. 따라서 두 개의 인버터(INV16)(INV17)에서 거의 동시에 하이 레벨의 신호가 출력된다. 이때 트랜스미션 게이트(TG14)가 턴 온되어 있기 때문에 인버터(INV17)의 하이 레벨 출력신호가 바로 낸드 게이트(NANDll)에 입력된다.
낸드 게이트(NAND11)의 두 입력이 모두 하이 레벨이므로 그 출력신호는 로우 레벨이 된다. 낸드 게이트(NAND11)의 로우 레벨 출력신호는 인버터(INV18)에 의해 하이 레벨로 반전되어 출력되는데, 이 인버터(INV18)의 하이 레벨 출력신호가 어드레스 천이 검출신호(ATD)이다. 이 하이 레벨의 어드레스 천이 검출신호(ATD)가 지연부(D)에 의헤 소정시간동안 지연된 다음 출력되면, 턴 오프되어 있던 두 개의 트랜스미션 게이트(TG11)(TG13)가 턴 온된다. 인버터(INV12)의 출력신호가 하이 레벨이기 때문에 인버터(INV14)에서는 로우 레벨의 신호가 출력되어 낸드 게이트(NAND11)의 출력신호를 하이 레벨로 바꾼다. 따라서 인버터(INV18)에서 출력되는 어드레스 천이 검출신호(ATD)는 다시 로우 레벨로 복귀된다. 이와 같은 일련의 동작에 따른 신호의 파형을 제3도의 (5)∼(12)에 나타내었다.
이와 반대로 어드레스 비트(AIN)가 하이 레벨에서 로우 레벨로 천이하면, 인버터(INV11)의 피모스 트랜지스터(Q11)는 턴 온되고, 인버터(INV15)의 엔모스 트랜지스터(Q14)는 턴 오프된다.
인버터(INV11)에서는 엔모스 트랜지스터(Q12)가 이미 턴 온되어 있지만, 구동능력이 상대적으로 매우 큰 피모스 트랜지스터(Q11)가 턴 온됨에 따라 풀 업 동작이 빠른 속도로 이루어진다. 이 때문에 두 개의 인버터(INV12)(INV13)에서는 거의 동시에 로우 레벨의 신호가 출력된다. 이때 트랜스미션 게이트(TG12)가 로우 레벨의 어드레스 천이 검출신호(ATD)에 의해 턴 온되어 있기 때문에, 인버터(INV13)의 로우 레벨 출력신호가 인버터(INV14)에 즉시 입력된다. 인버터(INV14)에서는 하이 레벨의 신호가 출력되어 낸드 게이트(NAND11)에 입력된다. 이와 같은 일련의 동작에 따른 신호의 파형을 제4도의 (1)∼(6)에 나타내었다.
인버터(INV15)에서는 엔모스 트랜지스터(Q14)가 턴 오프됨에 따라 이미 턴 온되어 있는 피모스 트랜지스터(Q13)에 의해 풀 업 동작이 매우 느리게 진행된다. 이때문에 인버터(INV17)에서는 즉시 로우 레벨의 신호가 출력되지만, 또 다른 인버터(INV17)에서는 아직 로우 레벨의 신호가 출력되지 않는다. 이때 트랜스미션 게이트(TG13)는 턴 오프되어 있고 트랜스미션 게이트(TG14)는 턴 온되어 있다. 그러나 인버터(INV17)의 출력신호는 아직 하이 레벨이기 때문에 낸드 게이트(NAND11)의 또 다른 입력신호 역시 하이 레벨이다.
낸드 게이트(NAND11)의 두 입력이 모두 하이 레벨이므로 인버터(INV18)의 출력신호인 어드레스 천이 검출신호(ATD) 역시 하이 레벨로 된다. 이 하이 레벨의 어드레스 천이 검출신호(ATD)가 지연부(D)에 의해 소정시간동안 지연된 다음 출력되면, 턴오프되어 있던 두 개의 트랜스미션 게이트(TG11)(TG13)가 턴 온된다.
인버터(INV16)의 출력신호가 로우 레벨이기 때문에 트랜스미션 게이트(TG13)가 턴 온되면 낸드 게이트(NAND11)의 출력신호가 하이 레벨로 바뀐다. 따라서 인버터(INV18)에서 출력되는 어드레스 천이 검출신호(ATD)는 다시 로우 레벨로 복귀된다.
이와 같은 일련의 동작에 따른 신호의 파형을 제4도의 (7)∼(12)에 나타내였다.
이상의 동작설명에서 알 수 있듯이 본 발명에 따른 어드레스 천이 검출회로에 입력되는 어드레스 비트(AIN)가 하이 레벨 또는 로우 레벨로 천이하면 지연부(D)에 설정되어 있는 지연시간 만큼의 펄스 폭을 갖는 어드레스 천이 검출신호(ATD)가 발생하는 것이다.
이와같은 동작은 본 발명의 어드레스 천이 검출회로에 입력되는 어드레스 비트가 충분한 펄스 폭을 유지한다는 조건하에서 이루어지는 것이다. 그러나 본 발명의 어드레스 천이 검출회로는 충분한 펄스 폭을 갖지 못하는 쇼트 펄스 형태의 어드레스 비트가 입력되어도 정상적인 펄스 폭을 갖는 어드레스 천이 검출신호를 발생시킨다.
제5도와 제6도는 본 발명에 따른 어드레스 천이 검출회로에 쇼트 펄스 형태의 어드레스 비트가 입력될 매의 동작특성을 나타낸 타이밍 다이어그램이다. 제5도는 파지티브 쇼트 펄스가 입력될 때의 타이밍 다이어그램이고, 제6도는 네거티브 쇼트 펄스가 입력될 때의 타이밍 다이어그램이다.
칩인에이블 신호(CE)가 하이 레벨로 활성화되어 있는 초기상태에서 인버터(INV11)의 엔모스 트랜지스터(Q12)와 피모스 트랜지스터(Q11)가 모두 턴 온되어 있다. 이때 파지티브 쇼트 떨스,형태의 어드레스 비트(AIN)가 입력되어 피모스 트랜지스터(Q11)가 순간적으로 턴 오프되더라도 엔모스 트랜지스터(Q12)의 구동능력이 상대적으로 매우 작기 때문에 출력단(N10)을 풀 다운시키지 못한다. 따라서 인버터(INV11)에서는 계속 하이 레벨의 신호가 출력되고, 두 개의 인버터(INV12)(INV13)의 출력 신호 역시 로우 레벨의 초기상태가 계속 유지된다. 이때 트랜스미션 게이트(TG12)가 턴 온되어 있으므로 인버터(INV13)의 로우 레벨 출력신호는 인버터(INV14)에 의해 하이 레벨로 반전되어 낸드 게이트(NAND11)에 입력된다. 이와 같은 동작에 따른 신호의 파형을 제5도의 (1)∼(6)에 나타내었다.
인버터(INV15)에서는 피모스 트랜지스터(Q13)가 로우 레벨의 칩인에이블 바 신호(CEB)에 의해 틴 온되어 있고, 인모스 트랜지스터(Q14)는 로우 레벨의 어드레스 비트(AIN)에 의해 턴 오프되어 있기 때문에 하이 레벨의 신호가 출력되는 상태이다.
이때 파지티브 쇼트 펄스 형테의 어드레스 비트(AIN)가 입력되면 짧은 시간동안 엔모스 트랜지스터(Q14)를 턴 온시키지만, 엔모스 트랜지스터(Q14)의 구동능력이 피모스 트랜지스터(Q13) 보다 상대적으로 매우 크기 때문에 출력단(N20)을 빠른 속도로 풀 다운 시키기에 충분하다. 따라서 두 개의 인버터(INV16)(INV17)의 출력신호는 거의 동시에 하이 레벨로 된다. 이때 트랜스미션 게이트(TG14)가 턴 온되어 있으므로 인버터(INV17)의 하이 레벨 출력신호가 즉시 낸드 게이트(NAND11)에 입력된다.
낸드 게이트(NAND11)의 두 입력이 모두 하이 레벨이므로 그 출력신호는 로우 레벨이다. 따라서 낸드 게이트(NAND11)의 출력신호인 어드레스 천이 검출신호 역시 하이 레벨로 된다. 이 하이 레벨의 어드레스 천이 검출신호(ATD)가 지연분(D)에 의해 소정시간동안 지연된 다음 출력되면, 턴 오프되어 있던 두 개의 트랜스미션 게이트(TG11)(TG13)가 턴 온된다. 이 동안에 인버터(INV15)의 풀 업 트랜지스터인 피모스 트랜지스터(Q13)에 의해 출력단(N20)이 하이 레벨로 풀 업되기 때문에 트랜스미션 게이트(TG13)가 턴 온되는 시점에서는 인버터(INV21)의 출력신호가 로우 레벨로 된다. 인버터(INV17)의 로우 레벨 출력신호는 턴 온된 트랜스미션 게이트(TG14)를 통하여 낸드 게이트(NAND11)에 입력되어 낸드 게이트(NAND11)의 출력신호를 하이 레벨로 바꾼다. 따라서 인버터(INV18)에서 출력되는 어드레스 천이 검출신호(ATD)는 다시 로우 레벨로 복귀된다. 이와 같은 일련의 동작에 따른 신호의 파형을 제5도의 (7)∼(12)에 나타내었다.
이와 반대로 네거티브 쇼트 펄스 형태의 어드레스 비트(AIN)가 입력되면, 인버터(INV11)의 피모스 트랜지스터(Q11)가 비교적 짧은 시간동안 턴 온된다. 이때 인버터(INV11)의 출력단(N10)은 턴 온되어 있는 엔모스 트랜지스터(Q12)에 의해 로우 레벨로 풀 다운되어 있다. 그러나 피모스 트랜지스터(Q11)의 구동능력이 엔모스 트랜지스터(Q12)보다 상대적으로 매우 크기 때문에 출력단(N10)을 풀 업 시키기에 충분하다. 따라서 두 개의 인버터(INV12)(INV13)에서는 거의 동시에 로우 레벨의 신호가 출력된다. 이때 트랜스미션 게이트(TG12)가 턴 온되어 있어 인버터(INV13)의 로우 레벨 출력신호가 인버터(INV14)에 의해 하이 레벨로 반전된 다음 낸드 게이트(NAND11)에 입력 된다.
인버터(INV15)에서는 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14)가 모두 턴 온되어 있는 상태이지만, 엔모스 트랜지스터(Q14)의 구동능력이 상대적으로 매우 크기 때문에 출력단(N20)은 로우 레벨로 풀 다운되어 있다. 이 상태에서 네거티브 쇼트 펄스 형태의 어드레스 비트(AIN)가 입력되면 엔모스 트랜지스터(Q14)가 순간적으로 턴 오프된다. 그러나 구동능력이 상대적으로 매우 큰 엔모스 트랜지스터(Q14)가 짧은 시간동안 턴 오프되기 때문에 피모스 트랜지스터(Q13)가 출력단(N20)을 풀 업시키기에는 충분하지 못하다. 따라서 인버터(INV15)의 출력신호는 계속 로우 레벨이 유지된다. 두 개의 인버터(INV16)(INV17)의 출력신호 역시 계속 하이 레벨로 유지된다. 이때 트랜스미션 게이트(TG14)가 턴 온되어 있기 때문에 인버터(INV17)의 하이 레벨 출력신호는 즉시 낸드 게이트(NAND11)에 입력된다.
낸드 게이트(NAND11)의 두 입력이 모두 하이 레벨이므로 인버터(1NV18)의 출력신호인 어드레스 천이 검출신호(ATD) 역시 하이 레벨로 된다. 이 하이 레벨의 어드레스 천이 검출신호(ATD)가 지연부(D)에 의해 소정시간동안 지연된 다음 출력되면, 턴 오프되이 있던 두 개의 트랜스미션 게이트(TG11)(TG13)가 턴 온된다. 이 동안에 인버터(INV11)의 풀 다운 트랜지스터인 엔모스 트랜지스터(Q11)에 의해 출력단(N10)이 로우 레벨로 풀 다운된다. 따라서 트랜스미션 게이트(TG11)가 턴 온되는 시점에서 인버터(INV12)의 출력신호는 하이 레벨로 된다. 인버터(INV12)의 하이 레벨 출력신호는 턴 온된 트랜지스터 게이트(TG11)를 통하여 인버터(INV14)에 입력된다.
따라서 인버터(INV14)에서는 로우 레벨의 신호가 출력되어 낸드 게이트(NAND11)에 입력된다. 로우 레벨의 신호가 입력된 낸드 게이트(NAND11)에서는 하이 레벨의 신호가 출력되고, 결과적으로 인버터(INV18)의 출력신호인 어드레스 천이 검출신호(ATD)는 다시 로우 레벨로 복귀된다.
본 발명은 입력되는 어드레스의 펄스폭이 정상적인 경우보다 매우 짧은 경우에도 충분한 펄스폭을 갖는 어드레스 천이 검출신호를 발생시키며, 이를 청구항 1 내지 청구항 12를 통하여 구현하였다. 특히 청구항 2와 청구항 6의 발명은 입력되는 어드레스의 천이 방향에 따라 상보의 출력신호를 발생시킨다. 청구항 3 내지 청구항 5는 쇼트펄스가 입력되었을 때 이에따른 제 1 지연수단의 출력신호의 변화를 방지하며, 청구항 7 내지 청구항 9는 쇼트펄스가 입력되었을 때 이에따른 제 2 지연수단의 출력신호의 변화를 방지한다. 청구항 10 내지 청구항 12의 발명은 제 1 지연수단과 제 2 지연수단을 통하여 출력되는 신호를 입력받아 어드레스 천이 검출신호를 발생시키고 또 그 펄스폭을 충분히 확보하도록 한다.

Claims (12)

  1. 어드레스 천이 검출회로에 있어서, 어드레스 비트가 입력되고, 상기 어드레스 비트가 로우 레벨에서 하이 레벨로 천이하는 경우에 활성화되어 상기 하이 레벨의 어드레스 비트의 출력을 지연시키며, 상기 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 비활성화되어 시간지연 없이 상기 로우 레벨의 어드레스 비트를 출력하고, 그 출력동작이 소정의 제어신호에 의해 단속되는 제 1 지연수단과; 상기 어드레스 비트가 입력되고, 상기 어드레스 비트가 로우 레벨에서 하이 레벨로 천이하는 경우에 비활성화되어 시간지연없이 상기 하이 레벨의 어드레스 비트를 출력하며, 상기 어드레스 비트가 하이 레벨에서 로우 레벨로 천이할 때 활성화되어 상기 로우 레벨의 어드레스 비트를 출력을 지연시키고, 그 출력동작이 소정의 제어신호에 의해 단속되는 제 2 지연수단과; 상기 제 1 지연수단의 출력신호와 상기 제 2 지연수단의 출력신호가 입력되며, 그 출력신호가 어드레스 천이 검출신호인 앤드 게이트와; 상기 어드레스 천이 검출신호가 입력되고, 상기 어드레스 천이 검출신호가 하이 레벨이면 이를 소정 시간동안 지연시킨다음 출력하여 상기 제 1 지연수단의 지연작용을 해제하며, 상기 어드레스 천이 검출신호가 로우 레벨이면 이를 소정 시간동안 지연시킨다음 출력하여 상기 제 2 지연수단의 지연작용을 해제하는 피드백 제어수단을 포함하는 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 제 1 지연수단은, 초기값으로 로우 레벨의 출력신호를 발생시키고, 풀 다운 동작이 풀 업 동작보다 느리게 진행되는 제 1 인버터와, 상기 제 1 인버터의 출력신호를 반전시키는 제 2 인버터와; 상기 제 1 인버터의 출력신호를 반전시키고, 반전된 신호를 상기 제 2 인버터보다 늦게 출력하는 제 3 인버터와; 소정의 제어신호에 의해 제어되고, 상기 제 2 인버터의 출력신호와 상기 제 3 인버터의 출력신호를 선택적으로 반전시켜서 출력하는 제 1 스위칭 수단을 포함하여 이루어지는 어드레스 천이 검출회로.
  3. 제2항에 있어서, 상기 제 1 인버터는, 상기 어드레스 비트에 의해 제어되어 출력단을 풀 업시키는 제 1 풀 업 트랜지스터와; 초기화 신호에 의해 제어되어 출력단을 풀 다운시키고, 구동능력이 풀 업 트랜지스터보다 작은 제 1 풀 다운 트랜지스터를 포함하여 이루어지는 어드레스 천이 검출회로.
  4. 제2항에 있어서, 상기 제 3 인버터는, 상기 제 2 인버터보다 낮은 로직 임계전압을 갖고 상기 제 1 인버터의 출력신호를 반전시키는 어드레스 천이 검출회로.
  5. 제2항에 있어서, 상기 제 1 스위칭 수단은, 상기 제 2 인버터의 출력신호가 입력되며, 상기 제어신호에 의해 온·오프되는 제 1 트랜스미션 게이트와; 상기 제 3 인버터의 출력신호가 입력되며, 상기 제 1 트랜스미션 게이트와 상보적으로 온·오프되는 제 2 트랜스미션 게이트와; 상기 제 1 트랜스미션 게이트와 상기 제 2 트랜스미션 게이트의 출력신호를 반전시켜서 상기 앤드 게이트로 출력하는 제 4 인버터를 포함하여 이루어지는 어드레스 천이 검출회로.
  6. 제1항에 있어서, 상기 제 2 지연수단은, 초기값으로 하이 레벨의 출력신호를 발생시키고 풀 업 동작이 풀 다운 동작보다 느리게 진행되는 제 5 인버터와; 상기 제 5 인버터의 출력신호를 반전시키는 제 6 인버터와; 상기 제 5 인버터의 출력신호를 반전시키고, 반전된 신호를 상기 제 6 인버터보다 늦게 출력하는 제 7 인버터와; 소정의 제어신호에 의해 제어되고, 상기 제 6 인버터의 출력신호와 상기 제 7 인버터의 출력신호를 상기 앤드 게이트로 교번 출력하는 제 1 스위칭 수단을 포함하여 이루어지는 어드래스 천이 검출회로.
  7. 제6항에 있어서, 상기 제 5 인버터는, 상기 어드레스 비트에 의해 제어되어 출력단을 풀 다운시키는 제 2 풀 다운 소자와; 구동능력이 상기 풀 다운 소자보다 작고, 상기 초기화 신호의 상보신호에 의해 제어되어 출력단을 풀 업시키는 제 2 풀 업 소자를 포함하여 이루어지는 어드레스 천이 검출회로.
  8. 제6항에 있어서, 상기 제 7 인버터가, 상기 제 6 인버터보다 높은 로직 임계전압을 갖고 상기 제 5 인버터의 출력신호를 반전시키는 어드레스 천이 검출회로.
  9. 제6항에 있어서, 상기 제 2 스위칭 수단은, 상기 제 6 인버터의 출력신호가 입력되며, 상기 제어신호에 의해 온·오프되는 제 3 트랜스미션 게이트와; 상기 제 7 인버터의 출력신호가 입력되며, 상기 제 3 트랜스미션 게이트와 상보적으로 온·오프되는 제 4 트랜스미션 게이트를 포함하여 이루어지는 어드레스 천이 검출회로.
  10. 제5항과 제9항에 있어서, 상기 제 1 트랜스미션 게이트와 상기 제 3 트랜스미션 게이트는 상기 제어신호가 하이 레벨일때 동시에 턴 온되는 것이 특징인 어드레스 천이 검출회로.
  11. 제5항과 제9항에 있어서, 상기 제 2 트랜스미션 게이트와 상기 제 4 트랜스미션 게이트는 상기 제어신호가 로우 레벨일 때 동시에 턴 온되는 것을 특징인 어드레스 천이 검출회로.
  12. 제1항에 있어서, 상기 피드백 제어수단이, 상기 어드레스 천이 검출신호를 입력 받아 이를 소정시간동안 지연시킨 다음, 상기 어드레스 천이 검출신호 및 상기 어드레스 천이 검출신호의 상보 신호를 출력하는 상기 제 1 내지 상기 제 4 트랜스미션 게이트를 온·오프시키는 어드레스 천이 검출회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998892B1 (en) * 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
ITMI20022314A1 (it) * 2002-10-31 2004-05-01 Simicroelectronics S R L Circuito di rilevamento di una transazione logica con
US7266039B2 (en) * 2005-07-08 2007-09-04 Winbond Electronics Corp. Circuitry and method for adjusting signal length

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0344890A (ja) * 1989-07-12 1991-02-26 Toshiba Corp 半導体記憶装置のデータ出力制御回路
JP2991479B2 (ja) * 1990-11-16 1999-12-20 富士通株式会社 半導体集積回路及び半導体記憶装置
US5696463A (en) * 1993-11-02 1997-12-09 Hyundai Electronics Industries Co., Ltd. Address transition detecting circuit which generates constant pulse width signal
KR0136668B1 (ko) * 1995-02-16 1998-05-15 문정환 메모리의 펄스 발생회로
US5606269A (en) * 1995-10-26 1997-02-25 International Business Machines Corporation Non-delay based address transition detector (ATD)
KR0167300B1 (ko) * 1995-12-21 1999-02-01 문정환 메모리의 어드레스 천이 검출회로

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