KR20040103011A - 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 - Google Patents

페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 Download PDF

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Abstract

발명은 페이지 모드에서의 메모리 소자 리드 방법에 있어서, 워드라인을 선택하기 위한 로우 어드레스를 입력받는 단계와, 로우 어드레스에 의해 해당 워드라인이 인에이블되고 상기 인에이블된 워드라인에 연결된 셀 노드의 레벨을 리드하고 리스토어하는 단계와, 선택된 워드라인을 디스에이블시키고 상기 선택된 워드라인에 연결된 비트라인 센스 엠프들을 순차적으로 인에이블시켜 리드 동작을 실행하는 단계를 포함하되, 선택된 워드라인의 디스에이블은 상기 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 수행된다. 이러한 방식을 통해서, 페이지 모드에서의 리드 동작시 전류 소비를 줄일 수 있는 효과가 있다.

Description

페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한 로우 디코더 제어회로{METHOD OF READING MEMORY DEVICE IN PAGE MODE AND ROW DECODER CONTROL CIRCUIT USING THE SAME}
본 발명은 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한 로우 디코더 제어회로에 관한 것으로, 보다 상세하게는 로우 어드레스의 인가에 의해 워드라인을 인에이블하고 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 워드라인을 디스에이블하는 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한 로우 디코더 제어회로에 관한 것이다.
페이지 모드는 동일한 로우에 대해 액세스가 행하여지는 경우 로우 어드레스 지연을 없앨 수 있는 방법이다. 하나의 로우 내에 있는 비트 셀의 세트를 데이터의 페이지라 언급한다.
이하, 종래 기술에 의한 페이지 모드에서의 메모리 소자 리드 방법을 설명한다.
도 1은 종래기술에 의한 DRAM셀과 비트라인 센스엠프의 연결구조를 도시한 도면이다. 게이트에 BISH신호가 인가되는NMOS 트랜지스터(N1,N2:10)는 상부쪽 셀과 연결하는 스위칭 역할을 수행하고, 비트라인(BL)을 하이 레벨로 풀업하기 위한 PMOS 트랜지스터(P1,P2)와 비트라인(BL)을 논리 로우로 풀다운하기 위한 NMOS 트랜지스터들(N3,N4)은 센스 엠프(20)가 있다. 한편, 비트 라인 프리차지 신호(BLP)에 의해 비트라인(BL)과 비트라인 센스엠프 (BLSA)의 각 노드를 초기화하는 NMOS 트랜지스터(N7,N8,N9)로 구성된 비트라인 등화회로(30), 컬럼 어드레스(YI)의 인가에 이해 비트라인(BL)의 데이터를 라인(LDB)으로 전송하기 위한 NMOS트랜지스터(N5,N6)가 있다. 또한, 비트라인 센스엠프를 구동시키기 위한 신호는 라인들(RTO SB)을 통해서 인가된다.
도 2는 종래기술에 의한 DRAM셀과 비트라인 센스엠프의 동작 파형을 도시한 타이밍도이다. 도 2를 설명하면, 초기상태에서는 (1)구간에서 비트라인 (BL)이 비트라인 프리차지 전압(VBLP, Vcore/2)으로 초기화되어 있다가 (2)구간에서 워드라인(WL)이 인에이블되고 난 다음 셀 노드(CN)의 전압과 비트라인(BL)의 전압이 전하공유(charege sharing)되고 충분한 시간 뒤에 비트라인 센스엠프를 인에이블시키면 (3)구간에서는 비트 라인(BL)이 더 큰 전압으로 증폭되게 된다. 이렇게 증폭된 신호는 (4)구간에서 컬럼 디코더신호 (yi)에 의해서 로컬데이터버스(LDB)와 연결되고, 프리차지되어 있던 로컬 데이터버스(LDB)는 비트라인 센스엠프에 의해 서서히 낮은 전압으로 강하된다. (5)구간에서는, 컬럼 디코더 신호(Yi)가 디스에이블되고 일정시간이 경과하면 셀노드(CN)의 전압이 충분히 리스토어(Restore)된 후, (6)구간에서는 워드라인 (WL)이 디스에이블되고, 일정시간 후에 비트라인 센스엠프가 디스에이블되고 비트라인과 비트라인 센스엠프의 각 노드들이 초기화 되어 (1)구간과 같은 상태가 된다.
이와 같은 동작을 통해서 살펴보면, 안정적인 동작을 위하여 항상 셀노드(CN)가 소정 전압(Vcore) 레벨 만큼 리스토어된 후 워드라인(WL)을 디스에이블시켜야 한다. 이것은 DRAM셀이 갖는 특성으로 한번리드 (READ)동작을 수행하게 되면 셀에 다시 리스토어시켜야 하기 때문에 발생하는 문제이다. 즉, 워드라인이 한번 인에이블되면 셀에 이전 데이터가 다시 쓰여진 이후에 워드라인을 디스에이블하여 야 한다는 의미이다.
한편, 페이지 모드에서의 메모리 소자 리드에서는, 워드 라인이 인에이블되고 난 후, 컬럼 어드레스 만 변화시키면서 데이터를 리드(READ)하는 것이므로, 도 2에서 도시한 바와 같이, 워드라인이 인에이블된 상태에서 컬럼디코드 신호(Yi)만 계속 토글링하면서 진행하게 된다.
도 3은 종래 기술에 의한 페이지 모드의 리드 동작에서 워드라인 제어 신호들의 파형도이다. AN은 외부 어드레스, AP는 페이지 어드레스, AX는 어드레스 버퍼를 통해 출력된 내부 어드레스, BAX(0)는 0번째 워드라인을 구동시키기 위하여로우 디코더에서 출력된 신호를 의미하고, WL0는 0번째 워드라인에 인가되는 신호를 의미한다. 새로운 외부 어드레스(AN)가 입력되었을 때 항상 디스에이블시키는 시간(도 3의 (1))이 필요하게 된다. 도 4는 페이지 모드에서 리드동작을 수행하고 있을 때, 인터럽터가발생하여 외부 어드레스가 입력되는 경우의 워드라인 제어신호들의 파형도이다. 즉, 일찍 새로운 외부 어드레스(AN)가 입력되는 경우이다. 일단 외부 어드레스(AN)가 변하면 컬럼 디코더 신호(Yi)를 디스에이블시킴으로서 비트라인 센스엠프에서 데이터를 리드하던 동작은 취소되고, 이후 일정동안 셀 노드(CN)가 리스토어 동작을 수행할 시간이 필요하고 이후 워드라인이 디스에이블된 후 새로 바뀐 외부 어드레스에 대하여 동작할 수 있게 된다.
따라서, 새로운 외부 어드레스(AN)가 입력되기 전에 수행하고 있던 페이지 모드의 리드 동작시는 비트라인의 인가 전압에 의해 셀 노드(CN)의 전압이 안정적인 상태까지 가도록 리스토어 동작을 수행한 후, 이전 워드라인(WL(0))을 디스에이블시키고, 다음 워드라인(WL1)을 인에이블시켜야 한다. 따라서, 도 4에 도시된 바와 같이, 새로운 입력 어드레스(AN)를 입력받아 이에 해당하는 워드라인을 인에이블시키는 데는 소정의 시간(도 4의 (3)) 만큼이 더 필요하게 된다. 즉, 새로운 어드레스를 입력 받아 이에 해당하는 워드라인을 인에이블시키는 데는 (1)+(2)+(3) 만큼의 시간이 필요하게 된다.
비트라인에 인가된 전압이 변화하는 동안에는 셀 노드(CN)가 비트라인을 따라서 변화된다. 이는 셀 노드에 로우레벨 전압이나 하이레벨 전압이 저장하고 있는 경우 모두에 발생된다. 따라서, 외부 어드레스가 변하기 이전까지 계속 워드라인을 인에이블시켜야 하는 워드라인 구조는 전체적인 액세스 시간을 지연시키는 요인이 되고, 전류 소비를 증대시키는 문제점이 있었다.
따라서, 본 발명의 목적은 페이지 모드 동작시에 전류 소비를 줄일 수 있는 방법 및 회로를 제공하는 것이다.
본 발명의 다른 목적은 전체 액세스시간을 줄일 수 있고, 보다 안정적인 동작이 가능한 페이지 모드에서의 메모리 소자 리드 방법을 제공하는 것이다.
도 1은 종래기술에 의한 DRAM셀과 비트라인 센스엠프의 연결구조를 도시한 그림이다.
도 2는 종래기술에 의한 DRAM셀과 비트라인 센스엠프의 동작 파형을 도시한 타이밍도이다.
도 3 및 도 4는 종래 기술에 의한 페이지 모드의 리드동작에서 워드라인 제어 신호들의 파형도이다.
도 5는 본 발명에 따른 페이지 모드의 리드 동작에서 워드라인 제어 신호들의 파형도이다.
도 6은 본 발명에 따른 페이지 모드에서의 리드 방법의 흐름도이다.
도 7는 본 발명의 제1 실시예에 따른 로우 디코더 제어회로가 포함된 회로도이다.
도 8 내지 도 10은 각각 본 발명의 제 1실시예에 따른 로우 디코더 제어회로, 로우 디코더 및 워드라인 드라이버 회로의 상세 구성도를 나타낸 도면이다.
도 11은 본 발명의 제1 실시예에 따른 워드라인 제어 파형도이다.
도 12는 본 발명의 제2 실시예에 따른 로우 디코더 제어회로가 포함된 회로도이다.
도 13은 본 발명의 제2 실시예에 따른 로우 디코더 제어회로의 상세 구성도를 나타낸 도면이다.
도 14는 본 발명의 제2 실시예에 따른 워드라인 제어 파형도이다.
<도면의 주요부분에 대한 설명>
100, 500 : 로우 디코더 제어회로 200 : 로우 디코더
300 : 워드라인 드라이버 회로 400 : 어드레스버퍼
상술한 문제점을 해결하기 위한 기술적 수단으로서, 본 발명의 일측면은 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서의 메모리 소자 리드 방법에 있어서, 워드라인을 선택하기 위한 로우 어드레스를 입력하는 단계와, 로우 어드레스에 의해 해당 워드라인이 인에이블되고 상기 인에이블된 워드라인에 연결된 셀 노드의 레벨을 리드하고 리스토어하는 단계와, 인에이블된 워드라인을 디스에이블시키고 그 워드라인에 연결된 비트라인 센스 엠프들을 순차적으로 인에이블시켜 리드 동작을 실행하는 단계를 포함하되, 선택된 워드라인의 디스에이블은 상기 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 수행되는 것을 특징으로 하는 페이지 모드에서의 메모리 소자 리드 방법을 제공한다.
바람직하게는, 선택된 워드라인의 디스에이블은 프리차지 제어신호(pcg)를 이용하여 수행할 수 있다. 프리차지 제어신호(pcg)는 소정의 지연감지신호를 입력받아 이를 이용하여 펄스를 발생시켜서 생성할 수도 있고, 소정의 지연감지신호와 페이지 어드레스에 의해 생성된 어드레스 천이 감지신호를 낸드하여 생성할 수도 있다.
본 발명의 다른 측면은 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서, 내부 어드레스, 로우액티브신호 및 프리차지 제어신호에 의해 제어되는 로우 디코더를 제어하는 로우 디코더 제어 회로에 있어서, 소정의 지연감지신호를 입력받아 이를 펄스로 출력하여 상기 프리차지 제어신호로 입력하기 위한 펄스출력부를 포함하여 구성되되, 로우 어드레스에 의해 워드라인이 인에이블된 후, 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 상기 프리차지 제어신호가 출력되어 이에 응답하여 상기 인에이블된 워드라인이 디스에이블시키는 로우 디코더 제어 회로를 제공한다.
본 발명의 또다른 측면은 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서, 내부 어드레스, 로우액티브신호 및 프리차지 제어신호에 의해 제어되는 로우 디코더를 제어하는 로우 디코더 제어 회로에 있어서, 소정의 지연감지신호와 페이지 어드레스의 어드레스 천이 감지 신호를 입력받아 이를 NAND연산 수행함으로써 펄스로 출력하여 상기 프리차지 제어신호로 입력하기 위한 펄스 출력부를 포함하여 구성되되, 어드레스 천이 감지 신호는동일 로우 어드레스 내의 적어도 2번째 셀노드를 리드하기 위한 페이지 어드레스에 의해 생성되고, 출력된 프리차지 제어신호에 응답하여 상기 인에이블된 워드라인이 디스에이블시키는 로우 디코더 제어 회로를 제공한다.
이하, 도 5 및 도 6을 참조하여 본 발명에 따른 페이지 모드에서의 리드 방법을 상세히 설명한다. 도 5는 본 발명에 따른 페이지 모드의 리드 동작에서 워드라인 제어 신호들의 파형도이고, 도 6은 본 발명에 따른페이지 모드에서의 리드 방법의 흐름도이다.
종래 기술과 구별되는 차이점을 설명하면, 외부 로우 어드레스(AN)와 페이지 어드레스(AP)를 입력받아 페이지 모드에서의 리드 동작을 수행하되, 해당 로우 어드레스의 첫번째 셀을 리드 및 리스토어 하고 난 후 해당 워드라인을 디스에이블시키는 것이다. 이 경우는 해당 워드라인에 연결된 비트라인 센스엠프들이 인에이블되어서 모든 데이터가 센싱을 완료한 상태가 되어 있으므로 워드라인을 계속 턴온시켜 놓을 필요가 없기 때문에 비트라인 센스엠프만 인에이블 시켜 놓으면 된다. 도 5에는 본 발명에 따른 페이지 모드에서의 리드 동작 수행을 위한 워드라인 제어 신호들의 파형도를 도시하였다.
도 5를 참조하면, 외부 로우 어드레스(AN)의 인가에 의해 선택된 워드라인(WL0)이 인에이블 되는 시간(도 5의 (2))이 필요하게 된다. 그 후, 페이지 모드의 페이지 어드레스(AP)가 인가되어 첫번째 셀 노드를 리드하고 데이터가 리스토어될 만큼의 일정 시간 이후, 즉 T1에서 선택된 워드라인(WL0)을 디스에이블시킨다. 그리고 페이지 어드레스(AP)의 변화에 의해 다음 셀 노드 부터 리드 동작이 계속 수행된다.
즉, 페이지 모드에서 로우 어드레스의 입력에 첫번째 셀을 리드한 후에는 이미 비트라인 센스엠프가 인에이블되어서 모든 데이터가 센싱을 완료한 상태가 되어 있으므로 워드라인을 계속 턴온시켜 놓을 필요가 없어 비트라인 센스엠프만 인에이블 시켜 놓으면된다. 이런 방식 워드라인을 오프시키고 비트 라인과 디코딩 경로를 프리차지 시키면 다음 사이클에서 프리차지 시간을 단축시킬 수 있어 액세스 시간을 보다 앞당길 수 있다.
또한, 워드라인을 미리 디스에이블 시켜 놓으면 이전 워드라인을 디스에이블시켜야 하는 시간인도 3의 (1)만큼의 시간을 줄일 수 있도록 하여 전체 액세스시간을 줄일 수 있고, 보다 안정적인 동작이 가능하도록 할 수 있다.
도 6은 본 발명에 따른 페이지 모드에서의 메모리 소자 리드 방법의 흐름도이다.
먼저, 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서, 워드라인을 선택하기 위한 로우 어드레스를 입력받는다(S101). 그 후, 입력 받은 로우 어드레스에 해당되는 워드라인을 인에이블 시킨다(S103). 페이지 모드에서는 선택된 워드라인에 연결된 셀 노드를 순차적으로 리드하게 된다. 따라서, 연결된 셀 노드 중 최초 셀 노드의 레벨을 리드한다(S105). 다음으로, 선택된 워드라인을 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후 선택된 워드라인을 디스에이블시킨다(S107). 그 후, 선택된 워드라인에 연결된 다음 셀 노드를 리드하기 위하여 다음 비트라인 센스 엠프들을 순차적으로 인에이블시켜 리드 동작을 수행한다(S109).
이하에서는 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제 1 실시예)
제 1 실시예에 의하면, 비트라인 센스엠프의 동작이 안정적으로 수행하고 최초 셀노드(CN)의 데이터가 충분히 리스토어될 만큼의 일정 시간 이후에 워드라인을 디스에이블시키기 위하여 지연회로를 이용한다. 즉, 설계시 최초의 비트라인 센스엠프의 동작을 안정적으로 수행하고 셀 노드의 데이터가 충분히 리스토어될 시간 만큼을 계산하여 지연 시간을 조정한다.
바람직하게는 감지 지연 신호(sensedly)를 출력하고 이 출력에 의하여 프리차지 제어신호(pcg)를 생성할 수 있도록 구성한다. 이 프리차지 제어신호(pcg)에 의하여 인에이블된 워드라인이 디스에이블되도록 구현할 수 있다. 따라서, 감지 지연 신호(sensedly)가 출력된 후, 지연 시간을 조절하여 첫 번째 셀 데이터가 리드되고 리스토어될 만큼의 적절한 시간 경과 후에 프리차지 제어신호(pcg)를 출력함으로써 구현될 수 있다.
도 7은 제1 실시예에 따른 로우 디코더 제어회로(100)가 포함된 전체 회로도이다. 도 8 내지 도 10은 각각 제 1실시예에 따른 로우 디코더 제어회로(100), 로우 디코더(200) 및 워드라인 드라이버 회로(300)의 상세 구성도를 나타내고 있다.
도 7를 참조하면, 어드레스 버퍼(400)를 통하여 외부에서 입력된 TTL신호의 외부 어드레스(AN)를 CMOS신호의 내부 어드레스로 변환하고 변환된 신호의 일부는 어드레스 천이 감지 (Address Transition Detector : ATD)회로를 거쳐 펄스 신호로 출력하고, 나머지 내부 어드레스(AX)는 래치를 거쳐 로우 어드레스 디코더(200)에 입력된다. 로우 디코더 제어회로(100)에는 임의의 기준신호를 입력으로 하여 일정시간을 감지하여 지연 회로를 경유하고 활성화된 감지지연신호(sensedly)가 입력되고, 프리차지 역할을 수행하는 프리차지 신호(pcg)를 출력한다. 예를 들어, 로우 액티브신호(ATV)의 인가로 부터 일정시간 지연되어 생성되는 감지 지연 신호(sensedly)를 이용할 수 있다. 감지 지연신호(sensedly)는 예를 들어 DRAM셀이 최소한의 리스토어 시간을 보장해 주기 위해 페이지 어드레스가 빨리 입력되었을 때 DRAM셀의 데이터가 소실되는 것을 방지할 수 있다. 로우 어드레스 디코더(200)는 어드레스 버퍼(400)로부터 출력된 어드레스 신호(AX), 로우 액티브신호(ATV) 및 프리차지 제어신호(pcg)를 입력받아 디코딩하여 워드라인으로 워드라인 제어 신호(BAX)를 출력한다. 워드라인 드라이버 회로(300)는 워드라인 제어 신호(BAX)를 입력 받아 선택된 워드라인을 구동한다.
도 8을 참조하면, 전술한 바와 같이 페이지 모드에서 워드라인이 활성화 되고, 처음 셀 노드의 데이터를 리드하고 난 다음, 워드라인을 디스에이블할 수 있는로우 디코더 제어회로(100)를 추가한 것이종래 기술의 회로와 구별되는 점이다. 로우 디코더 제어수단(100)은 감지 지연 신호(sensedly)와 인버터(INV1)를 거쳐 반전하고 지연기(110)를 통해 일정 시간 지연시킨 신호를NAND연산 수행하는 낸드소자 (NAND1)와 낸드소자(NAND1)을 반전하여 프리차지 제어신호(pcg)를 출력하는 인터버(INV2)를 포함하여 구성된다. 이 때 지연기(110)는 페이지 모드에서 첫 번째 셀 노드의 데이터가 리드되고 리스토어될 만큼의 적절한 시간 경과될 수 있도록 지연시간을 조절할 수 있다.
도 9을 참조하면, 로우 디코더(200)는 어드레스 버퍼(400)로 부터 출력된 내부 어드레스(AX), 로우 액티브 신호(ATV) 및 로우 디코더 제어회로(100)으로부터 생성된 프리차지 제어신호(pcg)를 입력으로 하여 워드라인 제어 신호(BAX)를 생성한다. 상세구성을 살펴보면, 프리차지 제어신호(pcg)와 전원 인가 신호(pwrup)에 의해 동작하고 노드(A)를 풀업하는 기능을 수행하는 풀업수단(P1, P2), 반전 어드레스 신호(AXB), 로우 액티브 신호(ATV)에 의해 노드(A)를 풀다운하는 풀다운 수단(N1, N2)이 있고, 노드(A)는 래치부(INV1, INV2)와 버퍼링을 위한 인버터들(INV3, INV4)을 통하여 출력(BAX(0))에 연결되어 있다. 또한, 출력(BAX(1))에 연결된 회로 구성은 풀다운 수단(N3, N4)이 어드레스 신호 반전 신호(AXB)가 아니라 어드레스 신호(AX)를 이용한다는 점에 차이가있을 뿐 나머지는 동일하다.
도 10을 참조하면, 워드라인 드라이버 회로(300)의 일부를 도시한 도면으로 레벨 쉬프터(310)와 버퍼링수단(INV2, INV3)으로 되어 있다. 실제 워드라인 드라이버 회로는 여러개의 블럭으로 나누어져 있지만, 도 8에서는 도시의 편의를 위해 블럭으로 나누어져 있는 부분을 생략하였다. 워드라인 제어 신호(BAX)의 전압은 레벨 쉬프터(310)을 통하여 승압되어 인가된다.
다음으로, 도 8 내지 도 11를 참조하여 본 회로의 동작을 상세히 설명한다. 도 11은 제1 실시예에 따른 회로의 제어 파형도이다.
어드레스 버퍼(400)에 입력되는 외부 어드레스(AN)가 변화되면 내부 어드레스(AX)가 변화되어 출력되고, 로우 액티브 신호(ATV)가 펄스로 생성되어 출력된다. 로우 액티브 신호(ATV)는 로우 경로를활성화 시키기 위한 신호이다. 이 때, 프리차지 신호(pcg)는 로우 레벨을 유지하고 있다. 따라서, 도 9의 로우 디코더(200)를 참조하면, 초기화에서는 출력(BAX(0), BAX(1))이 로우 레벨 상태이고, 프리차지 제어신호(pcg)가 로우 레벨로 유지되면 A노드는 하이 레벨로 유지되어 이 상태가 유지된다. 그러나. 로우 액티브 신호(ATV)가 하이 레벨 상태가 되면 어드레스 신호(AX)의 레벨 상태에 따라서 각각의 출력인 워드라인 제어 신호들(BAX(0), BAX(1))은 로우 또는 하이 레벨 상태를 결정한다. 즉, 어드레스 신호(AX)가 로우 레벨로 인가된 경우, 하이 레벨의 펄스인 로우 액티브 신호(ATV)가 인가되면, 워드라인 제어 신호(BAX(0))는 하이 레벨 상태로 되고 워드라인 제어 신호(BAX(1))는 로우 레벨 상태를 유지한다. 로우 액티브신호(ATV)가 로우 레벨로 변하더라도, 워드라인 제어 신호(BAX(0))의 하이 레벨 상태는 래치부(INV1, INV2)와 인버터들(INV3, INV4)을 통하여 유지된다.
한편, 로우 액티브 신호(ATV)가 활성화 되면, 이 신호로 부터 일정시간을 지연하여 활성화되는 감지 지연 신호(sensedly)가 생성된다. 이 감지 지연 신호(sensedly)는 예컨대 DRAM의 셀프 리프레쉬 동작에서 프리차지시 이용되는 감지 지연 신호를 이용하는 것이 가능하지만, 반드시 이에 한정되지 않고 로우 액티브에 의해 생성되어 이로부터 일정 시간 지연되는 신호이면 모두 이용가능하다. 도 8을 참조하면, 로우 디코더 제어회로(100)는 감지 지연 신호(sensedly)가 입력되면 감지 이 신호를 이용하여 펄스를 생성한다. 구체적으로는, 감지 지연 신호(sensedly)와 인버터(INV1)를 거쳐 반전하고 지연기(110)를 통해 일정 시간 지연시킨 신호를 낸드소자(NAND1)의 두입력으로 하여 NAND연산 수행하고 프리차지 제어신호(pcg)를 생성한다. 그리고, 프리차지 제어신호 (pcg)가 생성되면 도 11의 PMOS트랜지스터(P11)가 턴오프되어 A노드에 전원 전압(Vpp) 인가를 막아 워드라인(WL0)이 디스에이블된다. 또한, 프라차지 제어신호(pcg)에 의해 감지 지연신호(sensedly)가 디스에이블된다.
이와 같이, 첫번째 셀 노드의데이터가 리드되고 리스토어될 만큼의 적절한 시간 경과될 수 있도록 지연 시간을 조절하여 워드라인 제어신호 (BAX(0))가 디스에이블됨으로 인해 본 실시예에 따른 페이지 모드에서의 리드 동작이 수행될 수 있다.
(제2 실시예)
도 12는 제2 실시예에 따른 로우 디코더 제어회로(500)가 포함된 전체 회로도이다. 도 13은 본 실시예에 따른 제어회로(500)의 상세 구성도를 나타내고 있다. 제1 실시예와 구별되는 차이점을 기준으로 설명하면, 로우 디코더 제어회로(500)에서는 페이지 어드레스(AP)를 통하여 생성된 어드레스 천이 감지 신호(ATDB_P)를 이용하여 프리차지 제어신호(pcg)를 생성한다. 이를 통하여 비트라인 센스엠프의 동작이 안정적으로 수행되고 최초 셀 노드(CN)의 데이터가 충분히 리스토어될 만큼의 일정 시간 이후에 워드라인을 디스에이블되도록 구성한다. 즉, 최초의 셀 노드를 리드하기 위한 동작이종료되고, 다음 셀 노드를 리드하기 위한 페이지어드레스의 변화를 감지하는 어드레스 천이 감지 신호(ATDB_P)를 입력받아 이를 이용하여 프리차지 제어신호(pcg)를 생성한다.
설명의 편의를 위하여, 제1 실시예와 구별되는 구성인 로우 디코더 제어회로(500)를 위주로 설명한다. 도 13의 로우 디코더 제어회로(500)는 감지 지연 신호(sensedly)와 어드레스 천이 감지 신호(ATDB_P)를 NAND연산 수행하는 낸드소자(NAND1)로 구성되며, 프리차지 제어신호(pcg)를 출력한다.
다음으로, 도 9, 12, 13 및 14를 참조하여 제2 실시예에 따른 회로의 동작을 상세히 설명한다. 도 14는 제2 실시예에 따른 회로의 제어 파형도이다. 어드레스 버퍼(400)에 입력되는 외부 어드레스(AN)가 변화되면 내부 어드레스(AX)가 변화되어 출력되고, 로우 액티브 신호(ATV)가 펄스로 생성되어 출력된다. 또한, 페이지 어드레스(AP)가 변화되면 어드레스 천이 감지 신호(ATDB_P)가 생성된다. 어드레스 천이 검출신호(ATDB_P)는 칩으로부터 입력되는 어드레스의 천이를 검출하여 내부적으로 발생된 펄스로, 내부회로들이 이 펄스에 동기하여 동작되도록 하여 칩의 고속동작을 가능하게 하는 신호이다. 이 펄스는 감지 지연 신호(sensedly)와인버터(INV1)를 거쳐 반전하고 지연기(110)를 통해 일정 시간 지연시킨 두 신호를 낸드소자(NAND1)로 NAND연산 수행하여 프리차지 제어신호(pcg)를 생성한다. 프리차지 제어신호(pcg)가 생성되면 이 신호에의해 감지 지연 신호(sensedly)가 디스에이블되고, 인에이블되어 있던 워드라인도 디스에이블시킨다. 이 때 생성되는 어드레스 천이 검출 신호(ATDB_P)는 선택된 워드라인이 활성화되고 첫번째 페이지 어드레스(AP)의 인가에 의해첫번째 셀 노드의 레벨을 리드하고 난 후, 두번째 셀 노드의 리드 동작을 위한 페이지 어드레스의 인가에 의해 발생되도록 하는 것이 바람직하다.
회로의 동작을 설명하면, 초기화에서는 출력(BAX(0), BAX(1))이 로우 레벨 상태이고, 프리차지 제어신호(pcg)가 로우 레벨로 유지되면 A노드는 하이 레벨로 유지되어 이 상태가 유지된다. 그러나, 로우 액티브 신호(ATV)가 하이 레벨 상태가 되면 어드레스 신호(AX)의 레벨 상태에 따라서 각각의 출력인 워드라인 제어 신호들(BAX(0), BAX(1))의 레벨 상태가 결정된다. 즉, 어드레스 신호(AX)가 로우 레벨로 인가되면 워드라인 제어 신호(BAX(0))는 하이 레벨 상태로 되고 워드라인 제어 신호(BAX(1))는 로우 레벨 상태를 유지한다. 한편, 프리차지 제어신호(pcg)가 하이 레벨로 변화되면 워드라인 제어 신호(BAX(0))는 로우 레벨로 디스에이블된다. 상세한 동작원리는 제1 실시예의 경우와 거의 유사하므로 설명의 편의를 위해 생략한다. 한편, 필요에 따라서는 2번째 페이지 어드레스(AP) 이상의 페이지 어드레스를 이용하는 것이 가능함은 물론이다.
제2 실시예에 따르면, 제1 실시예의 경우 선택된 워드라인을 디스에이블시키기 위하여 지연회로를 이용하는 것과 달리, 페이지 모드에서의 리드 동작을 위하여 인가되는 페이지 어드레스를 이용하여 선택된 워드라인을 디스에이블시키게 된다.
결론적으로, 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 상기 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명은 페이지 모드 동작 수행시에 최초 셀을 액세스 한 다음 비트라인 센스엠프에 셀 노드의 데이터를 리드한 후 워드라인을 디스에이블시켜 놓고 비트라인 센스엠프 만 계속 인에이블시켜 놓아 비트라인 센스엠프에서 데이터를 리드하도록 하여 비트 라인의 전압이 변하더라도 셀 노드는 변하지 않도록 하여 액세스 시간을 줄일 수 있는 효과가 있다.

Claims (7)

  1. 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서의 메모리 소자 리드 방법에 있어서,
    (a) 워드라인을 선택하기 위한 로우 어드레스를 입력하는 단계
    (b) 상기 로우 어드레스에 의해 해당 워드라인이 인에이블되고 상기 인에이블된 워드라인에 연결된 셀 노드의 레벨을 리드하고 리스토어하는 단계 및
    (c) 상기 인에이블된 워드라인을 디스에이블시키고 그 워드라인에 연결된 비트라인 센스 엠프들을 순차적으로 인에이블시켜 리드 동작을 실행하는 단계를 포함하되,
    상기 선택된 워드라인의 디스에이블은 상기 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 수행되는 것을 특징으로 하는 페이지 모드에서의 메모리 소자 리드 방법.
  2. 제 1 항에 있어서,
    상기 선택된 워드라인의 디스에이블은 프리차지 제어신호(pcg)를 이용하여 수행하는 것을 특징으로 하는 페이지 모드에서의 메모리 소자 리드 방법.
  3. 제 2 항에 있어서,
    상기 프리차지 제어신호(pcg)는 소정의 지연감지신호를 입력받아 이를 이용하여 펄스를 발생시켜서 생성되는 것을 특징으로 하는 페이지 모드에서의 메모리 소자 리드 방법.
  4. 제 3 항에 있어서,
    상기 프리차지 제어신호(pcg)는 소정의 지연감지신호와 페이지 어드레스에 의해 생성된 어드레스 천이 감지신호를 낸드하여 생성하는 것을 특징으로 하는 페이지 모드에서의 메모리 소자 리드 방법.
  5. 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서, 내부 어드레스, 로우액티브신호 및 프리차지 제어신호에 의해 제어되는 로우 디코더를 제어하는 로우 디코더 제어 회로에 있어서,
    소정의 지연감지신호를 입력받아 이를 펄스로 출력하여 상기 프리차지 제어신호로 입력하기 위한 펄스출력부를 포함하여 구성되되,
    로우 어드레스에 의해 워드라인이 인에이블된 후, 최초 셀노드의 데이터가 리스토어될 만큼의 일정 시간 이후에 상기 프리차지 제어신호가 출력되어 이에 응답하여 상기 인에이블된 워드라인이 디스에이블시키는 것을 특징으로 하는 로우 디코더 제어 회로.
  6. 제 5 항에 있어서, 상기 펄스출력부는,
    상기 소정의 지연감지신호를 반전시키는 제1 인버터
    상기 인버터와 연결되고, 반전된 상기 소정의 지연감지신호를 지연시키는 지연기
    상기 소정의 지연감지신호와 상기 지연기를 통과한 신호를 NAND 연산수행하는 NAND소자 및
    상기 NAND소자의 출력에 연결된 제2 인버터를 포함하여 구성된 것을 특징으로 하는 로우 디코더 제어회로.
  7. 하나의 워드라인을 인에이블시켜 이에 연결된 다수의 셀 노드의 레벨을 센싱하는 페이지 모드에서, 내부 어드레스, 로우액티브신호 및 프리차지 제어신호에 의해 제어되는 로우 디코더를 제어하는 로우 디코더 제어 회로에 있어서,
    소정의 지연감지신호와 페이지 어드레스의 어드레스 천이 감지 신호를 입력받아 이를 NAND연산 수행함으로써 펄스로 출력하여 상기 프리차지 제어신호로 입력하기 위한 펄스 출력부를 포함하여 구성되되,
    상기 어드레스 천이 감지 신호는 동일 로우 어드레스 내의 적어도 2번째 셀노드를 리드하기 위한 페이지 어드레스에 의해 생성되고,
    상기 출력된 프리차지 제어신호에 응답하여 상기 인에이블된 워드라인이 디스에이블시키는 것을 특징으로 하는 로우 디코더 제어 회로.
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