JP2006120301A - 半導体メモリ素子の漏洩電流制御装置 - Google Patents
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Abstract
【解決手段】ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、プリチャージ区間の間、前記駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、前記ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子とを備える。
【選択図】図3
Description
20 サブワードライン駆動部
30、31、32、33、34、35 電流遮断駆動素子
40 リフレッシュカウンタ
50 リフレッシュブロック検出部
60 制御信号入力部
70 ラッチ部
80 ロジック部
90 電圧制御部
91、92、93、94、95、96 ビットライン電圧制御部
100 ビットラインプリチャージ部
101 プリチャージ部
Claims (17)
- ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、
プリチャージ区間の間、前記駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、前記ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。 - アクティブモード時、前記駆動制御信号が活性化されてセンスアンプの動作有効区間の間、前記ビットラインをビットラインプリチャージ電圧レベルに制御することを特徴とする請求項1に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記制御信号生成部は、前記ブロック選択信号の活性化時に前記駆動制御信号をローで出力する駆動素子と、
前記駆動素子の出力を反転するインバータと、
を備えることを特徴とする請求項1に記載の半導体メモリ素子の漏洩電流制御装置。 - 前記駆動素子は、ロジックハイ信号と前記ブロック選択信号のNAND演算を行なうNANDゲートであることを特徴とする請求項3に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記複数個の電流遮断駆動素子のそれぞれは、接地電圧端と前記ビットラインとの間に連結され、ゲート端子を介して反転された前記駆動制御信号が印加されるNMOSトランジスタを備えることを特徴とする請求項1に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記ブロック選択信号に応じ選択された一つの当該ワードラインを基準に上/下に備えられた複数個のセンスアンプが駆動されることを特徴とする請求項1に記載の半導体メモリ素子の漏洩電流制御装置。
- ブロック選択信号の組合せにより生成された駆動制御信号に応じリフレッシュが行なわれるブロックを検出するリフレッシュブロック検出部と、
スタンバイモード時に前記リフレッシュブロック検出部の出力を一定時間ラッチして出力する制御信号入力部と、
前記制御信号入力部の出力状態に従いリフレッシュ動作時にビットラインにビットラインプリチャージ電圧を供給し、前記スタンバイモード時前記ビットラインに接地電圧を供給する電圧制御部と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。 - リフレッシュ動作をカウンティングし特定のリフレッシュ区間で前記駆動制御信号を出力するリフレッシュカウンタと、
前記制御信号入力部の出力を一定時間ラッチしてN個の制御信号を出力するラッチ部と、
前記N個の制御信号と特定のロジック信号の論理演算を行い、N+1個の制御信号を前記電圧制御部に出力するロジック部と、を更に備えることを特徴とする請求項7に記載の半導体メモリ素子の漏洩電流制御装置。 - 前記N+1個の制御信号に応じリフレッシュが行なわれるセルアレイブロックと、次のリフレッシュが行なわれるセルアレイブロックが活性化されることを特徴とする請求項8に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記ロジック部は、前記特定のロジック信号と前記ラッチ部の出力のNAND演算を行なう複数個のNANDゲートを備えることを特徴とする請求項8に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記電圧制御部は複数個のビットライン電圧制御部を備え、前記複数個のビットライン電圧制御部のそれぞれは、
前記ロジック部の出力を非反転・遅延する第2のインバータ部と、
前記ロジック部の出力を反転・遅延する第3のインバータ部と、
前記第2のインバータ部の出力状態に従い前記ビットラインにビットラインプリチャージ電圧を供給する第1の駆動素子と、
前記第3のインバータ部の出力状態に従い前記ビットラインに接地電圧を供給する第2の駆動素子とを備えることを特徴とする請求項8に記載の半導体メモリ素子の漏洩電流制御装置。 - 前記制御信号入力部は、
前記リフレッシュブロック検出部から印加されるNビットの出力信号を反転する第1のインバータ部と、
前記インバータ部の出力と特定レベルの信号と、前記スタンバイモード時に活性化されるスタンバイ信号の論理演算を行なう論理部と、
アクティブ信号の活性化時、前記論理部の出力を一定時間ラッチする第1のラッチ部と、
を備えることを特徴とする請求項7に記載の半導体メモリ素子の漏洩電流制御装置。 - 前記第1の駆動素子と前記第2の駆動素子の共通連結ノードと連結され、ビットラインイコライジング信号の活性化時に前記ビットラインに前記プリチャージ電圧又は前記接地電圧を選択的に供給するビットラインプリチャージ部をさらに備えることを特徴とする請求項7に記載の半導体メモリ素子の漏洩電流制御装置。
- ブロック選択信号を感知し選択されたセルアレイブロックの活性化の可否を制御するブロック検出部と、
前記ブロック検出部の出力と特定のロジック信号を組み合わせて当該セルアレイブロックを活性化させるための制御信号を出力するロジック部と、
前記ロジック部の出力状態に従いリフレッシュ動作時に前記セルアレイブロックのビットラインにビットラインプリチャージ電圧を供給し、前記スタンバイモード時に前記ビットラインに接地電圧を供給する電圧制御部と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。 - 前記ロジック部は、前記ブロック検出部から印加されるN個の制御信号と前記特定のロジック信号の論理演算を行い、N+1個の制御信号を前記電圧制御部に出力することを特徴とする請求項14に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記ロジック部は、前記特定のロジック信号と前記N個の制御信号のNAND演算を行なう複数個のNANDゲートを備えることを特徴とする請求項15に記載の半導体メモリ素子の漏洩電流制御装置。
- 前記電圧制御部は複数個のビットライン電圧制御部を備え、前記複数個のビットライン電圧制御部のそれぞれは、
前記ロジック部の出力を非反転・遅延する第1のインバータ部と、
前記ロジック部の出力を反転・遅延する第2のインバータ部と、
前記第1のインバータ部の出力状態に従い前記ビットラインにビットラインプリチャージ電圧を供給する第1の駆動素子と、
前記第2のインバータ部の出力状態に従い前記ビットラインに接地電圧を供給する第2の駆動素子と、
を備えることを特徴とする請求項14に記載の半導体メモリ素子の漏洩電流制御装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040084639A KR100649834B1 (ko) | 2004-10-22 | 2004-10-22 | 반도체 메모리 소자의 누설 전류 제어 장치 |
KR2004-084639 | 2004-10-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006120301A true JP2006120301A (ja) | 2006-05-11 |
JP5073181B2 JP5073181B2 (ja) | 2012-11-14 |
Family
ID=36206031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005189487A Expired - Fee Related JP5073181B2 (ja) | 2004-10-22 | 2005-06-29 | 半導体メモリ素子の漏洩電流制御装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US20060087898A1 (ja) |
JP (1) | JP5073181B2 (ja) |
KR (1) | KR100649834B1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7068556B2 (en) * | 2004-03-09 | 2006-06-27 | Lattice Semiconductor Corporation | Sense amplifier systems and methods |
KR100656434B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 누설 전류 감소 회로 |
KR101215641B1 (ko) * | 2006-12-26 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체 장치의 전류저감회로 |
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-
2004
- 2004-10-22 KR KR1020040084639A patent/KR100649834B1/ko not_active IP Right Cessation
-
2005
- 2005-06-09 US US11/148,567 patent/US20060087898A1/en not_active Abandoned
- 2005-06-29 JP JP2005189487A patent/JP5073181B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-07 US US12/044,484 patent/US7724594B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
KR100649834B1 (ko) | 2006-11-28 |
US7724594B2 (en) | 2010-05-25 |
KR20060035235A (ko) | 2006-04-26 |
US20080151662A1 (en) | 2008-06-26 |
US20060087898A1 (en) | 2006-04-27 |
JP5073181B2 (ja) | 2012-11-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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A977 | Report on retrieval |
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R150 | Certificate of patent or registration of utility model |
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