JPH10188562A - 半導体メモリのリフレッシュ回路およびその方法 - Google Patents

半導体メモリのリフレッシュ回路およびその方法

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JPH10188562A
JPH10188562A JP10002638A JP263898A JPH10188562A JP H10188562 A JPH10188562 A JP H10188562A JP 10002638 A JP10002638 A JP 10002638A JP 263898 A JP263898 A JP 263898A JP H10188562 A JPH10188562 A JP H10188562A
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sense amplifier
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 半導体メモリにおいて、平均消費電力を抑え
た安定なリフレッシュ動作を実現するためには、一度に
選択されるワードラインの数を増やさなければならない
が、選択されるワードラインの数を増やすとピーク電流
の大きさが増加する。 【解決手段】 リフレッシュモードにおいて、平均消費
電力を抑えるために複数本のワードラインに結び付いて
いる多数のメモリセルが一度にリフレッシュされる。こ
のリフレッシュ動作のために、複数本のワードラインが
選択され、選択されたワードラインに対応する多数のビ
ットラインセンスアンプが活性化される。選択されたビ
ットラインセンスアンプは、活性化タイミングが異なる
少なくとも二つ以上のグループに分割される。次に、選
択されたワードラインが非活性化され、選択されたビッ
トラインセンスアンプが非活性化される。これととも
に、ビットラインセンスアンプの活性化タイミングを分
散させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリのリフ
レッシュ回路およびその方法に関し、とくに、ダイナミ
ックランダムアクセスメモリ(DRAM)におけるリフレッシ
ュ回路およびその方法に関するものである。
【０００２】
【従来の技術】DRAMのような揮発性メモリ素子は、次の
理由により、所定期間ごとにメモリセルに保存されてい
るデータをリフレッシュしなくてはならない。DRAMのメ
モリセルは一つのアクセストランジスタと一つのキャパ
シタとから構成され、データはキャパシタに蓄積されて
いる電荷量によって示される。しかし、キャパシタに保
存されている電荷は様々な原因によって漏洩し、電荷量
の減少によりデータが失われる恐れがある。従って、デ
ータが復旧できないほどまでに電荷が漏洩する前に、電
荷量を復旧する必要があり、そのための動作がリフレッ
シュである。半導体メモリに含まれるすべてのメモリセ
ルは、リフレッシュ周期Trefごとに少なくとも一回以上
リフレッシュされなければならない。リフレッシュは、
DRAMの動作により、RORと自動/セルフリフレッシュに大
別され、RORの場合はリフレッシュされるローアドレス
が外部から入力されなくてはならない。これに対して、
自動/セルフリフレッシュの場合は、内部的にローアド
レスが発生され、これによりリフレッシュ動作が行われ
る。
【０００３】図1はDRAMのメモリセルのリフレッシュ動
作を説明するための図である。図1において、メモリセ
ル110は一つのアクセストランジスタ101および一つのキ
ャパシタ102から構成されている。アクセストランジス
タ101のドレインはビットラインBLに連結され、そのゲ
ートはワードラインWLに連結されている。キャパシタ10
2はアクセストランジスタ101のソースとプレート電圧VP
との間に連結されている。前述したように、データはキ
ャパシタ102に蓄積された電荷量で示される。ビットラ
イン等化器/プリチャージャ120は、三つのNMOSトランジ
スタ121、122および123から構成されている。ビットラ
インセンスアンプ130は、クロスカップルされた二つのP
MOSトランジスタ131および132と、二つのNMOSトランジ
スタ133および134とから構成されている。
【０００４】リフレッシュ動作を詳しく説明すると、ま
ずワードラインWLがハイレベルに活性化され、それによ
ってアクセストランジスタ101がターンオンされる。従
って、キャパシタ102に蓄積されていた電荷は、ビット
ラインBLに供給される。すなわち、キャパシタ102およ
びビットラインBLのキャパシタンスによって電荷が分配
される（以下では「チャージシェアリング」と呼ぶ場合
がある）のでビットラインBLの電位が変動する。次に、
ビットラインセンスアンプ130の駆動信号LAPGおよびLAN
Gが順に活性化される。駆動信号LAPGがローレベルに活
性化されれば、PMOSトランジスタ135がターンオンさ
れ、信号LAの電位は電源電圧VCCになる。また、駆動信
号LAPGおよびLANGがハイレベルに活性化されれば、NMOS
トランジスタ136がターンオンされ、信号LABの電位は接
地電位VSSになる。ビットラインセンスアンプ130によっ
てビットラインBLと反転ビットライン/BLとの電位差は
増幅される。このようなビットラインセンスアンプ130
の動作によって、キャパシタ102に蓄積される電荷量が
増加する。
【０００５】次に、ワードラインWLを非活性にしてビッ
トラインBLとキャパシタ102との電気的な接続を切った
後、ビットラインセンスアンプ130の駆動信号LAPGおよ
びLANGを非活性にしてビットライン等化信号PEQをハイ
レベルに活性化することで、ビットラインBLと反転ビッ
トライン/BLとを電位VBLにプリチャージする。一般に、
電位VBLは、データ‘1’に対応する電位とデータ‘0’
に対応する電位との中間値を有する。なお、ビットライ
ンセンスアンプ130が動作されている間、ビットラインB
Lと反転ビットライン/BLとは入出力ラインとは電気的に
分離される。
【０００６】このようなリフレッシュ動作は、メモリセ
ルに保存されているデータを失わないために、所定の期
間ごとに少なくとも一回以上行われるべきであり、その
所定期間をリフレッシュ周期Trefという。リフレッシュ
はすべてのメモリセルに対して行われるため、リフレッ
シュ動作にはかなりの時間がかかる。例えば、1Mビッ
ト、かつ、512ワードラインの半導体メモリにおいて、
一回に一本のワードラインWLを活性化しながらリフレッ
シュを行う場合、512リフレッシュサイクルが必要にな
る。また、一回に二本のワードラインWLを活性化しなが
らリフレッシュを行う場合は、256リフレッシュサイク
ルが必要になる。従って、リフレッシュサイクルを減少
させるには、一回に複数本のワードラインWLに対してリ
フレッシュ動作を行うべきである。
【０００７】リフレッシュサイクルを減少させること
は、次の二点でとくに重要である。
【０００８】第一点はリフレッシュ動作を安定に行うた
めであり、第二点は平均消費電力を抑えるためである。
リフレッシュ動作の安定化に付いて詳しく説明すると、
512リフレッシュサイクを必要とし、リフレッシュ周期T
refが8msの場合、一つのメモリセルに対するリフレッシ
ュ動作は15.6μs以内に完了しなければならない。一
方、256リフレッシュサイクルを必要とし、リフレッシ
ュ周期Trefが8msの場合は、一つのメモリセルに対する
リフレッシュ動作は、先の二倍の31.2μs以内に完了す
ればよい。リフレッシュ動作は、前述したように、ワー
ドラインWLの活性化、チャージシェアリングおよびビッ
トラインセンスアンプ130の動作などによって行われる
ため、充分な時間が確保されなければ、メモリセルのキ
ャパシタの電荷量を完全に復旧することはできない。
【０００９】また、リフレッシュ動作に伴う電力消費
は、メモリセルアレイで消費される電力と、メモリセル
アレイを駆動するための駆動回路で消費される電力とに
大別できる。すべてのセルはリフレッシュ周期Tref中に
一回ずつ活性化されるので、メモリセルアレイで消費さ
れる電力は本質的に変わらない。しかし、メモリセルア
レイを駆動する周辺回路がリフレッシュ動作のために活
性化される回数は、リフレッシュサイクルの数に比例す
るので、リフレッシュサイクルの数を減少させることに
よって、周辺回路による電力消費を減少することができ
る。これにより半導体メモリの平均消費電力をも減少さ
せることができる。
【００１０】半導体メモリの平均消費電力を抑えること
は、バッテリ駆動される携帯用の電子装備の利用が拡大
するのに連れて一層重要になっている。とくに、電子装
置がスリープモードにあるときの半導体メモリの電力消
費のほとんどは、リフレッシュ動作によるものである。
従って、スリープモードにおけるリフレッシュ動作は、
保存されているデータを保持するとともに、電力消費を
最小化するように設計されなくてはならない。リフレッ
シュ動作における電力消費は式(1)により示される。 Isrc = Iref×tref×Nc / Tref + Istby …(1)
【００１１】式(1)において、Isrcはセルフリフレッシ
ュモードにおける平均消費電流値を示し、Trefはリフレ
ッシュ周期を示し、trefは1リフレッシュサイクルのう
ちリフレッシュ動作が実際に行われる時間を示す。ま
た、Ncは1リフレッシュ周期に含まれるリフレッシュサ
イクルの数を、Irefはリフレッシュ動作が行われる間消
費される平均電流値を、Istbyはスタンバイ消費電流値
をそれぞれ示す。式(1)から分かるように、平均消費電
流を減らすには、Trefを増加させる、trefを減少させ
る、あるいは、Ncを減少させる必要がある。ここで、Tr
efはメモリセルのキャパシタに蓄積された電荷が減少し
てデータが消えるまでの時間であり、通常、83℃で約20
0msが最大値である。すなわち、Trefを増加させるには
限界がある。また、漏洩した電荷を充分に復旧するには
所定時間以上が必要であるから、trefを短縮するのも限
界がある。従って、Ncを減少させることが、リフレッシ
ュ動作における電流消費を減少する有効な方法であると
いえる。
【００１２】さて、Irefは、Trefおよびtrefの変化には
影響されない反面、Ncの変化の影響を受ける。というの
は、Irefには、メモリセルアレイで消費される電流、お
よび、周辺回路で消費される電流が含まれるからであ
る。リフレッシュサイクルの数Ncは、全ワードラインの
数をNwlとし、リフレッシュ動作が行われるワードライ
ンの数をNrefwlとする場合、Ncは式(2)のように示すこ
とができる。 Nc = Nwl / Nrefwl …(2)
【００１３】従って、Ncを減らすためにはNrefwlを増や
さなければならない。Nrefwlを増やせば、一度にリフレ
ッシュされるメモリセルの数が増加するので、消費され
る電流が増加する。それにもかかわらず、周辺回路がリ
フレッシュのために動作すべきサイクルの数が減少する
ので、平均消費電流を抑えることができる。
【００１４】図2はリフレッシュサイクル数を減少させ
るリフレッシュ方法を説明するための図である。図2(a)
から(d)それぞれにおいてメモリセルアレイは、八つの
ブロックから構成されている。一般に、一つのブロック
には多数本のワードラインWLおよび多数本のビットライ
ンBLが含まれ、ワードラインWLとビットラインBLとの交
点にはメモリセルが形成される。図2(a)から(d)それぞ
れにおいては、二つのブロックに対するリフレッシュ動
作が同時に行われる。すなわち、ブロック0およびブロ
ック4が同時にリフレッシュされ、以下順に、ブロック1
およびブロック5が、ブロック2およびブロック6が、そ
してブロック3およびブロック7がリフレッシュされる。
【００１５】各ブロックに対するリフレッシュ動作は、
ブロックに属するすべてのメモリセルに対してリフレッ
シュ動作を一度に行うのではなく、ワードラインWL単位
に行う。すなわち、ブロックに属する多数本のワードラ
インWLのうちの何れか一本のワードラインWLが選択さ
れ、それに結び付いているメモリセルに対してリフレッ
シュ動作が行われる。従って、一つのブロックに対して
のリフレッシュ動作には、そのブロック内に含まれるワ
ードラインWLの数だけのリフレッシュサイクルが必要に
なる。例えば、一つのブロックに512本のワードラインW
Lが形成されている場合、一つのブロックに対するリフ
レッシュサイクルは512である。また、一回に1ブロック
ずつリフレッシュを行う場合、図2の例では8×512のリ
フレッシュサイクルが要求される。ところが、図2にお
いては、二つのブロックに対するリフレッシュ動作が同
時に行われるため、必要なリフレッシュサイクルの数は
その半分の4×512である。
【００１６】図2(a)におけるブロック0およびブロック4
に対するリフレッシュ動作をより詳細に説明するための
タイミングチャートを図3に示す。図3において、ブロッ
ク0に属するワードラインWL0_0およびブロック4に属す
るワードラインWL4_0が同時に活性化され、それに結び
付いているメモリセルに対するリフレッシュ動作が行わ
れ、その後、選択されたワードラインWL0_0およびワー
ドラインWL4_0が非活性化される。次に、ブロック0に属
するワードラインWL0_1およびブロック4に属するワード
ラインWL4_1が活性化され、それに結び付いているメモ
リセルがリフレッシュされる。次のリフレッシュサイク
ルにおいては、ワードラインWL0_2およびワードラインW
L4_2に結び付いているメモリセルがリフレッシュされ
る。その他のワードラインWLに対しても同様の手順でリ
フレッシュが行われる。
【００１７】ワードラインWLの選択順は、図3と異なる
順に選択されることも可能である。例えば、スクランブ
ルロジックを用いてワードラインWLの選択順を変えるこ
ともできる。しかし、どのような場合でも、相異なるブ
ロックに属する二本以上のワードラインが同時に活性化
され、それに結び付いているメモリセルがリフレッシュ
されることにはかわりない。
【００１８】このようにリフレッシュサイクルを減らす
のは、前述したように、安定なリフレッシュ動作を得る
とともに、平均消費電力を抑えるためである。平均消費
電力を抑えるのは、半導体メモリがバッテリを用いるシ
ステムに取付けられる場合に一層重要である。すなわ
ち、ノートブックPCおよびラップトップ型のコンピュー
タなどのようにバッテリにより電源が供給されるシステ
ムの場合、バッテリにより供給される電力には限界があ
るため、平均電力消費を抑えることは非常に大切であ
る。従って、揮発性半導体メモリにおいて、図2および
図3で説明したように、多数本のワードラインWLを同時
に選択してそれに対するリフレッシュ動作を行う（以下
「複数ワードラインのリフレッシュ方法」と称する）こ
とは非常に大切である。しかし、このような複数ワード
ラインのリフレッシュ方法は、図4で説明するようにピ
ーク電流が増加するという問題点がある。
【００１９】図4は複数ワードラインのリフレッシュ方
法における1リフレッシュサイクルの各信号波形を示す
図である。図4において、BL0および/BL0の信号波形はブ
ロック0に属するビットラインBLおよび反転ビットライ
ン/BLの信号波形を示し、BL4および/BL4の信号波形はブ
ロック4に属するビットラインBLおよび反転ビットライ
ン/BLの信号波形を示す。
【００２０】ワードラインWLが選択される前にビットラ
インBLおよび反転ビットライン/BLはVBLレベルにプリチ
ャージされている。このような状態で、複数本のワード
ラインWL0_0、WL4_0が選択されハイレベルに活性化され
る。ワードラインWLが活性化されれば、それに結び付い
ているメモリセルのアクセストランジスタがターンオン
され、ビットラインBLおよび反転ビットライン/BLの電
位は、メモリセルに保存されていたデータ（電荷）によ
り変化する。次に、ビットラインセンスアンプのイネー
ブル信号PSおよびPSDが順次ハイレベルに活性化され、
ビットラインBLおよび反転ビットライン/BL間の電圧が
増幅される。ここで、ビットラインセンスアンプのイネ
ーブル信号PSおよびPSDはワードラインWLに関係なく皆
同じ波形を有している。すなわち、選択されたブロック
に属するすべてのビットラインBLおよび反転ビットライ
ン/BLにおけるビットラインセンスアンプの動作が同時
に開始される。
【００２１】従って、電源電流ICCおよび接地電流ISSの
値は、図4に示すように、瞬時的に増加する。ここで、
電源電流ICCおよび接地電流ISSのピーク電流の大きさ
は、一度に活性化されるワードラインWLの数が増加すれ
ばするほど大きくなる。言い換えれば、一度に選択され
るブロックの数が大きいほどピーク電流は大きくなる。
バッテリを電源にするシステムにおいては、大きなピー
ク電流はバッテリの劣化を招き、それによってシステム
にエラーを発生させる危険がある。同様に、バッテリに
より供給される電流には限界があるため、やはり誤動作
が発生させる恐れがある。従って、ピーク電流の大きさ
は少なくすべきである。
【００２２】
【発明が解決しようとする課題】上述したように、リフ
レッシュ動作において平均消費電力を抑え、かつ、安定
なリフレッシュ動作を実現するためには、一度に選択さ
れるワードラインWLの数を増やさなければならない。し
かし、選択されるワードラインWLの数を増やすとピーク
電流の大きさが増加する問題点がある。
【００２３】本発明の目的は、セルフリフレッシュモー
ドにおける平均電力消費量を減らしながら、ピーク電流
の大きさをも減少できる半導体メモリのリフレッシュ方
法を提供することにある。
【００２４】本発明の他の目的は、上記リフレッシュ方
法を行うリフレッシュ回路を備える半導体メモリを提供
することにある。
【００２５】また、本発明は、ビットラインセンスアン
プが活性化される際に発生するピーク電流の大きさを減
少することができる半導体メモリのリフレッシュ回路お
よびその方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明にかかる半導体メ
モリのリフレッシュ方法は、複数のビットライン、複数
のワードライン、並びに、前記ビットラインおよび前記
ワードラインの交点に形成される複数のメモリセルから
なるメモリブロックを複数備える半導体メモリにおい
て、各メモリセルに保存されたデータをリフレッシュさ
せるリフレッシュ方法であって、少なくとも二本以上の
ワードラインを選択し活性化することにより、対応する
ビットラインおよび反転ビットラインの電位を、チャー
ジシェアリング動作により変動させる第一の活性化ステ
ップと、選択されたワードラインに対応する複数のビッ
トラインセンスアンプを二つ以上のグループに分割する
分割ステップと、前記チャージシェアリング動作の後、
前記複数のビットラインセンスアンプを、そのグループ
別に、異なるタイミングで活性化する第二の活性化ステ
ップと、ビットラインセンスアンプの動作により選択さ
れたメモリセルにデータをリストアするリストアステッ
プと、選択されたワードラインを非活性化する第一の非
活性化ステップと、選択されたビットラインセンスアン
プを非活性化する第二の非活性化ステップとを有するこ
とを特徴とする。
【００２７】好ましくは、前記第一の活性化ステップに
おいて、リフレッシュすべきブロックが少なくとも二つ
以上選択され、選択されたブロックごとにワードライン
が一本ずつ選択され、対応するビットラインおよび反転
ビットラインの電位が、前記チャージシェアリング動作
により変動されることを特徴とする。
【００２８】好ましくは、前記分割ステップにおいて
は、同一のブロックに対応するビットラインセンスアン
プが同一のグループに属するように、前記複数のビット
ラインセンスアンプがグループに分割されることを特徴
とする。なお、選択されたワードラインの活性化タイミ
ングを分散させることも可能である。具体的な実施形態
によれば、複数のワードラインの活性化タイミングをそ
れぞれtW0、tW1、…とし、対応するビットラインセンス
アンプのグループの活性化タイミングをそれぞれtB0、t
B1、…とする場合、差分tW1-tW0と差分tB1-tB0とを同一
にし、差分tB0-tW0がソフトエラーを発生しない期間に
なるように活性化タイミングが調節される。
【００２９】好ましくは、さらに、前記ビットラインお
よび前記反転ビットラインの電位を等化する等化ステッ
プを有することを特徴とする。
【００３０】好ましくは、前記第二の活性化ステップに
は、前記二つ以上のビットラインセンスアンプのグルー
プのうち何れか一つのグループを選択して活性化するス
テップと、すべてのグループが選択されるまで、分散遅
延時間tDが経過した後、残りのグループのうち何れか一
つのグループを選択して活性化するステップとが含まれ
ることを特徴とする。
【００３１】好ましくは、前記第一の非活性化ステップ
においては、選択されたワードラインの非活性化タイミ
ングが分散されることを特徴とし、前記第二の非活性化
ステップにおいては、選択されたビットラインセンスア
ンプの非活性化タイミングがグループごとに異なること
を特徴とする。
【００３２】また、好ましくは、前記ビットラインセン
スアンプがそれぞれクロスカップルされた一対のPMOSト
ランジスタと一対のNMOSトランジスタとから構成される
場合、前記第二の活性化ステップの活性化において、選
択されたビットラインセンスアンプの前記NMOSトランジ
スタが駆動され、続いて、前記ビットラインセンスアン
プのPMOSトランジスタが駆動されることを特徴とする。
【００３３】また、他の実施形態によれば、前記分割ス
テップにおいては、同一のカラムラインに対応するビッ
トラインセンスアンプが同一のグループに属するよう
に、前記複数のビットラインセンスアンプが分割される
ことを特徴とする。
【００３４】本発明にかかる半導体メモリのリフレッシ
ュ回路は、複数のビットライン、複数のワードライン、
並びに、前記ビットラインおよび前記ワードラインの交
点に形成される複数のメモリセルからなるメモリブロッ
クを複数備える半導体メモリのリフレッシュ回路であっ
て、外部からのリフレッシュモードを示す信号に従いリ
フレッシュモード信号PSRを発生するリフレッシュ制御
手段と、前記リフレッシュモード信号PSRがアクティブ
である間、ローアクティブ信号PRを一定の周期で発生す
るローアクティブ信号発生手段と、前記リフレッシュモ
ード信号PSRがアクティブである間、ローアドレスを発
生するカウンタ手段と、前記リフレッシュモード信号PS
Rがアクティブである間、複数のブロック選択信号の少
なくとも二つ以上が一度に活性化されるように、ブロッ
ク選択信号を発生するブロック選択信号発生手段と、前
記ブロックごとに形成された複数のビットラインセンス
アンプ手段と、
【００３５】前記リフレッシュモード信号PSRがアクテ
ィブである間、前記ローアクティブ信号PRに応じて前記
複数のビットラインセンスアンプのイネーブル信号PS
0、PS1、…およびPSD0、PSD1、…を、所定の期間ずつ遅
延させながら逐次活性化させるイネーブル信号発生手段
と、前記イネーブル信号および前記ブロック選択信号に
応じて、対応するビットラインセンスアンプを駆動する
ビットラインセンスアンプ駆動手段とを有することを特
徴とする。
【００３６】好ましくは、前記複数のビットラインセン
スアンプは、隣接するブロックにより共有されることを
特徴とする。
【００３７】好ましくは、前記半導体メモリが八つのブ
ロック（ブロック0からブロック7）および九つの共有ビ
ットラインセンスアンプ部SA0からSA8を含む場合、前記
ブロック選択信号発生手段は、第一のブロックリフレッ
シュサイクルにおいてブロック0およびブロック4を選択
し、第二のブロックリフレッシュサイクルにおいてブロ
ック1およびブロック5を選択し、第三のブロックリフレ
ッシュサイクルにおいてブロック2およびブロック6を選
択し、第四のブロックリフレッシュサイクルにおいてブ
ロック3およびブロック7を選択するように、八つのブロ
ック選択信号BLK_0からBLK_7を発生し、前記イネーブル
信号発生手段は、活性化タイミングが異なるイネーブル
信号PS0およびPSD0、並びに、PS1およびPSD1を発生し、
前記ビットラインセンスアンプ駆動手段は、前記イネー
ブル信号PS0およびPSD0に応じて前記ビットラインセン
スアンプ部SA0からSA3の活性化タイミングを制御し、前
記イネーブル信号PS1およびPSD1に応じて前記ビットラ
インセンスアンプ部SA5からSA8の活性化タイミングを制
御し、前記ブロック3が選択される場合は前記ビットラ
インセンスアンプ部SA4の活性化タイミングを前記イネ
ーブル信号PS0およびPSD0に応じて制御し、前記ブロッ
ク4が選択される場合は前記ビットラインセンスアンプ
部SA4の活性化タイミングを前記イネーブル信号PS1およ
びPSD1に応じて制御することを特徴とする。
【００３８】好ましくは、さらに、前記ローアクティブ
信号PRに応じてタイミング制御信号PSEを発生するタイ
ミング制御信号発生手段を有することを特徴とする。
【００３９】また、好ましくは、前記イネーブル信号発
生手段は、前記タイミング制御信号PSEを遅延して前記
イネーブル信号PS0を発生する第一の遅延手段(710から7
13)と、前記イネーブル信号PS0を遅延して前記イネーブ
ル信号PSD0を発生する第二の遅延手段(714)と、前記リ
フレッシュモード信号PSRがアクティブの場合、前記タ
イミング制御信号PSEを遅延して出力する分散遅延手段
(700)と、前記リフレッシュモード信号PSRがインアクテ
ィブの場合は前記タイミング制御信号PSEを遅延して前
記イネーブル信号PS1を出力し、前記リフレッシュモー
ド信号PSRがアクティブの場合は前記分散遅延手段の出
力を遅延して前記イネーブル信号PS1を出力する第三の
遅延手段(710および715から717)と、前記イネーブル信
号PS1を遅延して前記イネーブル信号PSD1を出力する第
四の遅延手段とを有することを特徴とする。
【００４０】
【発明の実施の形態】以下、本発明にかかる一実施形態
の半導体メモリのリフレッシュ回路およびその方法を図
面を参照して詳細に説明する。
【００４１】図5は本発明にかかる一実施形態の半導体
メモリのリフレッシュ方法における信号波形例を示し、
とくに二つのワードラインWLに対するリフレッシュ動作
が同時に行われる場合の信号波形例を示している。
【００４２】リフレッシュが行われる前に、ビットライ
ンBLと反転ビットライン/BLはVBLレベルにプリチャージ
されている。複数のブロックのうち少なくとも二つのブ
ロックが選択され、選択されたブロックごとに一本のワ
ードライン、例えばWL0_0およびWL4_0が選択されてハイ
レベルに活性化される。ワードラインWLが活性化されれ
ばチャージシェアリングが行われ、ビットラインBLおよ
び反転ビットライン/BLの電位は、メモリセルに保存さ
れているデータ（電荷）によって変化する。
【００４３】次に、ワードラインWL0_0に対応するビッ
トラインセンスアンプのイネーブル信号PS0およびPSD0
が順にハイレベルに活性化され、一定の時間（tD: 以
下、分散遅延時間と称する）が経た後、ワードラインWL
4_0に対応するビットラインセンスアンプのイネーブル
信号PS1およびPSD1が順にハイレベルに活性化される。
【００４４】ここで重要なのは、図5に示すリフレッシ
ュ動作は、図4に示した動作と違って、選択されたワー
ドラインWLに対応する複数のビットラインセンスアンプ
の動作が、同じビットラインセンスアンプのイネーブル
信号により制御されるのでなく、活性化のタイミングが
異なるイネーブル信号によりそれぞれ制御されることで
ある。これにより、図5に示すように、ビットラインセ
ンスアンプの動作開始タイミングが、ワードライン別に
分散され、電源電流ICCおよび接地電流ISSのピーク値が
変わる。すなわち、ビットラインセンスアンプの動作開
始によって発生されるピーク電流が分散され、その分、
電源電流ICCおよび接地電流ISSのピーク値を小さくする
ことができる。
【００４５】図5においては、複数のワードラインWL0_0
およびWL4_0の活性化タイミングを同一にする例を示し
たが、異なるタイミングで活性化することも可能であ
る。すなわち、ワードラインWL0_0をまずハイレベルに
活性化させ、所定時間後にワードラインWL4_0をハイレ
ベルに活性化させる。ここで、遅延される時間は本質的
に分散遅延時間tDと等しくする必要がある。このよう
に、ビットラインセンスアンプの動作開始タイミングを
幾つかに分散させるとともに、ワードラインWLの活性化
タイミングをも幾つかに分散させることができる。
【００４６】ワードラインWLを活性化させた後、ビット
ラインセンスアンプの駆動が開始されるまでの期間が長
過ぎると、アルファ粒子によるSERが増加することにな
り、誤動作を発生させる場合があり得る。従って、複数
のワードラインWLの活性化は、図5に示したように一度
に行うよりは、ビットラインセンスアンプの駆動開始と
同じく順次活性化させるのが好ましい。しかし、ワード
ラインWLの活性化タイミングを分散させるためには、別
の回路が必要になる。そこで、ワードラインWL4_0が活
性化された後、ビットラインセンスアンプのイネーブル
信号PS1が活性化されるまでの期間t1が、さほど長くな
い場合は、図5に示すように、複数のワードラインWLを
同時に活性化させる。
【００４７】図6は四つのブロックに対するリフレッシ
ュ動作が略同時に行われる例を示す図である。半導体メ
モリアレイが八つのブロックから構成されている場合、
ブロック0、ブロック2、ブロック4およびブロック6に対
するリフレッシュ動作が略同時に行われ（図6(a)）、か
つ、ブロック1、ブロック3、ブロック5およびブロック7
に対するリフレッシュ動作が略同時に行われる（図6
(b)）。このようなリフレッシュ方法においては、一度
に選択されるワードラインWLの数は4になる。
【００４８】図7は本発明にかかるリフレッシュ方法に
おけるビットラインセンスアンプのイネーブル信号を示
す図で、とくに、図6に示すように、それぞれ異なるブ
ロックに属する四本のワードラインWLが一度に活性化さ
れる場合、ビットラインセンスアンプのイネーブル信号
の活性化タイミングが分散されることを示している。
【００４９】前述したように、活性化タイミングが分散
されたビットラインセンスアンプのイネーブル信号PS
0、PSD0、PS1、PSD1、PS2、PSD2、PS3およびPSD3は、図
8に示すように、対応するビットラインセンスアンプ部
(SA)401aから401hに印加される。すなわち、イネーブル
信号PS0、PSD0はブロック0および1に対応するSA401およ
び401bを制御するための信号であり、イネーブル信号PS
1およびPSD1はブロック2および3に対応するSA401cおよ
び401dを制御するための信号である。そして、イネーブ
ル信号PS2およびPSD2はブロック4および5に対応するSA4
01eおよび401fを制御するための信号であり、イネーブ
ル信号PS3およびPSD3はブロック6および7に対応するSA4
01gおよび401hを制御するための信号である。言い換え
れば、一度に活性化されるワードラインWLに対応するビ
ットラインセンスアンプの活性化タイミングが分散され
る。ここで、ビットラインセンスアンプのイネーブル信
号が活性化されるタイミングの時間差はtDである。ま
た、一般に、各ビットラインセンスアンプ部(SA)は多数
のビットラインセンスアンプから構成される。
【００５０】図9は、図6に示した四本のワードラインWL
に対するリフレッシュが同時に行われる場合の、本発明
にかかるリフレッシュ方法における信号波形を示す図
で、とくにワードラインWLの活性化タイミングを分散さ
せたことを示している。図9において、WL0_iからWL7_i
はそれぞれブロック0から7に属するワードラインWLを示
す。また、ワードラインWLの活性化タイミングを分散さ
せる遅延時間tWとビットラインセンスアンプのイネーブ
ル信号PS0からPS3の活性化タイミングを分散させる遅延
時間tDとを、図9においては等しく(tW=tD)示したが、異
なる遅延時間(tW≠tD)にすることも可能である。
【００５１】図10は、本発明を説明するために、ブロッ
クの構造およびそれに相応するビットラインセンスアン
プ部の概略構成を示すブロック図である。図10により一
つのブロックに対するリフレッシュ動作を詳しく説明す
る。
【００５２】一つのブロックに属する多数のワードライ
ンWL_0、WL_1、WL_2、WL_3、WL_4、…のうち一つが選択
されて活性化される。例えば、ワードラインWL_0がハイ
レベルに活性化されれば、ワードラインWL_0に結び付い
ているメモリセル301a、301b、301c、301d、…に含まれ
るアクセストランジスタがターンオンされる。それによ
り、ビットラインBL_0および反転ビットライン/BL_0の
電位はメモリセル301aに保存されていたデータ（電荷）
によって変化し、同様に、ビットラインBL_1および反転
ビットライン/BL_1の電位はメモリセル301bに保存され
ていたデータ（電荷）によって変化する。残りのビット
ラインも、同様に、その電位が変化する。すなわち、各
メモリセルに保存されている電荷がシェアリングされ、
ビットラインおよび反転ビットラインの電位がデータ
（電荷）により変化する。
【００５３】次に、ビットラインセンスアンプ部303に
属する多数のビットラインセンスアンプ303a、303b、30
3c、303d、…が活性化され、ビットラインと反転ビット
ラインとの電圧差が増幅され、メモリセル301a、301b、
301c、301d、…のキャパシタの電荷は漏洩前の電荷量に
まで復旧される。その後、選択されていたワードライン
WL_0がローレベルに非活性化され、次に、ビットライン
センスアンプ303a、303b、303c、303d、…が非活性化さ
れる。このような方法で一本のワードラインに対するリ
フレッシュ動作が終了する。続いて、ワードラインWL_1
に結び付いているメモリセル302a、302b、302c、302d、
…に対するリフレッシュ動作を行うには、以上説明した
過程を繰返し行えばよい。
【００５４】図10から分かるように、一本のワードライ
ンWLを活性化させることによって、多数のメモリセルが
同時にリフレッシュされる。例えば、一本のワードライ
ンWLに結び付いたメモリセルが2048個あれば、一本のワ
ードラインWLを活性化させるごとに2048個のメモリセル
がリフレッシュされ、そのためには2048個のビットライ
ンセンスアンプが同時に活性化される。
【００５５】このようなブロックの構成において、一つ
のブロック内で二本以上のワードラインWLを同時に活性
化してリフレッシュ動作を行うのは無理である。例え
ば、ワードラインWL_0とWL_1とが同時に活性化されれ
ば、ビットラインBL_0および反転ビットライン/BL_0
は、メモリセル301aおよび302aに保存されていた電荷を
チャージシェアリングするので、メモリセル301aおよび
302aに保存されていたデータが失われることになる。従
って、図10に示すようなブロックの構成においては、一
つのブロック内で二本以上のワードラインWLを同時に活
性化させることはできない。それで、図10に示すような
構成を有する複数のブロックから構成される半導体メモ
リにおいては、リフレッシュで一度に活性化される複数
本のワードラインWLは異なるブロックに属することにな
る。
【００５６】以上説明したビットラインセンスアンプの
活性化タイミングを分散させる方法は、ブロック別に活
性化タイミングを異なるようにすることである。一方、
同一ブロックのビットラインセンスアンプ部を二つ以上
に分割して活性化タイミングを分散させることも可能で
ある。これを図11から図13を用いて説明する。
【００５７】図11において、半導体メモリは八個のブロ
ック、ブロック0から7から構成されていて、各ブロック
にはそれに対応するビットラインセンスアンプ部が形成
されている。ブロック0に属するワードラインWLが活性
化されれば、ビットラインセンスアンプ部310aが活性化
され、ブロック1に属するワードラインWLが活性化され
ればビットラインセンスアンプ部310bが活性化され、
…、ブロック7に属するワードラインWLが活性化されれ
ばビットラインセンスアンプ部310cが活性化される。
【００５８】図11に示す構成は、図8に示した構成とは
違い、ビットラインセンスアンプ部に属する多数のビッ
トラインセンスアンプは二つのグループに分割される。
例えば、ビットラインセンスアンプ部310aに属する多数
のビットラインセンスアンプは、二つのグループ311aお
よび312aに分割され、そのうちの一つブループ311aが先
に活性化された後、所定期間を経てもう一つのブループ
312aが活性化される。他のブロックに対応するビットラ
インセンスアンプ部に属する多数のビットラインセンス
アンプも、同様に二つのグループに分割され、そのうち
の一つグループ311b、…、311cが先に活性化され、所定
期間の経過後、他のグループ312b、…、312cが活性化さ
れる。
【００５９】図11において、ビットラインセンスアンプ
のグループ311a、311b、…、311cはイネーブル信号PS0
およびPSD0により活性化され、ビットラインセンスアン
プのグループ312a、312b、…、312cはイネーブル信号PS
1およびPSD1に応じて活性化される。また、それらイネ
ーブル信号PS0、PSD0、PS1およびPSD1の波形は図13に示
すとおりである。
【００６０】図12は一本のビットラインBLに対応するビ
ットラインセンスアンプ部を二つのグループに分割する
構成を詳しく示す図である。すなわち、ビットラインセ
ンスアンプ部に属する多数のビットラインセンスアンプ
を、同一のカラムラインに対応するもの同士が同一のグ
ループに属するように分割し、グループごとに活性化タ
イミングを変える。
【００６１】図14はそれぞれ異なるブロックに属する三
本のワードラインWLに対するリフレッシュが略同時に行
われることを示す図である。図14において、半導体メモ
リのセルアレイは12個のブロックから構成され、四回の
ブロックのリフレッシュが必要になる。一つのブロック
に512ワードラインが含まれるならば、1ブロックのリフ
レッシュは512リフレッシュサイクルに相当し、従っ
て、全リフレッシュサイクルは4×512になる。第1ブロ
ックのリフレッシュにおいては、図14(a)に示すように
ブロック0、4および8がリフレッシュされ、第2ブロック
のリフレッシュにおいては、図14(b)に示すようにブロ
ック1、5および9がリフレッシュされ、第3ブロックのリ
フレッシュにおいては、図14(c)に示すようにブロック
2、6および10がリフレッシュされ、第4ブロックのリフ
レッシュにおいては、図14(d)に示すようにブロック3、
7および11がリフレッシュされる。このようなリフレッ
シュ動作は、自動/セルフリフレッシュモードが停止さ
れるまで継続される。
【００６２】前述した三本のワードラインWLに結び付い
ているメモリセルに対して一度にリフレッシュを行う場
合に、ビットラインセンスアンプの活性化タイミングを
分散させるための構成例を図15Aに示し、それに対応す
るビットラインセンスアンプのイネーブル信号を図15B
に示す。
【００６３】図15Aに示すように、複数のブロック、ブ
ロック0から11に対応する複数のビットラインセンスア
ンプ部320から331があり、ビットラインセンスアンプ部
320、321、322および323はイネーブル信号PS0およびPSD
0により制御される。また、ビットラインセンスアンプ
部324、325、326および327はイネーブル信号PS1およびP
SD1により制御され、ビットラインセンスアンプ部328、
329、330および331はビットラインセンスアンプイネー
ブル信号PS2およびPSD2により制御される。従って、一
つのリフレッシュサイクル中に異なるブロックに属する
三本のワードラインに対してリフレッシュが同時に行わ
れても、対応するビットラインセンスアンプ部の活性化
タイミングが分散されてピーク電流の大きさが抑えられ
る。
【００６４】図15Bにおける分散遅延時間tD1およびtD2
は、ほぼ等しく示されているが、異ならせることも可能
である。なお、ビットラインセンスアンプの活性化タイ
ミングを分散させるのに対応して、ワードラインの活性
化タイミングを分散させることもできる。
【００６５】図16は共有ビットラインセンスアンプを有
する半導体メモリの構成を簡略に示す図で、ビットライ
ンセンスアンプは隣接する二つのブロックによって共有
されている。例えば、ビットラインセンスアンプ351は
ブロック340およびブロック341によって共有されてい
る。図16の端部寄りに位置するビットラインセンスアン
プ350および358はそれぞれ一つのブロック340および347
用である。このような構成により隣接する二つのブロッ
クを同時にアクセスすれば、データが混合される誤動作
を誘発することになる。従って、隣接する二つのブロッ
クを同時にアクセすスすることはできない。図16に示す
ような共有ビットラインセンスアンプを有する半導体メ
モリにおける、リフレッシュ動作時のビットラインセン
スアンプの活性化タイミングに対する分散スキームを説
明するのに先立ち、一般的なリフレッシュ動作を説明す
る。
【００６６】ブロック340において、ワードラインWL0_0
に結び付いているメモリセルに対するリフレッシュ動作
を説明する。ブロック340がアクセスされる場合、隔離
ゲート360aおよび360bはターンオンされ、隔離ゲート36
0cはターンオフされるべきである。まず、ワードライン
WL0_0がハイレベルに活性化され、それに結び付いてい
るメモリセルのアクセストランジスタがターンオンされ
てチャージシェアリングが行われる。チャージシェアリ
ング後、ビットラインセンスアンプ350および351が活性
化され、ビットラインBLと反転ビットライン/BLとの電
位差が増幅されて保存されていたデータ（電荷）がアク
ティブリストアされる。その後、ワードラインWL0_0は
ローレベルに非活性化される。次に、ビットラインセン
スアンプが非活性化され、等化器370aおよび370bが活性
化されてビットラインBLおよび反転ビットライン/BLの
電位が等化される。
【００６７】すなわち、共有ビットラインセンスアンプ
を有する場合は、一つのブロックに対するリフレッシュ
動作のために、ブロックに隣接する二つのビットライン
センスアンプ部が駆動される筈である。なお、図16にお
いて、ワードラインWL0_0からWL0_511はブロック340に
おけるワードラインであり、ワードラインWL1_0からWL1
_511はブロック341におけるワードラインであり、ワー
ドラインWL7_0からWL7_511はブロック347におけるワー
ドラインである。
【００６８】図16に示すような共有ビットラインセンス
アンプを有する半導体メモリにおける複数ワードライン
のリフレッシュ方法と、それによるビットラインセンス
アンプの活性化タイミングを分散させるスキームを図17
および図18に示す。図17(a)から(d)はそれぞれ第1から
第4ブロックのリフレッシュサイクルを示し、斜線の引
かれたブロックがリフレッシュされるブロックである。
1リフレッシュサイクルごとに二つのブロックが活性化
され、活性化されるべきの複数のビットラインセンスア
ンプが活性化されるタイミングが二つに分散されてい
る。
【００６９】図18は、図17(a)から(d)に示すビットライ
ンセンスアンプのイネーブル信号と、その信号波形とを
示す図である。図18においては、ビットラインセンスア
ンプのイネーブル信号の活性化タイミングだけが分散さ
れていて、これらイネーブル信号の非活性化タイミング
はほぼ一致している。しかし、これらイネーブル信号の
非活性化タイミングも同じ方式で分散させることも可能
である。それで、ビットラインセンスアンプのイネーブ
ル信号の非活性化タイミングで発生するピーク電流の大
きさを抑えることが可能になる。
【００７０】図18においては、同時に活性化されるワー
ドラインWLの活性化タイミングも分散されている。この
ようなワードラインWLの活性化タイミングの分散はソフ
トエラーレートを減少させる。図18においては、ワード
ラインWLの非活性化タイミングを同一に示したが、異な
るワードラインWLの非活性化タイミングを分散させるこ
とも可能である。
【００７１】図19は図17および図18にかかるリフレッシ
ュ方法を行う半導体メモリの概略を示すブロック図であ
る。
【００７２】図19に示す半導体メモリは、メモリセルア
レイ520、ローデコーダ/アレイ制御回路510、ローアド
レス(RA)バッファ410、プレデコーダ420、カウンタ43
0、リフレッシュ制御回路440、カラムアドレスストロー
ブ(CAS)バッファ450、ローアドレスストローブ(RAS)バ
ッファ470、モード信号発生部(PCBR)60、ローアクティ
ブ信号発生部(PR)480、タイミング制御信号発生部(PSE)
490およびビットラインセンスアンプイネーブル信号発
生部(PS)500を含んでいる。
【００７３】CASバッファ450およびRASバッファ470は、
半導体メモリの外部から入力されるローアドレスストロ
ーブ信号/RASおよびカラムアドレスストローブ信号/CAS
をバッファリングして出力する。モード信号発生部(PCB
R)460は、CASバッファ450の出力およびRASバッファ470
の出力に基づき、/CAS信号が先にローレベルに活性化さ
れた後、/RAS信号がローレベルに活性化される場合にハ
イレベルのモード信号PCBRを発生する。リフレッシュ制
御回路440は、モード信号PCBRがハイレベルに活性化さ
れると、所定期間の経過後ハイレベルに活性化されるリ
フレッシュモード信号PSRを発生する。リフレッシュモ
ード信号PSRは、リフレッシュモードであるか否かを示
す信号である。
【００７４】また、リフレッシュ制御回路440は、カウ
ンタ430に結合され、カウンタ430の動作を制御する。カ
ウンタ430は、リフレッシュモードにおいて活性化さ
れ、アドレスを発生する。RAバッファ410は、リフレッ
シュモードの場合、カウンタ430の出力をバッファリン
グして、これをローアドレスRAとして出力する。また、
RAバッファ410は、リフレッシュモードではない場合、
半導体メモリの外部から入力されるアドレスAをバッフ
ァリングして、これをローアドレスRAとして出力する。
ローアドレスRAは、プレデコーダ420によりプレデコー
ディングされローデコーダ/アレイ制御回路510に入力さ
れる。
【００７５】ローアクティブ信号発生部(PR)480および
タイミング制御信号発生部(PSE)490は、ローアクティブ
にかかわる動作のタイミングを制御するために、ローア
クティブ信号PRおよびタイミング制御信号PSEを発生す
る。ローアクティブ信号発生部(PR)480は、通常モード
においてはRASバッファ470の出力に応じてローアクティ
ブ信号PRを発生させ、リフレッシュモードにおいては/R
AS信号に関係なく所定周期を有するローアクティブ信号
PRを自ら発生する。
【００７６】ビットラインセンスアンプイネーブル信号
発生部(PS)500は、タイミング制御信号PSEに応じて、ビ
ットラインセンスアンプのイネーブル信号PS0、PSD0、P
S1およびPSD1を発生する。ビットラインセンスアンプイ
ネーブル信号発生部(PS)500により発生されるイネーブ
ル信号の波形は、リフレッシュモード信号PSRにより変
わる。通常モードにおけるイネーブル信号PS0、PSD0、P
S1およびPSD1の波形は図23Aに示される。また、リフレ
ッシュモードにおけるイネーブル信号PS0、PSD0、PS1お
よびPSD1の波形は図23Bに示される。図23Aおよび図23B
に示されるように、通常モードにおいてはビットライン
センスアンプの活性化タイミングは分散されず、リフレ
ッシュモードにおいてはビットラインセンスアンプの活
性化タイミングが分散される。
【００７７】ローアドレスデコーディングに付いて、さ
らに詳しく説明する。ローアドレスRAは、多数のワード
ラインWLの何れか一つを選択するために必要な情報を有
する信号である。従って、ローアドレスRAの構成はメモ
リ階層構造と非常に密接な関係がある。例えば、メモリ
セルアレイ520が八つのブロックから構成されていて、
各ブロックごとに512本のワードラインWLが含まれるな
らば、ローアドレスRAは、ブロックを指示するブロック
情報の3ビットと、サブアドレス情報の9ビットとを合せ
た合計12ビットで構成される。通常モードにおけるロー
アドレスRAは、半導体メモリの外部から供給されなくて
はならない。反面、リフレッシュモードにおけるローア
ドレスは、半導体メモリの内部で発生される。
【００７８】さて、本発明にかかるリフレッシュ方法の
ように一度に二つ以上のワードラインWLに対するアクセ
スが行われる場合は、単にローアドレスRAの入力（発
生）経路を変えるだけではその機能を充分に果たし難
く、ブロック情報をデコーディングして多数のブロック
を選択するためのブロック選択信号を発生するブロック
選択信号発生部が、リフレッシュモード信号PSRに応じ
た方式で動作するように構成されていなければならな
い。つまり、ブロック選択信号発生部は、通常モードの
場合は、ローアドレスRAのブロック情報をデコーディン
グしてブロック選択信号を発生させる。また、リフレッ
シュモードの場合、ブロック選択信号発生部は、予め決
められたリフレッシュスキーム（図2、図6および図14を
参照）に二つ以上の活性化されたブロック選択信号を発
生させる必要がある。従って、ブロック選択信号は、正
常動作モードにおいては一つのみが選択的に活性化され
るが、リフレッシュモードにおいては二つ以上が選択的
に活性化される。このようにして発生されるブロック選
択信号は、ローデコーダにおいてワードラインWLの選択
に使われるばかりでなく、ビットラインセンスアンプ、
隔離ゲートなどの動作を制御するのにも使われる。一般
に、ブロック選択信号発生部は、プレデコーダ420に含
まれるが、ローアドレスRAのデコーディングスキームに
より変わることもあり得る。
【００７９】図20は共有ビットラインセンスアンプ部、
および、それに隣接する回路の構成例を具体的に示す回
路図である。ビットラインセンスアンプ600は、クロス
カップルされた二つのPMOSトランジスタ601および602、
並びに、クロスカップルされた二つのNMOSトランジスタ
603および604を含む。そして、一つのビットラインセン
スアンプ部は、ビットラインセンスアンプ600をビット
ラインBLの数の1/2だけ含む。なお、ビットラインセン
スアンプ部610には、ドライバの働きをするPMOSトラン
ジスタ611およびNMOSトランジスタ612が含まれる。
【００８０】図20において、制御信号LAPGがローレベル
に活性化されれば、PMOSトランジスタ611がターンオン
され、ノードLAの電位は電源電圧VCCになる。これによ
り、ビットラインセンスアンプ600に含まれるPMOSトラ
ンジスタ601および602によるビットラインBLおよび反転
ビットライン/BL間の電圧の増幅（以下「ビットライン
センス増幅」と呼ぶ場合がある）が行われる。制御信号
LANGがハイレベルに活性化されれば、NMOSトランジスタ
612がターンオンされ、ノードLABの電位は接地電圧VSS
になる。これにより、ビットラインセンスアンプ600に
含まれるNMOSトランジスタ603および604によるビットラ
インセンス増幅が行われる。ビットラインセンスアンプ
部610は、ブロック620aおよびブロック620bに共有され
ている。NMOSトランジスタ631、632および633は等化器
であり、NMOSトランジスタ641から644は隔離ゲートであ
る。
【００８１】図21は本発明にかかるリフレッシュ方法を
行うビットラインセンスアンプ部の制御回路を示すブロ
ック図である。図21に示すビットラインセンスアンプ部
は、図20に示した共有ビットラインセンスアンプと同一
の構造を有する。すなわち、ビットラインセンスアンプ
部661から667は、隣接する二つのブロックに共有され、
ビットラインセンスアンプ部660および668はただ一つの
ブロックのためのものである。図21に示す構成は、図17
に示したような複数本のワードラインWLのリフレッシュ
スキームを行うものである。
【００８２】図21においては、複数のビットラインセン
スアンプ部660から668に対応する複数のビットラインセ
ンスアンプ駆動部650から658はそれぞれ、対応するブロ
ック選択信号BLK_0からBLK_7と、イネーブル信号PS0、P
SD0、PS1およびPSD1とを入力して、対応するビットライ
ンセンスアンプの駆動信号LANG0からLANG8およびLAPG0
からLAPG8を発生する。ビットラインセンスアンプ駆動
部650から658の詳しい構成例は図24Aから図24Iにそれぞ
れ示される。
【００８３】ブロック選択信号発生部630は、通常モー
ドにおいては半導体メモリの外部から入力されるローア
ドレスRAのうちブロック情報をデコーディングして八つ
のブロックの選択信号を出力する。従って、通常モード
においては、八つのブロック選択信号のうち何れか一つ
が選択的に活性化される。反面、リフレッシュモードに
おいては、ブロック選択信号のうち二つが選択的に活性
化される。すなわち、第1ブロックのリフレッシュサイ
クルにおいては、ブロック選択信号BLK_0およびBLK_4が
活性化され、第2ブロックのリフレッシュサイクルにお
いてはブロック選択信号BLK_1およびBLK_5が活性化さ
れ、第3ブロックのリフレッシュサイクルにおいてはブ
ロック選択信号BLK_2およびBLK_6が活性化され、第4ブ
ロックのリフレッシュサイクルにおいてはブロック選択
信号BLK_3およびBLK_7が活性化され、このような動作は
リフレッシュモード中に繰返し継続される。
【００８４】ビットラインセンスアンプのイネーブル信
号発生部(PS)500は、PS0およびPSD0信号発生部641、並
びに、PS1およびPSD1信号発生部642から構成される。イ
ネーブル信号PSOおよびPSD0はビットラインセンスアン
プ駆動部650から654に入力され、イネーブル信号PS1お
よびPSD1はビットラインセンスアンプ駆動部654から658
に入力される。PS0信号およびPS1信号は、ビットライン
センスアンプに含まれるNMOSトランジスタの活性化タイ
ミングを制御するためのものであり、PSD0信号およびPS
D1信号はビットラインセンスアンプに含まれるPMOSトラ
ンジスタの活性化タイミングを制御するためのものであ
る。
【００８５】なお、図21に示すブロック選択信号発生部
630は、図19に示すプレデコーダ420に含まれ、ビットラ
インセンスアンプ駆動部650から658は、アレイ制御回路
510に含まれる部分である。
【００８６】図22は図19および図21に示したビットライ
ンセンスアンプのイネーブル信号発生部(PS)500の具体
的な回路構成例を示す図である。
【００８７】図22において、タイミング制御信号PSE
は、ローアクティブ信号PRの活性化によりトリガされて
活性化される信号であり、ビットラインBLのセンシング
タイミングを制御する信号である。インバータ710、71
1、712および713は、タイミング制御信号PSEを遅延およ
びバッファリングして、ビットラインセンスアンプのイ
ネーブル信号PS0を出力する。遅延部714は、インバータ
およびNANDゲートから構成され、イネーブル信号PS0を
遅延してイネーブル信号PSD0を出力する。
【００８８】NORゲート715は、インバータ710の出力お
よびリフレッシュモード信号PSRを入力する。従って、N
ORゲート715の出力は、リフレッシュモードの場合はロ
ーレベルにマスクされ、通常モードの場合はタイミング
制御信号PSEの位相変化に追従することになる。
【００８９】分散遅延部700は、NANDゲート、複数のイ
ンバータ、MOSキャパシタおよびレジスタから構成さ
れ、RC（レジスタンス-キャパシタンス）の時定数によ
る遅延機能を実現する。分散遅延部700の出力は、リフ
レッシュモード信号PSRがハイレベルの場合は、タイミ
ング制御信号PSEに所定時間の遅延を与えた信号であ
り、PSR信号がローレベルの場合は、常にローレベルに
マスクされる。
【００９０】NORゲート716は、NORゲート715の出力およ
び分散遅延部700の出力を入力する。従って、NORゲート
716の出力は、リフレッシュモードの場合は分散遅延部7
00の出力を反転した信号であり、通常モードの場合はノ
アゲート715の出力を反転した信号である。インバータ7
17は、NORゲート716の出力を反転してイネーブル信号PS
1を出力する。遅延部718は、イネーブル信号PS1を遅延
してイネーブル信号PSD1を出力する。インバータ710、7
11、712および713による遅延時間をt1とし、分散遅延部
700、並びに、ノアゲート716および717による遅延時間
をt2とする場合、分散遅延時間tDはt2-t1になる。
【００９１】図24Aは、図21に示したビットラインセン
スアンプ駆動部650の具体的な回路例を示す図である。
ビットラインセンスアンプ駆動信号LANG0は、ブロック
選択信号BLK_0がハイレベルに活性化され、イネーブル
信号PS0がハイレベルに活性化されるとハイレベルに活
性化される。ビットラインセンスアンプ駆動信号LAPG0
は、ブロック選択信号BLK_0がハイレベルで、イネーブ
ル信号PSD0がハイレベルの場合にローレベルに活性化さ
れる。すなわち、ブロック0が選択された場合に、イネ
ーブル信号PS0およびPSD0に応じて、ビットラインセン
スアンプ駆動信号LANG0およびLAPG0がそれぞれ活性化さ
れる。
【００９２】図24Bは、図21に示したビットラインセン
スアンプ駆動部651の具体的な回路例を示す図である。
ビットラインセンスアンプ駆動信号LANG1およびLAPG1
は、ブロック選択信号BLK_0がハイレベルに活性化され
た場合や、ブロック選択信号BLK_1がハイレベルに活性
化された場合に、イネーブル信号PS0およびPSD0に応じ
てそれぞれ活性化される。
【００９３】図24Cおよび図24Dはそれぞれ、図21に示し
たビットラインセンスアンプ駆動部652および653の具体
的な回路例を示す図であり、図24Bと同様な構成を有し
ている。ビットラインセンスアンプ駆動部652および653
はそれぞれ、対応するブロック選択信号の何れか一つが
ハイレベルに活性化された場合に、イネーブル信号PS0
およびPSD0に応じて、それぞれ活性化されるビットライ
ンセンスアンプ駆動信号を発生する。
【００９４】図24Eは、図21に示したビットラインセン
スアンプ駆動部654の具体的な回路例を示す図であり、
イネーブル信号PS0およびPSD0のみならず、イネーブル
信号PS1およびPSD1が全て入力される。ビットラインセ
ンスアンプ駆動信号LANG4およびLAPG4は、ブロック選択
信号BLK_3がハイレベルに活性化された場合はイネーブ
ル信号PS0およびPSD0に応じてそれぞれ活性化され、ブ
ロック選択信号BLK_4がハイレベルに活性化された場合
はイネーブル信号PS1およびPSD1に応じてそれぞれ活性
化される。なお、ビットラインセンスアンプ駆動信号LA
NG4はハイレベルアクティブであり、ビットラインセン
スアンプ駆動信号LAPG4はローレベルアクティブであ
る。
【００９５】図24Fから図24Hはそれぞれ、図21に示した
ビットラインセンスアンプ駆動部655から657の具体的な
回路例を示す図であり、図24Bと同様な構成を有する。
ビットラインセンスアンプ駆動部655から657はそれぞ
れ、対応するブロック選択信号の何れか一つがハイレベ
ルに活性化された場合に、イネーブル信号PS1およびPSD
1に応じて、それぞれ活性化されるビットラインセンス
アンプ駆動信号を発生する。
【００９６】図24Iは、図21に示したビットラインセン
スアンプ駆動部658の具体的な回路例を示す図であり、
図24Aと同様な構成である。ビットラインセンスアンプ
駆動部658は、ブロック選択信号BLK_7がハイレベルに活
性化された場合に、イネーブル信号PS1およびPSD1に応
じて、それぞれ活性化されるビットラインセンスアンプ
駆動信号LANG8およびLAPG8を発生する。
【００９７】図25は、図19から図24Iに示した構成を有
する半導体メモリにおいて、リフレッシュ動作を行う場
合の信号波形例を示す図である。
【００９８】図25に示すように、カラムアドレスストロ
ーブ信号/CASがローレベルに活性化され、続いて、ロー
アドレスストローブ信号/RASがローレベルに活性化され
た後、所定の期間、例えば100μsが経過すると、リフレ
ッシュモード信号PSRがハイレベルに活性化され、リフ
レッシュモードがセットされる。
【００９９】リフレッシュモードがセットされると、所
定の周期をもつローアクティブ信号PRが発生される。ロ
ーアクティブ信号PRの活性化に応じて、ローアドレス(R
A)バッファ410はローアドレスRAiを出力する。RAバッフ
ァ410から出力されるローアドレスRAiは、カウンタ430
の出力がバッファリングされたものである。ローアドレ
スRAiは、プレデコーダ420でデコーディングされる。信
号DRAijは、プレデコーダ420の出力を示す。プレデコー
ダ420の出力信号DRAijは、ローアドレスRAがブロック情
報およびサブアドレスから構成される場合、ブロック選
択信号およびデコーディングされたサブアドレスから構
成される。ブロック選択信号およびデコーディングされ
たサブアドレスに応じて選択されるワードラインWLiが
ハイレベルに活性化される。
【０１００】一方、タイミング制御信号PSEは、ローア
クティブ信号PRがハイレベルに活性化された後、所定の
期間が経過してからハイレベルに活性化される。タイミ
ング制御信号PSEに応じて、活性化タイミングの異なる
多数のビットラインセンスアンプのイネーブル信号PS
0、PSD0、PS1およびPSD1が発生される。ビットラインBL
0_iおよび反転ビットライン/BL0_iのビットラインセン
スアンプは、イネーブル信号PS0およびPSD0により制御
される。また、ビットラインBL4_iおよび反転ビットラ
イン/BL4_iのビットラインセンスアンプは、イネーブル
信号PS1およびPSD1により制御される。従って、ビット
ラインセンスアンプが活性化されるタイミングで発生す
るIssおよびIccのピーク電流が二つに分散され、そのピ
ーク値を低く抑えることができる。
【０１０１】図25においては、選択されたワードライン
WLの活性化タイミングと非活性タイミングとを分散させ
るスキーム、および、ビットラインセンスアンプの非活
性タイミングを分散させるスキームが示されていない
が、これはビットラインセンスアンプの活性化タイミン
グの分散スキームと同一の方法であり、当業者であれば
容易に実施できる。
【０１０２】また、上述した各信号のハイレベルアクテ
ィブあるいはローレベルアクティブと反対の信号で半導
体メモリを設計することが可能なことは、半導体メモリ
の設計分野において通常の知識を有する者にとっては明
らかである。ビットラインセンスアンプの活性化タイミ
ングを分散させるスキームについても、ブロック別に分
散させる方法以外に、一つのブロックに属する多数のビ
ットラインセンスアンプを幾つかのグループに分けて異
なるタイミングで活性化させる方法も可能である。な
お、複数のブロックの選択順も、順次に限らず、スクラ
ンブルでもよい。
【０１０３】以上説明したように、本発明は、上記の実
施形態に限定されるものではなく、様々な変形が、本発
明の思想内で、かつ、当分野において通常の知識を有す
る者にとって、可能であることは明らかである。
【０１０４】
【発明の効果】以上説明したように、本発明によれば、
ビットラインセンスアンプが活性化される際に発生する
ピーク電流の大きさが減少することを特徴とする半導体
メモリのリフレッシュ回路およびその方法を提供するこ
とにより、半導体メモリにおけるリフレッシュ動作にお
いて、複数本のワードラインを同時にアクセスする場合
に発生するピーク電流の大きさを減少することができ
る。このピーク電流は、バッテリによって電力が供給さ
れるシステムにおいて、バッテリを劣化させる主な原因
になるため、ピーク電流の大きさを抑えることによりバ
ッテリ駆動型のシステムの安定な動作が保障される。
【０１０５】また、本発明によれば、複数本のワードラ
インを同時にアクセスすることで、リフレッシュモード
における平均消費電力も抑えることができ、また、リフ
レッシュサイクルを行える期間が延びるため、リフレッ
シュ動作をさらに安定化させることができる。
【図面の簡単な説明】
【図１】DRAMのメモリセルのリフレッシュ動作を説明す
るための図、
【図２】リフレッシュサイクル数を減少させるリフレッ
シュ方法を説明するための図、
【図３】図2(a)におけるブロック0およびブロック4に対
するリフレッシュ動作をより詳細に説明するためのタイ
ミングチャート、
【図４】複数ワードラインのリフレッシュ方法における
1リフレッシュサイクルの各信号波形を示す図、
【図５】本発明にかかる一実施形態の半導体メモリのリ
フレッシュ方法における信号波形例を示す図、
【図６】四つのブロックに対するリフレッシュ動作が略
同時に行われる例を示す図、
【図７】本発明にかかるリフレッシュ方法におけるビッ
トラインセンスアンプのイネーブル信号を示す図、
【図８】図6に示すリフレッシュ動作が行われる場合の
ビットラインセンスアンプ部の制御を説明するための
図、
【図９】図6に示した四本のワードラインWLに対するリ
フレッシュが同時に行われるリフレッシュ方法における
信号波形を示す図、
【図１０】ブロックの構造およびそれに相応するビット
ラインセンスアンプ部の概略構成を示すブロック図、
【図１１】同一のブロックに対する多数のビットライン
センスアンプ部を二つ以上に分割して、その活性化タイ
ミングを分散させる方法を説明するための図、
【図１２】同一のブロックに対する多数のビットライン
センスアンプ部を二つ以上に分割して、その活性化タイ
ミングを分散させる方法を説明するための図、
【図１３】同一のブロックに対する多数のビットライン
センスアンプ部を二つ以上に分割して、その活性化タイ
ミングを分散させる方法を説明するための図、
【図１４】それぞれ異なるブロックに属する三本のワー
ドラインWLに対するリフレッシュが略同時に行われるこ
とを示す図、
【図１５Ａ】三本のワードラインWLに結び付いているメ
モリセルに対して一度にリフレッシュを行う場合の、ビ
ットラインセンスアンプの活性化タイミングを分散させ
るための構成例を示す図、
【図１５Ｂ】三本のワードラインWLに結び付いているメ
モリセルに対して一度にリフレッシュを行う場合の、ビ
ットラインセンスアンプのイネーブル信号を示す図、
【図１６】共有ビットラインセンスアンプを有する半導
体メモリの構成を簡略に示す図、
【図１７】共有ビットラインセンスアンプを有する半導
体メモリにおける複数ワードラインリフレッシュ方法
と、それによるビットラインセンスアンプの活性化タイ
ミングを分散させるスキームを説明するための図、
【図１８】共有ビットラインセンスアンプを有する半導
体メモリにおける複数ワードラインリフレッシュ方法
と、それによるビットラインセンスアンプの活性化タイ
ミングを分散させるスキームを説明するための図、
【図１９】図17および図18にかかるリフレッシュ方法を
行う半導体メモリの概略を示すブロック図、
【図２０】共有ビットラインセンスアンプ部、および、
それに隣接する回路の構成例を具体的に示す回路図、
【図２１】本発明にかかるリフレッシュ方法を行うビッ
トラインセンスアンプ部の制御回路を示すブロック図、
【図２２】図19および図21に示したビットラインセンス
アンプのイネーブル信号発生部(PS)の具体的な回路構成
例を示す図、
【図２３Ａ】通常モードにおけるビットラインセンスア
ンプのイネーブル信号PS0、PSD0、PS1およびPSD1の波形
を示す図、
【図２３Ｂ】リフレッシュモードにおけるビットライン
センスアンプのイネーブル信号PS0、PSD0、PS1およびPS
D1の波形を示す図、
【図２４Ａ】図21に示したビットラインセンスアンプ駆
動部650の詳しい構成例を示す図、
【図２４Ｂ】図21に示したビットラインセンスアンプ駆
動部651の詳しい構成例を示す図、
【図２４Ｃ】図21に示したビットラインセンスアンプ駆
動部562の詳しい構成例を示す図、
【図２４Ｄ】図21に示したビットラインセンスアンプ駆
動部653の詳しい構成例を示す図、
【図２４Ｅ】図21に示したビットラインセンスアンプ駆
動部654の詳しい構成例を示す図、
【図２４Ｆ】図21に示したビットラインセンスアンプ駆
動部655の詳しい構成例を示す図、
【図２４Ｇ】図21に示したビットラインセンスアンプ駆
動部656の詳しい構成例を示す図、
【図２４Ｈ】図21に示したビットラインセンスアンプ駆
動部657の詳しい構成例を示す図、
【図２４Ｉ】図21に示したビットラインセンスアンプ駆
動部658の詳しい構成例を示す図、
【図２５】図19から図24Iに示した構成を有する半導体
メモリにおいて、リフレッシュ動作を行う場合の信号波
形例を示す図である。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数のビットライン、複数のワードライ
    ン、並びに、前記ビットラインおよび前記ワードライン
    の交点に形成される複数のメモリセルからなるメモリブ
    ロックを複数備える半導体メモリにおいて、各メモリセ
    ルに保存されたデータをリフレッシュさせるリフレッシ
    ュ方法であって、 少なくとも二本以上のワードラインを選択し活性化する
    ことにより、対応するビットラインおよび反転ビットラ
    インの電位を、チャージシェアリング動作により変動さ
    せる第一の活性化ステップと、 選択されたワードラインに対応する複数のビットライン
    センスアンプを二つ以上のグループに分割する分割ステ
    ップと、 前記チャージシェアリング動作の後、前記複数のビット
    ラインセンスアンプを、そのグループ別に、異なるタイ
    ミングで活性化する第二の活性化ステップと、 ビットラインセンスアンプの動作により選択されたメモ
    リセルにデータをリストアするリストアステップと、 選択されたワードラインを非活性化する第一の非活性化
    ステップと、 選択されたビットラインセンスアンプを非活性化する第
    二の非活性化ステップとを有することを特徴とする半導
    体メモリのリフレッシュ方法。
  2. 【請求項２】 前記第一の活性化ステップにおいて、リ
    フレッシュすべきブロックが少なくとも二つ以上選択さ
    れ、選択されたブロックごとにワードラインが一本ずつ
    選択され、対応するビットラインおよび反転ビットライ
    ンの電位が、前記チャージシェアリング動作により変動
    されることを特徴とする請求項1に記載されたリフレッ
    シュ方法。
  3. 【請求項３】 前記分割ステップにおいては、同一のブ
    ロックに対応するビットラインセンスアンプが同一のグ
    ループに属するように、前記複数のビットラインセンス
    アンプがグループに分割されることを特徴とする請求項
    1または請求項2に記載されたリフレッシュ方法。
  4. 【請求項４】 さらに、前記ビットラインおよび前記反
    転ビットラインの電位を等化する等化ステップを有する
    ことを特徴とする請求項1から請求項3の何れかに記載さ
    れたリフレッシュ方法。
  5. 【請求項５】 前記第一の活性化ステップにおいては、
    選択された複数のワードラインの活性化タイミングが互
    いに異なることを特徴とする請求項1に記載されたリフ
    レッシュ方法。
  6. 【請求項６】 前記複数のワードラインの活性化タイミ
    ングをそれぞれtW0、tW1、…とし、対応するビットライ
    ンセンスアンプのグループの活性化タイミングをそれぞ
    れtB0、tB1、…とする場合、差分tW1-tW0と差分tB1-tB0
    とを同一にし、差分tB0-tW0がソフトエラーを発生しな
    い期間になるように活性化タイミングが調節されること
    を特徴とする請求項5に記載されたリフレッシュ方法。
  7. 【請求項７】 前記第二の活性化ステップには、 前記二つ以上のビットラインセンスアンプのグループの
    うち何れか一つのグループを選択して活性化するステッ
    プと、 すべてのグループが選択されるまで、分散遅延時間tDが
    経過した後、残りのグループのうち何れか一つのグルー
    プを選択して活性化するステップとが含まれることを特
    徴とする請求項1から請求項6の何れかに記載されたリフ
    レッシュ方法。
  8. 【請求項８】 前記第一の非活性化ステップにおいて
    は、選択されたワードラインの非活性化タイミングが分
    散されることを特徴とする請求項1から請求項7の何れか
    に記載されたリフレッシュ方法。
  9. 【請求項９】 前記第二の非活性化ステップにおいて
    は、選択されたビットラインセンスアンプの非活性化タ
    イミングがグループごとに異なることを特徴とする請求
    項1から請求項8の何れかに記載されたリフレッシュ方
    法。
  10. 【請求項１０】 前記分割ステップにおいては、同一の
    カラムラインに対応するビットラインセンスアンプが同
    一のグループに属するように、前記複数のビットライン
    センスアンプが分割されることを特徴とする請求項1に
    記載されたリフレッシュ方法。
  11. 【請求項１１】 前記半導体メモリが八つのブロックを
    有する場合、前記第一の活性化ステップにおいて、八つ
    のブロックのうちの二つのブロックが選択され、選択さ
    れたブロックごとに一本ずつワードラインが選択され活
    性化されることにより、対応するビットラインの電位
    が、前記チャージシェアリング動作により変動され、 前記分割ステップにおいて、選択されたワードラインに
    対応する複数のビットラインセンスアンプが、選択され
    たブロックにおいて、二つのグループに分割されること
    を特徴とする請求項1に記載されたリフレッシュ方法。
  12. 【請求項１２】 前記八つのブロックをブロック０から
    ブロック7とする場合、前記ブロックの選択は、第一の
    ブロックリフレッシュサイクルにおいてブロック0およ
    びブロック4が選択され、第二のブロックリフレッシュ
    サイクルにおいてブロック1およびブロック5が選択さ
    れ、第三のブロックリフレッシュサイクルにおいてブロ
    ック2およびブロック6が選択され、第四のブロックリフ
    レッシュサイクルにおいてブロック3およびブロック7が
    選択され、かつ、リフレッシュモード期間中にこれらが
    繰返し行われることを特徴とする請求項11に記載された
    リフレッシュ方法。
  13. 【請求項１３】 前記ビットラインセンスアンプがそれ
    ぞれクロスカップルされた一対のPMOSトランジスタと一
    対のNMOSトランジスタとから構成される場合、前記第二
    の活性化ステップの活性化において、選択されたビット
    ラインセンスアンプの前記NMOSトランジスタが駆動さ
    れ、続いて、前記ビットラインセンスアンプのPMOSトラ
    ンジスタが駆動されることを特徴とする請求項1に記載
    されたリフレッシュ方法。
  14. 【請求項１４】 複数のビットライン、複数のワードラ
    イン、並びに、前記ビットラインおよび前記ワードライ
    ンの交点に形成される複数のメモリセルからなるメモリ
    ブロックを複数備える半導体メモリのリフレッシュ回路
    であって、 外部からのリフレッシュモードを示す信号に従いリフレ
    ッシュモード信号PSRを発生するリフレッシュ制御手段
    と、 前記リフレッシュモード信号PSRがアクティブである
    間、ローアクティブ信号PRを一定の周期で発生するロー
    アクティブ信号発生手段と、 前記リフレッシュモード信号PSRがアクティブである
    間、ローアドレスを発生するカウンタ手段と、 前記リフレッシュモード信号PSRがアクティブである
    間、複数のブロック選択信号の少なくとも二つ以上が一
    度に活性化されるように、ブロック選択信号を発生する
    ブロック選択信号発生手段と、 前記ブロックごとに形成された複数のビットラインセン
    スアンプ手段と、 前記リフレッシュモード信号PSRがアクティブである
    間、前記ローアクティブ信号PRに応じて前記複数のビッ
    トラインセンスアンプのイネーブル信号PS0、PS1、…お
    よびPSD0、PSD1、…を、所定の期間ずつ遅延させながら
    逐次活性化させるイネーブル信号発生手段と、 前記イネーブル信号および前記ブロック選択信号に応じ
    て、対応するビットラインセンスアンプを駆動するビッ
    トラインセンスアンプ駆動手段とを有することを特徴と
    するリフレッシュ回路。
  15. 【請求項１５】 前記複数のビットラインセンスアンプ
    は、隣接するブロックにより共有されることを特徴とす
    る請求項14に記載されたリフレッシュ回路。
  16. 【請求項１６】 前記半導体メモリが八つのブロック
    （ブロック0からブロック7）および九つの共有ビットラ
    インセンスアンプ部SA0からSA8を含む場合、 前記ブロック選択信号発生手段は、第一のブロックリフ
    レッシュサイクルにおいてブロック0およびブロック4を
    選択し、第二のブロックリフレッシュサイクルにおいて
    ブロック1およびブロック5を選択し、第三のブロックリ
    フレッシュサイクルにおいてブロック2およびブロック6
    を選択し、第四のブロックリフレッシュサイクルにおい
    てブロック3およびブロック7を選択するように、八つの
    ブロック選択信号BLK_0からBLK_7を発生し、 前記イネーブル信号発生手段は、活性化タイミングが異
    なるイネーブル信号PS0およびPSD0、並びに、PS1および
    PSD1を発生し、 前記ビットラインセンスアンプ駆動手段は、前記イネー
    ブル信号PS0およびPSD0に応じて前記ビットラインセン
    スアンプ部SA0からSA3の活性化タイミングを制御し、前
    記イネーブル信号PS1およびPSD1に応じて前記ビットラ
    インセンスアンプ部SA5からSA8の活性化タイミングを制
    御し、前記ブロック3が選択される場合は前記ビットラ
    インセンスアンプ部SA4の活性化タイミングを前記イネ
    ーブル信号PS0およびPSD0に応じて制御し、前記ブロッ
    ク4が選択される場合は前記ビットラインセンスアンプ
    部SA4の活性化タイミングを前記イネーブル信号PS1およ
    びPSD1に応じて制御することを特徴とする請求項14また
    は請求項15に記載されたリフレッシュ回路。
  17. 【請求項１７】 さらに、前記ローアクティブ信号PRに
    応じてタイミング制御信号PSEを発生するタイミング制
    御信号発生手段を有することを特徴とする請求項14から
    請求項16の何れかに記載されたリフレッシュ回路。
  18. 【請求項１８】 前記イネーブル信号発生手段は、前記
    タイミング制御信号PSEを遅延して前記イネーブル信号P
    S0を発生する第一の遅延手段(710から713)と、 前記イネーブル信号PS0を遅延して前記イネーブル信号P
    SD0を発生する第二の遅延手段(714)と、 前記リフレッシュモード信号PSRがアクティブの場合、
    前記タイミング制御信号PSEを遅延して出力する分散遅
    延手段(700)と、 前記リフレッシュモード信号PSRがインアクティブの場
    合は前記タイミング制御信号PSEを遅延して前記イネー
    ブル信号PS1を出力し、前記リフレッシュモード信号PSR
    がアクティブの場合は前記分散遅延手段の出力を遅延し
    て前記イネーブル信号PS1を出力する第三の遅延手段(71
    0および715から717)と、 前記イネーブル信号PS1を遅延して前記イネーブル信号P
    SD1を出力する第四の遅延手段とを有することを特徴と
    する請求項17に記載されたリフレッシュ回路。
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