JP2000030461A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度の高速化および電源電圧の低減化が
可能な半導体集積回路装置を提供する。 【解決手段】 半導体メモリ１は、ＤＲＡＭ用のＮＡＮ
Ｄゲート２、クロック発生回路３、アドレスバッファ
４、行デコーダ５、列デコーダ６、入力バッファ１０お
よび出力バッファ１１と、ＳＲＡＭ用のメモリセルアレ
イ８および入出力制御回路９とを備える。半導体メモリ
１は、ＣＰＵに対し、高速で低電源電圧で動作可能なＤ
ＲＡＭとして振る舞う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、行列状に配列された複数のスタティッ
ク型メモリセルを含むメモリセルアレイを備えた半導体
集積回路装置に関する。

【０００２】

【従来の技術】図６は、ＣＰＵ（中央処理装置）および
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を備
えた半導体集積回路装置の動作を示すタイムチャートで
ある。ＤＲＡＭの制御信号／ＲＡＳ，ＣＡＳは本来はク
ロック信号ＣＬＫに非同期であるが、クロック信号ＣＬ
Ｋに同期して動作するＣＰＵでは非同期信号を操作する
ことは困難なので、クロック信号ＣＬＫに同期してＤＲ
ＡＭ制御信号／ＲＡＳ，ＣＡＳを作成している。実際に
は、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ
０）で制御信号／ＲＡＳを活性化レベルの「Ｌ」レベル
にしてアドレス信号ＡＤＤを行アドレス信号ＲＡとして
ＤＲＡＭに与え、その後の３クロック目（時刻ｔ１）に
制御信号／ＣＡＳを活性化レベルの「Ｌ」レベルにして
アドレス信号ＡＤＤを列アドレスＣＡ１としてＤＲＡＭ
に与え、４クロック目（時刻ｔ２）にＤＲＡＭの出力デ
ータＤ１を読込んでいる。

【０００３】

【発明が解決しようとする課題】しかし、従来の半導体
集積回路装置では、ＣＰＵの仕様が改訂されて高速化さ
れ、クロック信号ＣＬＫの周波数がたとえば５０ＭＨｚ
から７５ＭＨｚになったとすると、制御信号／ＲＡＳを
活性化レベルの「Ｌ」レベルにしてからデータＤＯ１を
取出すまでの時間Ｔ_RAC は、５０ＭＨｚのときはＴ_RAC
＝２０ｎｓ×４クロック＝８０ｎｓであり十分余裕があ
るが、７５ＭＨｚになるとＴ_RAC ＝１３．３ｎｓ×４ク
ロック＝５３．２ｎｓとなり余裕がなくなる。

【０００４】同様に、制御信号／ＣＡＳを活性化レベル
の「Ｌ」レベルにしてからデータＤＯ１を取出すまでの
時間Ｔ_CAC は、５０ＭＨｚのときはＴ_CAC ＝２０ｎｓ×
１クロック＝２０ｎｓ（スペックは１３ｎｓ程度であ
る）と余裕があるが、７５ＭＨｚになるとＴ_CAC ＝１
３．３ｎｓとなりＤＲＡＭではタイミング的に対応が厳
しくなる。このためＣＰＵの高速化を行なった場合、同
時にＤＲＡＭへのアクセスタイミングを遅らせる、ある
いは他の高速メモリを使用できるようにするといった改
訂がＣＰＵに必要であった。このため、半導体集積回路
装置の動作速度の高速化は容易でなかった。

【０００５】また、ＣＰＵの仕様が改訂されて低電源電
圧、たとえば２ＶになったとしてもＤＲＡＭの動作電圧
は５Ｖから３．３Ｖに限られており、半導体集積回路装
置をＣＰＵに合わせて設計した場合、ＤＲＡＭ用に５Ｖ
または３．３Ｖを供給するための電源回路が別途必要に
なった。このため、半導体集積回路装置の低電源電圧化
も容易でなかった。

【０００６】それゆえに、この発明の主たる目的は、動
作速度の高速化および電源電圧の低減化が可能な半導体
集積回路装置を提供することである。

【０００７】

【課題を解決するための手段】請求項１に係る発明は、
行列状に配列された複数のスタティック型メモリセルを
含むメモリセルアレイを備えた半導体集積回路装置であ
って、行デコーダ、列デコーダ、アドレスバッファ、お
よびデータ入出力回路を備える。行デコーダは、行アド
レス信号に従ってメモリセルアレイのうちのいずれかの
メモリセル行を選択する。列デコーダは、列アドレス信
号に従ってメモリセルアレイのうちのいずれかのメモリ
セル列を選択する。アドレスバッファは、第１の制御信
号に応答して外部アドレス信号を行アドレス信号として
行デコーダに与え、第２の制御信号に応答して外部アド
レス信号を列アドレス信号として列デコーダに与える。
データ入出力回路は、メモリセルアレイのうちの行デコ
ーダおよび列デコーダによって選択されたメモリセルと
データの授受を行なう。

【０００８】請求項２に係る発明では、請求項１に係る
発明に、クロック信号に同期して動作し、外部アドレス
信号と第１および第２の制御信号をアドレスバッファに
与え、データ入出力回路とデータの授受を行なう制御回
路がさらに設けられる。

【０００９】

【発明の実施の形態】図１は、この発明の一実施の形態
による半導体メモリ１の構成を示すブロック図である。
図１を参照して、この半導体メモリ１は、ＮＡＮＤゲー
ト２、クロック発生回路３、アドレスバッファ４、行デ
コーダ５、列デコーダ６、メモリマット７、入力バッフ
ァ１０および出力バッファ１１を備え、メモリマット７
はＳＲＡＭメモリセルアレイ８および入出力制御回路９
を含む。この半導体メモリ１は、ＤＲＡＭ用の回路２〜
１０，１１とＳＲＡＭ（スタティックランダムアクセス
メモリ）用のメモリマット７とを組合せたものである。
以下、ＤＲＡＭとＳＲＡＭの各々について詳細に説明す
る。

【００１０】図２は、従来のＤＲＡＭ１２の構成を示す
ブロック図である。図２を参照して、このＤＲＡＭ１２
は、ＮＡＮＤゲート２、クロック発生回路３、アドレス
バッファ４、行デコーダ５、列デコーダ６、メモリマッ
ト１３、入力バッファ１０および出力バッファ１１を備
え、メモリマット１３はＤＲＡＭメモリセルアレイ１４
およびセンスアンプ＋入出力制御回路１５を含む。

【００１１】ＮＡＮＤゲート２およびクロック発生回路
３は、外部から与えられる制御信号／ＷＥ，／ＣＡＳ，
／ＲＡＳに基づいて所定の動作モードを選択し、ＤＲＡ
Ｍ１２全体を制御する。

【００１２】アドレスバッファ４は、外部から与えられ
るアドレス信号ＡＤＤに基づいて行アドレス信号ＲＡお
よび列アドレス信号ＣＡを生成し、生成した信号ＲＡお
よびＣＡをそれぞれ行デコーダ５および列デコーダ６に
与える。

【００１３】ＤＲＡＭメモリセルアレイ１４は、それぞ
れが１ビットのデータを記憶する複数のＤＲＡＭメモリ
セルを含む。各ＤＲＡＭメモリセルは、行アドレスおよ
び列アドレスによって決定される所定のアドレスに配置
される。

【００１４】行デコーダ５は、アドレスバッファ４から
与えられた行アドレス信号ＲＡに応答して、ＤＲＡＭメ
モリセルアレイ１４の行アドレスを指定する。列デコー
ダ６は、アドレスバッファ４から与えられた列アドレス
信号ＣＡに応答して、ＤＲＡＭメモリセルアレイ１４の
列アドレスを指定する。

【００１５】センスアンプ＋入出力制御回路１５は、行
デコーダ５および列デコーダ６によって指定されたアド
レスのメモリセルのデータの書込／読出を行なう。入力
バッファ１０は、書込モード時に、制御信号／ＷＥに応
答して、外部から入力されたデータＤＩをセンスアンプ
＋入出力制御回路１５を介して選択されたメモリセルに
与える。出力バッファ１１は、読出モード時に、外部か
ら入力される制御信号／ＯＥに応答して、選択されたメ
モリセルから読出データＤＯを外部に出力する。

【００１６】図３は、図２に示したＤＲＡＭ１２のメモ
リマット１３の構成を示す一部省略した回路ブロック図
である。

【００１７】図３を参照して、ＤＲＡＭメモリセルアレ
イ１４は、行列状に配列された複数のＤＲＡＭメモリセ
ルＭＣと、各行に対応して設けられたワード線ＷＬと、
各列に対応して設けられたビット線対ＢＬ，／ＢＬとを
含む。各ＤＲＡＭメモリセルＭＣは、対応する行のワー
ド線ＷＬに接続される。各列の複数のＤＲＡＭメモリセ
ルＭＣは、それぞれビット線ＢＬまたは／ＢＬに交互に
接続される。

【００１８】各ＤＲＡＭメモリセルＭＣはアクセス用の
ＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパ
シタＣとを含む。各ＤＲＡＭメモリセルＭＣのＮチャネ
ルＭＯＳトランジスタＱのゲートは対応する行のワード
線ＷＬに接続される。ＮチャネルＭＯＳトランジスタＱ
は、対応する列のビット線ＢＬまたは／ＢＬとそのメモ
リセルＭＣのキャパシタの一方電極（ストレージノー
ド）との間に接続される。各ＤＲＡＭメモリセルＭＣの
キャパシタＣの他方電極はセル電位を受ける。ワード線
ＷＬは、行デコーダ５の出力を伝達し、選択された行の
ＤＲＡＭメモリセルＭＣを活性化させる。ビット線対Ｂ
Ｌ，／ＢＬは、選択されたＤＲＡＭメモリセルＭＣとデ
ータの入出力を行なう。

【００１９】センスアンプ＋入出力制御回路１５は、各
列に対応して設けられたセンスアンプＳＡ、列選択ゲー
トＣＳＧおよび列選択線ＣＳＬと、すべての列に共通に
設けられたデータ入出力線対ＩＯ，／ＩＯ、プリアンプ
１６およびライトバッファ１７とを含む。センスアンプ
ＳＡは、読出モード時に、対応のビット線対ＢＬ，／Ｂ
Ｌ間に現れた微小電位差を電源電圧に増幅する。列選択
ゲートＣＳＧは、それぞれビット線ＢＬ，／ＢＬとデー
タ入出力線ＩＯ，／ＩＯとの間に接続された２つのＮチ
ャネルＭＯＳトランジスタを含む。２つのＮチャネルＭ
ＯＳトランジスタのゲートは、対応の列選択線ＣＳＬを
介して列デコーダ６に接続される。列デコーダ６によっ
て列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げ
られると２つのＮチャネルＭＯＳトランジスタが導通
し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，
／ＩＯとが結合される。

【００２０】プリアンプ１６は、読出モード時に、デー
タ入出力線ＩＯ，／ＩＯに現れた電位差に応じたデータ
ＤＯを出力バッファ１１に与える。ライトバッファ１７
は、書込モード時に、入力バッファ１０から与えられた
データＤＩに従ってデータ入出力線ＩＯ，／ＩＯの一方
を「Ｈ」レベルにし、他方を「Ｌ」レベルにして、選択
されたＤＲＡＭメモリセルＭＣにそのデータＤＩを書込
む。

【００２１】次に、図２および図３で示したＤＲＡＭ１
２の動作について簡単に説明する。書込モード時におい
ては、列デコーダ６が、列アドレス信号ＣＡに応じた列
の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上
げて列選択ゲートＣＳＧを導通させる。

【００２２】入力バッファ１０は、制御信号／ＷＥに応
答して、外部から与えられた書込データＤＩをセンスア
ンプ＋入出力制御回路１５を介して選択された列のビッ
ト線対ＢＬ，／ＢＬに与える。書込データＤＩは、ビッ
ト線ＢＬ，／ＢＬ間の電位差として与えられる。次い
で、行デコーダ５が、行アドレス信号ＲＡに応じた行の
ワード線ＷＬが活性化レベルの「Ｈ」レベルに立上げ、
その行のメモリセルＭＣのＭＯＳトランジスタＱを導通
させる。選択されたメモリセルＭＣのキャパシタＣに
は、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷
が蓄えられる。

【００２３】読出モード時においては、図示しないイコ
ライザによってビット線ＢＬと／ＢＬの電位が所定電位
にイコライズされた後、行デコーダ６によって行アドレ
ス信号ＲＡに対応する行のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられる。ビット線ＢＬ，／ＢＬの
電位は、活性化されたＤＲＡＭメモリセルＭＣのキャパ
シタＣの電荷量に応じて微小量だけ変化する。

【００２４】次いで、センスアンプＳＡによってビット
線ＢＬ，／ＢＬ間の電圧が電源電圧に増幅される。すな
わち、ビット線ＢＬの電位がビット線／ＢＬの電位より
も微小量だけ高い場合はビット線ＢＬの電位が「Ｈ」レ
ベルまで引上げられるとともにビット線／ＢＬの電位が
「Ｌ」レベルまで引下げられ、逆に、ビット線／ＢＬの
電位がビット線ＢＬよりも微小量だけ高い場合はビット
線／ＢＬの電位が「Ｈ」レベルまで引上げられるととも
にビット線ＢＬの電位が「Ｌ」レベルまで引下げられ
る。

【００２５】次いで列デコーダ６が、列アドレス信号Ｃ
Ａに対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」
レベルに立上げて、その列の列選択ゲートＳＣＧを導通
させる。選択された列のビット線対ＢＬ，／ＢＬのデー
タが列選択ゲートＣＳＧ、データ入出力線対ＩＯ，／Ｉ
Ｏおよびプリアンプ１６を介して出力バッファ１１与え
られる。出力バッファ１１は、制御信号／ＯＥに応答し
て、読出データＤＯを外部に出力する。

【００２６】図４は、従来のＳＲＡＭ２０の構成を示す
ブロック図である。図４を参照して、このＳＲＡＭ２０
は、行アドレスバッファ２１、列アドレスバッファ２
２、行デコーダ２３、列デコーダ２４、メモリマット
７、入力バッファ２５および出力バッファ２６を備え、
メモリマット７はＳＲＡＭメモリセルアレイ８および入
出力制御回路９を含む。

【００２７】行アドレスバッファ２１は、外部から与え
られた行アドレス信号ＲＡを行デコーダ２３に伝達させ
る。列アドレスバッファ２２は、外部から与えられた列
アドレス信号ＣＡを列デコーダ２４に伝達させる。ＳＲ
ＡＭメモリセルアレイ８は、それぞれが１ビットのデー
タを記憶する複数のＳＲＡＭメモリセルを含む。各ＳＲ
ＡＭメモリセルは、行アドレスおよび列アドレスによっ
て決定される所定のアドレスに配置される。

【００２８】行デコーダ２３は、行アドレスバッファ２
１から与えられた行アドレス信号ＲＡに応答して、ＳＲ
ＡＭメモリセルアレイ８の行アドレスを指定する。列デ
コーダ２４は、列アドレスバッファ２２から与えられた
列アドレス信号ＣＡに応答して、ＤＲＡＭメモリセルア
レイ８の列アドレスを指定する。

【００２９】入出力制御回路９は、行デコーダ２３およ
び列デコーダ２４によって指定されたアドレスのメモリ
セルのデータの書込／読出を行なう。入力バッファ２５
は、書込モード時に、外部から与えられる制御信号ＷＥ
に応答して、外部から与えられたデータＤＩを入出力制
御回路９を介して選択されたメモリセルに与える。出力
バッファ２６は、読出モード時に、外部から入力される
制御信号／ＯＥに応答して、選択されたメモリセルから
の読出データＤＯを外部に出力する。

【００３０】図５は、図４に示したＳＲＡＭのメモリマ
ット７の構成を示すブロック図である。

【００３１】図５を参照して、ＳＲＡＭメモリセルアレ
イ８は、行列状に配列された複数（図面および説明の簡
単化のため４つとする）のＳＲＡＭメモリセルＭＣと、
各行に対応して設けられたワード線ＷＬと、各列に対応
して設けられたビット線対ＢＬ，／ＢＬと、各ビット線
ＢＬまたは／ＢＬに対応して設けられたビット線負荷２
７と、各ビット線対ＢＬ，／ＢＬに対応して設けられた
イコライザ２８とを含む。

【００３２】ＳＲＡＭメモリセルＭＣは、負荷抵抗素子
３１，３２、ドライバトランジスタ（ＮチャネルＭＯＳ
トランジスタ）３３，３４、アクセストランジスタ（Ｎ
チャネルＭＯＳトランジスタ）３５，３６および記憶ノ
ードＮ１，Ｎ２を含む。負荷抵抗素子３１，３２は、そ
れぞれ電源電位ＶＣＣのラインと記憶ノードＮ１，Ｎ２
の間に接続される。ドライバトランジスタ３３，３４
は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤの
ラインとの間に接続され、各々のゲートがそれぞれ記憶
ノードＮ２，Ｎ１に接続される。抵抗素子３１，３２お
よびドライバトランジスタ３３，３４は、フリップフロ
ップを構成する。アクセストランジスタ３５，３６は、
それぞれ記憶ノードＮ１，Ｎ２と対応のビット線ＢＬ，
／ＢＬの間に接続され、各々のゲートはともに対応のワ
ード線ＷＬに接続される。

【００３３】ＳＲＡＭメモリセルＭＣは、記憶ノードＮ
１，Ｎ２の一方に「Ｈ」レベルを保持し、他方に「Ｌ」
レベルを保持することによって１ビットのデータを記憶
する。たとえば記憶ノードＮ１に「Ｈ」レベルが書込ま
れ、記憶ノードＮ２に「Ｌ」レベルが書込まれた場合
は、ドライバトランジスタ３４が導通しドライバトラン
ジスタ３３が非導通になって記憶ノードＮ１，Ｎ２の電
位すなわちデータが保持される。対応のワード線ＷＬが
選択レベルの「Ｈ」レベルになったとき、アクセストラ
ンジスタ３５，３６が導通してＳＲＡＭメモリセルＭＣ
が活性化される。すなわち、記憶ノードＮ１，Ｎ２とビ
ット線ＢＬ，／ＢＬとがそれぞれ結合され、ビット線Ｂ
Ｌ，／ＢＬを介してＳＲＡＭメモリセルＭＣのデータの
書込／読出が可能となる。

【００３４】ビット線負荷２７は、電源電位ＶＣＣのラ
インと対応のビット線ＢＬまたは／ＢＬの一方端との間
にダイオード接続されたＮチャネルＭＯＳトランジスタ
で構成され、対応のビット線ＢＬまたは／ＢＬを電源電
位ＶＣＣに充電する。イコライザ２８は、対応のビット
線対ＢＬと／ＢＬとの間に接続され、そのゲートがビッ
ト線イコライズ信号ＢＬＥＱを受けるＰチャネルＭＯＳ
トランジスタで構成され、読出モード時に対応のビット
線ＢＬと／ＢＬの電位をイコライズする。

【００３５】また、入出力制御回路９は、各列に対応し
て設けられた列選択ゲートＣＳＧおよび列選択線ＣＳＬ
と、すべての列に共通に設けられたデータ入出力線対Ｉ
Ｏ，／ＩＯ、プリアンプ３７およびライトバッファ３８
とを含む。列選択ゲートＣＳＧは、それぞれビット線Ｂ
Ｌ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯとの
間に接続された２つのＮチャネルＭＯＳトランジスタを
含む。２つのＮチャネルＭＯＳトランジスタのゲート
は、対応の列選択線ＣＳＬを介して列デコーダ２４に接
続される。列デコーダ２４によって列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられると２つのＮチャ
ネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，／
ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。

【００３６】プリアンプ３７は、読出モード時に、デー
タ入出力線対ＩＯ，／ＩＯに現れた電位差に応じてデー
タＤＯを出力バッファ２６に与える。ライトバッファ３
８は、書込モード時に、入力バッファ２５から与えられ
たデータＤＩに従ってデータ入出力線ＩＯ，／ＩＯの一
方を「Ｈ」レベルにし、他方を「Ｌ」レベルにして、選
択されたＳＲＡＭメモリセルＭＣにそのデータＤＩを書
込む。

【００３７】次に、図４および図５に示したＳＲＡＭ２
０の動作について説明する。書込動作時は、外部から行
アドレスバッファ２１を介して行デコーダ２３に行アド
レス信号ＲＡが与えられ、行デコーダ２３によって、そ
の行アドレス信号ＲＡに応じたワード線ＷＬが選択レベ
ルの「Ｈ」レベルに立上げられて、そのワード線ＷＬに
接続されたＳＲＡＭメモリセルＭＣが活性化される。ま
た、外部から列アドレスバッファ２２を介して列デコー
ダ２４に列アドレス信号ＣＡが与えられ、列デコーダ２
４によってその列アドレス信号ＣＡに応じた列選択線Ｃ
ＳＬが選択レベルの「Ｈ」レベルに立上げられ、列選択
ゲートＣＳＧが導通し、活性化されたメモリセルＭＣが
ビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，
／ＩＯを介してライトバッファ３８に接続される。

【００３８】ライトバッファ３８は、入力バッファ２５
を介して外部から与えられたデータＤＩに従って、デー
タ入出力線対ＩＯ，／ＩＯのうちの一方を「Ｈ」レベル
にし、他方を「Ｌ」レベルにして、選択されたＳＲＡＭ
メモリセルＭＣにそのデータＤＩを書込む。ワード線Ｗ
Ｌおよび列選択線ＣＳＬが「Ｌ」レベルに立下げられる
と、そのメモリセルＭＣにデータＤＩが記憶される。

【００３９】読出動作時は、外部から列アドレスバッフ
ァ２２を介して列デコーダ２４に列アドレス信号ＣＡが
与えられ、列デコーダ２４によってその列アドレス信号
ＣＡに応じた列選択線ＣＳＬが選択レベルの「Ｈ」レベ
ルに立上げられて、列選択ゲートＣＳＧが導通し、ビッ
ト線対ＢＬ，／ＢＬがデータ入力線対ＩＯ，／ＩＯを介
してプリアンプ３７に接続される。また、ビット線イコ
ライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルに
なってイコライザ２８が導通し、ビット線ＢＬと／ＢＬ
の電位がイコライズされる。

【００４０】ビット線イコライズ信号／ＢＬＥＱが非活
性化レベルの「Ｈ」レベルになってイコライザ２８が非
導通になった後、外部から行アドレスバッファ２１を介
して行デコーダ２３に行アドレス信号ＲＡが与えられ、
行デコーダ２３によってその行アドレス信号ＲＡに応じ
たワード線ＷＬが選択レベルの「Ｈ」レベルに立上げら
れて、そのワード線ＷＬに接続されたメモリセルＭＣが
活性化される。これにより、ＳＲＡＭメモリセルＭＣが
記憶しているデータに応じてビット線対ＢＬ，／ＢＬの
うちの一方からＳＲＡＭメモリセルＭＣに電流が流入
し、応じてデータ入出力線対ＩＯ，／ＩＯのうちの一方
の電位が低下する。プリアンプ３７は、データ入出力線
ＩＯと／ＩＯの電位を比較し、比較結果に応じたデータ
ＤＯを出力バッファ２６を介して外部に出力する。

【００４１】以上のように、ＤＲＡＭ１２では、メモリ
セルＭＣのキャパシタＣの電荷によって生じたビット線
対ＢＬ，／ＢＬの微小電位差をセンスアンプＳＡによっ
て検知・増幅するのに一定の時間が必要である。

【００４２】一方ＳＲＡＭ２０では、メモリセルＭＣに
フリップフロップが含まれているため、ワード線ＷＬが
選択レベルにされてメモリセルＭＣが活性化されると、
ＤＲＡＭ１２に比べて大きな電位差がすぐにビット線対
ＢＬ，／ＢＬに現れる。このため、ＤＲＡＭ１２のよう
なセンスアンプ動作が不要となり、アクセス速度がＤＲ
ＡＭ１２に比べて非常に速くなる。

【００４３】そこで、図１で示したように、ＤＲＡＭ用
の制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥ、アド
レス信号ＡＤＤ、ＮＡＮＤゲート２、クロック発生回路
３、アドレスバッファ４、行デコーダ５、列デコーダ
６、入力バッファ１０および出力バッファ１１は従来の
ＤＲＡＭ１２のものを使用し、メモリセルアレイ８およ
び入出力制御回路９は従来のＳＲＡＭ２０のものを使用
して半導体メモリ１を構成する。

【００４４】この半導体メモリ１は、通常ＤＲＡＭ１２
に比べてＴ_RAC ，Ｔ_CAC が数分の１の高速ＤＲＡＭとし
て振る舞うので、ＣＰＵの仕様が改訂されて高速化され
た場合でもＣＰＵのメモリを制御するタイミングに変更
を加える必要がなくなる。

【００４５】また、ＳＲＡＭ用のメモリセルアレイ８お
よび入出力制御回路９を使用することによって、この半
導体メモリ１は、通常のＤＲＡＭよりも低電源電圧で動
作するＤＲＡＭとして振る舞うので、ＣＰＵの仕様が改
訂されて低電源電圧化された場合でもＤＲＡＭ用の電源
回路を別途設ける必要がない。

【００４６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００４７】

【発明の効果】以上のように、請求項１に係る発明で
は、ＳＲＡＭ用のメモリセルアレイおよびデータ入出力
回路と、ＤＲＡＭ用の行デコーダ、列デコーダおよびア
ドレスバッファとが設けられる。したがって、この半導
体集積回路装置のメモリ部は、通常のＤＲＡＭに比べて
数倍のアクセス速度を有し、低電源電圧で動作するＤＲ
ＡＭとして振る舞う。

【００４８】請求項２に係る発明では、請求項１に係る
発明に、クロック信号に同期して動作し、外部アドレス
信号と第１および第２の制御信号をアドレスバッファに
与え、データ入出力回路とデータの授受を行なう制御回
路がさらに設けられる。この場合は、制御回路が高速化
されてもメモリ部が十分に高速動作するので、制御回路
のデータの授受を行なうタイミングを遅らせる必要がな
い。また、制御回路が低電源電圧化されてもメモリ部が
低電源電圧で動作するので、メモリ部用の電源回路を別
途設ける必要はない。

【図面の簡単な説明】

【図１】 この発明の一実施の形態による半導体メモリ
の構成を示すブロック図である。

【図２】 従来のＤＲＡＭの構成を示すブロック図であ
る。

【図３】 図２に示したメモリマットの構成を示す回路
ブロック図である。

【図４】 従来のＳＲＡＭの構成を示すブロック図であ
る。

【図５】 図４に示したメモリマットの構成を示す回路
ブロック図である。

【図６】 従来の半導体集積回路装置の動作を示すタイ
ムチャートである。

【符号の説明】

１ 半導体メモリ、２ ＮＡＮＤゲート、３ クロック
発生回路、４ アドレスバッファ、５，２３ 行デコー
ダ、６，２４ 列デコーダ、７，１３ メモリマット、
８ ＳＲＡＭメモリセルアレイ、９ 入出力制御回路、
１０，２５ 入力バッファ、１１，２６ 出力バッフ
ァ、１２ ＤＲＡＭ、１４ ＤＲＡＭメモリセルアレ
イ、１５ センスアンプ＋入出力制御回路、１６，３７
プリアンプ、１７，３８ ライトバッファ、２１ 行
アドレスバッファ、２２ 列アドレスバッファ、２７
ビット線負荷、２８ イコライザ、３１，３２ 負荷抵
抗素子、３３，３４ ドライバトランジスタ、３５，３
６ アクセストランジスタ、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、ＩＯ，／ＩＯデ
ータ入出力線対、ＣＳＧ 列選択ゲート、ＣＳＬ 列選
択線、ＳＡ センスアンプ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行列状に配列された複数のスタティック
   型メモリセルを含むメモリセルアレイを備えた半導体集
   積回路装置であって、 行アドレス信号に従って前記メモリセルアレイのうちの
   いずれかのメモリセル行を選択する行デコーダ、 列アドレス信号に従って前記メモリセルアレイのうちの
   いずれかのメモリセル列を選択する列デコーダ、 第１の制御信号に応答して外部アドレス信号を行アドレ
   ス信号として前記行デコーダに与え、第２の制御信号に
   応答して外部アドレス信号を列アドレス信号として前記
   列デコーダに与えるアドレスバッファ、および前記メモ
   リセルアレイのうちの前記行デコーダおよび前記列デコ
   ーダによって選択されたメモリセルとデータの授受を行
   なうデータ入出力回路を備える、半導体集積回路装置。
2. 【請求項２】 さらに、クロック信号に同期して動作
   し、前記外部アドレス信号と前記第１および第２の制御
   信号を前記アドレスバッファに与え、前記データ入出力
   回路とデータの授受を行なう制御回路を備える、請求項
   １に記載の半導体集積回路装置。