JPH1139875A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139875A JPH1139875A JP9191644A JP19164497A JPH1139875A JP H1139875 A JPH1139875 A JP H1139875A JP 9191644 A JP9191644 A JP 9191644A JP 19164497 A JP19164497 A JP 19164497A JP H1139875 A JPH1139875 A JP H1139875A
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Abstract
(57)【要約】
【課題】 センスアンプと電源電圧供給ノードとの間の
配線長に応じてセンスアンプのオーバードライブのタイ
ミングを制御し、ビット線の過剰なオーバードライブを
防止して消費電力の低減を図る。 【解決手段】 センスアンプの駆動用電源電圧の供給ノ
ードＣＴ０，ＣＴ１，ＣＴ２と各センスアンプバンクＳ
Ｂ０〜ＳＢ１６の間の配線長に応じて、各センスアンプ
バンクへの電源電圧の供給タイミングを制御し、近端の
センスアンプバンクＳＢ０へのオーバードライブ電圧の
供給時間を短く設定し、遠端に行くに従ってそのオーバ
ードライブ電圧の供給時間を順次長く設定するので、供
給ノードとセンスアンプバンクとの間の配線にて生じる
電圧降下に起因するセンシング遅れを補正でき、遠近両
端におけるビット線のオーバードライブの均一化が図
れ、近端のセンスアンプバンク（メモリセルマット）に
おける過剰オーバードライブを回避でき、延いては消費
電力の低減が実現される。
配線長に応じてセンスアンプのオーバードライブのタイ
ミングを制御し、ビット線の過剰なオーバードライブを
防止して消費電力の低減を図る。 【解決手段】 センスアンプの駆動用電源電圧の供給ノ
ードＣＴ０，ＣＴ１，ＣＴ２と各センスアンプバンクＳ
Ｂ０〜ＳＢ１６の間の配線長に応じて、各センスアンプ
バンクへの電源電圧の供給タイミングを制御し、近端の
センスアンプバンクＳＢ０へのオーバードライブ電圧の
供給時間を短く設定し、遠端に行くに従ってそのオーバ
ードライブ電圧の供給時間を順次長く設定するので、供
給ノードとセンスアンプバンクとの間の配線にて生じる
電圧降下に起因するセンシング遅れを補正でき、遠近両
端におけるビット線のオーバードライブの均一化が図
れ、近端のセンスアンプバンク（メモリセルマット）に
おける過剰オーバードライブを回避でき、延いては消費
電力の低減が実現される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
より具体的には、センスアンプの駆動用パルス信号を制
御し、配線の電圧降下によるセンシング動作の遅れを補
正する機能を有する半導体記憶装置に関するものであ
る。
より具体的には、センスアンプの駆動用パルス信号を制
御し、配線の電圧降下によるセンシング動作の遅れを補
正する機能を有する半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】図１２は半導体記憶装置、例えば、ＤＲ
ＡＭのメモリアレイの一構成例を示している。図１２に
おいて、メモリアレイはワード線ＷＬ０〜ＷＬ５、ビッ
ト線（またはビット補線）ＢＬ０，ＢＬ０＿，ＢＬ１，
ＢＬ１＿およびこれらのワード線とビット線（またはビ
ット補線）との交差点にそれぞれ接続されているメモリ
セルＭＣ0,0 ，ＭＣ0,1 ，ＭＣ0,2 ，…，ＭＣ1,4 ，Ｍ
Ｃ1,5 により構成されている。この図では、説明のため
メモリアレイの一部分のみを示している。ビット線ＢＬ
０とビット補線ＢＬ０＿からなるビット線対はセンスア
ンプＳＡ０に接続され、ビット線ＢＬ１とビット補線Ｂ
Ｌ１＿からなるビット線対はセンスアンプＳＡ１に接続
されている。なお、メモリアクセス時にセンスアンプに
より、ビット線対をなすビット線とビット補線がそれぞ
れ異なる電圧レベルに保持される。例えば、ビット線Ｂ
Ｌ０がハイレベル（電源電圧ＶDDレベル）に保持された
とき、ビット補線ＢＬ０＿がローレベル（共通電位ＶSS
レベル）に保持される。ワード線ＷＬ０〜ＷＬ５はワー
ド線駆動回路ＷＤにより選択され、駆動される。なお、
図１２においてワード線駆動回路ＷＤは省略されてい
る。
ＡＭのメモリアレイの一構成例を示している。図１２に
おいて、メモリアレイはワード線ＷＬ０〜ＷＬ５、ビッ
ト線（またはビット補線）ＢＬ０，ＢＬ０＿，ＢＬ１，
ＢＬ１＿およびこれらのワード線とビット線（またはビ
ット補線）との交差点にそれぞれ接続されているメモリ
セルＭＣ0,0 ，ＭＣ0,1 ，ＭＣ0,2 ，…，ＭＣ1,4 ，Ｍ
Ｃ1,5 により構成されている。この図では、説明のため
メモリアレイの一部分のみを示している。ビット線ＢＬ
０とビット補線ＢＬ０＿からなるビット線対はセンスア
ンプＳＡ０に接続され、ビット線ＢＬ１とビット補線Ｂ
Ｌ１＿からなるビット線対はセンスアンプＳＡ１に接続
されている。なお、メモリアクセス時にセンスアンプに
より、ビット線対をなすビット線とビット補線がそれぞ
れ異なる電圧レベルに保持される。例えば、ビット線Ｂ
Ｌ０がハイレベル（電源電圧ＶDDレベル）に保持された
とき、ビット補線ＢＬ０＿がローレベル（共通電位ＶSS
レベル）に保持される。ワード線ＷＬ０〜ＷＬ５はワー
ド線駆動回路ＷＤにより選択され、駆動される。なお、
図１２においてワード線駆動回路ＷＤは省略されてい
る。
【０００３】メモリセルＭＣ0,0 ，ＭＣ0,1 ，Ｍ
Ｃ0,2 ，…，ＭＣ1,4 ，ＭＣ1,5 はそれぞれワード線Ｗ
Ｌ０〜ＷＬ５とビット線ＢＬ０，ＢＬ０＿，ＢＬ１，Ｂ
Ｌ１＿との交差点に配置されている。図示のようにＤＲ
ＡＭのメモリセル、例えば、メモリセルＭＣ1,1 は１個
のトランジスタＱ1,1 と１個のキャパシタＣ1,1 により
構成されており、トランジスタＱ1,1 のゲートはワード
線ＷＬ１に接続され、ワード線ＷＬ１の電位によってオ
ン／オフ状態が制御される。メモリアクセス時に、入力
されるアドレス信号に応じてワード線駆動回路ＷＤによ
りワード線ＷＬ０〜ＷＬ５の中の１つが選択され、選択
されたワード線が活性化されてハイレベルに保持される
ので、選択ワード線に接続されているメモリセルのトラ
ンジスタがオン状態に保持される。
Ｃ0,2 ，…，ＭＣ1,4 ，ＭＣ1,5 はそれぞれワード線Ｗ
Ｌ０〜ＷＬ５とビット線ＢＬ０，ＢＬ０＿，ＢＬ１，Ｂ
Ｌ１＿との交差点に配置されている。図示のようにＤＲ
ＡＭのメモリセル、例えば、メモリセルＭＣ1,1 は１個
のトランジスタＱ1,1 と１個のキャパシタＣ1,1 により
構成されており、トランジスタＱ1,1 のゲートはワード
線ＷＬ１に接続され、ワード線ＷＬ１の電位によってオ
ン／オフ状態が制御される。メモリアクセス時に、入力
されるアドレス信号に応じてワード線駆動回路ＷＤによ
りワード線ＷＬ０〜ＷＬ５の中の１つが選択され、選択
されたワード線が活性化されてハイレベルに保持される
ので、選択ワード線に接続されているメモリセルのトラ
ンジスタがオン状態に保持される。
【０００４】例えば、ワード線ＷＬ１がワード線駆動回
路ＷＤにより選択され、ハイレベルに保持されると、メ
モリセルＭＣ1,1 のトランジスタＱ1,1 がオン状態とな
る。書き込み時に、ワード線の選択と同時にセンスアン
プにより書き込みデータに応じてビット線のレベルが設
定される。例えば、センスアンプＳＡ１により、ビット
線ＢＬ１がハイレベル（電源電圧ＶDDレベル）、ビット
補線ＢＬ１＿がローレベル（共通電位ＶSSレベル）にそ
れぞれ保持される。これにより、キャパシタＣ 1,1 の充
電電圧または電荷が記憶データとして保持される。
路ＷＤにより選択され、ハイレベルに保持されると、メ
モリセルＭＣ1,1 のトランジスタＱ1,1 がオン状態とな
る。書き込み時に、ワード線の選択と同時にセンスアン
プにより書き込みデータに応じてビット線のレベルが設
定される。例えば、センスアンプＳＡ１により、ビット
線ＢＬ１がハイレベル（電源電圧ＶDDレベル）、ビット
補線ＢＬ１＿がローレベル（共通電位ＶSSレベル）にそ
れぞれ保持される。これにより、キャパシタＣ 1,1 の充
電電圧または電荷が記憶データとして保持される。
【０００５】一方、メモリセルＭＣ1,1 から記憶データ
を読み出すときは、予めセンスアンプＳＡ１により、ビ
ット線ＢＬ１およびビット補線ＢＬ１＿が一定の電位、
例えば、電源電圧ＶDDの半分のＶDD／２にプリチャージ
される。ワード線駆動回路ＷＤによりワード線ＷＬ１が
活性化され、ハイレベルに保持されると、トランジスタ
Ｑ1,1 がオン状態となり、ビット線ＢＬ１とキャパシタ
Ｃ1,1 が短絡され、ビット線ＢＬ１の電位がキャパシタ
Ｃ1,1 の蓄積電荷に応じてわずかに変化する。このビッ
ト線ＢＬ１上のわずかな電位変化がセンスアンプＳＡ１
により検出され、増幅されることにより、メモリセルＭ
Ｃ1,1 の記憶データが読み出される。
を読み出すときは、予めセンスアンプＳＡ１により、ビ
ット線ＢＬ１およびビット補線ＢＬ１＿が一定の電位、
例えば、電源電圧ＶDDの半分のＶDD／２にプリチャージ
される。ワード線駆動回路ＷＤによりワード線ＷＬ１が
活性化され、ハイレベルに保持されると、トランジスタ
Ｑ1,1 がオン状態となり、ビット線ＢＬ１とキャパシタ
Ｃ1,1 が短絡され、ビット線ＢＬ１の電位がキャパシタ
Ｃ1,1 の蓄積電荷に応じてわずかに変化する。このビッ
ト線ＢＬ１上のわずかな電位変化がセンスアンプＳＡ１
により検出され、増幅されることにより、メモリセルＭ
Ｃ1,1 の記憶データが読み出される。
【０００６】ＤＲＡＭの大容量化に伴い、メモリアレイ
がさらに複数のサブアレイ（メモリセルマット）に分割
され、各サブアレイの傍らにセンスアンプからなるセン
スアンプバンクを配置する構造となる。センスアンプバ
ンクが各サブアレイのビット線対と同数のセンスアンプ
により構成され、各センスアンプバンクが左右両側に配
置されているサブアレイにより共用される。さらに、ビ
ット線を延長しサブアレイを広げて、センスアンプの数
を減らすことにより、チップ全体にセンスアンプバンク
が占める面積の低減を図り、チップサイズの縮小を図
る。ただし、ビット線の延長により、ビット線の抵抗お
よび寄生容量の増加に伴なう特性の劣化が問題となる。
これに対処するために階層化ビット線構造などの方式が
提案されている。
がさらに複数のサブアレイ（メモリセルマット）に分割
され、各サブアレイの傍らにセンスアンプからなるセン
スアンプバンクを配置する構造となる。センスアンプバ
ンクが各サブアレイのビット線対と同数のセンスアンプ
により構成され、各センスアンプバンクが左右両側に配
置されているサブアレイにより共用される。さらに、ビ
ット線を延長しサブアレイを広げて、センスアンプの数
を減らすことにより、チップ全体にセンスアンプバンク
が占める面積の低減を図り、チップサイズの縮小を図
る。ただし、ビット線の延長により、ビット線の抵抗お
よび寄生容量の増加に伴なう特性の劣化が問題となる。
これに対処するために階層化ビット線構造などの方式が
提案されている。
【０００７】さらに、半導体記憶装置の大容量化および
微細化が進むに連れ、素子の微小化が進み、また低電圧
動作のため薄膜化も進んでいる。メモリセルを構成する
トランジスタのゲート耐圧を保証するために、メモリア
レイ内部では外部電源電圧Ｖ DDが降圧された外部電源電
圧より低い内部電圧ＶDLを動作電圧として用いている。
これに伴い、センスアンプではアクセススピードの低下
が問題となる。これを回避するために、通常ある一定の
期間、例えば、ビット線がメモリアレイ電圧（内部動作
電圧ＶDL）に到達するまでの期間において、外部電源電
圧ＶDDをセンスアンプに供給するいわゆるオーバードラ
イブ（ＯＶＤ）方式が採用されている。
微細化が進むに連れ、素子の微小化が進み、また低電圧
動作のため薄膜化も進んでいる。メモリセルを構成する
トランジスタのゲート耐圧を保証するために、メモリア
レイ内部では外部電源電圧Ｖ DDが降圧された外部電源電
圧より低い内部電圧ＶDLを動作電圧として用いている。
これに伴い、センスアンプではアクセススピードの低下
が問題となる。これを回避するために、通常ある一定の
期間、例えば、ビット線がメモリアレイ電圧（内部動作
電圧ＶDL）に到達するまでの期間において、外部電源電
圧ＶDDをセンスアンプに供給するいわゆるオーバードラ
イブ（ＯＶＤ）方式が採用されている。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のオーバードライブ方式では各メモリセルマット間に
センスアンプ電源配線抵抗に起因する電圧降下が見られ
るため、同一メモリアレイブロック内であっても、各メ
モリセルマット間により最適なセンスアンプオーバード
ライブ量が異なってくる。例えば、従来の６４Ｍｂ（メ
ガビット）ＤＲＡＭでは、最遠端での十分な書き込みを
保証するために、オーバードライブのタイミングは最遠
端（ワーストケース）で最適化されていた。これによ
り、最遠端でのオーバードライブは保証されるが、近端
側で過剰オーバードライブとなり、余剰な電荷は捨てら
れていた。即ち、近端のセンスアンプにおいては、メモ
リアクセス時に必要以上の電圧印加が行われ、センスア
ンプを構成するトランジスタの特性の劣化を招き、消費
電力の増加を招くという不利益がある。
来のオーバードライブ方式では各メモリセルマット間に
センスアンプ電源配線抵抗に起因する電圧降下が見られ
るため、同一メモリアレイブロック内であっても、各メ
モリセルマット間により最適なセンスアンプオーバード
ライブ量が異なってくる。例えば、従来の６４Ｍｂ（メ
ガビット）ＤＲＡＭでは、最遠端での十分な書き込みを
保証するために、オーバードライブのタイミングは最遠
端（ワーストケース）で最適化されていた。これによ
り、最遠端でのオーバードライブは保証されるが、近端
側で過剰オーバードライブとなり、余剰な電荷は捨てら
れていた。即ち、近端のセンスアンプにおいては、メモ
リアクセス時に必要以上の電圧印加が行われ、センスア
ンプを構成するトランジスタの特性の劣化を招き、消費
電力の増加を招くという不利益がある。
【０００９】図１３は読み出しを行う場合、近端（near
end）および遠端（far end ）のメモリセルマット上の
ビット線電位の変化を示している。なお、本例の場合で
は電源電圧ＶDDは、例えば３．３Ｖ、メモリアレイの内
部で用いられている降下電圧ＶDLは、例えば２．２Ｖで
ある。図示のように、読み出し前に、ビット線ＢＬとビ
ット補線ＢＬ＿は内部電源電圧ＶDLの半分の電圧レベ
ル、例えば１．１Ｖにプリチャージされ、読み出し開始
後、メモリセルの記憶データに応じて例えば、ビット線
ＢＬは電源電圧ＶDDによりチャージされ、ビット補線Ｂ
Ｌ＿は共通電位Ｖ SSによりディスチャージされる。ビッ
ト線ＢＬへの電源電圧ＶDDの印加時間、即ち、オーバー
ドライブの時間ＴOVD が最遠端のセンスアンプにあわせ
て設定されているので、最遠端のセンスアンプに接続さ
れているビット線は、オーバードライブ動作により、内
部電源電圧ＶDLレベルに正しくチャージされるが、近端
のセンスアンプに接続されているビット線ＢＬにおいて
は、同じオーバードライブ時間ＴOVD により過剰にチャ
ージされ、オーバードライブ終了時に内部電源電圧Ｖ DL
より高いレベルに保持される。なお、遠端と近端の何れ
の場合でもビット補線ＢＬ＿は共通電位ＶSSによりディ
スチャージされるので、その電位の変化はほぼ同じであ
る。
end）および遠端（far end ）のメモリセルマット上の
ビット線電位の変化を示している。なお、本例の場合で
は電源電圧ＶDDは、例えば３．３Ｖ、メモリアレイの内
部で用いられている降下電圧ＶDLは、例えば２．２Ｖで
ある。図示のように、読み出し前に、ビット線ＢＬとビ
ット補線ＢＬ＿は内部電源電圧ＶDLの半分の電圧レベ
ル、例えば１．１Ｖにプリチャージされ、読み出し開始
後、メモリセルの記憶データに応じて例えば、ビット線
ＢＬは電源電圧ＶDDによりチャージされ、ビット補線Ｂ
Ｌ＿は共通電位Ｖ SSによりディスチャージされる。ビッ
ト線ＢＬへの電源電圧ＶDDの印加時間、即ち、オーバー
ドライブの時間ＴOVD が最遠端のセンスアンプにあわせ
て設定されているので、最遠端のセンスアンプに接続さ
れているビット線は、オーバードライブ動作により、内
部電源電圧ＶDLレベルに正しくチャージされるが、近端
のセンスアンプに接続されているビット線ＢＬにおいて
は、同じオーバードライブ時間ＴOVD により過剰にチャ
ージされ、オーバードライブ終了時に内部電源電圧Ｖ DL
より高いレベルに保持される。なお、遠端と近端の何れ
の場合でもビット補線ＢＬ＿は共通電位ＶSSによりディ
スチャージされるので、その電位の変化はほぼ同じであ
る。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセルマットの配置位置に
応じてオーバードライブのタイミングを制御でき、ビッ
ト線を最適な電圧に駆動でき、消費電力の低減が図れ、
オーバードライブのタイミング設計を容易にできる半導
体記憶装置を提供することにある。
のであり、その目的は、メモリセルマットの配置位置に
応じてオーバードライブのタイミングを制御でき、ビッ
ト線を最適な電圧に駆動でき、消費電力の低減が図れ、
オーバードライブのタイミング設計を容易にできる半導
体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、第１の電圧、上記第１
の電圧よりも高い第２の電圧及び上記第２の電圧よりも
高い第３の電圧をそれぞれ供給するための第１、第２及
び第３の電圧供給ノードと、上記第１の電圧又は上記第
２の電圧に応じた電荷をデータとして保持するメモリセ
ルがワード線とビット線対との交点に配置されているメ
モリセルアレイと、上記ビット線対に接続されており、
上記メモリセルに保持されているデータを読み出す際、
第１の期間においては上記第１の電圧と上記第３の電圧
に応答して動作し、第２の期間においては上記第１の電
圧と上記第２の電圧とに応答して動作するセンスアンプ
を含むセンスアンプブロックと、上記電圧供給ノードに
接続されており、上記センスアンプブロックに上記第１
の電圧、上記第２の電圧及び上記第３の電圧を夫々供給
するための第１、第２及び第３の配線と、上記配線の上
記電圧供給ノードと上記センスアンプブロックとの間の
配線長に応じて上記第１及び第２の期間の長さを調整す
るセンスアンプ駆動制御手段とを有する。
に、本発明の半導体記憶装置は、第１の電圧、上記第１
の電圧よりも高い第２の電圧及び上記第２の電圧よりも
高い第３の電圧をそれぞれ供給するための第１、第２及
び第３の電圧供給ノードと、上記第１の電圧又は上記第
２の電圧に応じた電荷をデータとして保持するメモリセ
ルがワード線とビット線対との交点に配置されているメ
モリセルアレイと、上記ビット線対に接続されており、
上記メモリセルに保持されているデータを読み出す際、
第１の期間においては上記第１の電圧と上記第３の電圧
に応答して動作し、第２の期間においては上記第１の電
圧と上記第２の電圧とに応答して動作するセンスアンプ
を含むセンスアンプブロックと、上記電圧供給ノードに
接続されており、上記センスアンプブロックに上記第１
の電圧、上記第２の電圧及び上記第３の電圧を夫々供給
するための第１、第２及び第３の配線と、上記配線の上
記電圧供給ノードと上記センスアンプブロックとの間の
配線長に応じて上記第１及び第２の期間の長さを調整す
るセンスアンプ駆動制御手段とを有する。
【００１２】また、好適には、上記センスアンプ駆動制
御手段は上記配線長が長い程上記第１の期間を長く調整
する。
御手段は上記配線長が長い程上記第１の期間を長く調整
する。
【００１３】また、上記センスアンプ駆動制御手段は上
記配線長に応じたパルス幅の駆動パルス信号を生成する
パルス信号生成回路を含み、上記駆動パルス信号は上記
第１の期間の長さを規定する。
記配線長に応じたパルス幅の駆動パルス信号を生成する
パルス信号生成回路を含み、上記駆動パルス信号は上記
第１の期間の長さを規定する。
【００１４】また、好適には、上記パルス信号生成回路
は基準パルス信号に所定の遅延時間を与える遅延回路と
上記基準パルス信号と上記遅延回路の出力信号とを入力
して上記駆動パルス信号を生成する論理演算回路とを含
む。
は基準パルス信号に所定の遅延時間を与える遅延回路と
上記基準パルス信号と上記遅延回路の出力信号とを入力
して上記駆動パルス信号を生成する論理演算回路とを含
む。
【００１５】更には、上記遅延信号の遅延時間が上記配
線長に応じた時間に設定されている。
線長に応じた時間に設定されている。
【００１６】本発明によれば、センスアンプに対する第
３の電圧の供給時間、即ち、オーバードライブの時間が
センスアンプブロック（センスアンプバンク）と電圧供
給ノードとの間の配線長に応じて制御され、オーバード
ライブ用の電圧供給ノードとセンスアンプブロックとの
間の配線長の長さに応じてセンスアンプへのオーバード
ライブ用電圧の供給時間が長く調整されるので、電源配
線で生じる電圧降下によるセンスアンプのセンシング遅
れの影響が補正される。
３の電圧の供給時間、即ち、オーバードライブの時間が
センスアンプブロック（センスアンプバンク）と電圧供
給ノードとの間の配線長に応じて制御され、オーバード
ライブ用の電圧供給ノードとセンスアンプブロックとの
間の配線長の長さに応じてセンスアンプへのオーバード
ライブ用電圧の供給時間が長く調整されるので、電源配
線で生じる電圧降下によるセンスアンプのセンシング遅
れの影響が補正される。
【００１７】また、センスアンプブロックと電圧供給ノ
ードとの間の配線長に応じてセンスアンプにおけるオー
バードライブの時間を最適に設定できるので、過剰なオ
ーバードライブを防止することができ、半導体記憶装置
の低消費電力化を図ることができる。
ードとの間の配線長に応じてセンスアンプにおけるオー
バードライブの時間を最適に設定できるので、過剰なオ
ーバードライブを防止することができ、半導体記憶装置
の低消費電力化を図ることができる。
【００１８】また、センスアンプにおけるオーバードラ
イブの時間はセンスアンプ駆動調整手段のパルス信号生
成回路が生成する駆動パルス信号のパルス幅により調整
され、そのパルス幅は基準パルス信号に与える遅延回路
の遅延時間により調整することができるので、簡単な回
路構成によりセンスアンプのオーバードライブの時間を
適宜に設定できる。
イブの時間はセンスアンプ駆動調整手段のパルス信号生
成回路が生成する駆動パルス信号のパルス幅により調整
され、そのパルス幅は基準パルス信号に与える遅延回路
の遅延時間により調整することができるので、簡単な回
路構成によりセンスアンプのオーバードライブの時間を
適宜に設定できる。
【００１９】
【発明の実施の形態】図１は本発明に係わる半導体記憶
装置のブロック図である。本例の半導体記憶装置は、例
えば、６４ＭｂＤＲＡＭである。図示のように、メモリ
チップは８つのメモリアレイＭＡ０〜ＭＡ７により構成
され、各メモリアレイは８Ｍｂ（メガビット）の記憶容
量を有する。図１は例として、メモリアレイＭＡ０の内
部構成の概略を示している。
装置のブロック図である。本例の半導体記憶装置は、例
えば、６４ＭｂＤＲＡＭである。図示のように、メモリ
チップは８つのメモリアレイＭＡ０〜ＭＡ７により構成
され、各メモリアレイは８Ｍｂ（メガビット）の記憶容
量を有する。図１は例として、メモリアレイＭＡ０の内
部構成の概略を示している。
【００２０】メモリアレイＭＡ０はアレイ制御回路ＡＣ
０、メモリセルマットＭ０〜Ｍ１５、センスアンプバン
クＳＢ０〜ＳＢ１６により構成されており、各メモリセ
ルマットは５１２Ｋｂ（キロビット）の記憶容量を有す
る。アレイ制御回路ＡＣ０には、例えば、センスアンプ
バンクの動作を制御する回路と、メインワード線ＭＷＬ
を選択制御するメインワード線駆動回路、さらにサブワ
ード線ＳＷＬを選択制御するサブワード線駆動回路が含
まれる。メモリセルマットは、例えば、サブワード線と
ビット線対との交差点に配置されているメモリセルによ
り構成されている。サブワード線はサブワード線駆動回
路ＳＷＤにより選択され、活性化される。ビット線対は
それぞれセンスアンプに接続されている。
０、メモリセルマットＭ０〜Ｍ１５、センスアンプバン
クＳＢ０〜ＳＢ１６により構成されており、各メモリセ
ルマットは５１２Ｋｂ（キロビット）の記憶容量を有す
る。アレイ制御回路ＡＣ０には、例えば、センスアンプ
バンクの動作を制御する回路と、メインワード線ＭＷＬ
を選択制御するメインワード線駆動回路、さらにサブワ
ード線ＳＷＬを選択制御するサブワード線駆動回路が含
まれる。メモリセルマットは、例えば、サブワード線と
ビット線対との交差点に配置されているメモリセルによ
り構成されている。サブワード線はサブワード線駆動回
路ＳＷＤにより選択され、活性化される。ビット線対は
それぞれセンスアンプに接続されている。
【００２１】図２はメモリセルマットＭ１の構成の概略
を示すブロック図である。メモリセルマットＭ１はセン
スアンプバンクＳＢ１とセンスアンプバンクＳＢ２に挟
まれており、８個のサブマットＳＭ０〜ＳＭ７と９個の
サブワード線駆動回路ＳＷＤ０〜ＳＷＤ８により構成さ
れている。また、各サブマットは６４Ｋｂ（キロビッ
ト）の記憶容量を有する。サブマットＳＭ１において
は、サブワード線駆動回路ＳＷＤ１，ＳＷＤ２からそれ
ぞれ１２８本のサブワード線が交互に延びており、２５
６本のビット線対はセンスアンプバンクＳＢ１，ＳＢ２
内のセンスアンプＳＡｉにそれぞれ交互に接続されてい
る。メモリアクセス時には、図示しないメインワード線
およびサブワード線駆動回路ＳＷＤ１，ＳＷＤ２に入力
するアドレス情報に応じて、サブワード線駆動回路ＳＷ
Ｄ１，ＳＷＤ２により、２５６本の内の１本が選択さ
れ、活性化状態のハイレベルに保持される。なお、図２
においては、説明のためにサブワード線ＳＷＬj ，ＳＷ
Ｌj+1 （ｊ＝０，１，２，…，２５５）のみが示されて
いる。サブマットＳＭ１に対応する部分のセンスアンプ
バンクＳＢ１，ＳＢ２には、それぞれ１２８個のセンス
アンプＳＡｉが配置されている。センスアンプバンクＳ
Ｂ１にはセンスアンプＳＡ０，ＳＡ２，…，ＳＡ２５４
が配置され、センスアンプバンクＳＢ２にはセンスアン
プＳＡ１，ＳＡ３，…，ＳＡ２５５が配置されている。
なお、図２においては、センスアンプＳＡ０，ＳＡ１，
ＳＡ２，ＳＡ３のみを示している。
を示すブロック図である。メモリセルマットＭ１はセン
スアンプバンクＳＢ１とセンスアンプバンクＳＢ２に挟
まれており、８個のサブマットＳＭ０〜ＳＭ７と９個の
サブワード線駆動回路ＳＷＤ０〜ＳＷＤ８により構成さ
れている。また、各サブマットは６４Ｋｂ（キロビッ
ト）の記憶容量を有する。サブマットＳＭ１において
は、サブワード線駆動回路ＳＷＤ１，ＳＷＤ２からそれ
ぞれ１２８本のサブワード線が交互に延びており、２５
６本のビット線対はセンスアンプバンクＳＢ１，ＳＢ２
内のセンスアンプＳＡｉにそれぞれ交互に接続されてい
る。メモリアクセス時には、図示しないメインワード線
およびサブワード線駆動回路ＳＷＤ１，ＳＷＤ２に入力
するアドレス情報に応じて、サブワード線駆動回路ＳＷ
Ｄ１，ＳＷＤ２により、２５６本の内の１本が選択さ
れ、活性化状態のハイレベルに保持される。なお、図２
においては、説明のためにサブワード線ＳＷＬj ，ＳＷ
Ｌj+1 （ｊ＝０，１，２，…，２５５）のみが示されて
いる。サブマットＳＭ１に対応する部分のセンスアンプ
バンクＳＢ１，ＳＢ２には、それぞれ１２８個のセンス
アンプＳＡｉが配置されている。センスアンプバンクＳ
Ｂ１にはセンスアンプＳＡ０，ＳＡ２，…，ＳＡ２５４
が配置され、センスアンプバンクＳＢ２にはセンスアン
プＳＡ１，ＳＡ３，…，ＳＡ２５５が配置されている。
なお、図２においては、センスアンプＳＡ０，ＳＡ１，
ＳＡ２，ＳＡ３のみを示している。
【００２２】センスアンプバンクＳＢ１はその両側に配
置されているメモリセルマットＭ０（図示せず），Ｍ１
により共用され、同様にセンスアンプバンクＳＢ２はメ
モリセルマットＭ１，Ｍ２（図示せず）により共用され
ている。
置されているメモリセルマットＭ０（図示せず），Ｍ１
により共用され、同様にセンスアンプバンクＳＢ２はメ
モリセルマットＭ１，Ｍ２（図示せず）により共用され
ている。
【００２３】以下、サブマットＳＭ１の構成について説
明する。サブマットＳＭ１において、ビット線またはビ
ット補線とサブワード線との交差点に１個のメモリセル
が配置されている。なお、図２は例示として、メモリセ
ルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ
2,j ，ＭＣ2,j+1 ，ＭＣ 3,j ，ＭＣ3,j+1 のみを示して
いる。また、図２では、サブワード線とビット線および
ビット補線との交差点のドットによりメモリセルの配置
位置を示しており、メモリセルの構成を省略している。
メモリセルは、例えば、１個のトランジスタＱと１個の
キャパシタＣにより構成されているものとする。
明する。サブマットＳＭ１において、ビット線またはビ
ット補線とサブワード線との交差点に１個のメモリセル
が配置されている。なお、図２は例示として、メモリセ
ルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ
2,j ，ＭＣ2,j+1 ，ＭＣ 3,j ，ＭＣ3,j+1 のみを示して
いる。また、図２では、サブワード線とビット線および
ビット補線との交差点のドットによりメモリセルの配置
位置を示しており、メモリセルの構成を省略している。
メモリセルは、例えば、１個のトランジスタＱと１個の
キャパシタＣにより構成されているものとする。
【００２４】センスアンプはトランスファゲートを介し
てビット線対に接続されている。例えば、センスアンプ
ＳＡ０はトランスファゲートＴＧ０，ＴＧ０＿を介して
ビット線対ＢＬ０，ＢＬ０＿に接続されている。トラン
スファゲートＴＧ０，ＴＧ０＿のゲートは制御信号線Ｔ
２に接続されている。この制御信号線Ｔ２がハイレベル
に保持されると、トランスファゲートＴＧ０，ＴＧ０＿
がオン状態となって、センスアンプＳＡ０とビット線対
ＢＬ０，ＢＬ０＿とが接続され、メモリセルに対する書
き込みまたは読み出しが可能となる。
てビット線対に接続されている。例えば、センスアンプ
ＳＡ０はトランスファゲートＴＧ０，ＴＧ０＿を介して
ビット線対ＢＬ０，ＢＬ０＿に接続されている。トラン
スファゲートＴＧ０，ＴＧ０＿のゲートは制御信号線Ｔ
２に接続されている。この制御信号線Ｔ２がハイレベル
に保持されると、トランスファゲートＴＧ０，ＴＧ０＿
がオン状態となって、センスアンプＳＡ０とビット線対
ＢＬ０，ＢＬ０＿とが接続され、メモリセルに対する書
き込みまたは読み出しが可能となる。
【００２５】他のセンスアンプにおいても同様である。
なお、図２においてはトランスファゲートとセンスアン
プが別々に配置されているが、実際の回路では、トラン
スファゲートをセンスアンプ内に配置することもでき
る。また、図示していないが、トランスファゲートのオ
ン／オフ状態を制御する制御信号線Ｔ１〜Ｔ４は、例え
ば、図１に示すアレイ制御回路ＡＣ０に接続され、アレ
イ制御回路ＡＣ０内のＸデコーダにより制御される。
なお、図２においてはトランスファゲートとセンスアン
プが別々に配置されているが、実際の回路では、トラン
スファゲートをセンスアンプ内に配置することもでき
る。また、図示していないが、トランスファゲートのオ
ン／オフ状態を制御する制御信号線Ｔ１〜Ｔ４は、例え
ば、図１に示すアレイ制御回路ＡＣ０に接続され、アレ
イ制御回路ＡＣ０内のＸデコーダにより制御される。
【００２６】図１に示すように、各センスアンプバンク
ＳＢ０〜ＳＢ１６には、電源電圧Ｖ DD、共通電位ＶSSお
よびメモリアレイ内部電源電圧ＶDLがそれぞれ供給され
ている。電源電圧ＶDD、共通電位ＶSSはそれぞれ端子Ｔ
DD，ＴSSにより入力され、また、内部電源電圧ＶDLは、
例えば、メモリチップ上に設けられている降圧回路によ
り生成され、端子ＴDLから入力される。なお、本例にお
いて、電源電圧ＶDDは３．３Ｖ、共通電位ＶSSは０Ｖ、
内部電源電圧ＶDLは２．２Ｖとする。
ＳＢ０〜ＳＢ１６には、電源電圧Ｖ DD、共通電位ＶSSお
よびメモリアレイ内部電源電圧ＶDLがそれぞれ供給され
ている。電源電圧ＶDD、共通電位ＶSSはそれぞれ端子Ｔ
DD，ＴSSにより入力され、また、内部電源電圧ＶDLは、
例えば、メモリチップ上に設けられている降圧回路によ
り生成され、端子ＴDLから入力される。なお、本例にお
いて、電源電圧ＶDDは３．３Ｖ、共通電位ＶSSは０Ｖ、
内部電源電圧ＶDLは２．２Ｖとする。
【００２７】電源電圧ＶDD、共通電位ＶSSおよび内部電
源電圧ＶDLはそれぞれメモリチップ上の主配線１０，２
０，３０を介して各メモリアレイＭＡ０〜ＭＡ７の近傍
に伝送され、さらに、配線４０，５０，６０を介して各
メモリアレイ内の各センスアンプバンクＳＢ０〜ＳＢ１
６に供給される。図１に示すように、配線１０と配線４
０との接続箇所（コンタクト）をＣＴ０、配線２０と配
線５０との接続箇所（コンタクト）をＣＴ１、配線３０
と配線６０との接続箇所（コンタクト）をＣＴ２とす
る。配線１０〜６０の抵抗および寄生容量により、配線
上に電圧降下および信号遅延が生じる。各電源電圧の供
給端子ＴDD，ＴSS，ＴDLとそれぞれのコンタクトＣＴ
０，ＣＴ１，ＣＴ２との間に生じた遅延を遅延Ａ、さら
に各コンタクトＣＴ０，ＣＴ１，ＣＴ２とセンスアンプ
バンクとの間に生じた遅延を遅延Ｂ、さらに各センスア
ンプバンクの内部に生じた遅延を遅延Ｃとする。
源電圧ＶDLはそれぞれメモリチップ上の主配線１０，２
０，３０を介して各メモリアレイＭＡ０〜ＭＡ７の近傍
に伝送され、さらに、配線４０，５０，６０を介して各
メモリアレイ内の各センスアンプバンクＳＢ０〜ＳＢ１
６に供給される。図１に示すように、配線１０と配線４
０との接続箇所（コンタクト）をＣＴ０、配線２０と配
線５０との接続箇所（コンタクト）をＣＴ１、配線３０
と配線６０との接続箇所（コンタクト）をＣＴ２とす
る。配線１０〜６０の抵抗および寄生容量により、配線
上に電圧降下および信号遅延が生じる。各電源電圧の供
給端子ＴDD，ＴSS，ＴDLとそれぞれのコンタクトＣＴ
０，ＣＴ１，ＣＴ２との間に生じた遅延を遅延Ａ、さら
に各コンタクトＣＴ０，ＣＴ１，ＣＴ２とセンスアンプ
バンクとの間に生じた遅延を遅延Ｂ、さらに各センスア
ンプバンクの内部に生じた遅延を遅延Ｃとする。
【００２８】メモリアレイＭＡ０〜ＭＡ７の近傍に配置
された配線１０，２０，３０は、十分な配線スペースが
確保できるため、太い配線が形成でき、これらの配線上
に生じた遅延Ａは小さくできる。実際のＤＲＡＭチップ
においては、上述した遅延Ａ，Ｂ，Ｃの内、最も大きい
のは遅延Ｂ、即ち、コンタクトから各センスアンプバン
クまでの配線４０、５０および６０に生じる遅延であ
る。これはレイアウト上の制約から配線４０、５０およ
び６０はあまり太い配線に形成することが困難なためで
ある。なお、遅延ＢはコンタクトＣＴ０，ＣＴ１，ＣＴ
２とセンスアンプバンク間の配線長に応じて変化する。
例えば、図１に示すメモリアレイＭＡ０において、セン
スアンプバンクＳＢ０までの配線が最も短く、センスア
ンプバンクＳＢ１６までの配線が最も長いため、センス
アンプバンクＳＢ０までの配線上に生じる遅延Ｂは最も
小さく、センスアンプバンクＳＢ１６までの配線上に生
じる遅延Ｂが最も大きい。また、遅延のみではなく、配
線の抵抗により電圧降下が生じるため、センスアンプバ
ンクＳＢ０に供給される電源電圧が最も大きく、センス
アンプバンクＳＢ１６に供給される電源電圧が最も小さ
くなる。このため、各センスアンプバンクＳＢ０〜ＳＢ
１６に同じパルス幅で電源電圧、例えば、オーバードラ
イブ用電源電圧ＶDDを供給する場合、遠端のセンスアン
プバンクＳＢ１６の書き込み・読み出し動作を保証する
ため、それに応じてパルス幅が設定されるとすると、近
端のセンスアンプバンクＳＢ０においては、過剰オーバ
ードライブが生じてしまう。
された配線１０，２０，３０は、十分な配線スペースが
確保できるため、太い配線が形成でき、これらの配線上
に生じた遅延Ａは小さくできる。実際のＤＲＡＭチップ
においては、上述した遅延Ａ，Ｂ，Ｃの内、最も大きい
のは遅延Ｂ、即ち、コンタクトから各センスアンプバン
クまでの配線４０、５０および６０に生じる遅延であ
る。これはレイアウト上の制約から配線４０、５０およ
び６０はあまり太い配線に形成することが困難なためで
ある。なお、遅延ＢはコンタクトＣＴ０，ＣＴ１，ＣＴ
２とセンスアンプバンク間の配線長に応じて変化する。
例えば、図１に示すメモリアレイＭＡ０において、セン
スアンプバンクＳＢ０までの配線が最も短く、センスア
ンプバンクＳＢ１６までの配線が最も長いため、センス
アンプバンクＳＢ０までの配線上に生じる遅延Ｂは最も
小さく、センスアンプバンクＳＢ１６までの配線上に生
じる遅延Ｂが最も大きい。また、遅延のみではなく、配
線の抵抗により電圧降下が生じるため、センスアンプバ
ンクＳＢ０に供給される電源電圧が最も大きく、センス
アンプバンクＳＢ１６に供給される電源電圧が最も小さ
くなる。このため、各センスアンプバンクＳＢ０〜ＳＢ
１６に同じパルス幅で電源電圧、例えば、オーバードラ
イブ用電源電圧ＶDDを供給する場合、遠端のセンスアン
プバンクＳＢ１６の書き込み・読み出し動作を保証する
ため、それに応じてパルス幅が設定されるとすると、近
端のセンスアンプバンクＳＢ０においては、過剰オーバ
ードライブが生じてしまう。
【００２９】本発明では、各センスアンプバンクのオー
バードライブ用パルス幅をセンスアンプの配置位置に応
じて制御し、例えば、近端のセンスアンプバンクＳＢ０
のオーバードライブ用パルス幅を小さく設定し、遠端の
センスアンプバンクＳＢ１６のオーバードライブ用パル
ス幅を大きく設定することにより、遠端の書き込み・読
み出し動作を保証すると同時に、近端における過剰オー
バードライブを回避できる。
バードライブ用パルス幅をセンスアンプの配置位置に応
じて制御し、例えば、近端のセンスアンプバンクＳＢ０
のオーバードライブ用パルス幅を小さく設定し、遠端の
センスアンプバンクＳＢ１６のオーバードライブ用パル
ス幅を大きく設定することにより、遠端の書き込み・読
み出し動作を保証すると同時に、近端における過剰オー
バードライブを回避できる。
【００３０】図３はオーバードライブ用パルス生成回路
の一例を示している。これは図１に示したメモリアレイ
ＭＡ０について模式的に示したものであり、メモリアレ
イは１６個のメモリセルマットＭ０〜Ｍ１５と１７個の
センスアンプバンクＳＢ０〜ＳＢ１６により構成されて
いる。各センスアンプバンクＳＢ０〜ＳＢ１６に、図３
（ａ）に示すオーバードライブ用パルス信号ＰＬＳ０〜
ＰＬＳ１６がそれぞれ入力される。
の一例を示している。これは図１に示したメモリアレイ
ＭＡ０について模式的に示したものであり、メモリアレ
イは１６個のメモリセルマットＭ０〜Ｍ１５と１７個の
センスアンプバンクＳＢ０〜ＳＢ１６により構成されて
いる。各センスアンプバンクＳＢ０〜ＳＢ１６に、図３
（ａ）に示すオーバードライブ用パルス信号ＰＬＳ０〜
ＰＬＳ１６がそれぞれ入力される。
【００３１】図３（ｂ）はオーバードライブ用パルス生
成回路の回路図を示している。この生成回路は、例え
ば、図１に示すアレイ制御回路ＡＣ０に設けられてい
る。図示のように、パルス生成回路は遅延回路ＤＬＹ０
〜ＤＬＹ１５、ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６お
よびインバータＩＮＶ０〜ＩＮＶ１６により構成されて
いる。
成回路の回路図を示している。この生成回路は、例え
ば、図１に示すアレイ制御回路ＡＣ０に設けられてい
る。図示のように、パルス生成回路は遅延回路ＤＬＹ０
〜ＤＬＹ１５、ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６お
よびインバータＩＮＶ０〜ＩＮＶ１６により構成されて
いる。
【００３２】ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６の一
方の入力端子は、オーバードライブ制御信号ＳＡＯの入
力端子ＴINに接続され、他方の入力端子は遅延回路ＤＬ
Ｙ０〜ＤＬＹ１５の出力端子に接続されている。例え
ば、ＮＡＮＤゲートＮＧＴ１の一方の入力端子は端子Ｔ
INに接続され、他方の入力端子は遅延回路ＤＬＹ０の出
力端子に接続されている。また、ＮＡＮＤゲートＮＧＴ
１６の一方の入力端子は端子ＴINに接続され、他方の入
力端子は遅延回路ＤＬＹ１５の出力端子に接続されてい
る。なお、ＮＡＮＤゲートＮＧＴ０の両方の入力端子は
ともに端子ＴINに接続され、また、遅延回路ＤＬＹ０の
入力端子も端子ＴINに接続され、そして、各遅延回路Ｄ
ＬＹ０〜ＤＬＹ１５は直列に接続されている。ＮＡＮＤ
ゲートＮＧＴ０〜ＮＧＴ１６の出力端子はそれぞれイン
バータＩＮＶ０〜ＩＮＶ１６の入力端子に接続され、イ
ンバータＩＮＶ０〜ＩＮＶ１６の出力端子からそれぞれ
オーバードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６が
出力される。
方の入力端子は、オーバードライブ制御信号ＳＡＯの入
力端子ＴINに接続され、他方の入力端子は遅延回路ＤＬ
Ｙ０〜ＤＬＹ１５の出力端子に接続されている。例え
ば、ＮＡＮＤゲートＮＧＴ１の一方の入力端子は端子Ｔ
INに接続され、他方の入力端子は遅延回路ＤＬＹ０の出
力端子に接続されている。また、ＮＡＮＤゲートＮＧＴ
１６の一方の入力端子は端子ＴINに接続され、他方の入
力端子は遅延回路ＤＬＹ１５の出力端子に接続されてい
る。なお、ＮＡＮＤゲートＮＧＴ０の両方の入力端子は
ともに端子ＴINに接続され、また、遅延回路ＤＬＹ０の
入力端子も端子ＴINに接続され、そして、各遅延回路Ｄ
ＬＹ０〜ＤＬＹ１５は直列に接続されている。ＮＡＮＤ
ゲートＮＧＴ０〜ＮＧＴ１６の出力端子はそれぞれイン
バータＩＮＶ０〜ＩＮＶ１６の入力端子に接続され、イ
ンバータＩＮＶ０〜ＩＮＶ１６の出力端子からそれぞれ
オーバードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６が
出力される。
【００３３】入力端子ＴINに入力されるオーバードライ
ブ制御信号ＳＡＯは、ローアクティブの信号であり、例
えば、１４〜１７ｎｓの間ローレベルに保持される信号
である。このため、センスアンプバンクＳＢ０に供給さ
れるオーバードライブ用パルスＰＬＳ０は、図３（ａ）
に示すように、１４〜１７ｎｓの間ローレベルに保持さ
れる負のパルス信号である。ここで、遅延回路ＤＬＹ０
〜ＤＬＹ１５は同じ遅延時間ＴD を入力信号に与えるも
のとする。これにより、センスアンプバンクＳＢ１〜Ｓ
Ｂ１６に供給されるオーバードライブ用パルスＰＬＳ１
〜ＰＬＳ１６はそれぞれオーバードライブ用パルスＰＬ
Ｓ０よりも、時間ＴD ずつ幅が長いパルス信号である。
ブ制御信号ＳＡＯは、ローアクティブの信号であり、例
えば、１４〜１７ｎｓの間ローレベルに保持される信号
である。このため、センスアンプバンクＳＢ０に供給さ
れるオーバードライブ用パルスＰＬＳ０は、図３（ａ）
に示すように、１４〜１７ｎｓの間ローレベルに保持さ
れる負のパルス信号である。ここで、遅延回路ＤＬＹ０
〜ＤＬＹ１５は同じ遅延時間ＴD を入力信号に与えるも
のとする。これにより、センスアンプバンクＳＢ１〜Ｓ
Ｂ１６に供給されるオーバードライブ用パルスＰＬＳ１
〜ＰＬＳ１６はそれぞれオーバードライブ用パルスＰＬ
Ｓ０よりも、時間ＴD ずつ幅が長いパルス信号である。
【００３４】遅延回路ＤＬＹ０〜ＤＬＹ１６の遅延時間
ＴD は可変であり、実際の動作モデルに応じてきめ細や
かな調整が可能である。図４は遅延回路ＤＬＹの一例を
示している。遅延回路ＤＬＹは４つのインバータＩＮＶ
Ｄ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４およびスイ
ッチＳＷ１により構成されている。インバータＩＮＶＤ
１〜ＩＮＶＤ４は直列に接続されている。また、これら
インバータの遅延時間は同じとする。インバータＩＮＶ
Ｄ１の入力端子は遅延回路ＤＬＹの入力端子に接続され
ている。スイッチＳＷ１は端子Ｓ１，Ｓ２，Ｓ３から３
つの信号の内の１つを選択して出力する。端子Ｓ１は遅
延回路ＤＬＹの入力端子に接続され、端子Ｓ２はインバ
ータＩＮＶＤ２の出力端子に接続され、端子Ｓ３はイン
バータＩＮＶＤ４の出力端子に接続されている。
ＴD は可変であり、実際の動作モデルに応じてきめ細や
かな調整が可能である。図４は遅延回路ＤＬＹの一例を
示している。遅延回路ＤＬＹは４つのインバータＩＮＶ
Ｄ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４およびスイ
ッチＳＷ１により構成されている。インバータＩＮＶＤ
１〜ＩＮＶＤ４は直列に接続されている。また、これら
インバータの遅延時間は同じとする。インバータＩＮＶ
Ｄ１の入力端子は遅延回路ＤＬＹの入力端子に接続され
ている。スイッチＳＷ１は端子Ｓ１，Ｓ２，Ｓ３から３
つの信号の内の１つを選択して出力する。端子Ｓ１は遅
延回路ＤＬＹの入力端子に接続され、端子Ｓ２はインバ
ータＩＮＶＤ２の出力端子に接続され、端子Ｓ３はイン
バータＩＮＶＤ４の出力端子に接続されている。
【００３５】このため、スイッチＳＷ１により、端子Ｓ
１が選択されたとき、遅延回路ＤＬＹの遅延時間ＴD は
ほぼ０である。端子Ｓ２が選択されたときは、遅延回路
ＤＬＹの遅延時間ＴD は２段のインバータで生じた遅延
時間であり、端子Ｓ３がｎ選択されたときは、遅延時間
ＴD は４段のインバータで生じた遅延時間である。２段
のインバータの遅延時間が例えば、０．４ｎｓとする
と、遅延回路ＤＬＹの遅延時間ＴD は０，０．４，０．
８ｎｓの何れかに設定できる。
１が選択されたとき、遅延回路ＤＬＹの遅延時間ＴD は
ほぼ０である。端子Ｓ２が選択されたときは、遅延回路
ＤＬＹの遅延時間ＴD は２段のインバータで生じた遅延
時間であり、端子Ｓ３がｎ選択されたときは、遅延時間
ＴD は４段のインバータで生じた遅延時間である。２段
のインバータの遅延時間が例えば、０．４ｎｓとする
と、遅延回路ＤＬＹの遅延時間ＴD は０，０．４，０．
８ｎｓの何れかに設定できる。
【００３６】図５は、センスアンプのオーバードライブ
回路およびセンスアンプ制御信号の波形を示している。
センスアンプバンクに配置されている各センスアンプＳ
Ａは、２個のＰチャネルＭＯＳトランジスタＰ１，Ｐ２
と２個のＮチャネルＭＯＳトランジスタＮ１，Ｎ２とか
ら構成されている。トランジスタＰ１，Ｎ１は電源ライ
ンＳＤＰ，ＳＤＮの間に直列に接続されており、それら
のゲートはビット補線ＢＬ＿に接続されている。また、
トランジスタＰ２，Ｎ２は電源ラインＳＤＰ，ＳＤＮの
間に直列に接続されており、それらのゲートはビット線
ＢＬに接続されている。電源ラインＳＤＰはＮチャネル
ＭＯＳトランジスタＮ１２を介して内部電源電圧ＶDLに
接続され、また、ＰチャネルＭＯＳトランジスタＰ１１
およびＮチャネルＭＯＳトランジスタＮ１１を介して電
源電圧ＶDDに接続されている。電源ラインＳＤＮは、Ｎ
チャネルＭＯＳトランジスタＮ１３を介して共通電位Ｖ
SSに接続されている。これらトランジスタＮ１１，Ｎ１
２，Ｎ１３，Ｐ１１がオーバードライブ回路を構成して
いる。
回路およびセンスアンプ制御信号の波形を示している。
センスアンプバンクに配置されている各センスアンプＳ
Ａは、２個のＰチャネルＭＯＳトランジスタＰ１，Ｐ２
と２個のＮチャネルＭＯＳトランジスタＮ１，Ｎ２とか
ら構成されている。トランジスタＰ１，Ｎ１は電源ライ
ンＳＤＰ，ＳＤＮの間に直列に接続されており、それら
のゲートはビット補線ＢＬ＿に接続されている。また、
トランジスタＰ２，Ｎ２は電源ラインＳＤＰ，ＳＤＮの
間に直列に接続されており、それらのゲートはビット線
ＢＬに接続されている。電源ラインＳＤＰはＮチャネル
ＭＯＳトランジスタＮ１２を介して内部電源電圧ＶDLに
接続され、また、ＰチャネルＭＯＳトランジスタＰ１１
およびＮチャネルＭＯＳトランジスタＮ１１を介して電
源電圧ＶDDに接続されている。電源ラインＳＤＮは、Ｎ
チャネルＭＯＳトランジスタＮ１３を介して共通電位Ｖ
SSに接続されている。これらトランジスタＮ１１，Ｎ１
２，Ｎ１３，Ｐ１１がオーバードライブ回路を構成して
いる。
【００３７】電源ラインＳＤＰ，ＳＤＮは通常ＶDL／２
にプリチャージされているが、センスアンプＳＡが活性
化されると、電源ラインＳＤＰはＶDDレベル又はＶDLレ
ベルに、電源ラインＳＤＮはＶSSレベルにそれぞれ変化
する。図５（ｂ）に示すように、センスアンプの活性化
に応じて制御信号ＳＡＰ１がローレベルになり、制御信
号ＳＡＮがハイレベルになる。この制御信号ＳＡＰ１が
オーバードライブ用パルス生成回路で生成されたオーバ
ードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６に対応
し、電源ラインＳＤＰは電源電圧ＶDDに接続され、オー
バードライブ動作が行われる。制御信号ＳＡＰ１（パル
ス信号ＰＬＳ）がハイレベルになると、オーバードライ
ブ動作が終了し、そのとき制御信号ＳＡＰ２がハイレベ
ルとなって、電源ラインＳＤＰは内部電源電圧ＶDLに接
続される。その後、制御信号ＳＡＰ２およびＳＡＮがロ
ーレベルとなり、センスアンプＳＡの読み出し動作が終
了する。
にプリチャージされているが、センスアンプＳＡが活性
化されると、電源ラインＳＤＰはＶDDレベル又はＶDLレ
ベルに、電源ラインＳＤＮはＶSSレベルにそれぞれ変化
する。図５（ｂ）に示すように、センスアンプの活性化
に応じて制御信号ＳＡＰ１がローレベルになり、制御信
号ＳＡＮがハイレベルになる。この制御信号ＳＡＰ１が
オーバードライブ用パルス生成回路で生成されたオーバ
ードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６に対応
し、電源ラインＳＤＰは電源電圧ＶDDに接続され、オー
バードライブ動作が行われる。制御信号ＳＡＰ１（パル
ス信号ＰＬＳ）がハイレベルになると、オーバードライ
ブ動作が終了し、そのとき制御信号ＳＡＰ２がハイレベ
ルとなって、電源ラインＳＤＰは内部電源電圧ＶDLに接
続される。その後、制御信号ＳＡＰ２およびＳＡＮがロ
ーレベルとなり、センスアンプＳＡの読み出し動作が終
了する。
【００３８】図６は本発明によるオーバードライブ制御
を行なう場合の読み出し時のビット線の電位変化を示し
ている。図のように、近端のセンスアンプバンクに印加
されるオーバードライブ用パルスＰＬＳの幅はＴR1であ
り、遠端のセンスアンプバンクに印可されるオーバード
ライブ用パルスＰＬＳの幅はＴR2であり、近端のパルス
幅ＴR1に比べて遠端のパルス幅ＴR2が広く設定されてい
る。
を行なう場合の読み出し時のビット線の電位変化を示し
ている。図のように、近端のセンスアンプバンクに印加
されるオーバードライブ用パルスＰＬＳの幅はＴR1であ
り、遠端のセンスアンプバンクに印可されるオーバード
ライブ用パルスＰＬＳの幅はＴR2であり、近端のパルス
幅ＴR1に比べて遠端のパルス幅ＴR2が広く設定されてい
る。
【００３９】アクセス前に、ビット線ＢＬおよびビット
補線ＢＬ＿はともに中間電位、例えば、ＶDL／２電位レ
ベルにプリチャージされている。読み出しが始まると、
センスアンプにより、最初、ビット線ＢＬに内部電源電
圧ＶDLより高い電圧、例えば、電源電圧ＶDDレベルの電
圧が印加され、ビット補線ＢＬ＿には共通電位ＶSSレベ
ルの電圧が印加される。このとき、ビット線ＢＬは電源
電圧ＶDDレベルの電圧によりオーバードライブされるの
で、ビット線ＢＬの電位上昇は速くなる。オーバードラ
イブ用パルスの時間幅が経過すると、ビット線ＢＬには
内部電源電圧Ｖ DLレベルの電圧が印加される。オーバー
ドライブ用パルス幅がセンスアンプバンクの配置位置、
即ち、主配線（配線１０，２０，３０）からの距離に応
じて設定されており、近端用のパルス幅が狭く、遠端ほ
どパルス幅が広く設定されているので、電源配線上の電
圧降下により遠端のセンスアンプバンクにおけるセンシ
ング遅延が補正され、また、近端のセンスアンプバンク
における過剰オーバードライブが回避される。図６に示
すように、オーバードライブの結果、近端および遠端の
センスアンプバンクのセンスアンプに接続されているビ
ット線がともに内部電源電圧ＶDLレベルにチャージさ
れ、遠端におけるオーバードライブ不足または近端にお
ける過剰オーバードライブが抑制される。
補線ＢＬ＿はともに中間電位、例えば、ＶDL／２電位レ
ベルにプリチャージされている。読み出しが始まると、
センスアンプにより、最初、ビット線ＢＬに内部電源電
圧ＶDLより高い電圧、例えば、電源電圧ＶDDレベルの電
圧が印加され、ビット補線ＢＬ＿には共通電位ＶSSレベ
ルの電圧が印加される。このとき、ビット線ＢＬは電源
電圧ＶDDレベルの電圧によりオーバードライブされるの
で、ビット線ＢＬの電位上昇は速くなる。オーバードラ
イブ用パルスの時間幅が経過すると、ビット線ＢＬには
内部電源電圧Ｖ DLレベルの電圧が印加される。オーバー
ドライブ用パルス幅がセンスアンプバンクの配置位置、
即ち、主配線（配線１０，２０，３０）からの距離に応
じて設定されており、近端用のパルス幅が狭く、遠端ほ
どパルス幅が広く設定されているので、電源配線上の電
圧降下により遠端のセンスアンプバンクにおけるセンシ
ング遅延が補正され、また、近端のセンスアンプバンク
における過剰オーバードライブが回避される。図６に示
すように、オーバードライブの結果、近端および遠端の
センスアンプバンクのセンスアンプに接続されているビ
ット線がともに内部電源電圧ＶDLレベルにチャージさ
れ、遠端におけるオーバードライブ不足または近端にお
ける過剰オーバードライブが抑制される。
【００４０】図７および図８は具体的なオーバードライ
ブタイミング制御信号の生成回路の回路図であり、図９
はそれらの動作を説明するための波形図である。図７は
主配線に最も近くに配置されているセンスアンプバンク
にオーバードライブ用信号を供給（生成）する回路（以
下、初段の生成回路という）の回路図であり、図８は初
段の次（２段目）に接続されているオーバードライブ用
信号の生成回路の回路図である。なお、２段目以降の各
段のオーバードライブ用信号生成回路は基本的に同じ構
成を有しており、以下、２段目のオーバードライブ用信
号生成回路を例に説明をし、それ以降の各段の生成回路
について詳細な説明は省略する。ここで、初段は図１の
センスアンプバンクＳＢ０に対応し、２段目は図１のセ
ンスアンプバンクＳＢ１に対応するものとする。
ブタイミング制御信号の生成回路の回路図であり、図９
はそれらの動作を説明するための波形図である。図７は
主配線に最も近くに配置されているセンスアンプバンク
にオーバードライブ用信号を供給（生成）する回路（以
下、初段の生成回路という）の回路図であり、図８は初
段の次（２段目）に接続されているオーバードライブ用
信号の生成回路の回路図である。なお、２段目以降の各
段のオーバードライブ用信号生成回路は基本的に同じ構
成を有しており、以下、２段目のオーバードライブ用信
号生成回路を例に説明をし、それ以降の各段の生成回路
について詳細な説明は省略する。ここで、初段は図１の
センスアンプバンクＳＢ０に対応し、２段目は図１のセ
ンスアンプバンクＳＢ１に対応するものとする。
【００４１】図７に示すように、初段のオーバードライ
ブ用信号生成回路は、ＮＡＮＤゲートＮＡＮＤ１，ＮＡ
ＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバー
タＩＮＶ１，ＩＮＶ２，ＩＮＶ３、およびレベルシフト
回路７０，７２により構成されている。
ブ用信号生成回路は、ＮＡＮＤゲートＮＡＮＤ１，ＮＡ
ＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバー
タＩＮＶ１，ＩＮＶ２，ＩＮＶ３、およびレベルシフト
回路７０，７２により構成されている。
【００４２】ＮＡＮＤゲートＮＡＮＤ１の２つの入力端
子には、それぞれセンスアンプバンクＳＢ０選択信号Ｓ
ＢＳ０とセンスアンプイネーブル信号ＳＡＥとが供給さ
れており、その出力端子はインバータＩＮＶ１の入力端
子に接続されている。また、インバータＩＮＶ２の入力
端子にはオーバードライブ制御信号ＳＡＯが供給されて
おり、その出力端子はインバータＩＮＶ３の入力端子に
接続されている。インバータＩＮＶ３の出力信号はＮＡ
ＮＤゲートＮＡＮＤ２の２つの入力端子に供給されると
共に、初段の遅延信号ＤＬＹ０として次段のオーバード
ライブ用信号生成回路に供給される。
子には、それぞれセンスアンプバンクＳＢ０選択信号Ｓ
ＢＳ０とセンスアンプイネーブル信号ＳＡＥとが供給さ
れており、その出力端子はインバータＩＮＶ１の入力端
子に接続されている。また、インバータＩＮＶ２の入力
端子にはオーバードライブ制御信号ＳＡＯが供給されて
おり、その出力端子はインバータＩＮＶ３の入力端子に
接続されている。インバータＩＮＶ３の出力信号はＮＡ
ＮＤゲートＮＡＮＤ２の２つの入力端子に供給されると
共に、初段の遅延信号ＤＬＹ０として次段のオーバード
ライブ用信号生成回路に供給される。
【００４３】インバータＩＮＶ１の出力信号は、制御信
号ＳＡＮ＿０としてセンスアンプバンクＳＢ０に供給さ
れると共に、ＡＮＤゲートＡＮＤ１およびＮＡＮＤゲー
トＮＡＮＤ３の一方の入力端子に供給される。ＮＡＮＤ
ゲートＮＡＮＤ２の出力信号はＮＡＮＤゲートＮＡＮＤ
３の他方の入力端子に供給され、ＮＡＮＤゲートＮＡＮ
Ｄ３の出力信号はＡＮＤゲートＡＮＤ１の他方の入力端
子とレベルシフト回路７２に供給される。レベルシフト
回路７２は、ＶSS（０Ｖ）−ＶDL（２．２Ｖ）の電圧レ
ベルの入力信号をＶSS（０Ｖ）−ＶDD（３．３Ｖ）の電
圧レベルの信号に変換してセンスアンプバンクＳＢ０に
供給する。ＡＮＤゲートＡＮＤ１の出力信号はレベルシ
フト回路７０に供給され、レベルシフト回路７０はＶSS
−ＶDLの電圧レベルの入力信号をＶSS−ＶDDの電圧レベ
ルの信号に変換してセンスアンプバンクＳＢ０に供給す
る。図７における信号ＳＡＮ＿０、ＳＡＰ１＿０および
ＳＡＰ２＿０は、それぞれ図５に示すオーバードライブ
回路のトランジスタＮ１３のゲート、トランジスタＰ１
１のゲートおよびトランジスタＮ１２のゲートに供給さ
れる。
号ＳＡＮ＿０としてセンスアンプバンクＳＢ０に供給さ
れると共に、ＡＮＤゲートＡＮＤ１およびＮＡＮＤゲー
トＮＡＮＤ３の一方の入力端子に供給される。ＮＡＮＤ
ゲートＮＡＮＤ２の出力信号はＮＡＮＤゲートＮＡＮＤ
３の他方の入力端子に供給され、ＮＡＮＤゲートＮＡＮ
Ｄ３の出力信号はＡＮＤゲートＡＮＤ１の他方の入力端
子とレベルシフト回路７２に供給される。レベルシフト
回路７２は、ＶSS（０Ｖ）−ＶDL（２．２Ｖ）の電圧レ
ベルの入力信号をＶSS（０Ｖ）−ＶDD（３．３Ｖ）の電
圧レベルの信号に変換してセンスアンプバンクＳＢ０に
供給する。ＡＮＤゲートＡＮＤ１の出力信号はレベルシ
フト回路７０に供給され、レベルシフト回路７０はＶSS
−ＶDLの電圧レベルの入力信号をＶSS−ＶDDの電圧レベ
ルの信号に変換してセンスアンプバンクＳＢ０に供給す
る。図７における信号ＳＡＮ＿０、ＳＡＰ１＿０および
ＳＡＰ２＿０は、それぞれ図５に示すオーバードライブ
回路のトランジスタＮ１３のゲート、トランジスタＰ１
１のゲートおよびトランジスタＮ１２のゲートに供給さ
れる。
【００４４】２段目のオーバードライブ用信号生成回路
は、図８に示すように、ＮＡＮＤゲートＮＡＮＤ１，Ｎ
ＡＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバ
ータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、レベルシフト回路
７０，７２、および遅延回路ＤＬＹにより構成されてい
る。遅延回路ＤＬＹは、前段の遅延信号ＤＬＹ０を受け
るスイッチＳＷ１と、直列に接続されたインバータＩＮ
ＶＤ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４と、イン
バータＩＮＶ３、インバータＩＮＶＤ２またはインバー
タＩＮＶＤ４の出力信号の何れかを選択するスイッチＳ
Ｗ２と、スイッチＳＷ２の出力信号または前段の遅延信
号ＤＬＹ０の何れかを選択するスイッチＳＷ３とから構
成される。図８の例では、スイッチＳＷ１、ＳＷ２およ
びＳＷ３は、それぞれ前段の遅延信号ＤＬＹ０、インバ
ータＩＮＶＤ２の出力信号およびスイッチＳＷ２の出力
信号を選択するように設定されている。
は、図８に示すように、ＮＡＮＤゲートＮＡＮＤ１，Ｎ
ＡＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバ
ータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、レベルシフト回路
７０，７２、および遅延回路ＤＬＹにより構成されてい
る。遅延回路ＤＬＹは、前段の遅延信号ＤＬＹ０を受け
るスイッチＳＷ１と、直列に接続されたインバータＩＮ
ＶＤ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４と、イン
バータＩＮＶ３、インバータＩＮＶＤ２またはインバー
タＩＮＶＤ４の出力信号の何れかを選択するスイッチＳ
Ｗ２と、スイッチＳＷ２の出力信号または前段の遅延信
号ＤＬＹ０の何れかを選択するスイッチＳＷ３とから構
成される。図８の例では、スイッチＳＷ１、ＳＷ２およ
びＳＷ３は、それぞれ前段の遅延信号ＤＬＹ０、インバ
ータＩＮＶＤ２の出力信号およびスイッチＳＷ２の出力
信号を選択するように設定されている。
【００４５】図７および図８において、センスアンプバ
ンク選択信号ＳＢＳ０，ＳＢ１はＤＲＡＭの外部から供
給されるアドレス信号に応じて活性化され、例えば、図
１に示す構造のＤＲＡＭの場合、１７個のセンスアンプ
バンクＳＢ０〜ＳＢ１６の中の１つが選択される。ま
た、センスアンプイネーブル信号ＳＡＥもＤＲＡＭの外
部から供給されるアドレス信号に応じて活性化される信
号であり、センスアンプバンク選択信号とセンスアンプ
イネーブル信号とによりセンスアンプバンクにおけるセ
ンスアンプが活性化される。
ンク選択信号ＳＢＳ０，ＳＢ１はＤＲＡＭの外部から供
給されるアドレス信号に応じて活性化され、例えば、図
１に示す構造のＤＲＡＭの場合、１７個のセンスアンプ
バンクＳＢ０〜ＳＢ１６の中の１つが選択される。ま
た、センスアンプイネーブル信号ＳＡＥもＤＲＡＭの外
部から供給されるアドレス信号に応じて活性化される信
号であり、センスアンプバンク選択信号とセンスアンプ
イネーブル信号とによりセンスアンプバンクにおけるセ
ンスアンプが活性化される。
【００４６】以下、図９の波形図を参照しながら、オー
バードライブ用信号生成回路の動作について説明する。
図９において、ＤＲＡＭの外部から供給されるアドレス
信号に応答してセンスアンプバンクＳＢ０が選択される
場合、センスアンプバンク選択信号ＳＢＳ０がハイレベ
ルに活性化される。次に、センスアンプイネーブル信号
ＳＡＥがハイレベルに活性化される。このセンスアンプ
イネーブル信号ＳＡＥの活性化と同時に、図示しない回
路で生成されたオーバードライブ制御信号ＳＡＯがロー
レベルに活性化され、このオーバードライブ制御信号Ｓ
ＡＯはＴOVD の期間の間、ローレベルに保持される。こ
のセンスアンプイネーブル信号ＳＡＥおよびオーバード
ライブ制御信号ＳＡＯに応答して、図５に示すオーバー
ドライブ回路のトランジスタＮ１３およびトランジスタ
Ｐ１１を導通状態に制御する制御信号ＳＡＮ＿０および
ＳＡＰ１＿０がそれぞれ活性化される。従って、電源ラ
インＳＤＮはＶSS（０Ｖ）とされ、電源ラインＳＤＰは
ＶDD（３．３Ｖ）レベルにオーバードライブされる。
バードライブ用信号生成回路の動作について説明する。
図９において、ＤＲＡＭの外部から供給されるアドレス
信号に応答してセンスアンプバンクＳＢ０が選択される
場合、センスアンプバンク選択信号ＳＢＳ０がハイレベ
ルに活性化される。次に、センスアンプイネーブル信号
ＳＡＥがハイレベルに活性化される。このセンスアンプ
イネーブル信号ＳＡＥの活性化と同時に、図示しない回
路で生成されたオーバードライブ制御信号ＳＡＯがロー
レベルに活性化され、このオーバードライブ制御信号Ｓ
ＡＯはＴOVD の期間の間、ローレベルに保持される。こ
のセンスアンプイネーブル信号ＳＡＥおよびオーバード
ライブ制御信号ＳＡＯに応答して、図５に示すオーバー
ドライブ回路のトランジスタＮ１３およびトランジスタ
Ｐ１１を導通状態に制御する制御信号ＳＡＮ＿０および
ＳＡＰ１＿０がそれぞれ活性化される。従って、電源ラ
インＳＤＮはＶSS（０Ｖ）とされ、電源ラインＳＤＰは
ＶDD（３．３Ｖ）レベルにオーバードライブされる。
【００４７】オーバードライブ制御信号ＳＡＯがハイレ
ベルに変化すると、それに応答して制御信号ＳＡＰ１＿
０がハイレベルに変化し、制御信号ＳＡＰ２＿０がハイ
レベルに活性化される。従って、図５におけるトランジ
スタＰ１１がオフ状態に遷移し、トランジスタＮ１１が
オン状態に遷移する。この一連のトランジスタＰ１１，
Ｎ１１の動作により、電源ラインＳＤＰのオーバードラ
イブが解除され、電源ラインＳＤＰはＶDL（２．２Ｖ）
とされる。このように、初段のオーバードライブ用信号
生成回路におけるオーバードライブの時間は、オーバー
ドライブ制御信号ＳＡＯの設定時間ＴOVD と同じであ
る。その後、センスアンプイネーブル信号ＳＡＥがロー
レベルに変化すると、制御信号ＳＡＮ＿０，ＳＡＰ２＿
０がローレベルに変化して図５のトランジスタＮ１２，
Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，ＳＤＮ
は図示しないプリチャージ回路によりＶDL／２レベルに
プリチャージされる。
ベルに変化すると、それに応答して制御信号ＳＡＰ１＿
０がハイレベルに変化し、制御信号ＳＡＰ２＿０がハイ
レベルに活性化される。従って、図５におけるトランジ
スタＰ１１がオフ状態に遷移し、トランジスタＮ１１が
オン状態に遷移する。この一連のトランジスタＰ１１，
Ｎ１１の動作により、電源ラインＳＤＰのオーバードラ
イブが解除され、電源ラインＳＤＰはＶDL（２．２Ｖ）
とされる。このように、初段のオーバードライブ用信号
生成回路におけるオーバードライブの時間は、オーバー
ドライブ制御信号ＳＡＯの設定時間ＴOVD と同じであ
る。その後、センスアンプイネーブル信号ＳＡＥがロー
レベルに変化すると、制御信号ＳＡＮ＿０，ＳＡＰ２＿
０がローレベルに変化して図５のトランジスタＮ１２，
Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，ＳＤＮ
は図示しないプリチャージ回路によりＶDL／２レベルに
プリチャージされる。
【００４８】図９において、ＤＲＡＭの外部から供給さ
れるアドレス信号に応答してセンスアンプバンクＳＢ１
が選択される場合、センスアンプバンク選択信号ＳＢＳ
１がハイレベルに活性化される。次に、センスアンプイ
ネーブル信号ＳＡＥおよびオーバードライブ制御信号Ｓ
ＡＯがローレベルに活性化され、このオーバードライブ
制御信号ＳＡＯはＴOVD の期間の間、ローレベルに保持
される。このセンスアンプイネーブル信号ＳＡＥおよび
オーバードライブ制御信号ＳＡＯに応答して、図５に示
すオーバードライブ回路のトランジスタＮ１３およびト
ランジスタＰ１１を導通状態に制御する制御信号ＳＡＮ
＿１およびＳＡＰ１＿１がそれぞれ活性化される。従っ
て、電源ラインＳＤＮはＶSS（０Ｖ）とされ、電源ライ
ンＳＤＰはＶDD（３．３Ｖ）レベルにオーバードライブ
される。
れるアドレス信号に応答してセンスアンプバンクＳＢ１
が選択される場合、センスアンプバンク選択信号ＳＢＳ
１がハイレベルに活性化される。次に、センスアンプイ
ネーブル信号ＳＡＥおよびオーバードライブ制御信号Ｓ
ＡＯがローレベルに活性化され、このオーバードライブ
制御信号ＳＡＯはＴOVD の期間の間、ローレベルに保持
される。このセンスアンプイネーブル信号ＳＡＥおよび
オーバードライブ制御信号ＳＡＯに応答して、図５に示
すオーバードライブ回路のトランジスタＮ１３およびト
ランジスタＰ１１を導通状態に制御する制御信号ＳＡＮ
＿１およびＳＡＰ１＿１がそれぞれ活性化される。従っ
て、電源ラインＳＤＮはＶSS（０Ｖ）とされ、電源ライ
ンＳＤＰはＶDD（３．３Ｖ）レベルにオーバードライブ
される。
【００４９】図７に示す初段のオーバードライブ用信号
生成回路から出力される遅延信号ＤＬＹ０は、図８に示
す２段目のオーバードライブ用信号生成回路の遅延回路
ＤＬＹに入力され、インバータ２段分（ＩＮＶＤ１，Ｉ
ＮＶＤ２）の遅延（ＴD ）を与えられて次段のオーバー
ドライブ用信号生成回路とＮＡＮＤゲートＮＡＮＤ２に
供給される。オーバードライブ制御信号ＳＡＯがハイレ
ベルに変化しても、ＮＡＮＤゲートＮＡＮＤ２の他方の
入力信号、即ち、遅延信号ＤＬＹ１がＴD の間ローレベ
ルを保持しているので、オーバードライブ制御信号ＳＡ
Ｏがハイレベルに変化して時間ＴD が経過した時点で、
制御信号ＳＡＰ１＿１がハイレベルに変化し、制御信号
ＳＡＰ２＿１がハイレベルに活性化される。従って、図
５におけるトランジスタＰ１１がオフ状態に遷移し、ト
ランジスタＮ１１がオン状態に遷移する。この一連のト
ランジスタＰ１１，Ｎ１１の動作により、電源ラインＳ
ＤＰのオーバードライブが解除され、電源ラインＳＤＰ
はＶDL（２．２Ｖ）とされる。このように、２段目のオ
ーバードライブ用信号生成回路におけるオーバードライ
ブの時間は、オーバードライブ制御信号ＳＡＯの設定時
間ＴOVD に遅延回路ＤＬＹの遅延時間ＴD を加えた時間
である。その後、センスアンプイネーブル信号ＳＡＥが
ローレベルに変化すると、制御信号ＳＡＮ＿１，ＳＡＰ
２＿１がローレベルに変化して図５のトランジスタＮ１
２，Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，Ｓ
ＤＮは図示しないプリチャージ回路によりＶDL／２レベ
ルにプリチャージされる。
生成回路から出力される遅延信号ＤＬＹ０は、図８に示
す２段目のオーバードライブ用信号生成回路の遅延回路
ＤＬＹに入力され、インバータ２段分（ＩＮＶＤ１，Ｉ
ＮＶＤ２）の遅延（ＴD ）を与えられて次段のオーバー
ドライブ用信号生成回路とＮＡＮＤゲートＮＡＮＤ２に
供給される。オーバードライブ制御信号ＳＡＯがハイレ
ベルに変化しても、ＮＡＮＤゲートＮＡＮＤ２の他方の
入力信号、即ち、遅延信号ＤＬＹ１がＴD の間ローレベ
ルを保持しているので、オーバードライブ制御信号ＳＡ
Ｏがハイレベルに変化して時間ＴD が経過した時点で、
制御信号ＳＡＰ１＿１がハイレベルに変化し、制御信号
ＳＡＰ２＿１がハイレベルに活性化される。従って、図
５におけるトランジスタＰ１１がオフ状態に遷移し、ト
ランジスタＮ１１がオン状態に遷移する。この一連のト
ランジスタＰ１１，Ｎ１１の動作により、電源ラインＳ
ＤＰのオーバードライブが解除され、電源ラインＳＤＰ
はＶDL（２．２Ｖ）とされる。このように、２段目のオ
ーバードライブ用信号生成回路におけるオーバードライ
ブの時間は、オーバードライブ制御信号ＳＡＯの設定時
間ＴOVD に遅延回路ＤＬＹの遅延時間ＴD を加えた時間
である。その後、センスアンプイネーブル信号ＳＡＥが
ローレベルに変化すると、制御信号ＳＡＮ＿１，ＳＡＰ
２＿１がローレベルに変化して図５のトランジスタＮ１
２，Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，Ｓ
ＤＮは図示しないプリチャージ回路によりＶDL／２レベ
ルにプリチャージされる。
【００５０】２段目のセンスアンプドライブ信号ＳＡＰ
１＿１は初段のドライブ信号ＳＡＰ１＿０に比べて、遅
延回路ＤＬＹにより生じた遅延時間分だけ幅の広いパル
ス信号となる。ここで、初段のセンスアンプドライブ信
号ＳＡＰ１＿０の幅をＴOD0、遅延回路ＤＬＹ１で生じ
た遅延時間をＴD とすると、２段目のセンスアンプドラ
イブ信号ＳＡＰ１＿１のパルス幅は（ＴOD0 ＋ＴD ）と
なる。なお、初段のセンスアンプドライブ信号ＳＡＰ１
＿０のパルス幅ＴOD0 は、オーバードライブ制御信号Ｓ
ＡＯのパルス幅ＴOVD により決まり、ほぼＴOVD と同じ
である。
１＿１は初段のドライブ信号ＳＡＰ１＿０に比べて、遅
延回路ＤＬＹにより生じた遅延時間分だけ幅の広いパル
ス信号となる。ここで、初段のセンスアンプドライブ信
号ＳＡＰ１＿０の幅をＴOD0、遅延回路ＤＬＹ１で生じ
た遅延時間をＴD とすると、２段目のセンスアンプドラ
イブ信号ＳＡＰ１＿１のパルス幅は（ＴOD0 ＋ＴD ）と
なる。なお、初段のセンスアンプドライブ信号ＳＡＰ１
＿０のパルス幅ＴOD0 は、オーバードライブ制御信号Ｓ
ＡＯのパルス幅ＴOVD により決まり、ほぼＴOVD と同じ
である。
【００５１】２段目のオーバードライブ用信号生成回路
と同様な構成を有するオーバードライブ用信号生成回路
が複数段接続され、初段のオーバードライブ用信号生成
回路を含めて、センスアンプバンクの数だけのオーバー
ドライブ用信号生成回路が設けられる。これらのオーバ
ードライブ用信号生成回路により、各メモリセルマット
に対応するパルス幅のオーバードライブ用信号が生成さ
れる。上述した実施例では、初段のオーバードライブ時
間ＴOD0 が１４〜１７ｎｓであり、遅延回路の遅延時間
は０，０．４，０，８ｎｓに設定できる。初段のオーバ
ードライブ用信号生成回路により、最近端のメモリセル
マットのセンスアンプの駆動タイミングが制御され、最
終段のオーバードライブ用信号生成回路により、最遠端
のメモリセルマットのセンスアンプの駆動タイミングが
制御されるので、近端側のメモリセルマットにおけるビ
ット線の過剰オーバードライブの発生を防止でき、遠端
側のメモリセルマットにおけるビット線に対して十分な
オーバードライブを行なうことができる。
と同様な構成を有するオーバードライブ用信号生成回路
が複数段接続され、初段のオーバードライブ用信号生成
回路を含めて、センスアンプバンクの数だけのオーバー
ドライブ用信号生成回路が設けられる。これらのオーバ
ードライブ用信号生成回路により、各メモリセルマット
に対応するパルス幅のオーバードライブ用信号が生成さ
れる。上述した実施例では、初段のオーバードライブ時
間ＴOD0 が１４〜１７ｎｓであり、遅延回路の遅延時間
は０，０．４，０，８ｎｓに設定できる。初段のオーバ
ードライブ用信号生成回路により、最近端のメモリセル
マットのセンスアンプの駆動タイミングが制御され、最
終段のオーバードライブ用信号生成回路により、最遠端
のメモリセルマットのセンスアンプの駆動タイミングが
制御されるので、近端側のメモリセルマットにおけるビ
ット線の過剰オーバードライブの発生を防止でき、遠端
側のメモリセルマットにおけるビット線に対して十分な
オーバードライブを行なうことができる。
【００５２】以上説明したように、本実施例によれば、
センスアンプ駆動用電源電圧の供給ノードＣＴ０，ＣＴ
１，ＣＴ２と各センスアンプバンクＳＢ０〜ＳＢ１５と
の間の配線長に応じて、アレイ制御回路ＡＣ０にあるセ
ンスアンプ駆動制御手段で各センスアンプバンクへの電
源電圧の供給タイミングを制御し、近端のセンスアンプ
バンクＳＢ０へのオーバードライブ電圧の供給時間を短
くし、遠端になるに従ってセンスアンプバンクへのオー
バードライブ電圧の供給時間を順次長く設定するので、
供給ノードとセンスアンプバンクとの間の配線に生じる
電圧降下によるセンシング遅れを補正でき、遠近両端に
おけるオーバードライブの均一化を図り、近端のメモリ
セルマットにおける過剰オーバードライブを回避でき、
消費電力の低減を実現できる。
センスアンプ駆動用電源電圧の供給ノードＣＴ０，ＣＴ
１，ＣＴ２と各センスアンプバンクＳＢ０〜ＳＢ１５と
の間の配線長に応じて、アレイ制御回路ＡＣ０にあるセ
ンスアンプ駆動制御手段で各センスアンプバンクへの電
源電圧の供給タイミングを制御し、近端のセンスアンプ
バンクＳＢ０へのオーバードライブ電圧の供給時間を短
くし、遠端になるに従ってセンスアンプバンクへのオー
バードライブ電圧の供給時間を順次長く設定するので、
供給ノードとセンスアンプバンクとの間の配線に生じる
電圧降下によるセンシング遅れを補正でき、遠近両端に
おけるオーバードライブの均一化を図り、近端のメモリ
セルマットにおける過剰オーバードライブを回避でき、
消費電力の低減を実現できる。
【００５３】図１０は、階層化ビット線構造を用いたサ
ブマットＳＭ１’の構成の概略を示すブロック図であ
る。サブマットＳＭ１’はセンスアンプバンクＳＢ１’
とセンスアンプバンクＳＢ２’に挟まれている。サブマ
ットＳＭ１’においては、サブワード線駆動回路ＳＷＤ
１’，ＳＷＤ２’からそれぞれ２５６本のサブワード線
が交互に延びており、２５６本のビット線対（および拡
張ビット線対）はセンスアンプバンクＳＢ１’，ＳＢ
２’内のセンスアンプＳＡｉにそれぞれ交互に接続され
ている。メモリアクセス時には、図示しないメインワー
ド線およびサブワード線駆動回路ＳＷＤ１’，ＳＷＤ
２’に入力するアドレス情報に応じて、サブワード線駆
動回路ＳＷＤ１’，ＳＷＤ２’により、５１２本の内の
１本が選択され、活性化状態のハイレベルに保持され
る。なお、図１０においては、説明のためにサブワード
線ＳＷＬj ，ＳＷＬj+1 （ｊ＝０，１，２，…，５１
１）のみが示されている。サブマットＳＭ１’に対応す
る部分のセンスアンプバンクＳＢ１’，ＳＢ２’には、
それぞれ１２８個のセンスアンプＳＡｉが配置されてい
る。センスアンプバンクＳＢ１’にはセンスアンプＳＡ
０，ＳＡ２，…，ＳＡ２５４が配置され、センスアンプ
バンクＳＢ２’にはセンスアンプＳＡ１，ＳＡ３，…，
ＳＡ２５５が配置されている。なお、図１０において
は、センスアンプＳＡ０，ＳＡ１，ＳＡ２のみを示して
いる。また、センスアンプバンクＳＢ１’，ＳＢ’はそ
の両側に配置されているサブマットにより共用されてい
る。
ブマットＳＭ１’の構成の概略を示すブロック図であ
る。サブマットＳＭ１’はセンスアンプバンクＳＢ１’
とセンスアンプバンクＳＢ２’に挟まれている。サブマ
ットＳＭ１’においては、サブワード線駆動回路ＳＷＤ
１’，ＳＷＤ２’からそれぞれ２５６本のサブワード線
が交互に延びており、２５６本のビット線対（および拡
張ビット線対）はセンスアンプバンクＳＢ１’，ＳＢ
２’内のセンスアンプＳＡｉにそれぞれ交互に接続され
ている。メモリアクセス時には、図示しないメインワー
ド線およびサブワード線駆動回路ＳＷＤ１’，ＳＷＤ
２’に入力するアドレス情報に応じて、サブワード線駆
動回路ＳＷＤ１’，ＳＷＤ２’により、５１２本の内の
１本が選択され、活性化状態のハイレベルに保持され
る。なお、図１０においては、説明のためにサブワード
線ＳＷＬj ，ＳＷＬj+1 （ｊ＝０，１，２，…，５１
１）のみが示されている。サブマットＳＭ１’に対応す
る部分のセンスアンプバンクＳＢ１’，ＳＢ２’には、
それぞれ１２８個のセンスアンプＳＡｉが配置されてい
る。センスアンプバンクＳＢ１’にはセンスアンプＳＡ
０，ＳＡ２，…，ＳＡ２５４が配置され、センスアンプ
バンクＳＢ２’にはセンスアンプＳＡ１，ＳＡ３，…，
ＳＡ２５５が配置されている。なお、図１０において
は、センスアンプＳＡ０，ＳＡ１，ＳＡ２のみを示して
いる。また、センスアンプバンクＳＢ１’，ＳＢ’はそ
の両側に配置されているサブマットにより共用されてい
る。
【００５４】以下、サブマットＳＭ１’の構成について
説明する。サブマットＳＭ１’において、ビット線また
はビット補線とサブワード線との交差点に１個のメモリ
セルが配置され、同様に、拡張ビット線または拡張ビッ
ト補線とサブワード線との交差点に１個のメモリセルが
配置されている。なお、図１０は例示として、メモリセ
ルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ
2,j ，ＭＣ2,j+1 のみを示している。また、図１０で
は、サブーワード線とビット線およびビット補線、また
はサブワード線と拡張ビット線および拡張ビット補線と
の交差点のドットによりメモリセルの配置位置を示して
おり、メモリセルの構成を省略している。メモリセル
は、例えば、１個のトランジスタＱと１個のキャパシタ
Ｃにより構成されているものとする。
説明する。サブマットＳＭ１’において、ビット線また
はビット補線とサブワード線との交差点に１個のメモリ
セルが配置され、同様に、拡張ビット線または拡張ビッ
ト補線とサブワード線との交差点に１個のメモリセルが
配置されている。なお、図１０は例示として、メモリセ
ルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ
2,j ，ＭＣ2,j+1 のみを示している。また、図１０で
は、サブーワード線とビット線およびビット補線、また
はサブワード線と拡張ビット線および拡張ビット補線と
の交差点のドットによりメモリセルの配置位置を示して
おり、メモリセルの構成を省略している。メモリセル
は、例えば、１個のトランジスタＱと１個のキャパシタ
Ｃにより構成されているものとする。
【００５５】各ビット線およびビット補線は、サブマッ
トＳＭ１’の中間地点で左右に２分割されている。例え
ば、左側のビット線対ＢＬ0,L ，ＢＬ0,L-がセンスアン
プＳＡ０に接続され、右側のビット線対ＢＬ0,R ，ＢＬ
0,R-がビット線よりも上層に形成されている上層配線対
ＭＬ0 ，ＭＬ0-を介してセンスアンプＳＡ０に接続され
ている。ＨＵ0 ，ＨＵ0-は上層配線対ＭＬ0 ，ＭＬ0-と
右側のビット線対ＢＬ 0,R ，ＢＬ0,R-とを接続するため
のスルーホールである。他のビット線対についても同様
な構成を有する。ここで、上層配線を介してセンスアン
プに接続されているビット線を拡張ビット線（EXBL: Ex
tended Bit Lines）と呼び、これに対して、センスアン
プに直接接続されているビット線を通常のビット（Regu
lar Bit Lines ）と呼ぶ。また、このような構成を拡張
ビット線方式と呼ぶ。
トＳＭ１’の中間地点で左右に２分割されている。例え
ば、左側のビット線対ＢＬ0,L ，ＢＬ0,L-がセンスアン
プＳＡ０に接続され、右側のビット線対ＢＬ0,R ，ＢＬ
0,R-がビット線よりも上層に形成されている上層配線対
ＭＬ0 ，ＭＬ0-を介してセンスアンプＳＡ０に接続され
ている。ＨＵ0 ，ＨＵ0-は上層配線対ＭＬ0 ，ＭＬ0-と
右側のビット線対ＢＬ 0,R ，ＢＬ0,R-とを接続するため
のスルーホールである。他のビット線対についても同様
な構成を有する。ここで、上層配線を介してセンスアン
プに接続されているビット線を拡張ビット線（EXBL: Ex
tended Bit Lines）と呼び、これに対して、センスアン
プに直接接続されているビット線を通常のビット（Regu
lar Bit Lines ）と呼ぶ。また、このような構成を拡張
ビット線方式と呼ぶ。
【００５６】センスアンプはトランスファゲートを介し
てビット線対に接続されている。例えば、センスアンプ
ＳＡ０はトランスファゲートＴＧ0,a ，ＴＧ0,a-を介し
てビット線対ＢＬ0,L ，ＢＬ0,L-に接続され、さらに、
トランスファゲートＴＧ0,b，ＴＧ0,b-を介して拡張ビ
ット線対ＢＬ0,R ，ＢＬ0,R-に接続されている。トラン
スファゲートＴＧ0,a ，ＴＧ0,a-のゲートは制御信号線
Ｔ４に接続され、トランスファゲートＴＧ0,b ，ＴＧ
0,b-のゲートは制御信号線Ｔ３に接続されている。この
ため、制御信号線Ｔ３，Ｔ４の電圧レベルを制御するこ
とにより、センスアンプＳＡ０に接続されるビット線対
を選択できる。例えば、制御信号線Ｔ３がローレベルに
保持され、制御信号線Ｔ４がハイレベルに保持される
と、トランスファゲートＴＧ0,a ，ＴＧ0,a-がオン状
態、トランスファゲートＴＧ0,b ，ＴＧ 0,b-がオフ状態
となり、センスアンプＳＡ０とビット線対ＢＬ0,L ，Ｂ
Ｌ0,L-とが接続され、上層配線対ＭＬ0 ，ＭＬ0-がセン
スアンプＳＡ０から切り離される。
てビット線対に接続されている。例えば、センスアンプ
ＳＡ０はトランスファゲートＴＧ0,a ，ＴＧ0,a-を介し
てビット線対ＢＬ0,L ，ＢＬ0,L-に接続され、さらに、
トランスファゲートＴＧ0,b，ＴＧ0,b-を介して拡張ビ
ット線対ＢＬ0,R ，ＢＬ0,R-に接続されている。トラン
スファゲートＴＧ0,a ，ＴＧ0,a-のゲートは制御信号線
Ｔ４に接続され、トランスファゲートＴＧ0,b ，ＴＧ
0,b-のゲートは制御信号線Ｔ３に接続されている。この
ため、制御信号線Ｔ３，Ｔ４の電圧レベルを制御するこ
とにより、センスアンプＳＡ０に接続されるビット線対
を選択できる。例えば、制御信号線Ｔ３がローレベルに
保持され、制御信号線Ｔ４がハイレベルに保持される
と、トランスファゲートＴＧ0,a ，ＴＧ0,a-がオン状
態、トランスファゲートＴＧ0,b ，ＴＧ 0,b-がオフ状態
となり、センスアンプＳＡ０とビット線対ＢＬ0,L ，Ｂ
Ｌ0,L-とが接続され、上層配線対ＭＬ0 ，ＭＬ0-がセン
スアンプＳＡ０から切り離される。
【００５７】他のセンスアンプにおいても同様である。
なお、図１０においてはトランスファゲートとセンスア
ンプが別々に配置されているが、実際の回路では、トラ
ンスファゲートをセンスアンプ内に配置することもでき
る。また、図示していないが、トランスファゲートのオ
ン／オフ状態を制御する制御信号線Ｔ１〜Ｔ８は、例え
ば、図１に示すようなアレイ制御回路ＡＣ０等に接続さ
れ、アレイ制御回路ＡＣ０内のＸデコーダにより制御さ
れる。
なお、図１０においてはトランスファゲートとセンスア
ンプが別々に配置されているが、実際の回路では、トラ
ンスファゲートをセンスアンプ内に配置することもでき
る。また、図示していないが、トランスファゲートのオ
ン／オフ状態を制御する制御信号線Ｔ１〜Ｔ８は、例え
ば、図１に示すようなアレイ制御回路ＡＣ０等に接続さ
れ、アレイ制御回路ＡＣ０内のＸデコーダにより制御さ
れる。
【００５８】図１１は、通常のビット線ＢＬと拡張ビッ
ト線ＥＸＢＬにおけるオーバードライブ時のビット線電
位の変化を示している。図示のように、通常ビット線Ｂ
Ｌに印加されるオーバードライブ用のパルス幅はＴR 、
拡張ビット線ＥＸＢＬに印加されるオーバードライブ用
パルスの幅はＴE にそれぞれ設定されている。上述した
ように、拡張ビット線ＥＸＢＬは上層配線を介してセン
スアンプに接続されているので、通常のビット線ＢＬよ
りも負荷容量が大きく、オーバードライブ時に拡張ビッ
ト線ＥＸＢＬに印加されるオーバードライブ用パルスの
幅ＴE が通常のビット線ＢＬのオーバードライブ用パル
スの幅ＴR よりも広く設定される。この結果、図１１に
示すように、オーバードライブ動作後に、通常ビット線
ＢＬおよび拡張ビット線ＥＸＢＬの何れも内部動作電圧
ＶDLレベルにチャージされ、通常ビット線と拡張ビット
線の負荷容量の差に起因するセンシング速度のバラツキ
が回避される。なお、図１１において、点線は通常ビッ
ト線ＢＬと拡張ビット線ＥＸＢＬとの間でオーバードラ
イブのタイミング調整を行なわず、拡張ビット線ＥＸＢ
Ｌにオーバードライブのタイミングを設定した場合の通
常ビット線ＢＬの電位変化の波形である。
ト線ＥＸＢＬにおけるオーバードライブ時のビット線電
位の変化を示している。図示のように、通常ビット線Ｂ
Ｌに印加されるオーバードライブ用のパルス幅はＴR 、
拡張ビット線ＥＸＢＬに印加されるオーバードライブ用
パルスの幅はＴE にそれぞれ設定されている。上述した
ように、拡張ビット線ＥＸＢＬは上層配線を介してセン
スアンプに接続されているので、通常のビット線ＢＬよ
りも負荷容量が大きく、オーバードライブ時に拡張ビッ
ト線ＥＸＢＬに印加されるオーバードライブ用パルスの
幅ＴE が通常のビット線ＢＬのオーバードライブ用パル
スの幅ＴR よりも広く設定される。この結果、図１１に
示すように、オーバードライブ動作後に、通常ビット線
ＢＬおよび拡張ビット線ＥＸＢＬの何れも内部動作電圧
ＶDLレベルにチャージされ、通常ビット線と拡張ビット
線の負荷容量の差に起因するセンシング速度のバラツキ
が回避される。なお、図１１において、点線は通常ビッ
ト線ＢＬと拡張ビット線ＥＸＢＬとの間でオーバードラ
イブのタイミング調整を行なわず、拡張ビット線ＥＸＢ
Ｌにオーバードライブのタイミングを設定した場合の通
常ビット線ＢＬの電位変化の波形である。
【００５９】上述した階層化ビット線構造のものに本発
明のオーバードライブの制御方法を適用する場合、図３
に示すオーバードライブ用パルス生成回路において、同
じセンスアンプバンクに対するオーバードライブ用パル
スを通常ビット線用のものと拡張ビット線用のものと２
つ設定できるようにする必要がある。具体的な回路構成
については明示しないが、図３に示した隣り合う２つの
センスアンプバンクのオーバードライブ用パルスの幅の
関係のように、通常ビット線用のオーバードライブ用パ
ルスとそれよりもパルス幅の広い拡張ビット線用のオー
バードライブ用パルスを生成できるように構成すればよ
いことは当業者には明らかであろう。即ち、図３に示す
各センスアンプバンク間においてオーバードライブ用パ
ルスの幅を変化させると共に、同一センスアンプバンク
の通常のビット線対と拡張ビット線対との間においてオ
ーバードライブ用パルスの幅を変化させればよい。
明のオーバードライブの制御方法を適用する場合、図３
に示すオーバードライブ用パルス生成回路において、同
じセンスアンプバンクに対するオーバードライブ用パル
スを通常ビット線用のものと拡張ビット線用のものと２
つ設定できるようにする必要がある。具体的な回路構成
については明示しないが、図３に示した隣り合う２つの
センスアンプバンクのオーバードライブ用パルスの幅の
関係のように、通常ビット線用のオーバードライブ用パ
ルスとそれよりもパルス幅の広い拡張ビット線用のオー
バードライブ用パルスを生成できるように構成すればよ
いことは当業者には明らかであろう。即ち、図３に示す
各センスアンプバンク間においてオーバードライブ用パ
ルスの幅を変化させると共に、同一センスアンプバンク
の通常のビット線対と拡張ビット線対との間においてオ
ーバードライブ用パルスの幅を変化させればよい。
【００６０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置では、メモリセルマットと電源電圧供給線との間
の配線長に応じてオーバードライブのタイミングを制御
するので、配線における電圧降下に起因するセンシング
遅れを補正でき、オーバードライブにより各ビット線を
最適な電圧まで駆動でき、近端の過剰オーバードライブ
の発生を防止できる。
憶装置では、メモリセルマットと電源電圧供給線との間
の配線長に応じてオーバードライブのタイミングを制御
するので、配線における電圧降下に起因するセンシング
遅れを補正でき、オーバードライブにより各ビット線を
最適な電圧まで駆動でき、近端の過剰オーバードライブ
の発生を防止できる。
【図１】本発明に係わる半導体記憶装置のブロック図で
ある。
ある。
【図２】図１におけるメモリセルマットＭ１の構成の概
略を示すブロック図である。
略を示すブロック図である。
【図３】オーバードライブ用パルス生成回路の一例およ
びオーバードライブ用パルスの波形を示す図である。
びオーバードライブ用パルスの波形を示す図である。
【図４】図３における遅延回路ＤＬＹの一例を示す図で
ある。
ある。
【図５】センスアンプのオーバードライブ回路およびセ
ンスアンプ制御信号の波形を示す図である。
ンスアンプ制御信号の波形を示す図である。
【図６】本発明によるオーバードライブ制御を行なう場
合の読み出し時のビット線の電位変化を示す図である。
合の読み出し時のビット線の電位変化を示す図である。
【図７】初段のオーバードライブタイミング制御信号生
成回路の回路図である。
成回路の回路図である。
【図８】２段目以降のオーバードライブタイミング制御
信号生成回路の回路図である。
信号生成回路の回路図である。
【図９】図７および図８に示したオーバードライブタイ
ミング制御信号生成回路の動作を説明するための波形図
である。
ミング制御信号生成回路の動作を説明するための波形図
である。
【図１０】階層化ビット線構造を用いたサブマットＳＭ
１’の構成の概略を示すブロック図である。
１’の構成の概略を示すブロック図である。
【図１１】通常のビット線ＢＬと拡張ビット線ＥＸＢＬ
におけるオーバードライブ時のビット線電位の変化を示
す図である。
におけるオーバードライブ時のビット線電位の変化を示
す図である。
【図１２】ＤＲＡＭのメモリアレイの一構成例を示す回
路図である。
路図である。
【図１３】従来例における読み出しを行う場合の近端
（near end）および遠端（far end）のメモリセルマッ
ト上のビット線電位の変化を示す図である。
（near end）および遠端（far end）のメモリセルマッ
ト上のビット線電位の変化を示す図である。
１０，２０，３０・・・電源電圧主配線 ４０，５０，６０・・・電源電圧配線 ７０，７２・・・レベルシフト回路 ＭＡ０〜ＭＡ７・・・メモリアレイ ＡＣ０・・・アレイ制御回路 Ｍ０〜Ｍ１５・・・メモリセルマット ＳＢ０〜ＳＢ１６・・・センスアンプバンク ＳＷＬ・・・サブワード線 ＢＬ・・・ビット線 ＢＬ＿・・・ビット補線 ＭＣ・・・メモリセル ＳＷＤ１，ＳＷＤ２，ＳＷＤ１’，ＳＷＤ２’・・・サ
ブワード線駆動回路 ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３・・・センスアンプ ＤＬＹ・・・遅延回路
ブワード線駆動回路 ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３・・・センスアンプ ＤＬＹ・・・遅延回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 高橋 康 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 継雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 第１の電圧、上記第１の電圧よりも高い
第２の電圧及び上記第２の電圧よりも高い第３の電圧を
それぞれ供給するための第１、第２及び第３の電圧供給
ノードと、 上記第１の電圧又は上記第２の電圧に応じた電荷をデー
タとして保持するメモリセルがワード線とビット線対と
の交点に配置されているメモリセルアレイと、 上記ビット線対に接続されており、上記メモリセルに保
持されているデータを読み出す際、第１の期間において
は上記第１の電圧と上記第３の電圧に応答して動作し、
第２の期間においては上記第１の電圧と上記第２の電圧
とに応答して動作するセンスアンプを含むセンスアンプ
ブロックと、 上記電圧供給ノードに接続されており、上記センスアン
プブロックに上記第１の電圧、上記第２の電圧及び上記
第３の電圧を夫々供給するための第１、第２及び第３の
配線と、 上記配線の上記電圧供給ノードと上記センスアンプブロ
ックとの間の配線長に応じて上記第１及び第２の期間の
長さを調整するセンスアンプ駆動制御手段と、 を有する半導体記憶装置。 - 【請求項２】 上記センスアンプ駆動制御手段は上記配
線長が長い程上記第１の期間を長く調整する請求項１に
記載の半導体記憶装置。 - 【請求項３】 上記センスアンプ駆動制御手段は上記配
線長に応じたパルス幅の駆動パルス信号を生成するパル
ス信号生成回路を含み、上記駆動パルス信号は上記第１
の期間の長さを規定する請求項１又は２に記載の半導体
記憶装置。 - 【請求項４】 上記パルス信号生成回路は基準パルス信
号に所定の遅延時間を与える遅延回路と上記基準パルス
信号と上記遅延回路の出力信号とを入力して上記駆動パ
ルス信号を生成する論理演算回路を含む請求項３に記載
の半導体記憶装置。 - 【請求項５】 上記遅延信号の遅延時間が上記配線長に
応じた時間に設定されている請求項４に記載の半導体記
憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164497A JP4118364B2 (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
| EP98305701A EP0892409B1 (en) | 1997-07-16 | 1998-07-16 | Semiconductor memory device |
| KR10-1998-0028882A KR100511536B1 (ko) | 1997-07-16 | 1998-07-16 | 반도체기억소자 |
| DE69823427T DE69823427T2 (de) | 1997-07-16 | 1998-07-16 | Halbleiterspeicheranordnung |
| US09/116,915 US5970010A (en) | 1997-07-16 | 1998-07-17 | Semiconductor memory device |
| TW087111554A TW389913B (en) | 1997-07-16 | 1998-09-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164497A JP4118364B2 (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1139875A true JPH1139875A (ja) | 1999-02-12 |
| JP4118364B2 JP4118364B2 (ja) | 2008-07-16 |
Family
ID=16278094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19164497A Expired - Lifetime JP4118364B2 (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5970010A (ja) |
| EP (1) | EP0892409B1 (ja) |
| JP (1) | JP4118364B2 (ja) |
| KR (1) | KR100511536B1 (ja) |
| DE (1) | DE69823427T2 (ja) |
| TW (1) | TW389913B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327345B1 (ko) * | 1999-04-08 | 2002-03-06 | 윤종용 | 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치 |
| JP2009048771A (ja) * | 2008-12-01 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体装置 |
| JP2010250892A (ja) * | 2009-04-15 | 2010-11-04 | Internatl Business Mach Corp <Ibm> | 半導体記憶装置 |
| US7864608B2 (en) | 2007-05-29 | 2011-01-04 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018489A (en) * | 1998-09-17 | 2000-01-25 | Vanguard International Semiconductor Corporation | Mock wordline scheme for timing control |
| JP2001035164A (ja) * | 1999-07-19 | 2001-02-09 | Fujitsu Ltd | 半導体記憶装置 |
| US6347058B1 (en) * | 2000-05-19 | 2002-02-12 | International Business Machines Corporation | Sense amplifier with overdrive and regulated bitline voltage |
| JP4824900B2 (ja) * | 2000-11-09 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
| JP2002216471A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6731527B2 (en) * | 2001-07-11 | 2004-05-04 | Micron Technology, Inc. | Architecture for a semiconductor memory device for minimizing interference and cross-coupling between control signal lines and power lines |
| DE10302649B3 (de) * | 2003-01-23 | 2004-12-02 | Infineon Technologies Ag | RAM-Speicher mit Shared-SA-Struktur |
| KR100761382B1 (ko) * | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101043731B1 (ko) * | 2008-12-30 | 2011-06-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US10290332B1 (en) * | 2017-10-31 | 2019-05-14 | Sandisk Technologies Llc | Signal path optimization for read operations in storage devices |
| CN113470711B (zh) * | 2020-03-30 | 2023-06-16 | 长鑫存储技术有限公司 | 存储块以及存储器 |
| CN116166076A (zh) * | 2021-11-24 | 2023-05-26 | 浙江驰拓科技有限公司 | 一种存储芯片的电压调节装置、方法及存储芯片 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
| US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH0562467A (ja) * | 1991-09-05 | 1993-03-12 | Hitachi Ltd | センスアンプ駆動回路 |
| KR0136074B1 (ko) * | 1992-09-11 | 1998-06-01 | 세키자와 스토무 | 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 |
| JP2792795B2 (ja) * | 1992-10-29 | 1998-09-03 | 三菱電機株式会社 | 半導体集積装置 |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-07-16 JP JP19164497A patent/JP4118364B2/ja not_active Expired - Lifetime
-
1998
- 1998-07-16 DE DE69823427T patent/DE69823427T2/de not_active Expired - Lifetime
- 1998-07-16 EP EP98305701A patent/EP0892409B1/en not_active Expired - Lifetime
- 1998-07-16 KR KR10-1998-0028882A patent/KR100511536B1/ko not_active IP Right Cessation
- 1998-07-17 US US09/116,915 patent/US5970010A/en not_active Expired - Lifetime
- 1998-09-17 TW TW087111554A patent/TW389913B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327345B1 (ko) * | 1999-04-08 | 2002-03-06 | 윤종용 | 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치 |
| US7864608B2 (en) | 2007-05-29 | 2011-01-04 | Renesas Electronics Corporation | Semiconductor device |
| JP2009048771A (ja) * | 2008-12-01 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体装置 |
| JP2010250892A (ja) * | 2009-04-15 | 2010-11-04 | Internatl Business Mach Corp <Ibm> | 半導体記憶装置 |
| US8295105B2 (en) | 2009-04-15 | 2012-10-23 | International Business Machines Corporation | Semiconductor memory device |
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