KR19990013952A

KR19990013952A - 반도체 기억 소자

Info

Publication number: KR19990013952A
Application number: KR1019980028882A
Authority: KR
Inventors: 마사유끼 히라; 슈니찌 스께가와; 신지 베스호; 야스시 다까하시; 고지 아라이; 쯔또므 다까하시; 쯔기오 다까하시
Original assignee: 윌리엄 비. 캠플러; 텍사스 인스트루먼츠 인코포레이티드; 오가와 가쯔오; 가부시끼가이샤 히다찌 세이사꾸쇼
Priority date: 1997-07-16
Filing date: 1998-07-16
Publication date: 1999-02-25
Also published as: DE69823427D1; US5970010A; EP0892409A2; JP4118364B2; TW389913B; KR100511536B1; EP0892409A3; EP0892409B1; DE69823427T2; JPH1139875A

Abstract

센스 증폭기와 전원 공급 전압 공급 노드간의 배선 길이에 따라서 센스 증폭기의 오버드라이버용 타이밍을 제어하고, 그리고 비트 라인의 과도한 오버드라이버를 방지함으로써 전원 소모의 감소를 설계하는 것.

각 센스 증폭기 뱅크에 대한 전원 공급 전압의 공급 타이밍은, 센스 증폭기 전원 공급 전압용 공급 노드(CT0, CT1, CT2)와 각 센스 증폭기 뱅크(SB0 내지 SB16)간의 배선 길이에 따라서 제어되고, 공급 시간이 근종단 센스 증폭기 뱅크(SB0)에 대해서 오버드라이버용으로 짧아지고 그것이 접근하는 원종단 센스 증폭기 뱅크에 대한 오버드라이버 전압용 공급 시간이 연속적으로 길게 설정되기 때문에, 공급 노드와 센스 증폭기 뱅크간의 배선에서 발생되는 전압 강하로 인한 센싱 지연은 보상되고, 근종단과 원종단 모두에서의 비트 라인의 오버드라이버의 균일성을 달성할 수 있고, 근종단의 메모리 셀 매트에 대한 과도한 오버드라이버를 피할 수 있으며, 그리고 확장하면, 전원 소모의 감소를 실현할 수 있다.

Description

반도체 기억 소자

본 발명은 반도체 기억 소자에 관한 것으로서, 특히 센스 증폭기 드라이브용으로 이용된 펄스 신호를 제어하는 기능을 가지며, 배선의 전압 강하에 대해서 센스 증폭기의 길이를 보상하는 반도체 기억 소자에 관한 것이다.

도 12는 반도체 기억 소자, 예를 들면 DRAM의 메모리 어레이의 한 가지 구성 예를 도시한다. 도 12에서, 메모리 어레이는, 워드 라인(WL0 내지 WL5), 비트 라인(또는 상보 비트 라인)(BL0, BL0_, BL1, BL1_) 및 각각이 이러한 워드 라인 및 비트 라인(또는 상보 비트 라인)의 교차점에서 접속되어 있는 메모리 셀(MC_0,0, MC_0,1, MC_0,2, ..., MC_1,4, MC_1,5)로 구성된다. 이 구조에서, 설명을 위해 메모리 어레이의 한 부분만이 도시되어 있다. 비트 라인(BL0) 및 상보 비트 라인(BL0_)을 포함하는 비트 라인 쌍은 센스 증폭기(SA0)에 접속되어 있다. 메모리 액세스 동안에, 비트 라인 쌍을 구성하는 비트 라인 및 상보 비트 라인은 센스 증폭기에 의해 각각 상이한 전압으로 유지된다. 예를 들어, 비트 라인(BL0)이 하이레벨(전원 전압 VDD레벨, 상보 비트 라인(BL0_)은 로우레벨(공통 전압 Vss 레벨))로 유지된다. 워드 라인(WL0 내지 WL5)은 워드 라인 드라이브 회로(WD)에 의해 선택된다. 도 12에서는 워드 라인 드라이브 회로(WD)가 생략되었다.

메모리 셀(MC_0,0, MC_0,1, MC_0,2, ..., MC_1,4, MC_1,5)은 워드 라인(WL0 내지 WL5)과 비트 라인(또는 상보 비트 라인)(BL0, BL0_, BL1, BL1_)의 교차점에서 각각 배치되어 있다. 도면에 도시된 바와 같이, DRAM 의 메모리 셀, 예를 들어 MC_1,1은 단일 트랜지스터(Q_1,1) 와 단일 커패시터(C_1,1)로 구성되고, 트랜지스터(Q_1,1)의 게이트는 워드 라인(WL1)에 접속되어 있으며, 워드 라인(WL1)의 전압에 의해 온/오프 상태로 제어된다. 메모리를 액세스하는 동안에, 입력 어드레스 신호에 응답하여 워드 라인 구동 회로(WD)에 의해 워드 라인(WL0 내지 WL5)중의 하나가 선택되고, 선택된 워드 라인이 활성화되어 하이레벨로 유지되기 때문에, 선택된 워드 라인에 접속된 메모리 셀의 트랜지스터는 온상태로 유지된다.

예를 들어, 워드 라인 구동 회로(WD)에 의해 워드 라인(WL1)이 선택되어 하이레벨을 유지하게되면, 메모리 셀(M_1,1)의 트랜지스터(Q_1,1)는 온상태가 된다. 쓰기하는 동안에, 비트 라인의 레벨은 워드 라인의 선택에 대해 응답하여 지정된다. 예를 들어, 센스 증폭기(SA1)를 이용하여, 비트 라인(BL1)은 하이레벨(전원 전압(V_DD) 레벨)이고, 상보 비트 라인(BL1_)은 로우레벨(공통 전압(Vss) 레벨)로 각각 유지된다. 이러한 수단을 통해서, 충전 전압과 커패시터(C1,1)의 전하가 저장 데이터로 유지된다.

반면에, 메모리 셀(M1,1)로부터 저장 데이터를 읽는 경우에, 비트 라인(BL1)및 상보 비트 라인(BL1_)은 센스 증폭기(SA1)를 통해, 예를 들어, 전원 전압(V_DD)의 반에 해당하는 V_DD/2 의 프리차리로 미리 설정된다. 워드 라인 구동 회로(WD)를 통해 워드 라인(WL1)이 활성화되어 하이 레벨을 유지하게되면, 트랜지스터(Q_1,1)는 온상태가 되고 비트 라인(BL1) 및 커패시터(C_1,1)는 단락되며, 그리고 비트 라인(BL1)의 전위는 커패시터(C_1,1)의 축적된 전하에 따라서 경미하게 변경된다. 이러한 비트 라인(BL1)의 경미한 변화는 센스 증폭기(SA1)에 의해 감지되어 증폭되며, 메모리 셀(MC_1,1)의 저장 데이터는 읽혀진다. DRAM의 정전용량이 대용량화로 변함에 따라서, 메모리 어레이는 다수의 서브어레이로 더 분할되고(메모리 셀 행렬), 그리고 센스 증폭기를 포함하는 센스 증폭기 뱅크를 각 서브어레이 측면에 배치하는 구조가 된다. 센스 증폭기 뱅크는 각 서브어레이의 비트 라인 쌍과 동일한 수의 센스 증폭기로 구성되며, 각 센스 증폭기 뱅크는 좌측 및 우측 모두에 배치된 서브 어레이와 결합되어 이용된다. 또한, 비트 라인을 늘리고 서브 어레이를 넓힘으로써 센스 증폭기의 수를 감소시키고, 전체 칩 내의 면적을 차지하는 센스 증폭기 뱅크가 달성되는 표면적의 감소를 얻을 수 있다. 그러나, 이들의 길이에서 기인하는 비트 라인의 저항 및 기생 커패시턴스의 증가를 수반하는 특성의 저하가 문제다. 이것을 다루기 위해서 비트 라인을 층층으로 변경한 구조와 같은 시스템이 제안되었다.

또한, 반도체 기억 소자의 고정전용량 및 소형화로의 변화에 따라서, 소자의 소형화가 진전되었으며, 또한 저전압 동작을 위한 박막으로의 변화도 진전되었다. 메모리 셀을 구성하는 트랜지스터의 게이트 전압 허용을 보장하기 위해, 외부 전원 전압(V_DD)이 강압된 외부 전원 전압 보다 낮은 내부 전압(D_VL)이 메모리 어레이 내부에 이용된다. 이와 함께, 액세스 속도를 낮추는 것은 센스 증폭기에 있어서 문제점이 되었다. 이것을 모면하기 위해, 오버드라이버(OVD) 시스템이라 불리는 시스템이 이용되고 있고, 이것은 외부 전원 전압(V_DD)을 보통의 고정 주기, 예를 들면 비트 라인이 메모리 어레이 전압(내부 동작 전압(V_DL))에 도달할 때까지의 주기동안에 센스 증폭기에 인가한다.

그런데, 센스 증폭기 전압 배선 저항에 기인하는 전압 강하가 종래에 이용된 상기 오버드라이버 시스템과 각 메모리 셀 매트간에 나타나기 때문에, 동일한 메모리 어레이 블럭내에 있는 경우에도, 최적의 센스 증폭기 오버드라이버 규모는 부합되는 각 메모리 셀 매트간에 서로 다르다.

예를 들어, 종래에 이용된 64M 비트 DRAM에서, 최원종단(farthest end)까지 충분한 배선을 보장하기 위해, 오버드라이버용 시간을 최원종단(최악의 경우)에서 최적화시킨다. 이러한 방식으로, 최원종단에서의 오버드라이버가 보장되는 경우에, 그것은 최근종단(nearest end)에서 과잉 오버드라이버가 되며, 이러한 과잉 전하는 폐기된다. 달리 말하자면, 근종단의 센스 증폭기에서는, 메모리 액세스동안에 필요한 것에 비해 큰 전압이 인가되며, 이것은 센스 증폭기를 구성하는 트랜지스터의 특성을 왜곡시키고 전원 소모의 증가를 유발하는 단점이 있다.

도 13은 읽기가 수행되는 경우에, 근종단 및 원종단의 메모리 셀 매트에서의 비트 라인 전압의 변화를 도시한다. 이 예의 경우에는, 전원 전압(VDD)은, 예를 들어 3.3V이고 강하된 전압(VDL)은, 예를 들어 2.2V이다. 예시된 바와 같이, 읽기 전에, 비트 라인(BL)과 상보 비트 라인(BL_)은 내부 전원 전압(V_DL)의 반에 해당하는 전압 레벨로, 예를 들어 1.1V로 프리차지되고, 읽기를 개시한 후에, 메모리 셀의 저장 데이터에 응답하여, 예를 들어 비트 라인(BL)이 전원 전압(V_DD)에 의해 충전되면, 상보 비트 라인(BL_)은 공통 전압(V_SS)에 의해 방전된다. 비트 라인에 대한 전원 전압(V_DD)의 인가 시간, 달리 말하자면 오버드라이버용 시간(T_OVD)은 최원종단에 대해서 센스 증폭기로 전원 전압을 정합시키는데 소요되기 때문에, 최원종단용 센스 증폭기에 접속된 비트 라인은 오버드라이버 동작을 통해서 내부 전원 전압(V_DL)으로 적절히 충전되지만, 최근종단용 센스 증폭기에 접속된 비트 라인(BL)에서는, 동일한 오버드라이버 시간(T_OVD)으로 인해 과잉 충전되어, 오버드라이버가 완료되면, 내부 전원 전압(V_DL) 보다 높은 전압 레벨을 유지한다. 원종단 또는 근종단(far or near end)중 한 경우에 있어서 상보 비트 라인(BL_)은 공통 전압(VSS)에 의해 방전되고 그 전압은 대략 동일하다.

본 발명은 이러한 정보를 검색한 후에 제조되었으며, 그 목적은 오버드라이버용 시간을 메모리 셀 매트릭스의 배치 위치에 따라서 제어할 수 있고, 비트 라인을 최적의 전압에서 구동할 수 있으며, 전원 소모를 줄일 수 있고, 그리고 오버드라이버용 시간 설계를 단순화 시킬 수 있는 반도체 기억 소자를 제공하는 것이다.

상술한 목적을 달성하기 위해서, 본 발명의 반도체 기억 소자는 제1 전압, 제1 전압보다 높은 제2 전압, 및 제2 전압 보다 높은 제3 전압을 공급하기 위한 제1, 제2 및 제3 노드, 워드 라인과 비트 라인 쌍의 교점에 배치되어 데이터로서 상술한 제1 전압과 상술한 제2 전압에 대응하는 전하를 유지하는 메모리 셀 어레이, 상술한 비트 라인 쌍에 접속되어 있으며 상기 메모리 셀 내에 저장된 데이터를 읽는 제1 주기 동안에 상술한 제1 전압과 상술한 제3 전압에 따라서 동작하고 제2 주기 동안에 상술한 제1 전압과 상술한 제2 전압에 따라서 동작하는 센스 증폭기를 포함하며 센스 증폭기 블럭, 상술한 제1 전압, 상술한 제2 전압 및 상술한 제3 전압을 상술한 센스 증폭기 블럭에 각각 공급하기 위한 제1, 제2 및 제3 배선, 및 상술한 전압 공급 노드와 상술한 센스 증폭기 블럭의 배선간의 배선 길이에 따라서 상술한 제1 및 제2 주기의 길이를 제어하는 센스 증폭기 구동 제어 수단을 포함한다.

또한, 상술한 센스 증폭기 구동 제어 수단은 상술한 배선의 길이에 따라서 상술한 제1 주기의 길이를 최적으로 제어한다.

또한, 상술한 센스 증폭기는 상술한 배선 길이에 대응하는 펄스폭의 구동 펄스 신호를 발생하는 펄스 신호 발생 회로, 및 상술한 제1 주기의 길이를 제어하는 상술한 구동 펄스 신호를 포함한다.

또한, 상술한 펄스 신호 발생 회로는, 기준 펄스 신호에 소정의 지연 시간을 인가하는 지연 회로와 상술한 기준 펄스 신호와 상술한 지연 회로의 출력 신호를 입력함으로써 상술한 구동 펄스 신호를 발생하는 논리 계산 회로(logic calculating circuit)를 포함한다.

마지막으로, 상술한 지연 신호의 지연 시간은 상술한 배선 길이에 대응하는 시간으로 설정된다.

본 발명에 따르면, 센스 증폭기에 대한 세 가지 전압용 공급 시간, 달리 말하자면, 오버드라이버용 시간은 센스 증폭기 블럭(센스 증폭기 뱅크)와 전압 공급 노드간의 배선 길이에 따라서 제어되며, 그리고 센스 증폭기를 오버드라이버하는 데 이용된 전압용 공급 시간은 오버드라이버용 전압 공급 노드와 센스 증폭기 블럭간의 긴 배선 길이에 대응하여 길게 조정되기 때문에, 전원 공급 라인에서 발생된 전압 강하로 인한 센스 증폭기용 센싱 지연의 효과가 보상된다.

또한, 센스 증폭기에서의 오버드라이버용 시간은 센스 증폭기 블럭과 전압 공급 노드간의 배선 길이에 대응하여 최적으로 설정되기 때문에, 과잉 오버드라이버를 방지할 수 있으며, 반도체 기억 소자에서의 저전압 소모로의 변화를 달성할 수 있다.

또한, 센스 증폭기에서의 오버드라이버용 시간이 센스 증폭기 구동 제어 수단의 펄스 신호 발생 회로가 발생하는 구동 펄스 신호의 펄스 폭에 의해 조정되고, 그리고 그 펄스 폭은 기준 펄스 신호가 인가된 지연 회로의 지연 시간에 따라서 조정되기 때문에, 센스 증폭기에 대한 오버드라이버 시간은 간단한 회로 구성을 통해서 용이하게 설정할 수 있다.

도 1은 본 발명에 따른 반도체 기억 소자의 블럭도.

도 2는 도 1의 메모리 셀 매트(M1)의 구성의 윤곽을 도시하는 블럭도.

도 3은 오버드라이버용으로 이용된 펄스 발생 회로와 오버드라이버용으로 이용된 펄스의 파형의 일 예를 도시하는 도면.

도 4는 도 3의 지연 회로(DLY)의 일 예를 도시하는 도면.

도 5는 센스 증폭기의 오버드라이버 회로와 센스 증폭기 제어 신호의 파형을 도시하는 도면.

도 6은 본 발명에 따라서 오버드라이버 제어를 수행하는 경우에 읽기 동작시의 비트 라인의 전위 변화를 도시하는 도면.

도 7은 제1 단계 오버드라이버 시간 제어 신호 발생 회로용 회로도.

도 8은 제2 단계 오버드라이버 시간 제어 신호 발생 회로용 회로도.

도 9는 도 7 및 도 8에 도시된 오버드라이버 시간 제어 신호 발생 회로의 동작을 설명하기 위한 파형도.

도 10은 묶음 비트 라인 구성이 이용된 서브 매트릭스(SM1') 구성의 윤곽을 도시하는 블럭도.

도 11은 정상 비트 라인(BL)과 확장된 비트 라인(EXBL)에서의 오버드라이버 동안에 비트 라인 전위의 변화를 도시하는 도면.

도 12는 DRAM 메모리 어레이용 구성예를 도시하는 회로도.

도 13은 종래 기술의 일 예에서 읽기 동작이 수행되는 경우에 근종단 및 원종단의 메모리 셀 매트에서의 비트 라인 전위의 변화를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

10, 20, 30 : 전원 공급 전압

40, 50, 60 : 전원 공급 전압 배선

70, 72 : 레벨 시프트 회로

도 1은 본 발명에 따른 반도체 기억 소자의 블럭도이다.

예를 들어, 반도체 기억 소자에 대한 이러한 예는 64DRAM 이다. 예시된 바와 같이, 메모리 칩은 여덟 개의 메모리 어레이(MA0 내지 MA7)로 구성되며, 각 메모리 어레이는 8Mb(메가비트)의 저장 정전 용량을 가진다. 예로서, 도 1은 메모리 어레이(MA7)의 내부 구성의 윤곽을 도시한다.

메모리 어레이(MA0)는 어레이 제어 회로(AC0), 메모리 셀 매트릭스(M0 내지 M15), 및 센스 증폭기(SB0 내지 SB16)의 수단으로 구성되며, 각 메모리 셀 매트는 512kb(킬로비트)의 저장 정전 용량을 가진다.

메모리 어레이(MA0)는, 예를 들어, 센스 증폭기 뱅크의 동작을 제어하는 회로, 주 워드 라인(MWL)을 선택적으로 제어하는 주 워드 라인 구동 회로, 및 부 워드 라인(SWL)을 선택적으로 제어하는 부 워드 라인 구동 회로를 포함한다. 메모리 셀 매트는, 예를 들어 부 워드 라인과 비트 라인 쌍의 교점에 배치된 메모리 셀로 구성된다. 부 워드 라인은 선택되고 부 워드 라인 구동 회로(SWD)에 의해 활성화된다. 비트 라인 쌍은 각 센스 증폭기에 접속되어 있다.

도 2는 도 1의 메모리 셀 매트(M1)의 구성의 윤곽을 도시하는 블럭도이다. 메모리 셀 매트(M1)는 센스 증폭기 뱅크(SB1)와 센스 증폭기 뱅크(SB2)에 의해 샌드위치되어 있으며, 서브매트릭스(SM0 내지 SM7)과 아홉 개의 서브 워드 라인 구동 회로(SWD0 내지 SWD8)에 의해 구성된다. 또한, 각 서브매트릭스는 64kb의 저장 정전용량을 가진다.

서브매트릭스(SM1)에서, 128 개의 각 부 워드 라인은 부 워드 라인 구동 회로(SWD1, SWD2)으로부터 교대로 확장되어 있으며, 256 비트 라인은 각각 센스 증폭기 뱅크(SB1, SB2) 내의 센스 증폭기(SAi)에 교대로 접속되어 있다. 메모리를 엑세스하는 동안에, 예시되지 않은 주 워드 라인과 부 워드 라인(SW1, SW2)에 입력된 정보의 어들에스에 따라서, 부 워드 라인 구동 회로(SWD1, SWD2)에 의해 256 개 라인으로부터 한 라인이 선택되고 활성화 상태의 하이 레벨로 유지된다. 도 2에서, 설명하기 위해, 부 워드 라인(SWL_j, SWL_j+1j=0, 1, 2, ..., 255)만이 도시되어 있다. 각각의 센스 증폭기(SAi)는 서브매트릭스(SM1)에 대응하는 센스 증폭기 뱅크(SB1, SB2)의 영역내에 배치되어 있다. 센스 증폭기(SA0, SA2, ..., SA255)가 센스 증폭기 뱅크(SB1)에 배치되어 있으며, 센스 증폭기(SA1, SA3, ..., SA255)는 센스 증폭기 뱅크(SB2)에 배치되어 있다. 도 2에는 센스 증폭기(SA0, SA1, SA2, SA3)만이 도시되어 있다.

센스 증폭기 뱅크(SB1)에 있어서, 그 양측에 배치된 메모리 셀 매트릭스(M0(도시되지 않음)과 M1)이 통상적으로 이용되며, 이와 동일한 방식으로 센스 증폭기 뱅크(SB2)는 메모리 셀 매트릭스(M1, M2(도시되지 않음))에 의해 결합되어 있다.

아래에서, 서브매트릭스(SM1)의 구성과 관련하여 설명한다.

서브 매트릭스(SM1)에서, 부 워드 라인이 비트 라인 및 상보 비트 라인과 교차하는 지점에 하나의 메모리 셀이 배치되어 있다. 도 2에서 예시된 바와 같이, 메모리 셀(MC_0,j, MC_0,j+1, MC_1,j, MC_1,j+1,MC_2,j, MC_2,j+1, MC_3,j, MC_3,j+1)만이 도시되어 있다. 또한, 도 2에서, 메모리 셀의 배치 위치는 부 워드 라인이 비트 라인 및 상보 비트 라인과 교차하는 지점에 대해서 점을 통해 표시되어 있으며, 메모리 셀의 구성은 생략되었다. 메모리 셀은, 예를 들어 단일 트랜지스터(Q)와 단일 커패시터(C)에 의해 구성된다.

센스 증폭기는 트랜지스터 게이트에 의해 비트 라인 쌍에 접속되어 있다. 예를 들어, 센스 증폭기(SA0)는 전송 게이트(TG0, TG0_)에 의해 비트 라인 쌍(BL0, BL0_)에 접속되어 있다. 전송 게이트(TG0, TG0_)의 게이트는 제어 신호 라인(T2)에 접속되어 있다. 이 제어 신호 라인(T2)이 하이 레벨을 유지하는 경우에, 전송 게이트(TG0, TG0_)는 온(ON) 상태이고 센스 증폭기(SA0)과 비트 라인 쌍(BL0, BL_)에 접속되어 있어서 메모리 셀에 대해 읽기 또는 쓰기를 할 수 있다.

기타 센스 증폭기에 있어서도 마찬가지로 동일하다. 도 2에서, 전송 게이트와 센스 증폭기는 서로 분리되어 있지만, 활성 회로에서, 전송 게이트는 센스 증폭기 내에 배치될 수 있다. 또한, 예시되지는 않았지만, 전송 게이트의 온/오프 상태를 제어하는 제어 신호 라인(T1 내지 T4), 예를 들어 도 1에 도시된 어레이 제어 회로(AC0)에 접속되어 있으며 어레이 제어 회로(AC0) 내의 X 디코더에 의해 제어된다.

도 1에 도시된 바와 같이, 전원 공급 전압(V_DD), 공통 전위(VSS), 및 메모리 어레이 내부 전원 공급 전압(VDL)은 센스 증폭기 뱅크(SB0 내지 SB16)에 각각 제공된다. 전원 공급 전압(V_DD)과 공통 전위(V_SS)는 단자(T_DD, T_SS)에 의해 각각 입력되고, 내부 전원 공급 전압(V_DL), 예를 들어 메모리 칩에 제공된 전압 강하 회로에 의해 발생되며 단자(T_DL)로부터 입력된다. 이 예에서, 전원 공급 전압(V_DD)은 3.3V, 공통 전위(V_SS)은 0V, 및 내부 전원 공급 전압(V_DL)은 2.2V이다.

전원 공급 전압(V_DD), 공통 전위(V_SS), 및 내부 전원 공급 전압(V_DL)은 메모리 칩상의 주 배선(10, 20, 30)에 의해 각 메모리 어레이(MA0 내지 MA7)의 인접하는 곳으로 각각 공급되고, 배선(40, 50, 60)에 의해 각 메모리 어레이 내의 센스 증폭기 뱅크(SB0 내지 SB16)로 더 공급된다. 도 1에 도시된 바와 같이, 배선(10) 및 배선(40)에 대한 접속 위치(컨택)는 CT0, 배선(20)과 배선(50)에 대한 접속 위치(컨택)는 CT1, 그리고 배선(30)과 배선(60)에 대한 접속 위치(컨택)는 CT2이다. 전압 강하 및 신호 지연은 배선(10)과 배선(60)의 저항 및 기생 커패시턴스 때문에 배선에서 발생한다.

각각의 전원 공급의 공급 단자(TDD, TSS, TDL)와 각각의 컨택(CT0, CT1, CT2)간에 발생한 지연은 지연(A), 각각의 컨택(CT0, CT1, CT2)과 센스 증폭기간에 간에 발생한 지연은 지연(B), 그리고 각 센스 증폭기 내에서 발생된 지연은 지연(C)이다.

메모리 어레이(MA0 내지 MA7)의 인접하는 곳에 배치된 배선(10, 20, 30)에 있어서, 충분한 배선 여유가 유지되기 때문에, 두꺼운 배선을 이용할 수 있고, 배선상에서 발생된 지연A를 작게할 수 있다. DRAM 칩에 부가하면, 상술한 지연A, 지연B, 지연C 중에서 가장 큰것은 지연B이며, 달리 말하자면, 컨택으로부터 각 센스 증폭기 뱅크까지의 배선(40, 50, 및 60)에서 발생된다. 이것은 다소 두꺼운 배선(40, 50, 및 60)을 이용하는 것이 레이아웃상의 한계때문에 매우 어렵기때문이다. 지연B는 컨택(CT0, CT1, CT2)과 센스 증폭기 뱅크간의 배선 길이에 따라서 변한다. 예를 들면, 도 1에 도시된 메모리 어레이(MA0)에서, 센스 증폭기(SB0)에 대한 배선이 가장 짧고, 센스 증폭기(SB16)에 대한 배선이 가장 길기때문에, 센스 증폭기 뱅크(SB0)에 대한 배선에서 발생된 지연B가 가장 작고, 센스 증폭기 뱅크(SB16)에 대한 배선에서 발생된 지연B가 가장 크다. 또한, 지연 뿐만 아니라, 전압 강하가 배선의 저항때문에 발생되기 때문에, 센스 증폭기 뱅크(SB0)에 제공된 전원 공급 전압은 가장 크게되며, 센스 증폭기 뱅크(SB16)에 제공된 전원 공급 전압은 가장 작게된다. 이것 때문에, 동일한 펄스 폭의 전원 공급 전압을 각각의 센스 증폭기 뱅크(SB0 내지 SB16)에 제공하는, 예를 들면 원종단에서 센스 증폭기 뱅크(SB16)에 대한 쓰기 및 읽기 동작을 보장하기 위해 오버드라이버용으로 이용된 전원 공급 전압(V_DD)을 공급하는 경우에, 펄스 폭이 그것에 따라서 설정되면, 과잉 오버드라이버는 근종단의 센스 증폭기(SB0)에서 발생된다.

본 발명에서, 각 센스 증폭기 뱅크에 대해서 오버드라이버용으로 이용된 펄스 폭은, 예를 들면 근종단의 센스 증폭기 뱅크(SB0)에 대한 오버드라이버용으로 이용된 펄스 폭을 작게 설정하고 원종단의 센스 증폭기 뱅크(SB16)에 대한 오버드라이버용으로 이용된 펄스 폭을 크게 설정하며, 이와 동시에 원종단에 대한 쓰기 읽기 동작을 보장하는 수단을 이용하여 센스 증폭기의 배치 위치에 따라서 제어되며, 근종단에서의 과잉 오버드라이버를 피할 수 있다.

도 3은 오버드라이버용으로 이용된 펄스 발생 회로의 일 예를 도시하고 있다. 이것은 도 1에 도시된 메모리 어레이(MA0)에 대해 도식적으로 도시되고 있으며, 메모리 어레이는 16 개의 메모리 셀 매트릭스(M0 내지 M15)와 17개의 센스 증폭기 뱅크(SB0 내지 SB16)로 구성된다. 도 3a에 도시된 오버드라이버용으로 이용된 펄스 신호(PLS0 내지 PLS16)는 각 센스 증폭기 뱅크(SB0 내지 SB16)에 각각 입력된다.

도 3b는 오버드라이버용으로 이용된 펄스 발생 회로를 도식적으로 도시하고 있다. 예를 들면, 이 발생 회로는 도 1에 도시된 어레이 제어 회로(AC0)에 제공되어있다. 예시된 바와 같이, 펄스 발생 회로는 지연 회로(DLY0 내지 DLY15), 낸드 게이트(NAND gate)(NGT0 내지 NGT16), 및 인버터(INV0 내지 INV16)로 구성된다.

낸드 게이트(NGT0 내지 NGT16)의 단자들 중 하나는 오버드라이버 제어 신호(SA0)용으로 입력 단자(T_IN)에 접속되고, 기타 입력 단자는 지연 회로(DLY0 내지 DLY15)의 출력 단자에 접속되어 있다. 예를 들면, 낸드 게이트(NGT1)의 입력 단자들 중 하나는 입력 단자(T_IN)에 접속되어 있고, 기타 입력 단자는 지연 회로(DLY0)의 출력 단자에 접속되어 있다. 또한, 낸드 게이트(NGT16)의 입력 단자들 중 하나는 입력 단자(T_IN)에 접속되어 있고, 기타 입력 단자는 지연 회로(DLY15)의 출력 단자에 접속되어 있다. 낸드 게이트(NGT0)의 입력 단자들 모두는 입력 단자(T_IN)에 접속되어 있고, 또한 지연 회로(DLY0)의 입력 단자는 입력 단자(T_IN)에 접속되어 있고, 각각의 지연 회로(DLY0 내지 DLY15)는 직렬로 연결되어 있다. 낸드 게이트(NGT0 내지 NGT16)의 출력 단자는 인버터(INV0 내지 INV16)에 각각 접속되어 있고, 오버드라이버용으로 이용된 펄스 신호(PLS0 내지 PLS16)는 인버터(INV0 내지 INV16)의 출력 단자로부터 출력된다.

입력 단자(T_IN)에 입력되는 오버드라이버 신호(SA0)는 로우 활성 신호(low active signal)이고, 예를 들면 14 내지 17초 동안에 로우 레벨을 유지하는 신호이다. 이것 때문에, 도 3a에 도시된 바와 같이, 센스 증폭기 뱅크(SB0)에 인가된 오버드라이버용으로 이용된 펄스(PLS0)는 14 내지 17초 동안에 로우 레벨을 유지하는 부 펄스 신호이다. 여기에서, 동일한 지연 시간(T_D) 동안의 입력 신호는 지연 회로(DLY0 내지 DLY15)에 인가된다. 이러한 방식에 의해, 센스 증폭기 뱅크(SB1 내지 SB16)에 제공되어 오버드라이버용으로 이용된 펄스(PLS1 내지 PLS16)는 오버드라이버용으로 이용된 펄스(PLS0) 보다 시간(T_D) 만큼 폭이 길어진 펄스이다.

지연 회로(DLY0 내지 DLY15)용 지연 시간(T_D)은 가변적이며, 실제 동작 모드에 따라서 정확한 조정이 가능하다. 도 4는 지연 회로(DLY)의 일 예를 도시한다. 지연 회로(DLY)는 인버터(INND1, INVD2, INVD3, INVD4) 및 스위치(SW1)로 구성된다. 인버터(INVD1 내지 INVD4)는 직렬로 연결되어 있다. 스위치(SW1)는 단자(S!, S2, S3)로부터의 세 가지 신호중에서 하나를 선택하여 출력한다. 단자(S1)는 지연 회로(DLY)의 입력 단자에 접속되어 있고, 단자(S2)는 인버터(INVD2)의 출력 단자에 접속되어 있고, 단자(S3)는 인버터(INVD4)의 출력 단자에 접속되어 있다.

이것 때문에, 단자(S1)가 스위치(SW1)에 의해 선택되면, 지연 회로(DLY)의 지연 시간(T_D)은 대략 0이다. 단자(S2)가 선택되는 경우에, 지연 회로(DLY)의 지연 시간(T_D)은 두 개의 인버터에 의해 발생되며, 그리고 단자(S3)가 선택되는 경우에, 지연 회로(DLY)의 지연 시간(T_D)은 네 개의 인버터에 의해 발생된다. 두 개의 인버터의 지연 시간이, 예를 들어 0.4㎱라 가정하면, 지연 회로(DLY)의 지연 시간(TD)는 0, 0.4, 및 0.8㎱중의 어느 하나로 설정될 수 있다.

도 5는 센스 증폭기에 대한 오버드라이버 회로와 센스 증폭기 제어 신호용 파형을 도시한다. 센스 증폭기 뱅크에 배치된 각 센스 증폭기(SA)는 두 개의 P 채널 MOS 트랜지스터(P1, P2)와 두 개의 N 채널 MOS 트랜지스터(N1, N2)로 구성된다. 트랜지스터(P1, N1)는 전원 공급 라인(SDP, SDN)간에 직렬로 연결되어 있으며, 이들의 게이트는 상보 비트 라인(BL_)에 접속되어 있다. 또한, 트랜지스터(P1, N1)는 전원 공급 라인(SDP, SDN)간에 직렬로 연결되어 있으며, 이들의 게이트는 비트 라인(BL)에 접속되어 있다. 전원 공급 라인(SDP)은 N 채널 MOS 트랜지스터(N12)에 의해 내부 전원 공급 전압(V_DL)에 연결되어 있고, 또한 P 채널 MOS 트랜지스터(P11)와 N 채널 MOS 트랜지스터(N11)에에 의해 전원 공급 전압(V_DD)에 연결되어 있다. 전원 공급 라인(SDN)은 N 채널 MOS 트랜지스터(N13)에 의해 공통 전위(V_SS)에 연결되어 있다. 이러한 트랜지스터(N11, N12, N13, P11)는 오버드라이버 회로를 구성한다.

전원 공급 라인(SDP, SDN)은 통상적으로 V_DL/2로 프리차지되지만, 센스 증폭기(SA)가 활성화되면, 전원 공급 라인(SDP)는 V_DL레벨에 대해서 V_DD레벨로 변경되고, 전원 공급 라인(SDN)은 V_SS레벨로 각각 변경된다. 도 5b에 도시된 바와 같이, 제어 신호(SAP1)는 센스 증폭기의 활성화에 따라서 로우가 되며, 제어 신호(SAN)는 하이가 된다. 이 제어 신호(SAP1)는 오버드라이버 펄스 발생 회로에 의해 발생되는 오버드라이버 펄스 신호(PLS0 내지 PLS16)에 대응하며, 전원 공급 라인(SDP)은 전원 공급 전압(V_DD)에 접속되어 있으며, 그리고 오버드라이버 동작이 수행된다. 제어 신호(SAP1) 펄스 신호(PLS)가 하이가 되는 경우에, 오버드라이버 동작은 종료되고, 이때에 제어 신호(SAP2)가 하이 레벨이 되고, 전원 공급 라인(SDP)은 내부 전원 공급 전압(V_DL)에 접속되어 있다. 그런 후에, 제어 신호(SAP2와 SAN)는 로우가 되며, 센스 증폭기(SA)에 대한 읽기 동작은 완료된다.

도 6은 본 발명에 따라서 오버드라이버 제어를 수행하는 경우에 읽기 동작시의 비트 라인의 전위 변화를 도시한다.

도면에서, 근종단의 센스 증폭기 뱅크에 인가된 오버드라이버 펄스(PLS)의 폭은 TR1이고, 원종단의 센스 증폭기 뱅크에 인가된 오버드라이버 펄스(PLS)의 폭은 TR2이며, 그리고 원종단 펄스 폭(TR2)은 근종단 펄스 폭(TR1)과 비교하여 넓게 설정된다.

액세스 이전에, 비트 라인(BL)과 상보 비트 라인(BL_)은 중간 전위(intermediate potential), 예를 들면 V_DL/2로 프리차지 된다. 읽기 동작이 시작되면, 센스 증폭기에 의해, 내부 전원 공급 전압(V_DL)보다 높은 전압이 비트 라인에 인가되고, 예를 들면 전원 공급 전압(V_DD) 레벨과 공통 전위(V_SS) 레벨이 상보 비트 라인(BL_)에 인가된다. 이때에, 비트 라인(BL)은 전원 공급 전압(V_DD)에 의해 오버드라이버에 위치하기 때문에, 비트 라인(BL)의 전위 상승이 빠르다. 오버드라이버 펄스용 시간이 경과하게되면, 내부 전원 공급 전압(V_DL) 레벨의 전압이 비트 라인(BL)에 인가된다.

오버드라이버용 펄스 폭이 센스 증폭기 뱅크의 배치 위치에 따라서, 달리 말하자면 주 배선(10, 20, 30)으로부터의 거리에 따라서 설정되며, 그리고 근종단용으로 이용된 펄스가 좁게 설정되고 원종단로 가까울 수록 넓게 설정되기 때문에 전원 공급 라인상의 전압 강하로 인한 원종단에서의 센스 증폭기 뱅크에서의 센싱 지연이 보상되고, 또한 근종단에서의 센스 증폭기에 대한 과도한 오버드라이버를 피하게 된다. 도 6에 도시된 바와 같이, 오버드라이버의 결과, 근종단과 원종단의 센스 증폭기 뱅크의 센스 증폭기에 접속된 비트 라인은 내부 전원 공급 전압(V_DL)으로 프리차지되고, 그리고 원종단에서의 불충분한 오버드라이버와 근종단에서의 과도한 오버드라이버가 억제된다.

도 7과 도 8은 오버드라이버 타이밍 제어 신호용 발생 회로에 대해서 상세하게 도시적으로 도시하고 있으며, 도 9는 이들 동작을 설명하기 위한 파형도이다.

도 7은 주 배선에 근접하여 배치된 센스 증폭기 뱅크에 오버드라이버 신호를 제공(발생)하는 회로(명세서에서, 제1 단계 발생 회로라 칭함)를 도식적으로 도시한 것이고, 도 8은 초기 두 번째 단계에 다음으로 졉속된 오버드라이버 신호용 발생 회로에 대한 회로도이다. 두 번째 단계 이후의 각 단계에 대한 오버드라이버 신호 발생 회로는 기본적으로 동일한 구성이며, 두 번째 단계용으로 이용된 두 번째 오버드라이버 신호 발생 회로를 예로서 아래에서 설명되며, 각 단계에 대한 발생 회로와 관련된 상세한 설명은 생략되었다. 여기에서, 초기 단계는 도 1의 센스 증폭기(SB0)에 대응한다고 가정하게되면, 제2 단계는 도 1의 센스 증폭기 뱅크(SB1)에 대응한다.

도 7에 도시된 바와 같이, 초기 단계에 대한 오버드라이버 신호 발생 회로는 낸드 게이트(NAND gate)(NGT1, NAND2, NAND3) 앤드 게이트(AND1),인버터(INV1, INV2, INV3) 및 레벨 시프트 회로(70, 72)로 구성된다

센스 증폭기 뱅크(SB0) 선택 신호(SBS0)와 센스 증폭기 인에이블 신호(SAE)는 낸드 게이트(NAND1)의 입력 단자에 제공되며, 그 출력 단자는 인버터(INV1)의 입력 단자에 접속되어 있다. 또한, 오버드라이버 제어 신호(SAO)는 인버터(INV2)의 입력 단자에 인가되고, 그 출력은 인버터(INV3)의 입력 단자에 인가된다. 인버터(INV3)의 출력 신호는 낸드 게이트(NAND2)의 두 입력 단자에 제공되면서, 제1 단계의 지연 신호(DLY0)로서 다음 단계 오버드라이버 신호 발생 회로에 제공된다.

인버터(INV1) 출력 신호는, 센스 증폭기 뱅크(SB0)에 제어 신호(SAN_)로 입력되면서, 앤드 게이트(AND1)의 입력 단자와 낸드 게이트(NAND3)의 입력 단자중 하나에 제공된다. 낸드 게이트(NAND2)의 출력 신호는 낸드 게이트(NAND3)의 기타 입력 단자중 하나에 제공되며, 낸드 게이트(NAND3)의 출력 신호는 앤드 게이트(AND1)와 레벨 시프트 회로(72)의 기타 단자에 제공된다. 레벨 시프트 회로(72)는 전압 레벨(V_SS(0V)-V_DL(2.2V))의 입력 신호를 전압 레벨(V_SS(0V)-V_DD(3.3V))의 신호로 변경하고, 그것을 센스 증폭기 뱅크(SB0)에 제공한다. 앤드 게이트(AND1)의 출력 신호는 레벨 시프트 회로(70)에 제공되고, 그리고 레벨 시프트 회로(70)은 전압 레벨(V_SS-V_DL)의 입력 신호를 전압 레벨(V_SS-V_DD)의 신호로 변경하고, 그것을 센스 증폭기 뱅크(SB0)에 제공한다.

도 7에 있는 신호(SAN_0, SAP1_0, 및 SAP2_0)는 도 5에 도시된 오버드라이버 회로의 트랜지스터 게이트(N13), 트랜지스터 게이트(P11), 및 트랜지스터 게이트(N12)에 각각 제공된다.

도 8에 도시된 바와 같이, 제2 오버드라이버 신호 발생 회로는 낸드 게이트(NAND gate)(NGT1, NAND2, NAND3) 앤드 게이트(AND1),인버터(INV1, INV2, INV3), 레벨 시프트 회로(70, 72), 및 지연 회로(DLY)로 구성된다. 지연 회로(DLY)는 이전 단계로부터 지연된 신호(DLY0)를 수신하는 스위치(SW1), 직렬로 접속된 인버터(INVD1, INVD2, INVD3)와 인버터(INV3), 인버터(INVD2), 또는 인버터(INVD4)의 출력 신호둘 중 하나를 선택하는 스위치(SW2), 및 스위치(SW2)의 출력 신호 또는 이전 단계 지연 신호(DLY0) 중 하나를 선택하는 스위치(SW3)로 구성된다. 도 8의 예에서, 스위치(SW1, SW2, 및 SW3)는 이전 단계 지연 신호(DLY0), 인버터(INVD2)의 출력 신호, 및 스위치(SW2)의 출력 신호로 각각 설정된다.

도 7및 도 8에서, 센스 증폭기 뱅크 선택 신호(SBS0, SB1)는 DRAM의 외부 선택으로부터 인가된 어드레스 신호에 따라서 활성화되며, 예를 들어 도 1에 도시된 구성의 DRAM의 경우에, 17 개의 센스 증폭기 뱅크(SB0 내지 SB16) 중 하나가 선택된다. 또한, 센스 증폭기 인에이블 신호(SAE)는 DRAM의 외부 영역으로부터 제공된 어드레스 신호에 따라서 활성화되고, 센스 증폭기 뱅크 내의 센스 증폭기는 센스 증폭기 뱅크 선택 신호와 센스 증폭기 인에이블 신호에 의해 활성화된다.

아래에서, 도 9에 파형도를 참조하여 오버드라이버 신호 발생 회로의 동작에 대해 설명된다.

도 9에서, 센스 증폭기 뱅크(SB0)가 DRAM의 외부 섹션으로부터 제공된 어드레스 신호에 따라서 선택되면, 센스 증폭기 뱅크 선택 신호(SBS0)는 하이(high)로 활성화된다. 다음으로, 센스 증폭기 인에이블 신호(SAE)는 하이 레벨로 활성화된다. 센스 증폭기 인에이블 신호(SAE)의 이러한 활성화와 동시에, 도시되지 않은 신호에 의해 발생된 오버드라이버 제어 신호(SAO)가 로우(low)로 활성화되고, 이러한 오버드라이버 제어 신호(SAO)는 주기(T_OVD)동안에 로우를 유지한다. 이러한 센스 증폭기 인에이블 신호(SAE)와 오버드라이버 제어 신호(SAO)에 따라서, 전도성 상태로 도 5에 도시된 오버드라이버 회로의 트랜지스터(N13)와 트랜지스터(P11)를 제어하는 제어 신호(SAN_0와 SAP1_0)는 각각 활성화된다. 그래서, 전원 공급 라인(SDN)은 VSS(0V)에 위치하고, 전원 공급 라인(SDP)는 VDD(3.3V)레벨로 오버드라이버된다.

오버드라이버 제어 신호(SAO)가 하이로 변경되면, 제어 신호(SAP1_0)는 대응하여 하이로 변경되고, 제어 신호(SAP2_0)는 하이로 활성화된다. 그래서, 도 5의 트랜지스터(P11)는 오프 상태로 시프트되고, 트랜지스터(N11)는 온 상태로 시프트된다. 전원 공급 라인(SDP)의 오버드라이버는직렬 연결된 트랜지스터(P11, N11)의 동작에 의해 제거되고, 전원 공급 라인(SDP)는 V_DL(2.2V)이 된다. 이러한 방식으로, 오버드라이버 신호 발생 회로에서의 오버드라이버 시간이 오버드라이버 제어 신호(SAO)의 설정 시간(T_OVD)과 동일하게 설정된다. 그런 후에, 센스 증폭기 인에이블 신호가 로우로 변경되면, 제어 신호(SAN_0, SAP2_0)는 로우로 변경되고, 전원 공급 라인(SDP, SDN)은 예시되지 않은 프리차지 회로에 의해 V_DL/2레벨로 프리차지된다.

도 9에서, 센스 증폭기 뱅크(SB1)가 DRAM의 외부 섹션으로부터 제공된 어드레스 신호에 따라서 선택되면, 센스 증폭기 뱅크 선택 신호(SBS1)는 하이(high)로 활성화된다. 다음으로, 센스 증폭기 인에이블 신호(SAE)와 오버드라이버 제어 신호(SAO)는 로우 레벨로 활성화되고, 오버드라이버 제어 신호(SAO)는 주기(T_OVD)동안에 로우를 유지한다. 도 5에 도시된 오버드라이버 회로에서 트랜지스터(N13)와 트랜지스터(P11)의 전도성 상태를 각각 제어하는 제어 신호(SAN_1과 SAP1_1)가 활성화된다. 그래서 전원 공급 라인(SDN)은 VSS(0V)에 위치하고, 전원 공급 라인(SDP)는 VDD(3.3V)레벨로 오버드라이버된다.

도 7에 도시된 초기 상태의 오버드라이버용으로 이용된 신호 발생 회로에서 출력된 지연 신호(DLY0)는 도 8에 도시된 제2 오버드라이버용으로 이용된 신호 발생 회로의 지연 회로(DLY)에 입력되고, 두 개의 인버터 단계(INVD1, INVD2)에 대한 지연(TD)가 제공되고, 그리고 다음 단계의 오버드라이버용으로 이용된 신호 발생 회로와 낸드 게이트(NAND2)에 제공된다. 오버드라이버 제어 신호(SAO)가 하이로 변경되는 경우에도, 낸드 게이트(NAND2)에 대한 기타 입력 신호, 달리 말하자면 지연 신호(DLY1)가 T_D동안에 로우를 유지하기 때문에, 오버드라이버 제어 신호(SAO)가 하이로 변경되고 시간(T_D)이 경과하는 시간에서, 제어 신호(SAP1_1)는 하이로 변경되고, 제어 신호(SAP2_1)는 하이 레벨로 활성화된다. 그래서, 도 5의 트랜지스터(P11)는 오프 상태로 시프트되고, 트랜지스터(N11)는 온 상태로 시프트된다. 이렇게 직렬 연결된 트랜지스터(P11, N11)의 동작으로 인해, 전원 공급 라인(SDP)의 오버드라이버는 제거되고, 전원 공급 라인(SDP)은 V_DL(2.2V)이 된다. 이러한 방식으로, 제2 단계 오버드라이버용으로 이용된 신호 발생 회로에서의 오버드라이버 시간은 지연 회로(DLY)의 지연 시간(T_D)이 오버드라이버 제어 신호(SAO)용 설정 시간(T_OVD)으로 인가되는 시간으로 설정된다. 그런 후에, 센스 증폭기 인에이블 신호(SAE)가 로우로 변경되면, 제어 신호(SAN_1, SAP2_1)는 로우로 변경되고, 도 5의 트랜지스터(N12, N13)는 오프 상태로 시프트되고, 전원 공급 라인(SDP, SDN)은 예시되지 않은 프리차지 회로에 의해 V_DL/2로 프리차지 된다.

제2 센스 증폭기 오버드라이버 신호(SAP1_1)는, 제1 단계 구동 신호(SAP1_0)에 비해, 지연 회로(DLY)에 의해 발생된 지연 시간양 만큼 넓어진 폭을 갖는 펄스 신호가 된다. 그래서, 제1 단계 센스 증폭기 구동 신호(SAP1_0)의 폭이 T_OVD이고 지연 회로(DLY)에 의해 발생된 지연 시간이 T_D라 가정하면, 제2 단계용 센스 증폭기 구동 신호(SAP1_1)의 펄스 폭은 T_OVD+T_D가 된다. 제1 단계용 센스 증폭기 구동 신호(SAP1_0)의 펄스 폭(T_ODO)이 오버드라이버 제어 신호(SAO)의 펄스 폭(T_OVD)에 의해 결정되고, 거의 T_OVD와 동일하다.

제2 단계의 오버드라이버용으로 이용된 신호 발생 회로와 동일한 종류의 구성을 갖는 오버드라이용으로 이용된 신호 발생 회로는 다단계에 접속되어 있으며, 제1 단계의 오버드라이버용으로 이용된 신호 발생 회로를 포함하여, 오버드라이버용으로 이용된 신호 발생 회로는 정확하게 센스 증폭기 뱅크와의 수 만큼 제공된다. 오버드라이버용으로 이용된 신호는 이러한 오버드라이버 신호 발생 회로에 의해 각 메모리 셀 매트에 대응하는 펄스 폭으로부터 발생된다. 상술한 응용예에서, 제1 단계 오버드라이버 시간(TODO)은 14 내지 17㎱이고, 지연 회로용 지연 시간은 0, 0.4, 및 0.8㎱로 설정될 수 있다. 최근종단의 메모리 셀 매트의 센스 증폭기용 구동 타이밍은 제1 단계의 오버드라이버용으로 이용된 신호 발생 회로에 의해 제어되고, 최원종단의 메모리 셀 매트의 센스 증폭기용 구동 타이밍은 최원종단의 오버드라이버용으로 이용된 신호 발생 회로에 의해 제어되고, 근종단 측면의 메모리 셀 매트릭스에서의 비트 라인의 과도한 오버드라이버의 발생을 방지할 수 있으며, 그리고 원종단 측면의 메모리 셀 매트릭스의 비트 라인에 대해서 충분한 오버드라이버를 수행할 수 있다.

상술한 바와 같이, 본 발명에 따른 공급 타이밍은, 센스 증폭기 전원 공급 전압용 공급 노드(CT0, CT1, CT2)와 각 센스 증폭기 뱅크(SB0 내지 SB15)간의 배선 길이에 따라서, 어레이 제어 회로(AC0)내에 있는 센스 증폭기 구동 제어 수단에 의해 각 센스 증폭기 뱅크에 대한 전원 공급 전압에 대해서 제어되고, 공급 시간이 근종단 센스 증폭기 뱅크(SB0)에 대해서 오버드라이버용으로 짧아지고 그것이 접근하는 원종단 센스 증폭기 뱅크에 대한 오버드라이버 전압용 공급 시간이 연속적으로 길게 설정되기 때문에, 공급 노드와 센스 증폭기 뱅크간의 공급 라인에서 발생된 전압 강하로 인한 센싱 지연은 보상 가능한 것이고, 근종단과 원종단 모두에 대한 오버드라이버의 등화를 설계할 수 있고, 근종단의 메모리 셀 매트에 대한 과도한 오버드라이버를 피할 수 있으며, 그리고 전원 소모의 감소를 실현할 수 있다.

도 10은 계단형 비트 라인 구조를 사용하는 서브매트릭스(SM1')의 구조의 윤곽을 도시하는 블럭도이다. 서브매트릭스(SM1')는 센스 증폭기 뱅크(SB1')와 센스 증폭기 뱅크(SB2') 사이에 중재한다. 서브매트릭스(SM1')에서, 256 서브워드 라인은 교대로 버스-워드 라인 구동 회로(SWD1', SWD2')로부터 각각 연장되며, 256비트 라인 쌍(및 연장된 비트 라인 쌍)은 교대로 센스 증폭기 뱅크(SB1', SB2')로 각각 접속된다. 메모리 억세스 동안, 한 라인은 512 라인내에서 선택되고, 주 워드 라인 및 서브 워드 라인 구동 회로(SWD1', SWD2')로 입력되는 어드레스 정보에 응답하여 서브-워드 라인 구동 회로(SWD1', SWD2')를 이용하여 하이인 동작 상태로 유지된다. 도 10에서, 설명을 목적으로, 서브-워드 라인(SWL_j, SWL_j+1j-0, 1, 2, ..., 511)만이 도시된다. 128개의 센스 증폭기(SAI) 각각은 서브매트릭스(SM1')에 대응하는 부분의 센스 증폭기 뱅크(SB1', SB2')내에 정렬된다. 센스 증폭기(SA0, SA2, ..., SA254)는 센스 증폭기 뱅크(SB1')내에서 정렬되며, 센스 증폭기(SA1, SA3, ..., SA255)는 센스 증폭기 뱅크(SB2')내에서 정렬된다. 도 10에서, 센스 증폭기(SA0, SA1, SA2) 만이 도시된다. 또한, 센스 증폭기 뱅크(SB1', SB'［Sic; SB2'］)가 이들 양측에 정렬된 서브매트릭스에 의해 공유된다.

아래에서 서브매트릭스(SM1')의 구조에 대해 설명된다.

서브매트릭스(SM1')에서, 단일 메모리 셀은 서브-워드 라인과 비트 라인 및 상보 비트 라인의 교차점에서 정렬되고, 동일한 방식으로, 단일 메모리 셀은 서브-워드 라인과 연장된 비트 라인 및 연장된 상보 비트 라인의 교차점에서 정렬된다. 도 10은 예로서 메모리 셀(MC_0,j, MC_0,j+1, MC_1,j, MC_1,j+1, MC_2,j, MC_2,j+1)만을 도시한다. 또한, 도 10에서, 메모리 셀의 정렬된 위치가 서브-워드 라인과 비트 라인과 보상 비트 라인의 교차점 및 서브-워드 라인과 연장된 비트 라인과 연장된 보상 비트 라인의 교차점에서 도트로 표시되고, 메모리 셀의 구조는 생략된다. 메모리 셀은 예를 들면 단일 트랜지스터(Q) 및 단일 커패시터(C)로 구성된다.

비트 라인 각각과 보상 비트 라인 각각은 서브매트릭스(SM1')의 중간 접지점에서 좌 및 우의 2개로 분할된다. 예를 들면, 좌측 비트 라인 쌍(BL_0,R, BL_{0,R_})은 센스 증폭기(SA))에 접속되며, 우측 비트 라인 쌍(BL_0,R, BL_{0,R_})은 비트 라인 위에 있는 층 상에 형성된 상단층 라인 쌍(ML₀, ML_{_})에 의해 센스 증폭기(SA0)에 접속된다. HU₀, HU_{0_}은 상단층 라인 쌍(ML₀, ML_{_})과 우측 비트 라인 쌍(BL_0,R, BL_{0,R_})을 접속시키기 위한 관통-홀이다.

이는 다른 비트 라인 쌍들의 구조와 동일한 유형을 갖는다. 여기서, 상단층 배선을 이용하여 센스 증폭기에 접속되는 비트 라인은 연장된 비트 라인(EXBL)이라 칭하고, 이와 대조적으로, 센스 증폭기에 직접 접속된 비트 라인은 정규라 칭한다. 또한, 이러한 유형의 구조는 연장된 비트 라인 시스템이라 칭한다.

센스 증폭기는 전달 게이트를 이용하여 비트 라인 쌍에 접속된다. 예를 들면, 센스 증폭기(SA0)는 전달 게이트(TG_0,a, TG_{0,a_})에 의해 비트 라인 쌍(BL_0,L, BL_{0,L_})에 접속되며, 또한 전달 게이트(TG_0,b, TG_{0,b_})에 의해 비트 라인 쌍(BL_0,R, BL_{0,R_})에 접속에 접속된다. 전달 게이트(TG_0,a, TG_{0,a_})은 제어 신호 라인(T4)에 접속되며, 전달 게이트(TG_0,b, TG_{0,b_})은 제어 신호 라인(T3)에 접속된다. 센스 증폭기(SA0)에 접속된 비트 라인 쌍은 예를 들면 제어 신호 라인(T3 및 T4)의 전압 레벨을 제어함에 의해 선택된다. 예를 들면, 제어 신호 라인(T3)이 로로 유지되는 경우, 제어 신호 라인(T4)는 하이로 유지되고, 전달 게이트(TG_0,a, TG_{0,a_})는 온 상태가 되며, 전달 게이트(TG_0,b, TG_{0,b_})는 오프 상태가 되며, 센스 증폭기(SA0) 및 비트 라인 쌍(BL_0,L, BL_{0,L_})가 접속되고, 상단층 배선 라인 쌍(ML₀, ML_{0_})가 센스 증폭기로부터 차단된다.

이는 다른 센스 증폭기에서도 동일하다. 도 10에서, 전달 게이트 및 센스 증폭기는 개별적으로 정렬되나, 실제 회로에서는, 전달 게이트는 또한 센스 증폭기내에서 정렬된다. 또한, 도시는 없지만, 전달 게이트의 ON/OFF 상태를 제어하는 제어 신호 라인(T1 내지 T8)은 도 1에 도시된 것가 유사하게 어레이 제어 회로(AC0)로 접속되며, 어레이 제어 회로(AC0)내의 디코더(X)에 의해 제어된다.

도 11은 정규 비트 라인(BL) 및 연장된 비트 라인(EXBL)에서의 오버드라이브 동안 비트 라인 전위의 변화를 도시한다. 도시된 것처럼, 정규 비트 라인(BL)에 인가된 오버드라이브용으로 사용되는 펄스의 폭이 T_R로 설정되고, 연장된 비트 라인(EXBL)에 인가된 오버드라이브용으로 사용되는 펄스의 폭은 T_E로 각각 설정된다. 상술한 것처럼, 연장된 비트 라인(EXBL)이 상단층 배선에 의해 센스 증폭기로 접속되므로, 그 부하 용량은 정규 비트 라인(BL)보다 크며, 오버드라이브 동안 연장된 비트 라인(EXBL)에 인가된 오버드라이브용으로 사용되는 펄스에 대한 폭(T_E)은 정규 비트 라인(BL)의 오버드라이브용으로 사용되는 펄스의 폭(T_R)보다 넓게 설정된다. 이러한 결과로, 도 11에 도시된 것처럼, 오버드라이브 동작 이후에, 정규 비트 라인(BL) 및 연장된 비트 라인(EXBL)은 내부 동작 전압(V_DL)으로 대전되고, 정규 비트 라인과 연장된 비트 라인의 부하 용량의 차로 인한 센싱 속도의 변이가 방지된다.

도 11에서, 점선은 정규 비트 라인(BL)과 연장된 비트 라인(EXBL)사이에서 오버드라이브에 대한 시간 조절이 수행되지 않는 경우의 정규 비트 라인(BL)의 전위 변화의 파형이며, 그 타이밍은 연장된 비트 라인(EXBL)에서의 오버드라이브에 대해 설정된다.

이러한 유형의 오버드라이브에 대한 제어 방법이 상술한 계단형 비트 라인 구조의 장치의 도 3에서 도시된 오버드라이브를 위해 사용되는 펄스 발생 회로에 응용되는 경우, 동일한 센스 증폭기 뱅크에 대한 오버드라이버용으로 사용되는 펄스가 정규 비트 라인용으로 사용되는 것 하나와 연장된 비트 라인용으로 사용되는 것 하나 가운데에서 2개의 세팅이 되도록 제조될 필요가 있다. 특정 회로 구조에 대해서 상세하게 도시되지는 않았지만, 도 3에 도시된 2개의 인접 센스 증폭기 뱅크의 오버드라이브용으로 사용되는 펄스의 폭의 관계와 유사하게, 정규 비트 라인의 오버드라이브용으로 사용되는 펄스 및 더 넓은 펄스 폭을 갖는 연장된 비트 라인의 오버드라이브용으로 사용되는 펄스를 발생하도록 제조되는 구조인 이상 허용 가능하다는 사실은 당해 분야의 숙련자에게는 아마도 명백하다.

다시 말하면, 도 3에 도시된 각각의 센스 증폭기 뱅크 사이의 오버드라이브용으로 사용되는 펄스의 폭을 변화시킴에 따라, 정규 비트 라인 쌍과 동일 센스 증폭기 뱅크에 대한 연장된 비트 라인 쌍 사이의 오버드라이브용으로 사용되는 펄스의 폭은 가변할 수 있다.

상술한 것처럼, 본 발명의 반도체 메모리 장치에서, 오버드라이브에 대한 타이밍은 메모리 셀 매트릭스와 전력 공급 전압 공급 라인 사이의 배선 길이에 응답하여 제어되며, 배선내의 전압 강하에 기인한 센싱 지연은 보상될 수 있고, 비트 라인 각각은 오버드라이브에 의해 최적 전압으로 구동될 수 있으며, 근종단에서의 과도 오버드라이브의 생성이 방지될 수 있다.

Claims

제1 전압, 상기 제1 전압보다 높은 제2 전압 및 상기 제2 전압보다 높은 제3 전압을 제공하기 위한 제1, 제2, 및 제3 전압 공급 노드,

워드 라인과 비트 라인 쌍의 교차점에 배치되며 상기 제1 전압 및 상기 제2 전압에 대응하는 전하를 데이터로서 유지하는 메모리 셀을 갖는 메모리 셀 어레이,

상기 메모리 셀에 저장되는 상기 데이터를 판독하는 제1 주기 동안 상기 제1 전압 및 상기 제3 전압에 응답하여 동작하는 센스 증폭기를 가지며, 제2 주기 동안 상기 제1 전압 및 상기 제2 전압에 응답하여 동작하며, 상기 비트 라인 쌍에 접속된 센스 증폭기 블록,

상기 제1 전압, 상기 제2 전압 및 상기 제3 전압을 각각 상기 센스 증폭기 블록에 공급하기 위한 제1 배선, 제2 배선 및 제3 배선, 및

상기 전압 공급 노드용의 상기 배선과 상기 센스 증폭기 블록간의 배선 길이에 따라 상기 제1 및 제2 주기의 길이를 조절하는 센스 증폭기 구동 제어 수단

을 포함하는 반도체 기억 소자.
제1항에 있어서, 상기 센스 증폭기 구동 제어 수단은 상기 제1 배선의 길이에 따라 상기 제1 주기의 길이를 제어하는 것을 특징으로 하는 반도체 기억 소자.
제1항 또는 제2항에 있어서, 상기 센스 증폭기 구동 제어 수단은 상기 배선 길이에 대응하는 폭을 갖는 구동 펄스 신호를 발생시키는 펄스 신호 발생 회로를 포함하여, 상기 제1 주기의 길이를 제어하는 것을 특징으로 하는 반도체 기억 소자.
제3항에 있어서, 기준 펄스 신호를 소정 시간만큼 지연시키는 제공하는 지연 회로, 및

상기 기준 펄스 신호와 상기 지연 회로의 출력 신호를 입력함으로써 상기 구동 펄스 신호를 발생시키는 논리 계산 회로

를 더 포함하는 것을 특징으로 하는 반도체 기억 소자.
제4항에 있어서, 상기 지연 신호의 상기 지연 시간은 상기 배선 길이에 대응하는 시간으로 설정되는 것을 특징으로 하는 반도체 기억 소자.