JP4998443B2 - 半導体装置 - Google Patents
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Description
DRAMにおいては、複数のワード線WL0、WL1と複数のビット線対BL、BLBが直交するように配置され、交点に対応してメモリセルMC0、MC1が配置される。ビット線対BL、BLBは、トランジスタGT1、GTB1を介してプリチャージ回路11及びセンスアンプ12に接続される。また図示していないが、センスアンプ12の右側のトランジスタGT2、GTB2を介して同様にメモリセルが配置されている。メモリセルMC0、MC1は、それぞれトランジスタCTを介してビット線BL、BLBに接続される容量Cを有する。容量Cには記憶するデータに応じた電圧が保持される。例えば、メモリセルMC0の容量Cに「高(H)」側の電圧を保持させる場合には、ビット線BLを「H」、BLBを「低(L)」にした上で、ワード線WL0にパルスを印加してトランジスタCTを導通させ、容量Cを「H」に充電する。
また、切り換え回路がチップ全体に分散して設けられる場合には、各切り換え回路でオーバードライブ期間を選択可能にして、全体として所望のオーバードライブが行われるようにすることが望ましい。
検出回路は、第1の電圧のレベル検出を、第2の電圧から第1の電圧に切り換えた時点からある一定期間行い、その間にレベル上昇が検出された時にはそのまま検出を行い、レベル上昇が検出されない時には検出を停止することが望ましい。これにより、検出回路の消費電力が低減できる。
なお、図1に示すように、プリチャージレベル生成回路25が設けられている場合には、本発明による第1の電圧の引き下げが不十分でもある程度は引き下げられた後なので、プリチャージレベル生成回路25の供給能力が不十分でも、所定のプリチャージレベルを維持することが可能である。
図4は、本発明の実施例のSDRAM100の全体構成を示す図である。図4に示すように、SDRAM100はDRAMコア101、制御信号発生回路102、モードレジスタ103、コラムアドレスカウンタ104、クロックバッファ105、コマンドデコーダ106、アドレスバッファ107、バンクセレクト108、I/Oデータバッファ109、電源回路110などからなる。
DRAMコア101は、複数のバンク0、1、…からなり、各バンクはメモリセルアレイとセンスアンプ回路及び本発明の引き下げ回路を有する。バンク0、1、…には、制御信号発生回路102からバンク活性化信号brs0z、brs1z、…、センスアンプ活性化信号twlが入力する。バンク活性化信号brs0z、brs1z、…は、対応するバンクを活性化する。
図5は、第1実施例のSDRAMのレイアウトを示し、特にセンスアンプの電源に関係する要素を示している。図示のように、第1実施例のSDRAMは4バンク構成としているが、これに限定されるものではない。右側から順にバンク0、バンク1、バンク2及びバンク3が配列されており、各バンクは中央で、上下2つの部分に分割されている。各バンク内は複数のブロックに分けられ、各ブロックでは複数のワード線と複数のビット線対が直交するように配置され、それらの交点に対応してメモリセルが配置されている。また、各ビット線対毎にセンスアンプが設けられている。例えば、64MビットのSDRAMの場合、4バンク構成で、各バンクは256ブロックを有し、各ブロックには64k個のメモリセルが配置されている。各ブロックには、256本のワード線と256本のビット線、すなわち128組のビット線対が設けられている。従って、各ブロックには128個のセンスアンプがあり、1バンクには32k個のセンスアンプが設けられている。図1のセンスアンプドライバ24は、十数個のセンスアンプに対して1個設けられている。
図9は、第1実施例の引き下げ回路の動作を示すタイムチャートである。アクセスするバンク信号がアクティブになるのに応答して、オーバードライブ信号odsが立ち上がる。これに応じて、切り換え回路26がS/A12に第2の電圧VH2を供給するように切り換わる。ここでは、オーバードライブ信号odsが立ち上がった後、バンク毎に決定される/RAS系のタイミング信号でセンスアンプ活性化信号twlが立ち上がり、これに応じて検出器活性化信号enも立ち上がり、検出器35が活性化する。検出器の活性化タイミングは、オーバードライブが終了するまでの間であれば特に制限はないが、検出器による消費電流の低減のため、バンクが非活性化の時には活性化しないことが望ましい。なお、検出器35はカレントミラー回路を使用しており、貫通電流が流れるので消費電流が大きく、このような制御が効果的である。
12 センスアンプ
24 センスアンプ駆動回路(ドライバ)
25 プリチャージレベル生成回路
26 切り換え回路
27 センスアンプ用電源切り換え制御回路
31−0〜31−3 引き下げ回路
32 参照電圧生成回路
33 第1電圧供給線
34 第2電圧供給線
35 検出器
36 検出器活性化回路
37 引き下げトランジスタ回路
Claims (3)
- 複数のセンスアンプと、
第1の電圧を第1電源供給線に供給する第1電源と、
前記第1の電圧より高い第2の電圧を第2電源供給線に供給する第2電源と、
オーバードライブ信号に応じて、前記センスアンプの電源線に前記第2電源供給線を接続し、引き続いて前記第1電源供給線に接続するように切り換える切り換え回路と、
前記複数のセンスアンプのうち活性化されるセンスアンプの個数に応じて、前記電源線を前記第2電源供給線に接続する期間を変化させるように、前記オーバードライブ信号の活性化期間を制御するオーバードライブ信号延長回路と、
前記第1電源供給線の電圧と、前記第1の電圧以上の参照電圧とを比較し、前記第1電源供給線の電圧が、前記参照電圧以上であることを検出して検出信号を出力する検出回路と、
前記検出信号に応答して、前記第1電源供給線の電圧を引き下げる引き下げ回路と、
を備えることを特徴とする半導体装置。 - 前記オーバードライブ信号と前記センスアンプを活性化させるセンスアンプ活性化信号とに基づいて検出回路活性化信号を発生する検出回路活性化回路を有し、
前記切り換え回路が、前記電源線への接続を前記第2電源供給線から前記第1電源供給線に切り換え、且つ、前記検出回路活性化信号により前記検出回路が活性化された後、
前記第1電源供給線の電圧が前記参照電圧以上であることを検出した場合には、前記第1電源供給線の電圧が前記参照電圧以下に降下したときに前記検出回路は非活性化され、前記引き下げ回路は非活性化されることを特徴とする請求項1に記載の半導体装置。 - 前記オーバードライブ信号と前記センスアンプを活性化させるセンスアンプ活性化信号とに基づいて検出回路活性化信号を発生する検出回路活性化回路を有し、
前記切り換え回路が、前記電源線への接続を前記第2電源供給線から前記第1電源供給線に切り換え、且つ、前記検出回路活性化信号により前記検出回路が活性化された後、
一定期間経過しても前記第1電源供給線の電圧が前記参照電圧以上であることを検出しない場合には、前記検出回路は非活性化されることを特徴とする請求項1に記載の半導体装置。
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