JPH10302467A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10302467A JPH10302467A JP9103754A JP10375497A JPH10302467A JP H10302467 A JPH10302467 A JP H10302467A JP 9103754 A JP9103754 A JP 9103754A JP 10375497 A JP10375497 A JP 10375497A JP H10302467 A JPH10302467 A JP H10302467A
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- power supply
- supply voltage
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Abstract
(57)【要約】
【課題】 電源電圧に応じてオーバドライブ時間を可変
することにより、最適にビット線の増幅動作を行う。 【解決手段】 データの読み出しを行った後のオーバド
ライブ方式を用いたセンスアンプによる増幅動作におい
てオーバドライブパルス生成回路１３には、インバータ
Ｉｖ１〜Ｉｖｎにより構成される遅延回路Ｄ１とインバ
ータＩｖａ１、Ｉｖａ２からなる遅延回路Ｄ２が設けら
れ、電源電圧モニタ回路から出力される電源電圧が設定
値よりも高いか否かを判断する判断結果信号／φおよび
判断結果信号φに基づきスイッチング手段ＳＷ１，ＳＷ
２が接続経路を切り換えビット線のオーバドライブ時間
を制御するオーバドライブパルスＯＤＰの出力時間を制
御する。
することにより、最適にビット線の増幅動作を行う。 【解決手段】 データの読み出しを行った後のオーバド
ライブ方式を用いたセンスアンプによる増幅動作におい
てオーバドライブパルス生成回路１３には、インバータ
Ｉｖ１〜Ｉｖｎにより構成される遅延回路Ｄ１とインバ
ータＩｖａ１、Ｉｖａ２からなる遅延回路Ｄ２が設けら
れ、電源電圧モニタ回路から出力される電源電圧が設定
値よりも高いか否かを判断する判断結果信号／φおよび
判断結果信号φに基づきスイッチング手段ＳＷ１，ＳＷ
２が接続経路を切り換えビット線のオーバドライブ時間
を制御するオーバドライブパルスＯＤＰの出力時間を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリにお
けるビット線のオーバドライブ時間の制御に適用して有
効な技術に関するものである。
置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリにお
けるビット線のオーバドライブ時間の制御に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置であるメモリでは、消
費電流の低減やチップサイズの縮小化のために電源電圧
を降圧電源回路により所定の電圧まで降圧し、その降圧
電源電圧を周辺回路やメモリマットなどに供給を行って
いる。
ＲＡＭなどの半導体集積回路装置であるメモリでは、消
費電流の低減やチップサイズの縮小化のために電源電圧
を降圧電源回路により所定の電圧まで降圧し、その降圧
電源電圧を周辺回路やメモリマットなどに供給を行って
いる。
【０００３】しかし、データの読み出しを行った後のセ
ンスアンプによるビット線の増幅動作において、この増
幅を降圧電源電圧のみで行うと、その定められた電圧ま
でのビット線の増幅に時間が掛かってしまうので、一定
の時間だけ電源電圧を用いて増幅する、いわゆる、オー
バドライブをさせた後、降圧電源電圧ての増幅を行って
いる。
ンスアンプによるビット線の増幅動作において、この増
幅を降圧電源電圧のみで行うと、その定められた電圧ま
でのビット線の増幅に時間が掛かってしまうので、一定
の時間だけ電源電圧を用いて増幅する、いわゆる、オー
バドライブをさせた後、降圧電源電圧ての増幅を行って
いる。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
テストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ８
５〜Ｐ８８があり、この文献には、ＤＲＡＭにおけるト
ランジスタセルの基本動作などが記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
テストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ８
５〜Ｐ８８があり、この文献には、ＤＲＡＭにおけるト
ランジスタセルの基本動作などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なビット線のオーバドライブ動作では、次のような問題
点があることが本発明者により見い出された。
なビット線のオーバドライブ動作では、次のような問題
点があることが本発明者により見い出された。
【０００６】すなわち、電源電圧が変動した場合でもオ
ーバドライブ時間の変化が少ないので、電源電圧が高い
とオーバドライブ時間が長すぎることになり過剰なオー
バドライブとなるので消費電流が増加してしまうという
問題がある。
ーバドライブ時間の変化が少ないので、電源電圧が高い
とオーバドライブ時間が長すぎることになり過剰なオー
バドライブとなるので消費電流が増加してしまうという
問題がある。
【０００７】また、電源電圧が低い場合、オーバドライ
ブ時間が足りなくなりオーバードライブ不足となってデ
ータの読み出しエラーなどが発生してしまうという問題
がある。
ブ時間が足りなくなりオーバードライブ不足となってデ
ータの読み出しエラーなどが発生してしまうという問題
がある。
【０００８】本発明の目的は、電源電圧に応じてオーバ
ドライブ時間を可変することにより、最適にビット線の
初期設定を行うことのできる半導体集積回路装置を提供
することにある。
ドライブ時間を可変することにより、最適にビット線の
初期設定を行うことのできる半導体集積回路装置を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、電源電圧が所定の電圧値よりも高いか低いかをモニ
タし、モニタ信号を出力する電源電圧モニタ回路と、該
電源電圧モニタ回路から出力されるモニタ信号に応じて
オーバドライブパルスを可変し、ビット線をオーバドラ
イブするオーバドライブ時間を制御するオーバドライブ
パルス生成回路とを設けたものである。
は、電源電圧が所定の電圧値よりも高いか低いかをモニ
タし、モニタ信号を出力する電源電圧モニタ回路と、該
電源電圧モニタ回路から出力されるモニタ信号に応じて
オーバドライブパルスを可変し、ビット線をオーバドラ
イブするオーバドライブ時間を制御するオーバドライブ
パルス生成回路とを設けたものである。
【００１２】また、本発明の半導体集積回路装置は、前
記オーバドライブパルス生成回路が、センスアンプの動
作を許可するセンスアンプ許可信号を遅延させて少なく
とも２つのパルス幅のオーバドライブパルスを生成する
少なくとも２つの遅延回路と、電源電圧モニタ回路のモ
ニタ信号に基づいて該遅延回路の接続経路を切り換える
ことによりオーバドライブパルスの遅延時間を制御する
スイッチング手段とよりなるものである。
記オーバドライブパルス生成回路が、センスアンプの動
作を許可するセンスアンプ許可信号を遅延させて少なく
とも２つのパルス幅のオーバドライブパルスを生成する
少なくとも２つの遅延回路と、電源電圧モニタ回路のモ
ニタ信号に基づいて該遅延回路の接続経路を切り換える
ことによりオーバドライブパルスの遅延時間を制御する
スイッチング手段とよりなるものである。
【００１３】それらにより、簡単な回路構成で、容易に
電源電圧値に応じてオーバドライブパルスの長さを可変
できるので、オーバドライブ時間を最適に制御すること
ができる。
電源電圧値に応じてオーバドライブパルスの長さを可変
できるので、オーバドライブ時間を最適に制御すること
ができる。
【００１４】さらに、本発明の半導体集積回路装置は、
前記遅延手段が、ＣＭＯＳ構成のインバータをチェーン
接続した構成よりなるものである。
前記遅延手段が、ＣＭＯＳ構成のインバータをチェーン
接続した構成よりなるものである。
【００１５】それにより、容易に様々な遅延時間を生成
できる遅延回路を構成することができる。
できる遅延回路を構成することができる。
【００１６】以上のことにより、ビット線のオーバドラ
イブ時間を電源電圧の値に見合った最適な時間となるよ
うに制御できるので、ビット線の過剰なオーバドライブ
による消費電流の増加を低減するこができ、かつオーバ
ドライブ時間の不足によるデータの読み出しエラーなど
を防止することができる。
イブ時間を電源電圧の値に見合った最適な時間となるよ
うに制御できるので、ビット線の過剰なオーバドライブ
による消費電流の増加を低減するこができ、かつオーバ
ドライブ時間の不足によるデータの読み出しエラーなど
を防止することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたセンスアンプの回路図、図３は、本
発明の一実施の形態によるメモリに設けられたオーバド
ライブパルス生成回路の回路図、図４は、本発明の一実
施の形態によるメモリに設けられた電源電圧モニタ回路
の回路図、図５は、本発明の一実施の形態によるオーバ
ドライブパルス生成回路における各種信号のタイミング
チャート、図６は、本発明の一実施の形態によるセンス
アンプにおける各種信号のタイミングチャートである。
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたセンスアンプの回路図、図３は、本
発明の一実施の形態によるメモリに設けられたオーバド
ライブパルス生成回路の回路図、図４は、本発明の一実
施の形態によるメモリに設けられた電源電圧モニタ回路
の回路図、図５は、本発明の一実施の形態によるオーバ
ドライブパルス生成回路における各種信号のタイミング
チャート、図６は、本発明の一実施の形態によるセンス
アンプにおける各種信号のタイミングチャートである。
【００１９】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられ、ｎ本の
ワード線とｍ対のビット線とからなるメモリマット２が
設けられている。
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられ、ｎ本の
ワード線とｍ対のビット線とからなるメモリマット２が
設けられている。
【００２０】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。
【００２１】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２の各々
のセル読み出し信号を増幅するセンスアンプ７が各々の
ビット対線に対応して設けられている。
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２の各々
のセル読み出し信号を増幅するセンスアンプ７が各々の
ビット対線に対応して設けられている。
【００２２】ここで、センスアンプ７は、図２に示すよ
うに、ＮチャネルＭＯＳであるトランジスタＴＲ１〜Ｔ
Ｒ３、ＰチャネルＭＯＳであるトランジスタＴＲ４，Ｔ
Ｒ５および供給電圧切り換え回路ＫＫから構成されてい
る。
うに、ＮチャネルＭＯＳであるトランジスタＴＲ１〜Ｔ
Ｒ３、ＰチャネルＭＯＳであるトランジスタＴＲ４，Ｔ
Ｒ５および供給電圧切り換え回路ＫＫから構成されてい
る。
【００２３】そして、トランジスタＴＲ１，ＴＲ４の一
方の接続部ならびにトランジスタＴＲ２，ＴＲ５のゲー
トがビット線Ｂと電気的に接続され、トランジスタＴＲ
１，ＴＲ４のゲートおよびトランジスタＴＲ２，ＴＲ５
の他方の接続部がビット線／Ｂと電気的に接続されてい
る。
方の接続部ならびにトランジスタＴＲ２，ＴＲ５のゲー
トがビット線Ｂと電気的に接続され、トランジスタＴＲ
１，ＴＲ４のゲートおよびトランジスタＴＲ２，ＴＲ５
の他方の接続部がビット線／Ｂと電気的に接続されてい
る。
【００２４】また、トランジスタＴＲ１の他方の接続部
とトランジスタＴＲ２の一方の接続部は、トランジスタ
ＴＲ３の一方の接続部と電気的に接続され、トランジス
タＴＲ３の他方の接続部はグランド電位ＶSSと電気的に
接続されている。さらに、トランジスタＴＲ３のゲート
には、後述する入出力制御回路から出力される制御信号
ＳＡＮが入力されるように電気的に接続されている。
とトランジスタＴＲ２の一方の接続部は、トランジスタ
ＴＲ３の一方の接続部と電気的に接続され、トランジス
タＴＲ３の他方の接続部はグランド電位ＶSSと電気的に
接続されている。さらに、トランジスタＴＲ３のゲート
には、後述する入出力制御回路から出力される制御信号
ＳＡＮが入力されるように電気的に接続されている。
【００２５】次に、トランジスタＴＲ４の他方の接続
部、トランジスタＴＲ５の一方の接続部は、供給電圧切
り換え回路ＫＫと電気的に接続されている。この供給電
圧切り換え回路ＫＫは、ＮチャネルＭＯＳであるトラン
ジスタＴＲ６ならびにＰチャネルＭＯＳであるトランジ
スタＴＲ７により構成されている。
部、トランジスタＴＲ５の一方の接続部は、供給電圧切
り換え回路ＫＫと電気的に接続されている。この供給電
圧切り換え回路ＫＫは、ＮチャネルＭＯＳであるトラン
ジスタＴＲ６ならびにＰチャネルＭＯＳであるトランジ
スタＴＲ７により構成されている。
【００２６】そして、トランジスタＴＲ６，ＴＲ７の他
方の接続部が、前述したトランジスタＴＲ４の他方の接
続部およびトランジスタＴＲ５の一方の接続部と電気的
に接続されている。
方の接続部が、前述したトランジスタＴＲ４の他方の接
続部およびトランジスタＴＲ５の一方の接続部と電気的
に接続されている。
【００２７】また、トランジスタＴＲ６の一方の接続部
には、メモリ１（図１）に設けられた降圧電源回路によ
り降圧された降圧電源電圧ＶDLが電気的に接続されてお
り、トランジスタＴＲ７の一方の接続部は、電源電圧Ｖ
ccが電気的に接続されている。
には、メモリ１（図１）に設けられた降圧電源回路によ
り降圧された降圧電源電圧ＶDLが電気的に接続されてお
り、トランジスタＴＲ７の一方の接続部は、電源電圧Ｖ
ccが電気的に接続されている。
【００２８】さらに、トランジスタＴＲ６のゲートに
は、入出力制御回路から出力されるセンスアンプ７に降
圧電源電圧ＶDLを供給するための切り換え信号である制
御信号ＳＡＰが入力されるように電気的に接続されてい
る。
は、入出力制御回路から出力されるセンスアンプ７に降
圧電源電圧ＶDLを供給するための切り換え信号である制
御信号ＳＡＰが入力されるように電気的に接続されてい
る。
【００２９】また、トランジスタＴＲ７のゲートは、入
出力制御回路に設けられた後述するオーバドライブパル
ス生成回路から出力されるオーバドライブ時間を設定す
るオーバドライブパルスＯＤＰが入力されるように電気
的に接続されている。
出力制御回路に設けられた後述するオーバドライブパル
ス生成回路から出力されるオーバドライブ時間を設定す
るオーバドライブパルスＯＤＰが入力されるように電気
的に接続されている。
【００３０】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。
【００３１】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。
【００３２】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。
【００３３】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御などを行う制御回路１２が設けられており、こ
の制御回路１２を介してセンスアンプ７とデータ入力バ
ッファ１０、データ出力バッファ１１のデータのやり取
りが行われるようになっている。
１０、データ出力バッファ１１により入出力されるデー
タの制御などを行う制御回路１２が設けられており、こ
の制御回路１２を介してセンスアンプ７とデータ入力バ
ッファ１０、データ出力バッファ１１のデータのやり取
りが行われるようになっている。
【００３４】そして、制御回路１２には、ビット線のオ
ーバドライブ時間を設定するオーバドライブパルスを生
成するための後述するオーバドライブパルス生成回路１
３が設けられている。
ーバドライブ時間を設定するオーバドライブパルスを生
成するための後述するオーバドライブパルス生成回路１
３が設けられている。
【００３５】さらに、メモリ１は電源電圧をモニタし、
その電源電圧値が設定レベルよりも高いか否かを判断し
て、その判断結果信号を出力する電源電圧モニタ回路１
４が設けられている。
その電源電圧値が設定レベルよりも高いか否かを判断し
て、その判断結果信号を出力する電源電圧モニタ回路１
４が設けられている。
【００３６】次に、制御回路１２に設けられたオーバド
ライブパルス生成回路１３について図３を用いて説明す
る。
ライブパルス生成回路１３について図３を用いて説明す
る。
【００３７】まず、オーバドライブパルス生成回路１３
は、所定の数のインバータＩｖ１〜Ｉｖｎ、インバータ
Ｉｖａ１〜Ｉｖａ３、否定論理和回路であるノア回路Ｎ
ＯＲ１，ＮＯＲ２、ＰチャネルＭＯＳであるトランジス
タＴ１，Ｔ２、ＮチャネルＭＯＳであるトランジスタＴ
３，Ｔ４により構成されている。
は、所定の数のインバータＩｖ１〜Ｉｖｎ、インバータ
Ｉｖａ１〜Ｉｖａ３、否定論理和回路であるノア回路Ｎ
ＯＲ１，ＮＯＲ２、ＰチャネルＭＯＳであるトランジス
タＴ１，Ｔ２、ＮチャネルＭＯＳであるトランジスタＴ
３，Ｔ４により構成されている。
【００３８】また、トランジスタＴ１，Ｔ３およびトラ
ンジスタＴ２，Ｔ４は、それぞれ並列接続されてスイッ
チング手段ＳＷ１，ＳＷ２を構成している。
ンジスタＴ２，Ｔ４は、それぞれ並列接続されてスイッ
チング手段ＳＷ１，ＳＷ２を構成している。
【００３９】次に、インバータＩｖ１〜Ｉｖｎは直列接
続されており、これらインバータＩｖ１〜Ｉｖｎにおり
遅延回路Ｄ１が構成されている。そして、インバータＩ
ｖ１の入力部ならびにノア回路ＮＯＲ１，ＮＯＲ２の他
方の入力部にはセンスアンプの動作を許可する信号であ
るセンスアンプイネーブル信号（センスアンプ許可信
号）／ＳＡＥが入力されるように電気的に接続されてい
る。
続されており、これらインバータＩｖ１〜Ｉｖｎにおり
遅延回路Ｄ１が構成されている。そして、インバータＩ
ｖ１の入力部ならびにノア回路ＮＯＲ１，ＮＯＲ２の他
方の入力部にはセンスアンプの動作を許可する信号であ
るセンスアンプイネーブル信号（センスアンプ許可信
号）／ＳＡＥが入力されるように電気的に接続されてい
る。
【００４０】また、並列接続されたトランジスタＴ１，
Ｔ３において、一方の接続部にはインバータＩｖｎの出
力部が電気的に接続され、他方の接続部はノア回路ＮＯ
Ｒ１一方の入力部ならびにインバータＩｖａ２の出力部
と電気的に接続されている。
Ｔ３において、一方の接続部にはインバータＩｖｎの出
力部が電気的に接続され、他方の接続部はノア回路ＮＯ
Ｒ１一方の入力部ならびにインバータＩｖａ２の出力部
と電気的に接続されている。
【００４１】同様に、並列接続されたトランジスタＴ
２，Ｔ４の一方の接続部にもインバータＩｖｎの出力部
が電気的に接続され、トランジスタＴ２とトランジスタ
Ｔ３のゲートには、電源電圧モニタ回路１４から出力さ
れた判断結果信号（モニタ信号）／φが入力されるよう
に電気的に接続されている。
２，Ｔ４の一方の接続部にもインバータＩｖｎの出力部
が電気的に接続され、トランジスタＴ２とトランジスタ
Ｔ３のゲートには、電源電圧モニタ回路１４から出力さ
れた判断結果信号（モニタ信号）／φが入力されるよう
に電気的に接続されている。
【００４２】さらに、トランジスタＴ１，Ｔ４のゲート
には、電源電圧モニタ回路１４から出力される判断結果
信号／φの反転信号である判断結果信号（モニタ信号）
φが入力されるように電気的に接続されている。
には、電源電圧モニタ回路１４から出力される判断結果
信号／φの反転信号である判断結果信号（モニタ信号）
φが入力されるように電気的に接続されている。
【００４３】また、並列接続されたトランジスタＴ２，
Ｔ４の他方の接続部には、インバータＩｖａ１の入力部
と電気的に接続されており、インバータＩｖａ１の出力
部は、インバータＩｖａ２の入力部と電気的に接続され
ている。そして、これらインバータＩｖａ１，Ｉｖａ２
により遅延回路Ｄ２が構成されている。
Ｔ４の他方の接続部には、インバータＩｖａ１の入力部
と電気的に接続されており、インバータＩｖａ１の出力
部は、インバータＩｖａ２の入力部と電気的に接続され
ている。そして、これらインバータＩｖａ１，Ｉｖａ２
により遅延回路Ｄ２が構成されている。
【００４４】さらに、ノア回路ＮＯＲ１の出力部は、ノ
ア回路ＮＯＲ２の一方の入力部と電気的に接続され、そ
のノア回路ＮＯＲ２の出力部はインバータＩｖａ３の入
力部と電気的に接続されている。
ア回路ＮＯＲ２の一方の入力部と電気的に接続され、そ
のノア回路ＮＯＲ２の出力部はインバータＩｖａ３の入
力部と電気的に接続されている。
【００４５】そして、このインバータＩｖａ３の出力部
から出力される信号がオーバドライブ時間を設定するオ
ーバドライブパルスＯＤＰとして出力されることにな
る。
から出力される信号がオーバドライブ時間を設定するオ
ーバドライブパルスＯＤＰとして出力されることにな
る。
【００４６】次に、電源電圧モニタ回路１４を図４を用
いて説明する。
いて説明する。
【００４７】まず、電源電圧モニタ回路１４は、Ｐチャ
ネルＭＯＳであるトランジスタＴ５〜Ｔ１３、Ｎチャネ
ルＭＯＳであるトランジスタＴ１４〜Ｔ１８ならびにイ
ンバータＩｖａ４により構成されている。
ネルＭＯＳであるトランジスタＴ５〜Ｔ１３、Ｎチャネ
ルＭＯＳであるトランジスタＴ１４〜Ｔ１８ならびにイ
ンバータＩｖａ４により構成されている。
【００４８】そして、トランジスタＴ５，Ｔ６，Ｔ１
４，Ｔ１５は直列接続されており、トランジスタＴ５の
一方の接続部は電源電圧ＶCCと電気的に接続され、トラ
ンジスタＴ１５の他方の接続部はグランド電位ＶSSと電
気的に接続されている。
４，Ｔ１５は直列接続されており、トランジスタＴ５の
一方の接続部は電源電圧ＶCCと電気的に接続され、トラ
ンジスタＴ１５の他方の接続部はグランド電位ＶSSと電
気的に接続されている。
【００４９】また、トランジスタＴ５，Ｔ６のゲート
は、それぞれのトランジスタＴ５，Ｔ６における他方の
接続部と電気的に接続されており、トランジスタＴ１５
のゲートは、トランジスタＴ１５の一方の接続部と電気
的に接続されている。
は、それぞれのトランジスタＴ５，Ｔ６における他方の
接続部と電気的に接続されており、トランジスタＴ１５
のゲートは、トランジスタＴ１５の一方の接続部と電気
的に接続されている。
【００５０】さらに、トランジスタＴ１４，Ｔ１６のゲ
ートには、定電圧回路により生成された一定電圧の基準
電圧ＶREF が入力されるように電気的に接続されてお
り、トランジスタＴ１６の一方の接続部には、トランジ
スタＴ７，Ｔ８のゲートおよびトランジスタＴ７の他方
の接続部が電気的に接続されている。
ートには、定電圧回路により生成された一定電圧の基準
電圧ＶREF が入力されるように電気的に接続されてお
り、トランジスタＴ１６の一方の接続部には、トランジ
スタＴ７，Ｔ８のゲートおよびトランジスタＴ７の他方
の接続部が電気的に接続されている。
【００５１】また、トランジスタＴ７，Ｔ８の一方の接
続部には、電源電圧ＶCCが電気的に接続され、トランジ
スタＴ８の他方の接続部から出力される信号が、判断結
果信号／φとしてオーバドライブパルス生成回路１３
（図３）に入力される。
続部には、電源電圧ＶCCが電気的に接続され、トランジ
スタＴ８の他方の接続部から出力される信号が、判断結
果信号／φとしてオーバドライブパルス生成回路１３
（図３）に入力される。
【００５２】さらに、トランジスタＴ８の他方の接続部
は、トランジスタＴ１７の一方の接続部と電気的に接続
されており、トランジスタＴ１６，Ｔ１７の他方の接続
部は、トランジスタＴ１８の一方の接続部と電気的に接
続されている。
は、トランジスタＴ１７の一方の接続部と電気的に接続
されており、トランジスタＴ１６，Ｔ１７の他方の接続
部は、トランジスタＴ１８の一方の接続部と電気的に接
続されている。
【００５３】そして、トランジスタＴ１８の他方の接続
部は、グランド電位ＶSSと電気的に接続され、そのゲー
トはトランジスタＴ１４の他方の接続部と電気的に接続
されている。
部は、グランド電位ＶSSと電気的に接続され、そのゲー
トはトランジスタＴ１４の他方の接続部と電気的に接続
されている。
【００５４】また、トランジスタＴ８の他方の接続部
は、インバータＩｖａ４の入力部と電気的に接続されて
おり、このインバータＩｖａ４の出力部から出力される
信号が判断結果信号／φの反転信号である判断結果信号
φとしてオーバドライブパルス生成回路１３（図３）に
入力される。
は、インバータＩｖａ４の入力部と電気的に接続されて
おり、このインバータＩｖａ４の出力部から出力される
信号が判断結果信号／φの反転信号である判断結果信号
φとしてオーバドライブパルス生成回路１３（図３）に
入力される。
【００５５】さらに、トランジスタＴ９〜Ｔ１３は、直
列接続されており、トランジスタＴ９の一方の接続部が
電源電圧ＶCCと電気的に接続され、トランジスタＴ１３
の他方の接続部およびゲートがグランド電位ＶSSと電気
的に接続されている。
列接続されており、トランジスタＴ９の一方の接続部が
電源電圧ＶCCと電気的に接続され、トランジスタＴ１３
の他方の接続部およびゲートがグランド電位ＶSSと電気
的に接続されている。
【００５６】また、トランジスタＴ９〜Ｔ１２のゲート
は、各々のトランジスタの他方の接続部と電気的に接続
され、トランジスタＴ１７のゲートは、トランジスタＴ
１０のゲートおよび他方の接続部と電気的に接続されて
いる。
は、各々のトランジスタの他方の接続部と電気的に接続
され、トランジスタＴ１７のゲートは、トランジスタＴ
１０のゲートおよび他方の接続部と電気的に接続されて
いる。
【００５７】そして、前述した基準電圧ＶREF と直列接
続されたトランジスタＴ９〜Ｔ１３により設定された電
圧値（ノードＤにおける電圧）とを比較し、基準電圧Ｖ
REFよりもノードＤにおける電圧が高い場合、すなわ
ち、電源電圧が設定値よりも高くなると判断結果信号／
φは、’Ｌｏ’、判断結果信号φは’Ｈｉ’となる。
続されたトランジスタＴ９〜Ｔ１３により設定された電
圧値（ノードＤにおける電圧）とを比較し、基準電圧Ｖ
REFよりもノードＤにおける電圧が高い場合、すなわ
ち、電源電圧が設定値よりも高くなると判断結果信号／
φは、’Ｌｏ’、判断結果信号φは’Ｈｉ’となる。
【００５８】また、基準電圧ＶREF よりもノードＤにお
ける電圧が低い場合、すなわち、電源電圧が設定値より
も低くなると判断結果信号／φは、’Ｈｉ’、判断結果
信号φは’Ｌｏ’となる。
ける電圧が低い場合、すなわち、電源電圧が設定値より
も低くなると判断結果信号／φは、’Ｈｉ’、判断結果
信号φは’Ｌｏ’となる。
【００５９】次に、本実施の形態の作用を図１〜図４、
および図５、図６のタイミングチャートを用いて説明す
る。
および図５、図６のタイミングチャートを用いて説明す
る。
【００６０】まず、データの読み出しを行った後のセン
スアンプによるビット線の増幅動作を行う場合に制御回
路１２から出力されるセンスアンプイネーブル信号／Ｓ
ＡＥがオーバドライブパルス生成回路１３に入力され
る。
スアンプによるビット線の増幅動作を行う場合に制御回
路１２から出力されるセンスアンプイネーブル信号／Ｓ
ＡＥがオーバドライブパルス生成回路１３に入力され
る。
【００６１】この時、電源電圧モニタ回路１４は、前述
したように電源電圧ＶCCが設定値より高いか否かを判断
し、電源電圧ＶCCが設定値よりも高い場合には、Ｌｏ信
号の判断結果信号／φおよびＨｉ信号の判断結果信号φ
がオーバドライブパルス生成回路１３のスイッチング手
段ＳＷ１，ＳＷ２に出力されている。
したように電源電圧ＶCCが設定値より高いか否かを判断
し、電源電圧ＶCCが設定値よりも高い場合には、Ｌｏ信
号の判断結果信号／φおよびＨｉ信号の判断結果信号φ
がオーバドライブパルス生成回路１３のスイッチング手
段ＳＷ１，ＳＷ２に出力されている。
【００６２】よって、スイッチング手段ＳＷ１は導通状
態、スイッチング手段ＳＷ２は非導通状態となり、イン
バータＩｖａ１，Ｉｖａ２を介さずにインバータＩｖｎ
の出力はノア回路ＮＯＲ１の一方の入力部に入力される
ことになる。
態、スイッチング手段ＳＷ２は非導通状態となり、イン
バータＩｖａ１，Ｉｖａ２を介さずにインバータＩｖｎ
の出力はノア回路ＮＯＲ１の一方の入力部に入力される
ことになる。
【００６３】したがって、図３におけるノードＡは、図
５に示すように、遅延回路Ｄ１によって遅延された時間
だけＨｉ信号となるのでノア回路ＮＯＲ１の出力（図
３、ノードＢ）は、遅延時間だけＬｏ信号となり、ノア
回路ＮＯＲ２の出力（図３、ノードＣ）も遅延時間だけ
Ｈｉ信号が出力される。
５に示すように、遅延回路Ｄ１によって遅延された時間
だけＨｉ信号となるのでノア回路ＮＯＲ１の出力（図
３、ノードＢ）は、遅延時間だけＬｏ信号となり、ノア
回路ＮＯＲ２の出力（図３、ノードＣ）も遅延時間だけ
Ｈｉ信号が出力される。
【００６４】そして、インバータＩｖａ３により反転さ
れたＬｏ信号のオーバドライブパルスＯＤＰが遅延時間
だけセンスアンプ７の供給電圧切り換え回路ＫＫにおけ
るトランジスタＴＲ７のゲートに入力され、同じく遅延
時間だけ電源電圧ＶCCをビット線Ｂに供給、すなわち、
ビット線Ｂをオーバドライブさせることになる。
れたＬｏ信号のオーバドライブパルスＯＤＰが遅延時間
だけセンスアンプ７の供給電圧切り換え回路ＫＫにおけ
るトランジスタＴＲ７のゲートに入力され、同じく遅延
時間だけ電源電圧ＶCCをビット線Ｂに供給、すなわち、
ビット線Ｂをオーバドライブさせることになる。
【００６５】また、図６に示すように、センスアンプ７
のトランジスタＴＲ３に入力される制御信号ＳＡＮは、
センスアンプイネーブル信号／ＳＡＥがＬｏ信号となる
とＨｉ信号となりビット線／Ｂをグランド電位としてい
る。
のトランジスタＴＲ３に入力される制御信号ＳＡＮは、
センスアンプイネーブル信号／ＳＡＥがＬｏ信号となる
とＨｉ信号となりビット線／Ｂをグランド電位としてい
る。
【００６６】さらに、同じくセンスアンプ７のトランジ
スタＴＲ６に入力される制御信号ＳＡＰも前述した遅延
時間だけＬｏ信号となるのでトランジスタＴＲ６がＯＦ
Ｆとなる。
スタＴＲ６に入力される制御信号ＳＡＰも前述した遅延
時間だけＬｏ信号となるのでトランジスタＴＲ６がＯＦ
Ｆとなる。
【００６７】次に、遅延が終了し、インバータＩｖｎの
出力がＬｏ信号となると、ノードＡ、ノードＢ、ノード
Ｃは、図５に示すように、それぞれＬｏ信号、Ｈｉ信
号、Ｌｏ信号となる。
出力がＬｏ信号となると、ノードＡ、ノードＢ、ノード
Ｃは、図５に示すように、それぞれＬｏ信号、Ｈｉ信
号、Ｌｏ信号となる。
【００６８】よって、図６に示すように、オーバドライ
ブパルスＯＤＰがＨｉ信号となり、同時に制御信号ＳＡ
ＰもＨｉ信号となるので、ビット線Ｂに供給する電源
が、電源電圧ＶCCから降圧電源電圧ＶDLに切り替わり、
オーバドライブが終了する。
ブパルスＯＤＰがＨｉ信号となり、同時に制御信号ＳＡ
ＰもＨｉ信号となるので、ビット線Ｂに供給する電源
が、電源電圧ＶCCから降圧電源電圧ＶDLに切り替わり、
オーバドライブが終了する。
【００６９】次に、電源電圧ＶCCが設定値よりも低い場
合について説明する。
合について説明する。
【００７０】まず、電源電圧モニタ回路１４が、電源電
圧ＶCCが設定値よりも低いと判断すると、Ｈｉ信号の判
断結果信号／φおよびＬｏ信号の判断結果信号φをオー
バドライブパルス生成回路１３のスイッチング手段ＳＷ
１，ＳＷ２に出力し、スイッチング手段ＳＷ１を非導通
状態、スイッチング手段ＳＷ２を導通状態にさせる。
圧ＶCCが設定値よりも低いと判断すると、Ｈｉ信号の判
断結果信号／φおよびＬｏ信号の判断結果信号φをオー
バドライブパルス生成回路１３のスイッチング手段ＳＷ
１，ＳＷ２に出力し、スイッチング手段ＳＷ１を非導通
状態、スイッチング手段ＳＷ２を導通状態にさせる。
【００７１】よって、遅延回路Ｄ１により遅延されたセ
ンスアンプイネーブル信号／ＳＡＥは、後段の遅延回路
Ｄ２のインバータＩｖａ１，Ｉｖａ２によってより遅延
されてノア回路ＮＯＲ１一方の入力部に入力されること
になる。
ンスアンプイネーブル信号／ＳＡＥは、後段の遅延回路
Ｄ２のインバータＩｖａ１，Ｉｖａ２によってより遅延
されてノア回路ＮＯＲ１一方の入力部に入力されること
になる。
【００７２】図３におけるノードＡは、図５の点線に示
すように、インバータＩｖ１〜Ｉｖｎ、インバータＩｖ
ａ１、Ｉｖａ２によって遅延された時間だけＨｉ信号と
なるのでノア回路ＮＯＲ１の出力（図３、ノードＢ）も
同様に、その遅延時間だけＬｏ信号となり、ノア回路Ｎ
ＯＲ２の出力（図３、ノードＣ）も前述した遅延時間だ
けＨｉ信号が出力される。
すように、インバータＩｖ１〜Ｉｖｎ、インバータＩｖ
ａ１、Ｉｖａ２によって遅延された時間だけＨｉ信号と
なるのでノア回路ＮＯＲ１の出力（図３、ノードＢ）も
同様に、その遅延時間だけＬｏ信号となり、ノア回路Ｎ
ＯＲ２の出力（図３、ノードＣ）も前述した遅延時間だ
けＨｉ信号が出力される。
【００７３】そして、図５の点線に示すように、インバ
ータＩｖａ３により反転されたＬｏ信号のオーバドライ
ブパルスＯＤＰが遅延時間だけセンスアンプ７の供給電
圧切り換え回路ＫＫにおけるトランジスタＴＲ７のゲー
トに入力され、より長い遅延時間だけ電源電圧ＶCCによ
りビット線Ｂをオーバドライブさせることになる。
ータＩｖａ３により反転されたＬｏ信号のオーバドライ
ブパルスＯＤＰが遅延時間だけセンスアンプ７の供給電
圧切り換え回路ＫＫにおけるトランジスタＴＲ７のゲー
トに入力され、より長い遅延時間だけ電源電圧ＶCCによ
りビット線Ｂをオーバドライブさせることになる。
【００７４】また、図６に示すように、センスアンプ７
のトランジスタＴＲ３に入力される制御信号ＳＡＮは、
センスアンプイネーブル信号／ＳＡＥがＬｏ信号となる
とＨｉ信号となりビット線／Ｂをグランド電位としてい
る。
のトランジスタＴＲ３に入力される制御信号ＳＡＮは、
センスアンプイネーブル信号／ＳＡＥがＬｏ信号となる
とＨｉ信号となりビット線／Ｂをグランド電位としてい
る。
【００７５】さらに、同じくセンスアンプ７のトランジ
スタＴＲ６に入力される制御信号ＳＡＰも前述した遅延
時間だけＬｏ信号となるのでトランジスタＴＲ６がＯＦ
Ｆとなる。
スタＴＲ６に入力される制御信号ＳＡＰも前述した遅延
時間だけＬｏ信号となるのでトランジスタＴＲ６がＯＦ
Ｆとなる。
【００７６】次に、遅延が終了し、インバータＩｖｎの
出力がＬｏ信号となると、ノードＡ、ノードＢ、ノード
Ｃは、図５に示すように、それぞれＬｏ信号、Ｈｉ信
号、Ｌｏ信号となるり、図６に示すように、オーバドラ
イブパルスＯＤＰがＨｉ信号、制御信号ＳＡＰがＨｉ信
号となるので、ビット線Ｂに供給する電源が、電源電圧
ＶCCから降圧電源電圧ＶDLに切り替わり、オーバドライ
ブが終了する。
出力がＬｏ信号となると、ノードＡ、ノードＢ、ノード
Ｃは、図５に示すように、それぞれＬｏ信号、Ｈｉ信
号、Ｌｏ信号となるり、図６に示すように、オーバドラ
イブパルスＯＤＰがＨｉ信号、制御信号ＳＡＰがＨｉ信
号となるので、ビット線Ｂに供給する電源が、電源電圧
ＶCCから降圧電源電圧ＶDLに切り替わり、オーバドライ
ブが終了する。
【００７７】ここで、必要とされるオーバドライブの時
間は、電源電圧ＶCCが保証の電源電圧ＶCCの下限近傍で
急激に長くなる特性があるので、たとえば、電源電圧Ｖ
CCの規格値が3.３Ｖである場合、電源電圧ＶCCが3.０Ｖ
以下で急激に長いオーバドライブ時間が必要となってく
る。
間は、電源電圧ＶCCが保証の電源電圧ＶCCの下限近傍で
急激に長くなる特性があるので、たとえば、電源電圧Ｖ
CCの規格値が3.３Ｖである場合、電源電圧ＶCCが3.０Ｖ
以下で急激に長いオーバドライブ時間が必要となってく
る。
【００７８】また、電源電圧が３Ｖ以上では、インバー
タ遅延回路の電源依存と必要なオーバドライブ時間の電
源依存の特性がほぼ同じであり、オーバドライブ時間を
可変しなくても充分なオーバドライブ時間を確保するこ
とができる。
タ遅延回路の電源依存と必要なオーバドライブ時間の電
源依存の特性がほぼ同じであり、オーバドライブ時間を
可変しなくても充分なオーバドライブ時間を確保するこ
とができる。
【００７９】よって、通常、ＤＲＡＭなどのメモリで
は、動作保証電圧が3.３Ｖ±１０％であるので、電源電
圧ＶCCが低い場合のマージンを確保するために電源電圧
モニタ回路１４に設定する設定値を保証動作電圧の下限
である2.９Ｖとすることが望ましい。
は、動作保証電圧が3.３Ｖ±１０％であるので、電源電
圧ＶCCが低い場合のマージンを確保するために電源電圧
モニタ回路１４に設定する設定値を保証動作電圧の下限
である2.９Ｖとすることが望ましい。
【００８０】この場合、電源電圧ＶCCが2.９Ｖ以下とな
ると判断結果信号／φは、’Ｈｉ’となり、判断結果信
号φは’Ｌｏ’となって電源電圧モニタ回路１４から出
力されることになる。
ると判断結果信号／φは、’Ｈｉ’となり、判断結果信
号φは’Ｌｏ’となって電源電圧モニタ回路１４から出
力されることになる。
【００８１】それにより、本実施の形態では、メモリ１
に電源電圧に見合ったオーバドライブパルスＯＤＰを生
成するオーバドライブパルス生成回路１３を設けたこと
により、ビット線を過不足なくオーバドライブすること
により、メモリ１の消費電流を低減し、かつデータの読
み出しエラーなどを防止することができる。
に電源電圧に見合ったオーバドライブパルスＯＤＰを生
成するオーバドライブパルス生成回路１３を設けたこと
により、ビット線を過不足なくオーバドライブすること
により、メモリ１の消費電流を低減し、かつデータの読
み出しエラーなどを防止することができる。
【００８２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８３】たとえば、前記実施の形態では、遅延時間
を増加させるインバータが２段に直列接続された構成の
遅延回路であったが、これらのインバータは、２段以上
でもよく、たとえば、４段以上を直列接続するなど、要
求される遅延時間に見合った段数のインバータを設けて
最適な遅延時間の遅延回路を構成するようにすればよ
い。
を増加させるインバータが２段に直列接続された構成の
遅延回路であったが、これらのインバータは、２段以上
でもよく、たとえば、４段以上を直列接続するなど、要
求される遅延時間に見合った段数のインバータを設けて
最適な遅延時間の遅延回路を構成するようにすればよ
い。
【００８４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８５】（１）本発明によれば、ビット線のオーバ
ドライブ時間を制御するオーバドライブパルス生成回路
により、オーバドライブ時間を電源電圧の値に見合った
最適な時間となるように制御することができる。
ドライブ時間を制御するオーバドライブパルス生成回路
により、オーバドライブ時間を電源電圧の値に見合った
最適な時間となるように制御することができる。
【００８６】（２）また、本発明では、上記（１）によ
り、ビット線の過剰なオーバドライブによる消費電流の
増加を低減するこができ、かつオーバドライブ時間の不
足によるデータの読み出しエラーなどを防止することが
できる。
り、ビット線の過剰なオーバドライブによる消費電流の
増加を低減するこができ、かつオーバドライブ時間の不
足によるデータの読み出しエラーなどを防止することが
できる。
【図１】本発明の一実施の形態によるメモリのブロック
図である。
図である。
【図２】本発明の一実施の形態によるメモリに設けられ
たセンスアンプの回路図である。
たセンスアンプの回路図である。
【図３】本発明の一実施の形態によるメモリに設けられ
たオーバドライブパルス生成回路の回路図である。
たオーバドライブパルス生成回路の回路図である。
【図４】本発明の一実施の形態によるメモリに設けられ
た電源電圧モニタ回路の回路図である。
た電源電圧モニタ回路の回路図である。
【図５】本発明の一実施の形態によるオーバドライブパ
ルス生成回路における各種信号のタイミングチャートで
ある。
ルス生成回路における各種信号のタイミングチャートで
ある。
【図６】本発明の一実施の形態によるセンスアンプにお
ける各種信号のタイミングチャートである。
ける各種信号のタイミングチャートである。
１ メモリ（半導体集積回路装置） ２ メモリマット ３ ローデコーダ ４ ロードライバ ５ カラムデコーダ ６ カラムドライバ ７ センスアンプ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ データ入力バッファ １１ データ出力バッファ １２ 制御回路 １３ オーバドライブパルス生成回路 １４ 電源電圧モニタ回路 ＴＲ１〜ＴＲ７ トランジスタ Ｔ１〜Ｔ１８ トランジスタ Ｉｖ１〜Ｉｖｎ インバータ Ｉｖａ１〜Ｉｖａ４ インバータ ＮＯＲ１，ＮＯＲ２ ノア回路 ＳＷ１，ＳＷ２ スイッチング手段 ＫＫ 供給電圧切り換え回路 Ｄ１，Ｄ２ 遅延回路 Ｂ，／Ｂ ビット線 ＯＤＰ オーバドライブパルス ／ＳＡＥ センスアンプイネーブル信号（センスアンプ
許可信号） ／φ 判断結果信号（モニタ信号） φ 判断結果信号（モニタ信号） ＳＡＮ 制御信号 ＳＡＰ 制御信号 Ｖcc 電源電圧 ＶSS グランド電位 ＶDL 降圧電源電圧 ＶREF 基準電圧
許可信号） ／φ 判断結果信号（モニタ信号） φ 判断結果信号（モニタ信号） ＳＡＮ 制御信号 ＳＡＰ 制御信号 Ｖcc 電源電圧 ＶSS グランド電位 ＶDL 降圧電源電圧 ＶREF 基準電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮野 裕之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 利穂 吉郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 橋本 剛 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 電源電圧が所定の電圧値よりも高いか低
いかをモニタし、モニタ信号を出力する電源電圧モニタ
回路と、前記電源電圧モニタ回路から出力されるモニタ
信号に応じてオーバドライブパルスを可変し、ビット線
をオーバドライブするオーバドライブ時間を制御するオ
ーバドライブパルス生成回路とを設けたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記オーバドライブパルス生成回路が、センスア
ンプの動作を許可するセンスアンプ許可信号を遅延させ
て少なくとも２つのパルス幅のオーバドライブパルスを
生成する少なくとも２つの遅延回路と、前記電源電圧モ
ニタ回路のモニタ信号に基づいて前記遅延回路の接続経
路を切り換えることによりオーバドライブパルスの遅延
時間を制御するスイッチング手段とよりなることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記遅延手段が、ＣＭＯＳ構成のインバータをチ
ェーン接続した構成よりなることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103754A JPH10302467A (ja) | 1997-04-22 | 1997-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103754A JPH10302467A (ja) | 1997-04-22 | 1997-04-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302467A true JPH10302467A (ja) | 1998-11-13 |
Family
ID=14362350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103754A Pending JPH10302467A (ja) | 1997-04-22 | 1997-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302467A (ja) |
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