JPH1196758A

JPH1196758A - 半導体記憶装置

Info

Publication number: JPH1196758A
Application number: JP9252314A
Authority: JP
Inventors: Mamoru Kitamura; 守北村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】外部電源から内部電源を生成する内部電源回
路を備えた半導体記憶装置のパワーダウンモードでのア
クティブスタンバイ電流を削減する。【解決手段】トランジスタＱ１とトランジスタＱ２と
トランジスタＱ３とを直列に接続し、かつトランジスタ
Ｑ４とトランジスタＱ５とトランジスタＱ６とを直列に
接続して差動増幅器を構成する。さらに、トランジスタ
Ｑ３のベースにはＡＮＤ回路Ａ1の出力端子を接続し、
ＡＮＤ回路Ａ1の一方の入力端子には行アドレス制御信
号を入力し、ＡＮＤ回路Ａ1の他方の入力端子にはＮＡ
ＮＤ回路Ｎ1の出力端子を接続している。また、ＮＡＮ
Ｄ回路Ｎ1の一方の入力端子には行アドレス制御信号を
入力し、ＮＡＮＤ回路Ｎ1の他方の入力端子には増幅終
了信号を入力している。この構成により、行アドレス制
御信号と増幅終了信号により能力を切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関する。

【０００２】

【従来の技術】従来、メモリコントローラからのクロッ
ク信号を基準に動作する半導体記憶装置として同期型Ｄ
ＲＡＭがある。図６は、従来例の同期型ＤＲＡＭを示す
構成図である。図７、図８、図９、図１０は、それぞれ
同期型ＤＲＡＭのＡＣＴＩＶＡＴＥコマンド入力時、Ｒ
ＥＡＤコマンド入力時、ＷＲＩＴＥコマンド入力時、Ｐ
ＲＥＣＨＡＲＧＥコマンド入力時における信号波形図、
図１２は、行アドレス制御回路を示す図、図１３は、行
選択線に接続されているメモリセルのうちの１つとその
メモリセルに接続されたデジット線対とセンスアンプを
示す図である。図６、図７、図８、図９、図１０、図１
２および図１３を参照して一般的な同期型ＤＲＡＭの動
作を説明する。

【０００３】図６において、１，１１，３３，３７，４
６は端子、２，１２，３４，３８，４７は入力回路、
３，１３，３１，３５，４８はラッチ回路、４は列アド
レスバッファ、５は列デコーダ、７は行アドレスバッフ
ァ、８は列デコーダ、１０はメモリセルアレイ、１８は
行アドレス制御回路、２０は列アドレス制御回路、２３
はセンスアンプ、２５は書き込み制御回路、２７は読み
出し制御回路、３０はデータアンプ、３２は出力回路、
３９は内部クロック信号発生回路、４２は降圧電源回
路、４５は基準電位発生回路である。図６および、図７
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）、
（ｍ）、（ｎ）、（ｏ）において、時刻ｔ０で、端子群
１１にＡＣＴＩＶＡＴＥコマンド（行アドレス選択コマ
ンド、ＣＳバーとＲＡＳバーがＬＯＷレベル、ＣＡＳバ
ーとＷＥバーがＨＩＧＨレベル：以下、ＣＳバー、ＲＡ
Ｓバー、ＣＡＳバーおよびＷＥバーをそれぞれＣＳＢ，
ＲＡＳＢ，ＣＡＳＢおよびＷＥＢという）が端子３７の
クロック入力に対して定められた入力セットアップタイ
ム、入力ホールドタイムの間に入力されると、ＡＣＴＩ
ＶＡＴＥコマンドは入力回路１２を通してデコードさ
れ、ラッチ回路１３（Ｄ型フリップフロップ回路）に入
力される。

【０００４】また時刻ｔ０の端子３７に対するクロック
入力は、入力回路３８を通して内部クロック信号発生回
路３９に入力され、内部クロック信号発生回路３９にお
いて内部クロック信号４０が生成されて出力され、ラッ
チ回路３、１３および３５、書き込み制御回路２５、読
み出し制御回路２６に送られる。

【０００５】前記ＡＣＴＩＶＡＴＥコマンドは、ラッチ
回路１３において内部クロック信号４０によりラッチさ
れ、ラッチされたＡＣＴＩＶＡＴＥコマンド信号１４
は、行アドレス制御回路１８へ入力され、行アドレス制
御回路１８からは行アドレス制御信号１９が出力され
る。

【０００６】また、図６及び図７において、時刻ｔ０で
端子群１に入力される行アドレス入力（Ｘ）がクロック
入力に対して定められた入力セットアップタイム、入力
ホールドタイムの間に入力されると、入力回路２を通し
てラッチ回路３（Ｄ型フリップフロップ回路）に入力さ
れ、ラッチ回路３において内部クロック信号４０によっ
てラッチされる。ラッチされた行アドレス（Ｘ）は、そ
の後、行アドレスバッファ７を通して行デコーダ８に入
力され、行デコーダ８においては、行アドレス（Ｘ）に
対応する行選択線９が選択される。その後、センスアン
プを活性化させるため図１２の行アドレス制御回路にお
いて、増幅開始信号ａおよびｂ（図６の２２）がある時
間をおいて活性化される。

【０００７】図１３は、行選択線に接続されているメモ
リセルのうちの１つとそのメモリセルに接続されたデジ
ット線対とセンスアンプの例である。Ｑ１１，Ｑ１２，
Ｑ１３はＰチャネルＭＯＳトランジスタ、Ｑ８、Ｑ９，
Ｑ１０，Ｑ１４，Ｑ１５，Ｑ１６はＮチャネルＭＯＳト
ランジスタである。

【０００８】図１３において、行アドレス制御信号が出
力されるまではデジット線対（ＤＬ，ＤＬＢ）はイコラ
イズトランジスタ（図示せず）によってハーフＶＣＣレ
ベルに保たれている。行アドレス制御信号１９が出力さ
れると、イコライズトランジスタはオフし、デジット線
対はフローティングとなる。

【０００９】行選択線が選択されると、メモリセルＱ８
からデータがデジット線ＤＬにデータが出力され、メモ
リセルに蓄えられているデータがＨＩＧＨデータの場合
デジット線ＤＬのレベルがわずかに上昇する。その後、
増幅開始信号ａがＨＩＧＨレベルに、増幅開始信号ｂが
ＬＯＷレベルになると、トランジスタＱ１３，Ｑ１４に
より、ＳＡＰ信号がＨＩＧＨにＳＡＮ信号がＬＯＷにな
る。そのためトランジスタＱ９、Ｑ１０，Ｑ１１，Ｑ１
２で構成されるセンスアンプが活性化され、デジット線
ＤＬとＤＬＢの間に生じたわずかな電位差を増幅し、デ
ジット線ＤＬをＳＡＰと同じレベルにデジット線ＤＬＢ
を０Ｖに近付ける。

【００１０】メモリセルに蓄えられているデータがＬＯ
Ｗレベルの時は、デジット線のレベルは逆になり、図７
のＤＬ，ＤＬＢは点線の用に増幅される。その後、図１
２の行アドレス制御回路で増幅終了信号が出力される。
この行選択線が選択されセンスアンプの動作が終了した
状態をアクティブスタンバイ状態と呼ぶ。

【００１１】次に、データ読み出し時の動作について説
明する。図６及び図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で、端子群１１にＲＥＡＤコマンド（読
み出し動作コマンド、ＣＳＢとＣＡＳＢがＬＯＷレベ
ル、ＲＡＳＢとＷＥＢがＨＩＧＨレベル）と端子群１に
アドレス（Ｙ１）がクロック入力に対して定められた入
力セットアップタイム、入力ホールドタイムの間に入力
されると、ＲＥＡＤコマンドは、入力回路１２を通して
デコードされラッチ回路１３へ入力される。

【００１２】前記ＲＥＡＤコマンドは、ラッチ回路１３
において内部クロック信号４０によりラッチされ、ラッ
チされたＲＥＡＤコマンド信号１７は、列アドレス制御
回路２０に入力されるとともに、読み出し制御回路２６
へ送られる。列アドレス制御回路２０においては、ＲＥ
ＡＤコマンド信号１７の入力を受けて列アドレス制御信
号２１が出力され、列アドレスバッファ４に入力され
る。また、前記アドレス（Ｙ１）は、入力回路２を通し
てラッチ回路３（Ｄ型フリップフロップ回路）に入力さ
れ、内部クロック信号４１によりラッチされ、ラッチさ
れたアドレス（Ｙ１）は、列アドレスバッファ４を通し
て列デコーダ５に入力され、このアドレスに対応する列
選択線６が選択される。これにより読み出すべきメモリ
セルが選択されたことになる。

【００１３】次に、メモリセルアレイ１０から、センス
アンプ２３を経由して読み出されるデータ出力は、Ｉ／
Ｏ線対２４を経由してデータアンプ３０において時刻ｔ
０のクロック入力に対応する内部クロック信号４０によ
り読み出し、制御回路２６で生成されるデータアンプ制
御信号２７によって増幅される。

【００１４】次に、時刻ｔ１のクロック入力に対応する
内部クロック信号４０から読み出し制御回路２６で作成
された出力データラッチ信号２８により、ラッチ回路３
１（Ｄ型フリップフロップ回路）において出力データは
ラッチされて、読み出し制御回路２６で生成される出力
許可信号２９により出力回路３２を介して端子３３に出
力される。

【００１５】図８はバースト長（同時に読み出し、書き
込みを実行するビット長）が４ビットの場合の動作波形
図であり、一連の動作は、１サイクルごとに次のビット
の読み出し動作が実行され並列に処理される。つまり、
２ビット目（Ｙ２）は時刻ｔ１〜ｔ２、３ビット目（Ｙ
３）は時刻ｔ２〜ｔ３、４ビット目（Ｙ４）は時刻ｔ３
〜ｔ４の２クロックでそれぞれ実行される。

【００１６】上述した読み出し動作ではＲＥＡＤコマン
ドが入力されてから２クロック目でデータが出力される
ために、“ＣＡＳＬＡＴＥＮＣＹ２”と呼ばれてい
る。

【００１７】次に、データ書き込み時の動作について説
明する。図６及び図９（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で端子１２からＷＲＩＴＥコマンド（書
き込み動作コマンド、ＣＳＢとＣＡＳＢとＷＥＢがＬＯ
Ｗレベル、ＲＡＳＢがＨＩＧＨレベル）、端子３７から
書き込みデータ（ＤＱ）、端子１からアドレス（Ｙ１）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間に入力される。

【００１８】ＷＲＩＴＥコマンドは、入力回路１２を通
してデコードされてラッチ回路１３へ入力される。ラッ
チ回路１３においては、ＷＲＩＴＥコマンドは、時刻ｔ
０のクロック入力に対応して内部クロック信号発生回路
３９より出力される内部クロック信号４０によりラッチ
され、ＷＲＩＴＥコマンド信号１６が出力され、列アド
レス制御回路２０と書き込み制御回路２５へ送られる。

【００１９】列アドレス制御回路２０においては、ＷＲ
ＩＴＥコマンド信号１６の入力を受けて列アドレス制御
信号２１が出力され、列アドレスバッファ４に入力され
る。読み出し時と同様に前記アドレス（Ｙ１）は、入力
回路２を通してラッチ回路３（Ｄ型フリップフロップ回
路）に入力されて、内部クロック信号４０によりラッチ
され、ラッチされたアドレス（Ｙ１）は、列アドレスバ
ッファ４を通して列デコーダ５に入力され、このアドレ
スに対応する列選択線６が選択される。

【００２０】また、端子３３より入力される書き込みデ
ータ（ＤＱ）は、入力回路３４を通してラッチ回路３５
（Ｄ型フリップフロップ回路）に入力され、時刻ｔ０の
クロック入力に対応して内部クロック発生回路３９より
出力される内部クロック信号４０の立ち上がりによりラ
ッチされ、書き込み制御回路２５に入力される。

【００２１】さらに、時刻ｔ０のクロック入力に対応し
て内部クロック発生回路３９より出力される内部クロッ
ク信号４０の立ち下がりによって書き込み制御回路２５
から出力される書き込みデータはＩ／Ｏ線対２４、セン
スアンプ２３を経由してメモリセルアレイ１０の対応す
るメモリセルに書き込まれる。書き込み動作に関して
は、１サイクルで動作が終了する。

【００２２】次にＰＲＥＣＨＡＲＧＥコマンド入力時の
動作について説明する。図６および、図１０（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）、
（ｎ）、（ｏ）において、時刻ｔ０で、端子群１１にＰ
ＲＥＣＨＡＲＧＥコマンド（行アドレス非選択コマン
ド、ＣＳＢとＲＡＳＢとＷＥＢがＬＯＷレベル、ＣＡＳ
ＢがＨＩＧＨレベル）が端子３７のクロック入力に対し
て定められた入力セットアップタイム、入力ホールドタ
イムの間入力されると、ＰＲＥＣＨＡＲＧＥコマンドは
入力回路１２を通してデコードされ、ラッチ回路１３
（Ｄ型フリップフロップ回路）に入力される。また時刻
ｔ０の端子３７に対するクロック入力は前述したよう
に、入力回路３８を通して内部クロック信号発生回路３
９に入力されて、内部クロック信号発生回路３９におい
て内部クロック信号４０が生成される。

【００２３】前記ＰＲＥＣＨＡＲＧＥコマンドは、ラッ
チ回路１３において内部クロック信号４０によりラッチ
され、ラッチされたＰＲＥＣＨＡＲＧＥコマンド信号１
５は、行アドレス制御回路１８へ入力されて、行アドレ
ス制御回路１８からは行アドレス制御信号１９がリセッ
トされる。その後、行選択線９、センスアンプの増幅開
始信号２２ａ，ｂもリセットされデジット線対はイコラ
イズトランジスタによってバランスされる。この行選択
線が非選択の状態をプリチャージスタンバイ状態と呼
ぶ。

【００２４】次に近年、よく使用されている内部降圧回
路について説明する。ここではセンスアンプの電流削減
のためセンスアンプに降圧電源電位を用いた例について
説明する。

【００２５】図１４は、内部降圧回路の一例で差動増幅
器を使用した例である。Ｑ１，Ｑ４，Ｑ７はＰチャネル
ＭＯＳトランジスタ、Ｑ２、Ｑ３，Ｑ５，Ｑ６はＮチャ
ネルＭＯＳトランジスタである。この回路の所望の降圧
電源電位が２．５ＶとするとＱ２に入力される基準電位
も２．５Ｖである。また、基準電位は公知の技術により
基準電位発生回路（図６の４５）で生成される。Ｑ６は
常に活性化されているが、能力がかなり小さいサイズに
設定されており、Ｑ６を流れる電流を制限している。Ｑ
３は行アドレス活性化状態の時にこの差動増幅器の能力
を上げるために設けてあるトランジスタで、Ｑ３が活性
化されるとこの回路の反応速度は速くなるが消費する電
流が増加する。

【００２６】この回路において、降圧電源電位が基準電
位より低くなった場合の動作について説明する。まず接
点ｂはＱ４とＱ５の能力の比できまり、降圧電源電位が
低くなることによりＱ５の能力が落ちるため接点ｂの電
位は上昇する。接点ａの電位はＱ１とＱ２の能力の比で
決まり、接点ｂの電位が上昇すると、Ｑ１のトランジス
タの能力が下がり、接点ａの電位は下がる。それによっ
て、Ｑ７の能力が上がり、降圧電源電位を引き上げるこ
とになる。

【００２７】逆に降圧電源電位が基準電位より高くなっ
た場合は、Ｑ５の能力が上がるため接点ｂの電位は下降
する。接点ｂの電位が下降すると、Ｑ１のトランジスタ
の能力が上がり、接点ａの電位は上昇する。それによっ
て、Ｑ７の能力が下がることになる。

【００２８】この降圧電源電位はセンスアンプのＳＡＰ
信号ドライバートランジスタＱ１３のドレインに使用さ
れＳＡＰの電位を降圧電源電位にしている。このように
センスアンプに降圧電源電位を使用すると、センスアン
プの増幅、デジット線対のバランスによる充放電電流が
電圧レベルの比だけ削減できることになる。例えば、外
部電源の３．３Ｖに対し、降圧電源電位が２．５Ｖであ
れば、消費電流は７５．８％となる。

【００２９】次に、同期型ＤＲＡＭの他の電流削減方法
について説明する。同期型ＤＲＡＭにはパワーダウンモ
ードという機能が存在する。図１１がその動作波形図
で、図６と図１１を用いてその動作を説明する。まず、
時刻ｔ１でＣＫＥ端子４６からクロック入力に対して定
められた入力セットアップタイムでＬＯＷレベルが入力
されると、入力回路４７を通してラッチ回路４８で、ク
ロック入力から生成されるＣＫＥラッチ信号４１によっ
てＣＫＥ入力はラッチされパワーダウンモード信号４９
がＨＩＧＨレベルとなる。パワーダウンモード信号４９
は内部クロック信号発生回路３９に入力され、内部クロ
ック信号４０を停止させる。また、パワーダウンモード
信号４９は各入力回路２，１２，３４にも入力され、そ
れぞれの入力回路を停止させて、電流を削減する。

【００３０】パワーダウンモードをリセットするには次
のようにする。時刻ｔ５でＣＫＥ端子４６からクロック
入力に対して定められた入力セットアップタイムでＨＩ
ＧＨレベルが入力されると、入力回路４７を通してラッ
チ回路４８で、クロック入力から生成されるＣＫＥラッ
チ信号４１によってＣＫＥ入力はラッチされパワーダウ
ンモード信号４９がＬＯＷレベルに戻ることになる。そ
うすると、内部クロック信号４０の停止は解除され内部
クロック信号４０が再び動作する。また、各入力回路
２，１２，３４の停止も解除され、元の状態に戻る。

【００３１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、外部電源から内部電源電位を生成す
る内部電源回路を備える半導体記憶装置では内部電源回
路にＤＣ電流を流す差動増幅器などを使用しており、行
アドレス活性化状態での能力を確保するためサイズが大
きくなり、結局、アクティブスタンバイ状態での電流が
大きくなるという課題があった。

【００３２】本発明の目的は、外部電源から内部電源を
生成する内部電源回路を備えた半導体記憶装置のパワー
ダウンモードでのアクティブスタンバイ電流を削減する
ようにした半導体記憶装置を提供することにある。

【００３３】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、ダイナミックラン
ダムアクセスメモリーを形成するメモリセルアレイと、
外部より入力されるアドレス信号を受けるアドレス入力
手段と、前記アドレス入力手段を介して得られるアドレ
ス情報を受けて、前記メモリセルアレイに対するメモリ
セル選択信号を生成して出力するアドレス設定手段と、
外部からの読み出し、書き込み制御を入力する入力手段
と、前記メモリセルアレイに対応するデータの書き込み
及び読み出しを行う手段と、内部電源回路とを有する半
導体記憶装置において、前記内部電源回路は、外部電源
電位から半導体記憶装置用の内部電源電位を生成するも
のであって、行アドレス制御信号とセンスアンプの増幅
が終了した後に生成される信号によって、その能力を切
り替えるものである。

【００３４】また前記行アドレス制御信号が活性化され
てから前記センスアンプ増幅終了信号が活性化されるま
での期間は、前記内部電源回路の駆動能力を高く設定
し、それ以外の期間は、前記内部電源回路の駆動能力を
低く設定したものである。

【００３５】また、本発明に係る半導体記憶装置は、ダ
イナミックランダムアクセスメモリーを形成するメモリ
セルアレイと、外部より入力されるアドレス信号を受け
るアドレス入力手段と、前記アドレス入力手段を介して
得られるアドレス情報を受けて、前記メモリセルアレイ
に対するメモリセル選択信号を生成して出力するアドレ
ス設定手段と、外部からの読み出し、書き込み制御を入
力する入力手段と、前記メモリセルアレイに対応するデ
ータの書き込み及び読み出しを行う手段と、内部電源回
路とを有する半導体記憶装置において、前記内部電源回
路は、外部電源電位から半導体記憶装置用の内部電源電
位を生成するものであって、行アドレス制御信号とセン
スアンプの増幅が終了した後に生成される信号とパワー
ダウンモードを示す信号によって、その能力を切り替え
るものである。

【００３６】また、前記行アドレス制御信号が活性化さ
れてから前記センスアンプ増幅終了信号が活性化され、
加えてパワーダウンモードを示す信号が活性化されるま
での期間は、前記内部電源回路の能力を高く設定し、そ
れ以外の期間は、前記内部電源回路の能力を低く設定し
たものである。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００３８】（実施形態１）図１は本発明の実施形態１
の構成を示すブロック図、図２は本発明の実施形態１に
係る降圧電源回路、図３は、図２の実施形態１のＡＣＴ
ＩＶＡＴＥコマンド入力時における信号波形図である。

【００３９】図１において、１，１１，３３，３７，４
６は端子、２，１２，３４，３８，４７は入力回路、
３，１３，３１，３５，４８はラッチ回路、４は列アド
レスバッファ、５は列デコーダ、７は行アドレスバッフ
ァ、８は列デコーダ、１０はメモリセルアレイ、１８は
行アドレス制御回路、２０は列アドレス制御回路、２３
はセンスアンプ、２４はＩ／Ｏ線対、２５は書き込み制
御回路、２６は読み出し制御回路、２７は読み出し制御
回路、３０はデータアンプ、３１はデータラッチ回路、
３２は出力回路、３９は内部クロック信号発生回路、４
２は降圧電源回路、４５は基準電位発生回路である。ま
た、１４はＡＣＴＩＶＡＴＥコマンド信号、１５はＰＲ
ＥＣＨＡＲＧＥコマンド信号、１６はＷＲＩＴＥコマン
ド信号、１７はＲＥＡＤコマンド信号、１８は行アドレ
ス制御回路、１９は行アドレス制御信号、２０は列アド
レス制御回路、２１は列アドレス制御信号、２２は増幅
開始信号、２６は読み出し制御回路、２７はデータアン
プ制御信号、２８は出力データラッチ信号、２９は出力
許可信号、３６は増幅終了信号、４０は内部クロック信
号、４１はＣＫＥラッチ信号、４３は降圧電源電位、４
４は基準電位、４９はパワーダウンモード信号である。

【００４０】図１において、ＡＣＴＩＶＡＴＥコマンド
（行アドレス系動作コマンド：ＣＳＢおよびＲＡＳＢが
ＬＯＷレベル、ＣＡＳＢおよびＷＥＢがＨＩＧＨレベ
ル）が入力される場合の動作、データ読み出し時に、Ｒ
ＥＡＤコマンド（読み出し動作コマンド：ＣＳＢおよび
ＣＡＳＢがＬＯＷレベル、ＲＡＳＢおよびＷＥＢがＨＩ
ＧＨレベル）と、アドレスが入力される場合の動作、お
よびデータ書き込み時に、ＷＲＩＴＥコマンド（書き込
み動作コマンド：ＣＳＢ、ＣＡＳＢおよびＷＥＢがＬＯ
Ｗレベル、ＲＡＳＢがＨＩＧＨレベル）が入力される場
合の動作、ＰＲＥＣＨＡＲＧＥコマンド（行アドレス非
選択コマンド、ＣＳＢとＲＡＳＢとＷＥＢがＬＯＷレベ
ル、ＣＡＳＢがＨＩＧＨレベル）が入力される場合の動
作については、それぞれ基本的には図６に示した従来例
の場合と同様である。本発明における降圧電源回路４２
の制御機構は、図６に示す従来例のものと異なってお
り、本発明の特徴とする降圧電源の制御について説明す
る。

【００４１】図２において、Ｑ１，Ｑ４，Ｑ７はＰチャ
ネルＭＯＳトランジスタ、Ｑ２、Ｑ３，Ｑ５，Ｑ６はＮ
チャネルＭＯＳトランジスタである。トランジスタＱ１
とトランジスタＱ２とトランジスタＱ３とを直列に接続
し、かつトランジスタＱ４とトランジスタＱ５とトラン
ジスタＱ６とを直列に接続し、これらのトランジスタＱ
１〜Ｑ６の組合わせによって差動増幅器を構成してい
る。さらに、トランジスタＱ３のベースにはＡＮＤ回路
Ａ1の出力端子を接続し、ＡＮＤ回路Ａ1の一方の入力端
子には行アドレス制御信号を入力し、ＡＮＤ回路Ａ1の
他方の入力端子にはＮＡＮＤ回路Ｎ1の出力端子を接続
している。また、ＮＡＮＤ回路Ｎ1の一方の入力端子に
は行アドレス制御信号を入力し、ＮＡＮＤ回路Ｎ1の他
方の入力端子には増幅終了信号を入力している。この構
成により、図２に示す本発明の実施形態１に係る降圧電
源回路４２は、行アドレス制御信号と増幅終了信号によ
り能力を切り替えるようになっている。

【００４２】図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、
（ｋ）、（ｌ）、（ｍ）、（ｎ），（ｏ），（ｐ）はＡ
ＣＴＩＶＡＴＥコマンドが入力されたときの信号波形図
である。

【００４３】次に本発明の実施形態１に係る降圧電源回
路４２の動作について説明する。本発明の実施形態１に
係る降圧電源回路４２では、行アドレス制御信号が活性
化されてからセンスアンプの増幅終了信号が活性化され
るまでの期間は、内部電源回路の駆動能力を高く設定
し、それ以外の期間は、内部電源回路の駆動能力を低く
設定している。具体的に説明すると、図２に示すＮチャ
ネルトランジスタＱ３をコントロールする接点（トラン
ジスタＱ３のベース）ｃでの波形は図３（ｐ）に示すよ
うに、行アドレス制御信号（ｆ）がＨＩＧＨレベルにな
ったときにＨＩＧＨレベルとなり、降圧電源回路４２の
能力を上げ、センスアンプ２３の増幅終了信号（ｏ）が
ＨＩＧＨレベルになると、接点ｃの波形はＬＯＷレベル
に戻り、降圧電源回路の能力を下げる。これによって、
アクティブスタンバイ状態での電流は、プリチャージス
タンバイ状態の電流と同等にまで低減することができ
る。

【００４４】（実施形態２）次に本発明の実施形態２に
ついて説明する。

【００４５】本発明の実施形態２は、同期型ＤＲＡＭの
パワーダウンモードを使用した電源削減例を示すもので
あり、図４において、Ｑ１，Ｑ４，Ｑ７はＰチャネルＭ
ＯＳトランジスタ、Ｑ２、Ｑ３，Ｑ５，Ｑ６はＮチャネ
ルＭＯＳトランジスタである。トランジスタＱ１とトラ
ンジスタＱ２とトランジスタＱ３とを直列に接続し、か
つトランジスタＱ４とトランジスタＱ５とトランジスタ
Ｑ６とを直列に接続し、これらのトランジスタＱ１〜Ｑ
６の組合わせによって差動増幅器を構成している。さら
に、トランジスタＱ３のベースにはＡＮＤ回路Ａ1の出
力端子を接続し、ＡＮＤ回路Ａ1の一方の入力端子には
行アドレス制御信号を入力し、ＡＮＤ回路Ａ1の他方の
入力端子にはＮＡＮＤ回路Ｎ1の出力端子を接続してい
る。また、ＮＡＮＤ回路Ｎ1の一方の入力端子には行ア
ドレス制御信号を入力し、ＮＡＮＤ回路Ｎ1の他方の入
力端子には増幅終了信号を入力し、ＮＡＮＤ回路Ｎ1の
さらに他方の入力端子にはパワーダウンモード信号を入
力している。この構成により、図４に示す本発明の実施
形態２に係る降圧電源回路４２は、行アドレス制御信号
と増幅終了信号とパワーダウンモード信号とにより能力
を切り替えるようになっている。

【００４６】図５（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、
（ｋ）、（ｌ）、（ｍ）、（ｎ），（ｏ），（ｐ），
（ｑ），（ｒ）はＡＣＴＩＶＡＴＥコマンドが入力され
たときの信号波形図であり、ｔ３でＣＫＥをＬＯＷレベ
ルにしてパワーダウンモードを設定している。

【００４７】次に本発明の実施形態２に係る降圧電源回
路４２の動作について説明する。本発明の実施形態２に
係る降圧電源回路４２では、行アドレス制御信号が活性
化されてからセンスアンプの増幅終了信号が活性化さ
れ、加えてパワーダウンモードを示す信号が活性化され
るまでの期間は、内部電源回路の能力を高く設定し、そ
れ以外の期間は、内部電源回路の能力を低く設定してい
る。具体的に説明すると、図４のＮチャネルトランジス
タＱ３をコントロールする接点（トランジスタＱ３のベ
ース）ｃの波形は図５（ｒ）に示すように、行アドレス
制御信号（ｆ）がＨＩＧＨレベルになったときにＨＩＧ
Ｈレベルとなり、降圧電源回路の能力を上げ、センスア
ンプ２３の増幅終了信号（ｏ）とパワーダウンモード信
号（ｑ）との両方ともＨＩＧＨレベルになると、接点ｃ
の波形はＬＯＷレベルに戻り、降圧電源回路の能力を下
げる。これによって、アクティブスタンバイ状態での電
流は、プリチャージスタンバイ状態の電流と同等にまで
低減することができる。

【００４８】

【発明の効果】以上説明したように本発明によれば、内
部電源発生回路の能力を行アドレス制御信号とセンスア
ンプ増幅終了信号とパワーダウンモード信号により切り
替えるため、アクティブスタンバイ電流を削減すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体記憶装置の構
成を示すブロック図である。

【図２】本発明の実施形態１における内部電源電位発生
回路を示すブロック図である。

【図３】本発明の実施形態１におけるＡＣＴＩＶＡＴＥ
コマンド入力時における信号波形図である。

【図４】本発明の実施形態２における内部電源電位発生
回路の構成を示す波形図である。

【図５】本発明の実施形態２におけるＡＣＴＩＶＡＴＥ
コマンドの入力時における信号波形図である。

【図６】従来例に係る同期型ＤＲＡＭの構成を示すブロ
ック図である。

【図７】ＡＣＴＩＶＡＴＥコマンド入力時における信号
波形図である。

【図８】ＲＥＡＤコマンド入力時における信号波形図で
ある。

【図９】ＷＲＩＴＥコマンド入力時における信号波形図
である。

【図１０】ＰＲＥＣＨＡＲＧＥコマンド入力時における
信号波形図である。

【図１１】パワーダウンモード時における信号波形図で
ある。

【図１２】センスアンプ制御信号の発生回路を示す図で
ある。

【図１３】センスアンプ部回路を示す図である。

【図１４】従来の内部電源電位発生回路を示す図であ
る。

【符号の説明】

１、１１、３３、３７、４６端子２、１２、３４、３８、４７入力回路３、１３、３１、３５、４８ラッチ回路４列アドレスバッファ５列デコーダ６列選択線７行アドレスバッファ８行デコーダ９行選択線１０メモリセルアレイ１４ＡＣＴＩＶＡＴＥコマンド信号１５ＰＲＥＣＨＡＲＧＥコマンド信号１６ＷＲＩＴＥコマンド信号１７ＲＥＡＤコマンド信号１８行アドレス制御回路１９行アドレス制御信号２０列アドレス制御回路２１列アドレス制御信号２２増幅開始信号２３センスアンプ２４Ｉ／Ｏ線対２５書き込み制御回路２６読み出し制御回路２７データアンプ制御信号２８出力データラッチ信号２９出力許可信号３０データアンプ３１データラッチ回路３２出力回路３６増幅終了信号３９内部クロック信号発生回路４０内部クロック信号４１ＣＫＥラッチ信号４２降圧電源回路４３降圧電源電位４４基準電位４５基準電位発生回路４９パワーダウンモード信号

Claims

【特許請求の範囲】

【請求項１】ダイナミックランダムアクセスメモリー
を形成するメモリセルアレイと、外部より入力されるア
ドレス信号を受けるアドレス入力手段と、前記アドレス
入力手段を介して得られるアドレス情報を受けて、前記
メモリセルアレイに対するメモリセル選択信号を生成し
て出力するアドレス設定手段と、外部からの読み出し、
書き込み制御を入力する入力手段と、前記メモリセルア
レイに対応するデータの書き込み及び読み出しを行う手
段と、内部電源回路とを有する半導体記憶装置におい
て、前記内部電源回路は、外部電源電位から半導体記憶装置
用の内部電源電位を生成するものであって、行アドレス
制御信号とセンスアンプの増幅が終了した後に生成され
る信号によって、その能力を切り替えるものであること
を特徴とする半導体記憶装置。
【請求項２】前記行アドレス制御信号が活性化されて
から前記センスアンプ増幅終了信号が活性化されるまで
の期間は、前記内部電源回路の駆動能力を高く設定し、それ以外の期間は、前記内部電源回路の駆動能力を低く
設定したものであることを特徴とする請求項１に記載の
半導体記憶装置。
【請求項３】ダイナミックランダムアクセスメモリー
を形成するメモリセルアレイと、外部より入力されるア
ドレス信号を受けるアドレス入力手段と、前記アドレス
入力手段を介して得られるアドレス情報を受けて、前記
メモリセルアレイに対するメモリセル選択信号を生成し
て出力するアドレス設定手段と、外部からの読み出し、
書き込み制御を入力する入力手段と、前記メモリセルア
レイに対応するデータの書き込み及び読み出しを行う手
段と、内部電源回路とを有する半導体記憶装置におい
て、前記内部電源回路は、外部電源電位から半導体記憶装置
用の内部電源電位を生成するものであって、行アドレス
制御信号とセンスアンプの増幅が終了した後に生成され
る信号とパワーダウンモードを示す信号によって、その
能力を切り替えるものであることを特徴とする半導体記
憶装置。
【請求項４】前記行アドレス制御信号が活性化されて
から前記センスアンプ増幅終了信号が活性化され、加え
てパワーダウンモードを示す信号が活性化されるまでの
期間は、前記内部電源回路の能力を高く設定し、それ以外の期間は、前記内部電源回路の能力を低く設定
したものであることを特徴とする請求項３に記載の半導
体記憶装置。