JPS62273696A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体メモリに係り、特に記憶内容の高速消
去が可能な機能を有する回路方式に関する。

〔従来の技術〕

従莱の技術を第１５図に示すＣＭＯ３を用いたダイナミ
ック型ランダム・アクセスメモリ（ＤＲＡＭ）を例に説
明する。同図でメモリセルは折り返し型データ線方式で
ある。メモリアレーは説明を簡単にするためにデータ線
４対、ワード線４本のマトリクス構成としている。また
、外部アドレス信号を時分割でチップ内に取り込むアド
レスマルチプレタス方式となっている。

第１５図でＭ　Ｃｏｏ　”　Ｍ　Ｃａｓは情報を記憶す
るメモリセル・ＤＯ〜Ｄδ、Ｄｏ〜Ｄａはデータ線、Ｗ
Ｏ〜Ｗ３はワード線である。ＸＤＥＣはワード線を選択
するメデコーダで同図に示すような回路構成となってい
る。Ｐ　Ｃｏ”　Ｐ　Ｃａはデータ線プリチャージ回路
、５Ａｏ＝ＳＡａは微小なメモリセル読み出しデータを
増幅するセンスアンプである。Ｉｌｏはメモリセルへの
データの入出力を行うデータ入出力線、Ｙ　ｏ　”　Ｙ
　ａはデータ線とデータ入出力線との接続制御を行うＹ
デコーダ出力線である。

ＹＤＥＣはＹデコーダ出力線を選択１［動するＹデコー
ダで同図に示すような回路構成となっている。ＭＡはデ
ータ入出力線に読み出されたメモリセルからの読み出し
データを増幅するアンプである。ＲＡＳＢ、ＣＡＳＢは
各々ロウ・アドレス・ストローブ信号ＲＡＳ、カラム・
アドレス・ストローブ信号ＣＡＳをＴＴＬレベルからチ
ップ内部電源レベルに変換するためのバッファ回路で。

ＣＭＯＳインバータや論理ゲートで構成している。

ＸＡＢ、ＹＡＢは各々チップ外部からのロウ・アドレス
信号（Ｘアドレス信号）、カラム・アドレス信号（Ｙア
ドレス信号）に対するバッファ回路（各々Ｘアドレスバ
ッファ回路、Ｙアドレスバラフッ回路）で、チップ外部
から時分割で入力されるＴＴＬレベルのアドレス信号を
取り込み、チップ内部電源レベルの信号に変換する。こ
の回路はＣＭＯＳインバータや論理ゲートで構成してい
る。

ＷＥＢは書き込み制御信号ＷＥ　（ライト・イネエーブ
ル信号）をＴＴＬレベルからチップ内部電源レベルに変
換するためのバッファ回路でＣＭＯＳインバータや論理
ゲートで構成している。ＤｉＢは外部からの書き込みデ
ータをＴＴＬレベルからチップ内部電源レベルに変換し
、肯定および否定の信号を発生するデータ人力バッファ
回路で。

ＣＭＯＳインバータや論理ゲートで構成している。

ＤＯＢはメモリセルからの読み出しデータの出力を行う
データ出力バッファ回路で、インバータ回路で構成して
いる。Ｔｌｌ　Ｔｉ　Ｔａ、ＴＢ、Ｔ７はタイミングパ
ルス発生回路で、各々必要な遅延時間に応じて、ＣＭＯ
Ｓインバータや論理ゲートを複数接続して構成している
。なお、Ｔｌｌ８は肯定および否定の信号を出力してい
るａ　Ｔａ１　ＴＢは肯定と否定のアドレス信号を発生
する内部アドレス信号発生回路で、ＣＭＯＳインバータ
や論理ゲートで構成している。なお同図でＭＯＳ−ＦＥ
Ｔに矢印の記号がついているものはＰＭＯ３を表ねして
おり、その他はＮＭＯ３である。なお、　Ｖｃｃは内部
型ｔｌＸ　２８．圧を示しており、この符号のついたノ
ードは内部電源線に接続されている。また、Ｖｏｐは−
Ｖｃｃの電圧を示しており、この符号のついたノードは
この電圧を発生する回路に接続されている。

メモリセルからのデータの読み出しは次の様に行う、Ｒ
ＡＳ信号が）ＩｉｇｈからＬｏｗレベルに変化すると、
まずバッファ回路ＲＡＳＢによりロウ系（Ｘ系）制御信
号φＲが発生される。その後この信号に対応し、必要な
遅延時間を経て、ワード線駆動信号φＸ、センスアンプ
駆動信号φＳ＾＋　＄ＳＡ＠データ線プリチャージ信号
Ｔπが発生される。一方、ＲＡＳ信号がＨｉｇｈからＬ
ｏｗレベルに変化した時の外部アドレス信号Ａｉが、Ｘ
アドレスバッファＸＡＢとＸ系制御信号（例えばφＲ）
によりチップ内部にとりこまれる。この信号は内部アド
レス信号発生回路Ｔ番により、Ｘ系の内部アドレス信号
ａｘｔ、　ａπとなる。この信号はＸデコーダＸＤＥＣ
に入力され、ワード線Ｗｏ”Ｗａの内１本を選択する。

なお、ここではＷｏが選択されるとする。ワード線が選
択された後、ワード線駆動信号φ！が発生され、選択さ
れたワード１１ＡＷｏがＬｏｗからＨｉ　Ｋｈレベルに
駆動される。なお、この時データ線プリチャージ信号７
芥はＩ（ｉｇｈからＬｏｗレベルとなっており、プリチ
ャージ回路ＰＣはｏｆｆ状態となっている。また、各デ
ータ線は電源電圧Ｖｃ’ｃの半分の電圧−Ｖｃｃ　（＝
　Ｖｏｐ）となっている。ワード線Ｗｏが駆動されると
、それに接続された全メモリセルＭＣａｏ〜Ｍ　Ｃｏ　
ａから、メモリセルが接続された各データ線にメモリセ
ル信号が読み出される。この場合、データ線Ｄｏ、ＤＩ
Ｄｚ、Ｄａに信号が読み出される。この後、センスアン
プ駆動信号φＳ＾がＬｏｗからＩＩ　ｉ　ｇ　ｈレベル
に、φＳ＾がＨｉｇｈからＬｏｗレベルとなりセンスア
ンプＳＡｏ”ＳＡａを駆動し、データ線に読み出された
微少なメモリセル信号を差動増幅し、ペアとなるデータ
線レベルをメモリセル信号に応じて、ＯｖとＶｃａにす
る１次にＣＡＳ信号がｔ（ｉｇｈからＬｏｗレベルに変
化すると、バッファ回路ＣＡＳＢによりカラム系（Ｙ系
）制御信号φＣが発生され、この信号に対応し、必要な
遅延時間を経て、Ｙデコーダ出力線駆動信号φｙが発生
される。一方、ＣＡＳが）ｌｉｇｈからＬｏｗレベルに
変化した時の外部アドレス信号Ａｉが、Ｙアドレスバラ
フッ回路ＴＡＢとＹ系制御信号（例えばφＣ）によりチ
ップ内部にとりこまれる。この信号は内部アドレス信号
発生回路Ｔ１１により、Ｙ系の内部アドレス信号ａＦｉ
。

ａｙｌとなる。この信号はＹデコーダＹＤＥＣに入力さ
れＹデコーダ出力線Ｙｏ＝Ｙａの内１本を選択する。こ
こではＹｏ　を選択するとする。この後Ｙデコーダ出力
線駆動信号φ、が発生され１選択されたＹデコーダ出力
ＩＩＡＹｏがＬｏｗから）Ｉｉｇｈレベルに駆動される
。これによりデータ線Ｄｏ、Ｄ。

とデータ入出力線Ｉ１０が接続され、メモリセルの読み
出しデータがデータ入出力ａＩ／○に読み出される。な
お、データ入出力線はあらかじめある電圧にプリチャー
ジされているが、ここではプリチャージ回路は示してな
い。この読み出されたデータはアンプＭＡで増幅し、デ
ータ出力バッフ７回路ＤＯＢを通してチップ外部へ出力
される。

以上の動作が終了するとＲＡＳ信号、ＣＡＳ信号がＬｏ
ｗからＨ４ｇｈレベルとなる。これによりＸ系制御信号
φＲがＬｏｗレベルとなり、続いてワード線駆動信号φ
、がＬｏｗレベルとなり、選択されたワード線ＷｅがＬ
ｏｗレベルとなる。これによりメモリセルへ再びデータ
が蓄積される。その後センスアンプ駆動信号φＳ＾がＬ
ｏｗレベル。

（４ｓａがＨｉｇｈレベルとなり、センスアンプをｏｆ
ｆ状悪にする。また、Ｙ系制御信号φＣがＬｏｙレベル
に変化し、それに対応してＹデコーダ出力線駆動信号７
７は）Ｉｉｇｈレベルとなり、選択されたＹテコーダ出
力線ＹｏはＬｏｗレベルとなる。この後データ線プリチ
ャージ信号ＴπがＨｉｇｈレベルとなリデータ線を−Ｖ
ｃｃレベルにプリチャージされる、また、データ入出力
線もプリチャージされ待機状態となる。

メモリセルへの書き込み動作は次の様に行う。

書き込み動作では、メモリセル信号を読み出し、その信
号をセンスアンプで増幅するまでは読み出し動作と同じ
である。その後、ＷＥ倍信号ＨｉｇｈからＬｏｗレベル
に変わると、バッファ回路ＷＥＢにより内部書き込み制
御信号φ豐が発生される。

この信号はタイミングパルス発生回路Ｔａで庁定と否定
の信号となり、これによりデータ入出力線工／○とアン
プＭＡを分離し、データ入出力線工１０とデータ人力バ
ッファＤｉＢを接続する。また、ＷＥ倍信号ＨｉＩＺｈ
からＬｏｗレベルになった時の書き込みデータＤｉがデ
ータ入力バッフ７回路と書き込み制御信号（例えばφＷ
）によりチップ内に取り込まれ、肯定と否定の信号とな
る。これによりデータ入出力線Ｉ１０に書き込みデータ
が伝わる。この時、ＣＡＳ信号がＨｉｇｈからＬｏｗレ
ベルに変わると、読み出し動作と同様にしてＹデコーダ
出力線Ｙｏ〜Ｙ３の内１本がＨＬｇｈからＬｏｗレベル
に駆動される。ここではＹｏが駆動されたとする。Ｙｏ
がｌ（ｉｇｈレベルとなるとデータａ　Ｄ　ｏ　。

Ｄｏに書き込みデータが伝わり、選択されたワード線に
つながるメモリセルに書き込みデータが書き込まれる。

その後、ＲＡＳ信号、ＣＡＳ信号。

ＷＥ倍信号ＬｏｗからＨ，Ｌｇｈレベルに変わると読み
出し動作と同様に、ワード線レベルがＬｏｗとなり書き
込みデータがメモリセルに蓄積される６また、その後デ
ータ線、データ入出力線へのプリチャージが行われ待機
状態となる。　　　　〜さて、主記憶を多くのユーザで
共用するマルチユーザシステムにおいて、近年データの
セキュリティ確保が重要となってきている。このために
は。

自己のジョブ完了後速やかに主記憶の内容を消去（クリ
ヤ）できることが好ましい、しかし、従来のメモリでは
上記したようにメモリデータの読み出し、書き込みは１
ビツト毎に行っている。現在、ＤＲＡＭではこの種のも
のが主流となっている。

この様なメモリではメモリのすべての内容を消去する要
求があった場合、１ビツト毎に消去データを書き込む必
要が有り、°多大な消去時間が必要となる。このように
従来のメモリではメモリのすべての内容を高速に消去す
るための配慮がなされていなかった。なお、この種の装
置として関連するものには例えば、アイ・イー・イー・
イー、ジャーナル、ソリッド　ステート　サーキット、
ボリュウム、ニスシー−１９，＆５　（１９８４）ＰＰ
６１９−６２３（ＩＥＥＥ　　Ｊ、５ｏｌｉｄ−３ｔａ
ｔｅＣｉｒｃｕｉｔｓ、　ｖｏＱ、　５Ｃ−１９，＆５
　（１９８４）ｐｐ６１９−６２３）等が挙げられる。

〔発明が解決しようとする問題点〕

前述したように、メモリのすべての内容を高速に消去す
る要求に対して、従来の半導体メモリを用いた主記憶で
は、１ビツト毎にデータの消去を行う必要があるため、
消去に多大の時間を要し、システムの使用効率を低下さ
せるという欠点があった。

本発明の目的はメモリのすべての内容を高速に消去でき
るメモリを提供することにある。

〔問題点を解決するための手段〕

上記目的は、メモリの内容を消去する間、センスアンプ
を動作状態で保持するためにセンスアンプ駆動信号を活
性状態で保つ回路と、データ線プリチャージ信号を非活
性状態で保つ回路と、その間、ワード線を順次選択し、
駆動するためにチップ内部でアドレス信号を発生させる
回路を設けることにより達成される。

〔作用〕

前記回路は、データ線プリチャージ信号を非活性状態で
保つ０次に、あらかじめ決められたワード線に接続した
メモリセルに書き込まれた消去用データをセンスアンプ
駆動信号を活性状態で保つことによりセンスアンプで保
持する。その後、チップ内部のアドレス信号発生回路を
動作させ、順次ワード線を活性化していく、これによっ
て、１本のワード線を選択、ｒＩｊＡ動する毎にそれに
接続された複数のメモリセルの内容が消去され、メモリ
の内容の消去時間を著しく短縮できる。

〔実施例〕

以下、本発明の第１の実施例を第１図により説明する。

第１図は第１５図に示す従来のメモリ回路に、チップ外
から入力される消去動作制御信号φＣＬＨによって制御
される消去動作制御回路ＣＣとＸ系の内部アドレス信号
発生回路Ｔａ’　を付加したものである。その他の回路
の構成や動作は第１５図の従来回路と同一で、各々の符
号も対応している。以下、実施例を消去動作制御回路Ｃ
Ｃの構成と動作を中心に述べる。

第１図で、Ｌｌはメモリの情報を消去する期間、データ
線プリチャージ回路をｏｆｆ状態にするため、データ線
プリチャージ信号ｔ６ｐｃｔｅＬｏｗレベルで保持する
データ線プリチャージ信号制御回路である。この回路は
たとえば第２図（ａ）に示すような回路を用いる。なお
、同図でＤｌは遅延回路を示しており、例えばＣＭＯＳ
インバータを複数個（偶数個）接続したものである。ま
た同図（ｂ）は動作波形を示している。Ｌｚ、Ｌａはメ
モリの情報を消去する期間、センスアンプＳＡをｏｎ状
態にするため、センスアンプ駆動信号φＳ＾。

φＳ＾を各々Ｈｉｇｈレベルｖ　Ｌｏｗレベルに保持す
る回路である。この回路として、たとえば第３図（ａ）
第４図（ａ）に示すような回路を用いる。

なお、第３図、第４図でＤｌ、Ｄａは第２図と同様の遅
延回路を示している。また、■３図（ｂ）。

第４図は各々の回路の動作波形を示している。

ＡＣはメモリの情報を消去するために、チップ内でアド
レス信号Ａ□を発生するためのカウンタ回路である。こ
の回路は第５図（ａ）に示す回路Ｆを同図（ｂ）に示す
様に接続（Ｆ　ｏ　＝　Ｆδ）したものである＠　’ｒ
ａ　’　はチップ外部からのアドレス信号Ａ□もしくは
チップ内部からのアドレス信号Ａ　＊　＋　’　を受け
て、肯定と否定のアドレス信号を発生する内部アドレス
信号発生回路である。この回路としては、例えば第６図
に示すような回路が考えられる。

第１図に示すメモリの消去動作を第７図の動作波形を用
いて説明する。同図でｔｏ”ｔｚの期間は通常のページ
モードの書き込み動作波形を示しており、ｔ１〜ｔ２の
期間はメモリ情報の消去動作波形を示している。まず、
ページモードの書き込み動作について説明する。ページ
モードの書き込み動作の期間消去動作制御信号φＣＬＭ
はＬｏｗレベルである。したがって、データ線プリチャ
ージ信号φｐｃ’は第２図から明らかなようにタイミン
グパルス発生回路Ｔａで作られた信号φＰＣと同じ波形
となる。同様にセンスアンプ駆動信号φ８＾′。

φＳ＾′も第３図第４図から明らかなように、タイミン
グパルス発生回路Ｔｚで作られた信号φｓＡ。

φＳ＾と同じ波形となる。また、内部アドレス信号発生
回路Ｔ４’では、第６図から明らかなようにチップ外部
からのアドレス信号Ａ　ｘ　１によって、内部アドレス
信号ａｘｌｅ　ａｘムを発生する。

まずｔｏでＲＡＳ信号をＬＯＷレベルとし、チップ外部
からあらかじめ決められたＸ系アドレスをＸアドレスバ
ッファＸＡＢにより取り込み、それに対応したワード線
を駆動する。ここではワード線Ｗｏが駆動されるとする
。この場合、メモリセルＭＣｏｏ、ＭＣｏ１．ＭＣｏｚ
、ＭＣｏａが選択される。なおこの時データ線プリチャ
ージ信号ｉ′はワード線が駆動される前にＬｏｗレベル
となり、データ線プリチャージ回路をｏｆｆ状態にする
。

次にセンスアンプ駆動信号φＳ＾′、π′が各々Ｈｉｇ
ｈレベル、Ｌｏｗレベルとなり、メモリセルからの信号
をセンスアンプＳＡｏ”ＳＡａによって増幅する０次に
ＷＥ、ＣＡＳ信号をＬｏｗレベルとする。ＷＥがＬｏｗ
レベルとなるのに対応して。

データ入出力線Ｉ１０とアンプＭＡが分離され、データ
入出力線Ｉ１０とデータ人力バッファＤｉＢが接続され
る。したがって、この時データ入力バッファＤｉＢに入
力されたデータＤｉ（消去データ）がデータ入出力線に
伝わる。一方、ＣＡＳ信号がＬｏｗレベルとなるとＹア
ドレスバッファＹＡＢを通してＹ系のアドレスを取り込
み、それに対応したＹデコーダ出力ｍ　Ｙ　ｏ　−Ｙ　
ｓの内１本を駆動する。ここではまずＹｏが駆動される
とする。したがって、メモリセルＭＣｏｏに消去データ
が書き込まれる。この後Ｗτ、ＣＡＳ信号がＨｉｇｈレ
ベルとなりＹデコーダ出力線ＹｏはＨｉｇｈレベルから
Ｌｏｗレベルとなる。これによりメモリセルＭ　Ｃｏ　
ｏへの書き込みが終了する。次に再度ＷＥ、ＣＡＳ信号
をＬｏｗレベルとし、上記と同様の動作を行い、Ｙデコ
ーダ出力線Ｙ１を駆動する。これによりメモリセルＭ　
Ｃｏ　ｓに消去データを書き込む、この動作をくり返し
、最終的にメモリセルＭＣＱＯ，ＭＣ０Ｉ、ＭＣｏ＊ｓ
　ＭＣｏａに消去データを書き込む、その後ＣＡＳ、Ｗ
Ｅ信号を）ｌｉｇｈレベルとし、Ｙデコーダ出力線をす
べてＬｏｗレベルとし、データ入出力１ＡＩ１０とデー
タ人力バッファＤｉＢを分離し、データ入出力線Ｉ１０
とアンプＭＡを接続状態にする６次にＲＡＳ信号をＨｉ
ｇｈレベルとし、ワード線Ｗｏ　をＬｏｗレベルにし、
消去データをメモリセルＭＣｏｏ、ＭＣｏ＋。

ＭＣｏｘ、ＭＣｏａに蓄積する。その後、センスアンプ
駆動信号φＳ＾／　、ｄ、、Ｉ　を各々Ｌｏｗレベル。

Ｈｇ１ｈレベルにし、センスアンプをｏｆｆ状態にする
。また、データ線プリチャージ信号７π′をＨｇ　ｉ　
ｈレベルとし、データ線を１！源電圧Ｖｃｃの半分の電
圧−Ｖｃｃ　（＝Ｖｏｐ）にプリチャージし待期状態と
する０次に第６図に示すし１〜ｔ２の期間の消去動作に
ついて説明する。この期間、消去動作制御信号φＣＬＭ
はＨｆｇｈレベルとなる。φＣＬ、Ｈ信号がＬｏｗレベ
ルからＨｉｇｈレベルになると、この時チップ内でアド
レス信号を発生するカウンタ回路ＡＣはφＣＬＭ信号の
立ち上りによりページモードで選択したワード線（ここ
ではＷｏ）を選択するアドレス信号を出力するように設
定される。すなわち第５図（ａ）に示す回路で、ノード
ＣにφＣＬＭ信号を入力すると、その立上りの時間から
一定の期間（ここではＸ系制御信号φ尺が立上がるまで
）トランジスタＭ１を通してノードＮ１の電位（電源電
位もしくは接地電位）が入力される。この人力された電
位は出力ノードＱに現われ、アドレス信号となる。した
がって、同図（ｂ）のＦｏ”Ｆａの回路のノードＮ１を
あらかじめ決めた電位（［源電位もしくは接地電位）に
設定しておくことにより、アドレス信号が設定される。

この後、ＲＡＳ信号がＬｏｗレベルとなることによりＸ
系制御信号φＲがｌ（ｉｇｈレベルとなるとカウンタ回
路ＡＣの出力は保持される。この時内部アドレス信号発
生回路Ｔ　ａ　’はφＣＬ、Ｈ信号がＨｉｇｈレベルと
なっているため、第６図に示すようにチップ内で発生し
たアドレス信号Ａ！１′に対応した内部アドレス信号ａ
　ｘｓ　ｇ　ａ　ｘｓを発生する。したがって、これに
よりページモードで選択、駆動したワード線（ここでは
Ｗｏ）が選択される。この後ワード線駆動信号φ８がＨ
ｉｇｈレベルとなり、選択したワード線を駆動する。な
お、この時データ線プリチャージ信号φｐｃ’はワード
線が駆動される前にＬｏｗレベルとなり、データ線プリ
チャージ回路をｏｆｆ状態にする。この状態は回路Ｌｘ
により消去動作が終了するまで（消去動作制御信号φＣ
ＬにがＬｏｗレベルとなるまで）保持する。これは第２
図に示すように同図の回路と消去動作制御信号φＣＬＭ
を用いることによっても実現できる。データ線プリチャ
ージ信号Ｔπ′がＬｏｗレベルとなり、ワード線Ｗｏが
駆動されるとメモリセルＭＣ０Ｏ，ＭＣＯＩＩＭ　Ｃｏ
　ｚ　＃　Ｍ　Ｃｏ　ｓのデータ（前のページモード動
作で書き込んだ消去データ）が各データ線に読み出され
る。その後、センスアンプ駆動信号φＳへ′。

ａｓｈ’　が各々Ｈｉｇｈレベル、Ｌｏｗレベルとなり
、センスアンプを駆動して消去用データを増幅する。

この状態は回路Ｌｘ、Ｌａにより消去動作が終了するま
で（消去動作制御信号がＬｏｗレベルになるまで）保持
する。これは、第３図、第４図に示すように同図の回路
と消去動作制御信号φＣＬＭを用いることによっても実
現できる。したがって、消去データは各センスアンプで
消去期間保持されることになる。この様な状態でＲＡＳ
信号がＨｉｇｈレベルとなると、ワードＩｉ＆ＷｏはＬ
ｏｗレベルとなり、メモリセルＭＣｏｏ、　ＭＣｏｌ、
　ＭＣｏｚ、　ＭＣｏａに消去データが蓄積される。こ
の時φｃＬＭ信号はＨｉｇｈレベルとなっているため、
データ線プリチャージ信号７π′、センスアンプ駆動信
号φＳ＾′。

φＳ＾′は、第２図、第３図、第４図に示すように入力
信号ｉ・φｓＡ、瓦の変化に無関係となっている。一方
、チップ内でアドレス信号を発生するカウンタ回路ＡＣ
では、第５図に示すようにＸ系制御信号φＲがＬＯＷレ
ベルとなるためカウントアツプされアドレスが１つ進む
、このアドレス信号は内部アドレス信号発生回路Ｔａ’
　に伝わる。

Ｔａ’ではφｅＬＭ信号がＨｉｇｈレベルであるため、
第６図に示すようにチップ内で発生したアドレス信号Ａ
　ｘ　＋　’　に対応した内部アドレス信号ａｘｉ。

ａｌｌを出力する。これによりワード線Ｗｏの次に選択
されるワード線（ここではＷ　１　）が選択される。

その後、ＲＡＳ信号がＬｏｗレベルとなるとＸ系制御信
号φＲがＨｉｇｈレベルとなり、第５図に示すようにカ
ウンタ回路は、上記アドレス信号を保持する０次にワー
ド線駆動信号φＸがＨｉｇｈレベルとなり１選択された
ワード線Ｗ１を駆動し、メモリセルＭ　Ｃｔ　ｏ　、　
Ｍ　Ｃ１１、Ｍ　Ｃｔ　ｚ　＋　Ｍ　Ｃｔ　ｓが選択さ
れる。これにより、センスアンプで保持されていた消去
データがメモリセルＭ　Ｃ１ｏ　、　Ｍ　Ｃ１１１Ｍ　
Ｃ１ｚ　＊Ｍ　Ｃ１δに書き込まれる。なおこの時、デ
ータ線プリチャージ信号φＰＣ’　ｌセンスアンプ駆動
信号φＳ＾′、φＳ＾′はφＣＬＭ信号が）ｌｉｇｈレ
ベルであるため、第２図、第３図、第４図に示すように
、φｐｃ、φＳ＾、φＳ＾信号の変化に無関係となって
いる。この後ＲＡＳ信号がＨｉｇｈレベルとなり、φＲ
信号、φＸ信号をＬｏｗレベルとし、ワード線Ｗｌの電
位をＬｏｗレベルとする。これによりメモリセルＭＣ１
Ｇ、ＭＣＩＩ、ＭＣｚｚ＊　ＭＣｚａに消去データが蓄
積される。また、φＲ倍信号Ｌｏｗレベルとなるためカ
ウンタ回路ＡＣはカウントアツプしアドレスを１つ進め
る１以上の動作をくり返し、全メモリセルに消去データ
を書き込む。なお、消去動作制御信号φＣＬＭがＬｏｗ
レベルとなると通常の動作を行うようになる。すなわち
、データ線プリチャージ信号ｉ′を制御する回路Ｌｌは
。

第２図に示すようにφＣＬＭがＬｏｗレベルとなるため
ＲＡＳ信号に対応して発生されるＴ；信号をそのままデ
ータ線プリチャージ信号Ｔπ′として出力する。センス
アンプ駆動Ｍ　号φＳ＾　＋＄ＳＡ’を制御する回路Ｌ
ｘ　ｔ　Ｌｘも同様にＲＡＳ信号に対応して発生される
φＳ＾、Ｔ■信号をそのままφＳ＾′、φＳ＾′として
出力する。内部アドレス信号発生回路Ｔ　ａ　’では、
第６図に示すようにφＣＬＭ信号がＬｏｗレベルとなる
ため、チップ外部からのアドレス信号Ａ　Ｘ　１に対応
して内部アドレス信号ａ　ｘｔ　、　ａ　ｘｉを出力す
る。

以上述べたように本発明によると、メモリセル情報の消
去をワード線に接続されたメモリセル数の単位で消去で
きるため消去時間を著しく短縮できる。すなわち、ｍ行
Ｘｎ列のメモリアレーをサイクル時間ｔｉｃで消去する
場合、従来の方法ではｍＸｎＸｔ＊ａの時間が必要であ
ったものが１本発明によると（ｍ＋ｎ）ｔＲｃの時間で
よくなる。したがって計算機の使用効率を著しく向上さ
せることができる。

なお消去動作で必要となるＸ系のアドレス信号は、メモ
リのリフレッシュ動作を行わせるためにチップ内でアド
レス信号を発生させるカウンタを用いて発生させること
もできる。また、チップ内でＸ系のアドレス信号を発生
させるかわりに、チップ外からＸ系のアドレス信号を入
力してもかまわない、チップ外部から入力した消去動作
制御信号φＣＬＭは、ＲＡＳ信号、ＣＡＳ信号、ＷＥ倍
信号アドレス信号Ａｉのタイミングの組み合せを検知す
る回路を設けることにより、チップ内部で発生させるこ
ともできる。

本発明の第２の実施例を第８図により説明する。

第８図は第１図に示す第１の実施例とＹデコーダへの入
力信号を制御する回路であるＹデコーダ入力信号制御回
路ＹＤＭ、データ人力バッファからの信号を保持する入
力データ保持回路ＤＬ、ＷＥバッファ回路からの信号を
保持する内部書き込み制御信号保持回路ＷＬが付加され
ている点が異なる。ＹＤＭはデータ線を多重選択するた
めの回路（Ｙデコーダ出力線Ｙ　ｏ　”　Ｙ　ａをすべ
てＨｉｇｈレベルにする）で、Ｙ系のアドレス信号ａ　
ｙｏ　ｌ　ａ　ｙＯｌａ、□、了は第９図に示す回路に
より制御し・Ｙデコーダ出力線駆動信号７７は第１０図
に示す回路で制御する。また、ＤＬ、ＷＬは第１１図に
示す回路を用いる。なお、ＤＬ回路に用いる場合。

同図でＩＮはデータ人力バッファＤｉＢに接続し、ＯＵ
Ｔはデータ入出力線側に接続する。ＷＬ回路に用いる場
合は、ＩＮはタイミングパルス発生回路Ｔ８に接続し、
ＯＵＴはデータ入出力線を制御するトランスファーゲー
トに接続する。同図でＤｓは第２図で示したものと同様
の遅延回路である。

また同図（ｂ）は動作の概略を示す動作波形である。

第８図の動作を第１２図の動作波形を用いて説明する。

消去動作制御信号φＣＬＭがＬｏｗレベルからＨ４ｇｈ
レベルとなると第１の実施例と同様に、カウンタ回路Ａ
Ｃを決められた状態に設定する。

一方、この後ＲＡＳ信号、ＷＥ信号がＬａｙレベルとな
る。これにより入力データ（消去データ）が取り込まれ
、この入力データ（消去用データ）を回路ＤＬにより保
持する。これは第１１図から明らかなようにφＣＬＭ信
号がＨｉｇｈレベルの間保持する。また、ＷＥ倍信号Ｌ
ｏｗレベルとなるためアンプＭＡとデータ入出力線Ｉ１
０を分離し、入力データを保持する回路ＯＬとデータ入
出力線が接続される。この状態は第１１図から明らかな
ようにφＣＬＭ信号がＨｉｇｈレベルの間保持する。し
たがって入力データはデータ入出力線に伝わる。次にφ
ＣＬＨ信号がＨｉｇｈレベルとなることによりＹ系のア
ドレス信号は第９図から明らかなようにφＣＬＭ信号が
Ｈｉｇｈレベルの間すべてＩＩ　ｊ、ｇ　ｈレベルとな
る。

また、Ｙデコーダ出力ａ駆動信号７７も第１０図から明
らかなようにφｃＬＭ信号がＨｉｇｈレベルの間Ｌｏｗ
レベルとなる。したがって、すべてのＹデコーダ出力線
は旧ｇｈレベルとなり、すべてのデータ線はデータ入出
力線と接続され消去データがすべてのデータ線に伝わる
。一方、すでにＲＡＳ信号がＬｏｗレベルとなっている
ためすべてのデータ線に消去データが書き込まれる前に
、まずデータ線プリチャージ信号φｐｃ’がＬｏｗレベ
ルとなる。その後ワード線駆動信号φ８がＨｉｇｈレベ
ルとなり、カウンタＡＣで発生されたアドレス信号によ
り選択されたワード線が駆動されでいる（ここではＷｏ
が駆動されるとする）。

さて、すべてのデータ線に消去データが書き込まれた後
、センスアンプ駆動信号φＳ＾′、φＳ＾′が各々ｌｌ
ｉｇｈレベル、Ｌｏｗレベルとなり消去データを増幅す
る。これにより、メモリセルＭＣｏｏ＊ＭＣｏｘ、ＭＣ
ｏｔ、ＭＣｏａに消去データが書き込まれる。なお第１
の実施例と同様に、φＣＬＮ信号により、データ線プリ
チャージ信号φＰＣ’　＋センスアンプ駆動信号φＳ＾
′、π′はφＣＬに信号がＨｉｇｈレベルの間この状態
を保持する。その後。

ＲＡＳ信号がＨｉｇｈレベルとなり、ワード線駆動信号
φ８がＬｏｗレベルとなり、ワード線ＷｏのレベルがＬ
ｏｗとなる。これにより消去データがメモリセルＭ　Ｃ
ｏ　ｏ　、　Ｍ　Ｃ０１、Ｍ　Ｃｏ　＊　＊　Ｍ　Ｃｏ
　ａに蓄積される。この後は、第１の実施例と同様に、
ＲＡＳ信号の変化をくり返し、すべてのメモリセルに消
去データを書き込む。

以上述べたように本発明によると、第１の実施例で、ま
ずページモードで消去データをあらかじめ決められたメ
モリセルに書き込んでいたものを、Ｙデコーダを多重選
択状態にすることにより、消去データを同時にすべての
データ線に書き込み、それをセンスアンプで保持するた
めさらに消去時間を短縮できる。すなわち、ｍ行×ｎ列
のメモリアレーをサイクル時間ｔＲＣで消去する場合、
はぼｍｘｔＲｃの時間で消去できる。したがって計算機
の使用効率をさらに向上できる。なお、本実施例ではデ
ータ入出力線とアンプＭＡ、入力データ保持回路ＤＬの
接続制御にＷＥ倍信号用いたが、φＣＬＭ信号のみで行
ってもかまわない、また、カウンタ回路をφＣＬＭ信号
により初期設定したが。

本実施例の場合、初期設定はしなくてもかまわない。

本発明の第３の実施例を第１３図により説明する。第２
の実施例でＹデコーダの多重選択は消去動作制御信号φ
ＣＬＨがＨｉｇｈレベルの間、すべてのＹ系の内部アド
レス信号をＨｉｇｈレベルとし、Ｙデコーダ出力線駆動
信号７７・をＬＯＷレベルとすることにより行ったが、
Ｙデコーダの多重選択はＹデコーダを第１３図に示すよ
うな回路構成とする°　　ことによっても可能である。

第１３図は本発明のＹデコーダ回路を示している。同図
でＹ系のアドレス信号ａｙｅ、　ａｙａ、　ａｆｆＬｅ
習が入力されるすべてのＮＡＮＤ回路の電源（Ｖｃｃ）
側ノードＮは共通のＭＯＳＦＥＴ、　Ｍａｃを通して電
源線（Ｖｃｃ）に接続され１Ｍ５ｓを通して接地ノード
に接続されている。さらに、これらのＭＯ３ＦＩｌｉＴ
のゲートは、φＣＬＭ信号によって制御されている。ま
た、７７信号はφｅＬＭ信号がＨｌにｈレベルの間Ｌｏ
ｗレベルとなるような論理ゲートを通してＹデコーダに
入力している。同図でＤ７は第２図と同様の遅延回路で
ある。

この回路でＹデコーダの多重選択は次のようにして行わ
れる。Ｙ系アドレス信号ａｙ□、　ａｙｌがＨｉｇｈレ
ベルａｙｏ＋　ａｙｌがＬｏｗレベルであったとする。

この場合、ＮＡＮＤ回路の出力ノードであるノードＮ１
ｔはＬｏｗレベルとなり、その他のＮＡＮＤ回路ではＰ
ＭＯ３の少なくとも１つのゲートはＬｏｗレベルであり
、そのＮＡＮＤ回路の出力はＨｉｇｈレベルとなってい
る。この時、φＣＬＭ信号がＨｉｇｈレベルとなると（
消去動作となる）、ＮＡＮＤ回路の電源（Ｖｃｃ）側ノ
ードＮの電位は接地レベルとなる。したがって、すべて
のＮＡＮ口回路の出力はＬｏｗレベルとなりＹデコーダ
は多重選択状態となる。一方、Ｙデコーダ出力線駆動信
号はφＣＬＭ信号がＩ（ｉｇｈレベルとなるとともにＬ
ｏｗレベルとなる。したがって、すべてのＹデコーダ出
力線（ＹＯＮＹＪｌ）はＨｉｇｈレベルとなり、Ｙデコ
ーダは多重選択状態となる。

に比べ付加回路数を少なくでき、消去時間は第２の実施
例と同程度にできる。

なお１本発明では多重選択のためにＮＡＮＤ回路の電源
（Ｖｃｃ）側ノードＮのレベルを制御したが、各ＮＡＮ
Ｄ回路の出力ノードに、φＣＬＭ信号をゲートに入力し
たＭＯＳＦＥＴを接続し、φＣ１，Ｍ信号がＨｉｇｈレ
ベルとなった時、ＮＡＮＤ回路の出力ノードを強制的に
Ｌｏｗレベルとする回路方式とすることもできる。

本発明の第４の実施例を第１４図により説明する。第１
４図は例えば第１の実施例のメモリアレーが多数に分割
（この場合４分割）された場合のアレー構成を示してい
る。同図でＭ　ＣＡ　ｏ　＠　Ｍ　ＣＡ　ｓ　ｅＭＣＡ
息、ＭＣＡａはメモリアレー・データ入力バッファＤｉ
ＢはＧｏ、Ｇａｓ　Ｇａｓ　Ｇａの信号によって制御さ
れるトランスファゲートを通してデータ入出力線Ｉ　／
　Ｏｏ　、　Ｉ　／　Ｏｈ　、　Ｉ　／　Ｏｘ　、　Ｉ
　／　Ｏａに接続されている。また、上記データ入出力
線は、Ｇ　ｏ’　、　Ｇｉ’　、　Ｇｚ’　、　Ｇａ’
の信号によって制御されるトランスファゲートを通して
、各々アンプＭ　Ａ　ｏ　、　Ｍ　Ａ　ｓ　、　Ｍ　Ａ
　ｚ　、　Ｍ　Ａ　ａに接続されている。

アンプの出力ノードはＯｏ、Ｏｔ、Ｏｘ、Ｏδの信号に
よって制御されるトランスファゲートを通してデータ出
力バッファＤＯＢに接続されている。

これらの動作は通常法のように行われる。書き込み動作
の場合、データ入力バッファＤｉＢに入力データがはい
った後、Ｇｏ、Ｇａｓ　０２ｗ　Ｇａ信号の内いずれか
１つがＨｉｇｈレベルとなる。ここではＧｏ信号がＨｉ
ｇｈレベルになったとする。この場合データ入力バッフ
ァＤｉＢとデータ入出力線Ｉ　／　Ｏｏがつながる。し
たがって、入力データはＭＣＡｏのサブメモリアレー内
にあるメモリセルに書き込まれる。読み出し動作の場合
、メモリセルから読み出されたデータは、４対のデータ
入出力線の内１対に読み出される。ここではＩｌｏ。

にメモリセルのデータが読み出されたとする０次にＧｏ
’信号が）Ｉｉｇｈレベルとなり、データ入出力線Ｉ　
／　ＯｏとアンプＭ　Ａ　ｏが接続され、メモリセルか
らの読み出しデータはアンプにより増幅される。この後
Ｇａ信号がＨｉｇｈレベルとなり、増幅された信号は、
データ出力バッファに伝わり、出力データＤｏとなる。

さて、このようなアレー構成で消去動作を行う場合、分
割されたサブアレー（Ｍ　ＣＡ　ｏ　、　Ｍ　ＣＡ　１
　。

Ｍ　ＣＡ　ｘ　、　Ｍ　ＣＡ　ａ　）毎に順次消去動作
を行う必要がある。しかしＧｏ、Ｇ１．Ｇｘ、Ｇａ信号
を消去動作制御信号φＣＬＭを用いて制御することによ
り、４つのサブアレーで同時に消去動作を行わせること
ができる。すなわち、Ｇｏ、Ｇｔ、Ｇｚ、Ｇａ信号はφ
ＣＬＭがＨｉｇｈレベルの間、　Ｈｉｇｈレベルとする
。

これにより４対のデータ入出力線すべてに消去データを
書き込む、その後筒１の実施例と同様にページモード動
作によりＹデコーダ出力線Ｙ　ｏ　”　Ｙ　−レベルを
順次Ｈｉｇｈレベルとし、各サブアレー毎にあらかじめ
決めたアドレス信号によって選択されたワード線につな
がるメモリセルに消去データを書き込む０次に第１の実
施例を同様にしてすｋてのメモリセルの情報を消去する
。

以上述べた様に、本発明によれば、分割された各サブア
レーで同時に消去動作を行えるので消去時間を短縮でき
、計算機の使用効率を向上させることができる。

〔発明の効果〕

本発明によればワード線に接続されるメモリセルの単位
毎に消去データを書き込めるので、メモリセルの消去動
作時間を著しく短縮できる。たとえばｍ行×ｎ列のメモ
リアレーのメモリセル情報をサイクル時間ｔＲｃで消去
する場合、従来方法ではｍＸｎＸｔ＊ｃの時間が必要で
あったものが。

（ｍ＋ｎ）Ｘｔ＊ｃもしくはｍｘｔＲｃの時間で可能と
なる。したがって、計算機の使用効率を非常に高くでき
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路構成、第２図、第
３図、第４図、第５図、第６図は第１の実施例の回路構
成の詳細回路、第７図は第１の実施例の動作波形、第８
図は本発明の第２の実施例の回路構成、第９図、第１０
図、第１１図は第２の実施例の回路構成の詳細回路、第
１２図は第２の実施例の動作波形、第１３図は本発明の
第３の実施例の回路構成、第１４図は本発明の第４の実
施例の回路構成、第１５図は従来のメモリ回路構成であ
る。 Ｍ　Ｃｏｏ”　Ｍ　Ｃａａ・＝メモリセル、［）６．Ｄ
ｏ〜Ｄａ。 毛１・・・データ線、Ｗ　ｏ　＝　Ｗ　ａ・・・ワード
線、ＰＣｏ〜ＰＣｓ・・・データ線プリチャージ回路、
ＳＡｏ〜ＳＡδ・・・センスアンプ、Ｙｏ”Ｙδ・・・
Ｙデコーダ出力線、ＸＤＥＣ・・・Ｘデコーダ、ＹＤＥ
Ｃ・・・Ｙデコーダ、Ｌｌ・・・データ線プリチャージ
信号制御回路、Ｌ２．　Ｌｘ・・・センスアンプ駆動信
号制御回路、ＡＣ・・・カウンタ、Ｔ　４’・・・内部
アドレス信号発生回路、ＹＤＭ・・・Ｙデコーダ入力信
号制御回路、ＤＬ・・・入力データ保持回路、ＷＬ・・
・内部書き込み制御信号保持回路、φ８・・・ワード線
駆動信号、φＰＣ９φｐｃ’・・・データ線プリチャー
ジ信号、φＳ＾、φＳ＾′。 ７丁、π′・・・センスアンプ駆動信号、７τ、７７′
・・・Ｙデコーダ出力線駆動信号、　ａｘ１＋　ａｘｌ
・・・Ｘ糸筒　２２ ＠） 一一◆で 第３　図 Ｃ） 一−ｔ 第　４　図 （１ｍ） マ；′ ７工Ｔ　センスア＞７−４ｆ勧信号 ｆｓｓ’ ダ）ム５３１１云Ｎ７＝−＞＋γ）Ｐ信号！　　４

Claims (1)

1. 【特許請求の範囲】 １、複数の行線と複数の列線を有し、該複数の行線と該
   複数の列線は交差するように配置され、該交点にはメモ
   リセルが配置され、該複数の列線には各々増幅回路が接
   続され、該複数の行線の内１本を選択する選択手段と、
   該複数の列線の内１本を選択する手段と、該列線を用い
   て所定のデータを該メモリセルに書き込む手段と、該複
   数の行線を順次選択し活性化する手段と、該複数の行線
   を順次選択し活性化する期間、該増幅回路を活性状態で
   保持する手段を有する半導体メモリであつて、該複数の
   列線を用いて書き込んだデータを該増幅回路によつて保
   持し、保持している期間、該複数の行線を順次選択し活
   性化することを特徴とする半導体メモリ。 ２、上記複数の列線を同時に選択する手段を有する半導
   体メモリであつて、該複数の列線に同時に書き込みデー
   タを書き込む手段を有することを特徴とする特許請求の
   範囲第１項記載の半導体メモリ。 ３、上記複数の行線が順次選択、活性化される期間書き
   込みデータを保持する手段を有することを特徴とする特
   許請求の範囲第１項記載の半導体メモリ。