JPH0863956A - Ｄｒａｍ集積回路デバイス及びその動作方法 - Google Patents
Ｄｒａｍ集積回路デバイス及びその動作方法Info
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- JPH0863956A JPH0863956A JP7207026A JP20702695A JPH0863956A JP H0863956 A JPH0863956 A JP H0863956A JP 7207026 A JP7207026 A JP 7207026A JP 20702695 A JP20702695 A JP 20702695A JP H0863956 A JPH0863956 A JP H0863956A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【目的】 単一の行アクセスサイクルの間に、１つの行
から他の行へデータを複写するオンチップ行複写回路を
有するＤＲＡＭを提供する。 【構成】 メモリアレイ１２は、行アクセス線９４ａ、
９４ｂ、９４ｃ、９４ｄと、対のディジット線９６、９
８と、複数のメモリセル行ＲＯＷＡ、ＲＯＷＢ、ＲＯＷ
Ｃ、ＲＯＷＤを形成する複数のメモリセル９２ａ、９２
ｂ、９２ｃ、９２ｄとを有する。オンチップ複写回路１
１４は、一例では、平衡化制御１１２と行複写モード検
出器１１６とＡＮＤゲート１１８を含み、平衡化制御１
１２は、ディジット線に接続され、対のディジット線の
電圧ポテンシャルを等化して該線の以前のデータを消去
するが、複写モードが動作可能のときは、検出器１０４
の信号に応答して、ＡＮＤゲート１１８は低い電圧レベ
ルを出力しトランジスタ１０４−１０８をオフにし、デ
ィジット線のデータを保存する。そして、第２の行アク
セスサイクルの間に、第２の行にアクセスするとディジ
ット線９６、９８のデータが第２の行に複写される。
から他の行へデータを複写するオンチップ行複写回路を
有するＤＲＡＭを提供する。 【構成】 メモリアレイ１２は、行アクセス線９４ａ、
９４ｂ、９４ｃ、９４ｄと、対のディジット線９６、９
８と、複数のメモリセル行ＲＯＷＡ、ＲＯＷＢ、ＲＯＷ
Ｃ、ＲＯＷＤを形成する複数のメモリセル９２ａ、９２
ｂ、９２ｃ、９２ｄとを有する。オンチップ複写回路１
１４は、一例では、平衡化制御１１２と行複写モード検
出器１１６とＡＮＤゲート１１８を含み、平衡化制御１
１２は、ディジット線に接続され、対のディジット線の
電圧ポテンシャルを等化して該線の以前のデータを消去
するが、複写モードが動作可能のときは、検出器１０４
の信号に応答して、ＡＮＤゲート１１８は低い電圧レベ
ルを出力しトランジスタ１０４−１０８をオフにし、デ
ィジット線のデータを保存する。そして、第２の行アク
セスサイクルの間に、第２の行にアクセスするとディジ
ット線９６、９８のデータが第２の行に複写される。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）、並びに、ＤＲＡＭを基本とした、ビデ
オＲＡＭ（ＶＲＡＭ）の如きより複雑なメモリに関す
る。より詳細に言えば、本発明は、単一の行アクセスサ
イクルの間に、ある行から他の行へデータを複写するた
めのオンチップ行複写回路を有するＤＲＡＭに関する。
本発明はまた、上述の如きＤＲＡＭを動作させるための
方法にも関する。
Ｍ（ＤＲＡＭ）、並びに、ＤＲＡＭを基本とした、ビデ
オＲＡＭ（ＶＲＡＭ）の如きより複雑なメモリに関す
る。より詳細に言えば、本発明は、単一の行アクセスサ
イクルの間に、ある行から他の行へデータを複写するた
めのオンチップ行複写回路を有するＤＲＡＭに関する。
本発明はまた、上述の如きＤＲＡＭを動作させるための
方法にも関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックＲＡＭ）は、高
度に集積された半導体メモリ回路である。ＤＲＡＭデバ
イスは、当業界において周知である。
度に集積された半導体メモリ回路である。ＤＲＡＭデバ
イスは、当業界において周知である。
【０００３】本発明は、ビデオ画像処理に使用されるＤ
ＲＡＭの新規な構造に関する。現在、ビデオ画像処理
は、主として、ビデオＲＡＭ（ＶＲＡＭ）として知られ
る、特殊な集積回路（ＩＣ）の記憶装置を用いている。
ＶＲＡＭは、ビデオ画像処理が必要とする、より高速の
メモリ速度を可能とするために、通常のＤＲＡＭにおい
て慣例的に使用される回路要素よりも、より多くの回路
要素を用いている。ＶＲＡＭは、広く使用されている
が、ＤＲＡＭも、ビデオの分野においてマーケットを有
しており、特に、より速いアクセス速度を必要としない
顧客に使用されている。ＤＲＡＭは、適正な速度を有し
ており、使用するのに廉価である。従って、ビデオ画像
処理のマーケットにおいてＶＲＡＭ又はＤＲＡＭを択一
的に使用する際には、性能／コストのかね合いがあり、
ＤＲＡＭは、ＶＲＡＭよりも、性能が低くコストが安
い。高い速度を必要としないビデオ画像処理のタスクす
なわち作業を実行するためには、ＤＲＡＭを用いること
が有利であろう。
ＲＡＭの新規な構造に関する。現在、ビデオ画像処理
は、主として、ビデオＲＡＭ（ＶＲＡＭ）として知られ
る、特殊な集積回路（ＩＣ）の記憶装置を用いている。
ＶＲＡＭは、ビデオ画像処理が必要とする、より高速の
メモリ速度を可能とするために、通常のＤＲＡＭにおい
て慣例的に使用される回路要素よりも、より多くの回路
要素を用いている。ＶＲＡＭは、広く使用されている
が、ＤＲＡＭも、ビデオの分野においてマーケットを有
しており、特に、より速いアクセス速度を必要としない
顧客に使用されている。ＤＲＡＭは、適正な速度を有し
ており、使用するのに廉価である。従って、ビデオ画像
処理のマーケットにおいてＶＲＡＭ又はＤＲＡＭを択一
的に使用する際には、性能／コストのかね合いがあり、
ＤＲＡＭは、ＶＲＡＭよりも、性能が低くコストが安
い。高い速度を必要としないビデオ画像処理のタスクす
なわち作業を実行するためには、ＤＲＡＭを用いること
が有利であろう。
【０００４】ＶＲＡＭを用いて実行することができる一
つの操作は、「列複写」機能である。この機能は、メモ
リセルの多数の列に、同一のデータを書き込むことを可
能とする。ビデオ画像処理においては、上記機能は、情
報の繰り返しを必要とする同一色のブロック領域をビデ
オスクリーン上に形成する時に有用である。例えば、ワ
ードプロセッサのスクリーン表示装置においては、バッ
クグラウンドイメージは、青、黒又は緑の如き単一色の
全体的なスクリーンを含む。次に、書き込まれた文章
が、別の色で、上記バックグラウンドイメージの上に形
成される。同一色のブロックのバックグラウンド領域
は、行複写操作によって形成される。メモリ情報の各々
のビットは、上記色のブロックに指定されたメモリアレ
イの各々の列及び行に関して同一である。
つの操作は、「列複写」機能である。この機能は、メモ
リセルの多数の列に、同一のデータを書き込むことを可
能とする。ビデオ画像処理においては、上記機能は、情
報の繰り返しを必要とする同一色のブロック領域をビデ
オスクリーン上に形成する時に有用である。例えば、ワ
ードプロセッサのスクリーン表示装置においては、バッ
クグラウンドイメージは、青、黒又は緑の如き単一色の
全体的なスクリーンを含む。次に、書き込まれた文章
が、別の色で、上記バックグラウンドイメージの上に形
成される。同一色のブロックのバックグラウンド領域
は、行複写操作によって形成される。メモリ情報の各々
のビットは、上記色のブロックに指定されたメモリアレ
イの各々の列及び行に関して同一である。
【０００５】行複写機能は、速いアクセス速度を必要と
せず、従って、ＶＲＡＭの高い性能を必要としない、単
なる繰り返し作業である。上記行複写機能を、より廉価
なＤＲＡＭによって実行し、ＶＲＡＭによってより高速
な操作を行う必要がなくなれば、望ましいことである。
行複写機能は、ＶＲＡＭでのみ可能なトランスファーモ
ードを用いるファームウエアで実行される。今日のプロ
グラムにおいては、均一なバックグラウンドを用いるこ
とが極めて多いが、ＶＲＡＭにおいて反復操作を実行す
るように設計された標準的なソフトウエア／ファームウ
エアは、全く存在しない。今日使用される種々のＶＲＡ
Ｍ用に、別個のソフトウエアプログラムが、書かれてい
る。標準的なワンサイクル型の行複写モードをＶＲＡＭ
に与え、ファームウエアの実行を必要としないようにす
ることが望ましい。不運にして、ファームウエアは、Ｄ
ＲＡＭにポート接続することができない。
せず、従って、ＶＲＡＭの高い性能を必要としない、単
なる繰り返し作業である。上記行複写機能を、より廉価
なＤＲＡＭによって実行し、ＶＲＡＭによってより高速
な操作を行う必要がなくなれば、望ましいことである。
行複写機能は、ＶＲＡＭでのみ可能なトランスファーモ
ードを用いるファームウエアで実行される。今日のプロ
グラムにおいては、均一なバックグラウンドを用いるこ
とが極めて多いが、ＶＲＡＭにおいて反復操作を実行す
るように設計された標準的なソフトウエア／ファームウ
エアは、全く存在しない。今日使用される種々のＶＲＡ
Ｍ用に、別個のソフトウエアプログラムが、書かれてい
る。標準的なワンサイクル型の行複写モードをＶＲＡＭ
に与え、ファームウエアの実行を必要としないようにす
ることが望ましい。不運にして、ファームウエアは、Ｄ
ＲＡＭにポート接続することができない。
【０００６】言及されていなかった問題は、ＤＲＡＭだ
けを使用するグラフィックカードに関することである。
行複写機能を実行することによりバックグラウンドを形
成するためには、そのようなカードは、上記作用を実行
する他の回路要素をプリント回路板（ＰＣＢ）に必要と
する。ＤＲＡＭが上記機能を実行することができれば望
ましいことである。そうすれば、ＰＣＢは、廉価に形成
することができる。また、従来の行複写回路素子を排除
することによりＰＣＢに生成される追加のスペースは、
カードに他の特徴を追加するのに役立つ。また、ＤＲＡ
Ｍが実行する行複写は、現在行われているのと同じ特徴
をより小さなＰＣＢに設けることを可能とする。
けを使用するグラフィックカードに関することである。
行複写機能を実行することによりバックグラウンドを形
成するためには、そのようなカードは、上記作用を実行
する他の回路要素をプリント回路板（ＰＣＢ）に必要と
する。ＤＲＡＭが上記機能を実行することができれば望
ましいことである。そうすれば、ＰＣＢは、廉価に形成
することができる。また、従来の行複写回路素子を排除
することによりＰＣＢに生成される追加のスペースは、
カードに他の特徴を追加するのに役立つ。また、ＤＲＡ
Ｍが実行する行複写は、現在行われているのと同じ特徴
をより小さなＰＣＢに設けることを可能とする。
【０００７】別の問題は、ＤＲＡＭ及びこれに関連する
デバイスの検査に関することである。種々の製造段階に
おいて、ＤＲＡＭデバイスは、あるテストパターンのデ
ータをメモリセルに関して書込み及び読出しを行うこと
によって、検査される。共通のテストパターンは、総て
の２進数の「１」若しくは「０」、交互の「１」及び
「０」、又は、「１」及び「０」のチェッカーボード
（格子模様）を含む。従来技術のＤＲＡＭは、総ての２
進数の「１」又は「０」をメモリアレイに書き込むこと
を可能とする、ブロック及びフラッシュ書込み操作を用
いる。しかしながら、これらのモードは、総てのＤＲＡ
Ｍには含まれておらず、また、混合された「１」及び
「０」のテストパターンを取り扱うための技術は、全く
存在しない。所望のテストパターンを迅速に生成するＤ
ＲＡＭを設計することが望ましい。
デバイスの検査に関することである。種々の製造段階に
おいて、ＤＲＡＭデバイスは、あるテストパターンのデ
ータをメモリセルに関して書込み及び読出しを行うこと
によって、検査される。共通のテストパターンは、総て
の２進数の「１」若しくは「０」、交互の「１」及び
「０」、又は、「１」及び「０」のチェッカーボード
（格子模様）を含む。従来技術のＤＲＡＭは、総ての２
進数の「１」又は「０」をメモリアレイに書き込むこと
を可能とする、ブロック及びフラッシュ書込み操作を用
いる。しかしながら、これらのモードは、総てのＤＲＡ
Ｍには含まれておらず、また、混合された「１」及び
「０」のテストパターンを取り扱うための技術は、全く
存在しない。所望のテストパターンを迅速に生成するＤ
ＲＡＭを設計することが望ましい。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上述
の欠点を解消するＤＲＡＭデバイスを提供することであ
る。
の欠点を解消するＤＲＡＭデバイスを提供することであ
る。
【０００９】
【課題を解決するための手段】本発明のある特徴によれ
ば、ＤＲＡＭ集積回路デバイスは、第１及び第２のメモ
リセル行を有するメモリアレイと、該メモリアレイに対
して電気的に接続されたオンチップ回路とを備える。上
記オンチップ回路は、上記第１のメモリセル行のデータ
を、該データを上記第１のメモリセル行に保持しなが
ら、第２のメモリセル行に複写する。
ば、ＤＲＡＭ集積回路デバイスは、第１及び第２のメモ
リセル行を有するメモリアレイと、該メモリアレイに対
して電気的に接続されたオンチップ回路とを備える。上
記オンチップ回路は、上記第１のメモリセル行のデータ
を、該データを上記第１のメモリセル行に保持しなが
ら、第２のメモリセル行に複写する。
【００１０】より詳細に言えば、好ましい実施例のＤＲ
ＡＭ集積回路デバイスは、メモリアレイが、複数のメモ
リセルから成る複数のメモリセル行と、対応するメモリ
セル行にアクセスするように接続された、複数の行アク
セス線と、複数の対のディジット線であって、個々の対
のディジット線の間の電圧差として表されるデータを、
前記メモリセルへ、及び、前記メモリセルから、搬送す
るように接続された、複数の対のディジット線と、前記
複数の対のディジット線に接続されて、これら複数の対
のディジット線の電位を等化し、これにより、前記対の
ディジット線からデータを除去する、平衡化回路と、第
１及び第２の行アクセスサイクルの間に、前記行アクセ
ス線を介して、前記メモリアレイの対応する前記第１及
び第２のメモリセル行にアクセスする、アクセス手段
と、前記第１及び第２のアクセスサイクルの間に、選択
された対のディジット線にデータを与える、入出力手段
と、前記メモリアレイの前記平衡化回路に対して電気的
に接続されると共に、前記第１の行アクセスサイクルが
完了した後に、前記平衡化回路を動作させ、前記第１の
行の選択が解除された時に、前記対のディジット線のデ
ータを除去するように構成されている、平衡化制御と、
前記メモリアレイ及び前記平衡化制御回路に対して電気
的に接続され、前記第１の行アクセスサイクルが完了し
た後に、前記平衡化制御回路が前記平衡化回路を動作さ
せるのを禁止して、前記対のディジット線のデータが除
去されるのを阻止し、これにより、前記第１の行アクセ
スサイクルの間に、前記第１のメモリセル行にそれ以前
に記憶されて、前記対のディジット線によって搬送され
ているデータを、第２の行アクセスサイクルの間に、前
記第２のメモリセル行へ複写するように構成されてい
る、オンチップ行複写回路とを備えることを特徴とす
る。
ＡＭ集積回路デバイスは、メモリアレイが、複数のメモ
リセルから成る複数のメモリセル行と、対応するメモリ
セル行にアクセスするように接続された、複数の行アク
セス線と、複数の対のディジット線であって、個々の対
のディジット線の間の電圧差として表されるデータを、
前記メモリセルへ、及び、前記メモリセルから、搬送す
るように接続された、複数の対のディジット線と、前記
複数の対のディジット線に接続されて、これら複数の対
のディジット線の電位を等化し、これにより、前記対の
ディジット線からデータを除去する、平衡化回路と、第
１及び第２の行アクセスサイクルの間に、前記行アクセ
ス線を介して、前記メモリアレイの対応する前記第１及
び第２のメモリセル行にアクセスする、アクセス手段
と、前記第１及び第２のアクセスサイクルの間に、選択
された対のディジット線にデータを与える、入出力手段
と、前記メモリアレイの前記平衡化回路に対して電気的
に接続されると共に、前記第１の行アクセスサイクルが
完了した後に、前記平衡化回路を動作させ、前記第１の
行の選択が解除された時に、前記対のディジット線のデ
ータを除去するように構成されている、平衡化制御と、
前記メモリアレイ及び前記平衡化制御回路に対して電気
的に接続され、前記第１の行アクセスサイクルが完了し
た後に、前記平衡化制御回路が前記平衡化回路を動作さ
せるのを禁止して、前記対のディジット線のデータが除
去されるのを阻止し、これにより、前記第１の行アクセ
スサイクルの間に、前記第１のメモリセル行にそれ以前
に記憶されて、前記対のディジット線によって搬送され
ているデータを、第２の行アクセスサイクルの間に、前
記第２のメモリセル行へ複写するように構成されてい
る、オンチップ行複写回路とを備えることを特徴とす
る。
【００１１】本発明の別の特徴によれば、ＤＲＡＭ集積
回路デバイスを動作させるための方法が提供され、該方
法は、（１）第１の行アクセスサイクルの間に、上記メ
モリアレイの第１のメモリセル行にアクセスするステッ
プと、（２）上記第１の行アクセスサイクルの間に、選
択された対のディジット線にデータを送るステップと、
（３）上記平衡化回路が、上記対のディジット線のデー
タを消去することを禁止するステップと、（４）第２の
行アクセスサイクルの間に、上記メモリアレイの第２の
メモリセル行にアクセスし、上記第１の行アクセスサイ
クルの間に、上記対のディジット線によって搬送され
て、それ以前に上記第１のメモリセル行に記憶されたデ
ータを、上記第２の行アクセスサイクルの間に、上記第
２のメモリセル行に複写して該第２のメモリセル行に記
憶するステップとを備える。
回路デバイスを動作させるための方法が提供され、該方
法は、（１）第１の行アクセスサイクルの間に、上記メ
モリアレイの第１のメモリセル行にアクセスするステッ
プと、（２）上記第１の行アクセスサイクルの間に、選
択された対のディジット線にデータを送るステップと、
（３）上記平衡化回路が、上記対のディジット線のデー
タを消去することを禁止するステップと、（４）第２の
行アクセスサイクルの間に、上記メモリアレイの第２の
メモリセル行にアクセスし、上記第１の行アクセスサイ
クルの間に、上記対のディジット線によって搬送され
て、それ以前に上記第１のメモリセル行に記憶されたデ
ータを、上記第２の行アクセスサイクルの間に、上記第
２のメモリセル行に複写して該第２のメモリセル行に記
憶するステップとを備える。
【００１２】
【発明の実施の態様】図面を参照して本発明の好ましい
実施例を以下に説明する。
実施例を以下に説明する。
【００１３】図１は、本発明のＤＲＡＭ集積回路デバイ
ス１０を示している。ＤＲＡＭ１０は、メモリアレイ１
２と、センスアンプ１４と、モード選択回路１６と、入
出力回路（Ｉ／Ｏ回路）１８とを備えている。メモリア
レイ１２は、通常の構造であって、図２を参照して後に
詳細に説明するように、メモリセルの行と、行アクセス
線と、ディジット線と、行及び列デコーダと、平衡回路
とを備えている。Ｉ／Ｏ回路１８は、メモリアレイ１２
への及びメモリアレイからの、データバス１９を介す
る、データＤ０−ＤＭの伝送を容易にする。
ス１０を示している。ＤＲＡＭ１０は、メモリアレイ１
２と、センスアンプ１４と、モード選択回路１６と、入
出力回路（Ｉ／Ｏ回路）１８とを備えている。メモリア
レイ１２は、通常の構造であって、図２を参照して後に
詳細に説明するように、メモリセルの行と、行アクセス
線と、ディジット線と、行及び列デコーダと、平衡回路
とを備えている。Ｉ／Ｏ回路１８は、メモリアレイ１２
への及びメモリアレイからの、データバス１９を介す
る、データＤ０−ＤＭの伝送を容易にする。
【００１４】ＤＲＡＭ集積回路デバイス１０は、モード
選択回路１６の種々のモード制御２２、２４、２６によ
って指示される、幾つかの異なる動作モードに従って動
作する。これらのモードは、それぞれバス３０、３２、
３４を介して、メモリアレイ１２へ接続される。動作モ
ードの例としては、フラッシュモード、ブロック書込み
モード、読出しモード等が挙げられる。上記種々のモー
ド制御は、メモリアレイ１２の中の行及び列デコーダに
接続され、特定の動作モードに従って、所望のメモリセ
ルに選択的にアクセスする。本発明は、新規な行複写モ
ード制御２０に関し、この行複写モード制御は、後に詳
細に説明するように、バス２８（あるいは、単一の導
線）及び論理回路１１０を介して、メモリアレイ１２に
接続される。
選択回路１６の種々のモード制御２２、２４、２６によ
って指示される、幾つかの異なる動作モードに従って動
作する。これらのモードは、それぞれバス３０、３２、
３４を介して、メモリアレイ１２へ接続される。動作モ
ードの例としては、フラッシュモード、ブロック書込み
モード、読出しモード等が挙げられる。上記種々のモー
ド制御は、メモリアレイ１２の中の行及び列デコーダに
接続され、特定の動作モードに従って、所望のメモリセ
ルに選択的にアクセスする。本発明は、新規な行複写モ
ード制御２０に関し、この行複写モード制御は、後に詳
細に説明するように、バス２８（あるいは、単一の導
線）及び論理回路１１０を介して、メモリアレイ１２に
接続される。
【００１５】上記種々の動作モードは、参照符号８０で
その全体を示す制御信号ＣＳに基づいて、選択される。
制御信号８０は、１又はそれ以上の特定の動作モードを
選択する真理値表等から得ることができる。制御信号
は、信号事象（ｓｉｇｎａｌｅｖｅｎｔ）９０が発生し
た時に、それぞれのラッチ８２−８８にラッチされるす
なわち保持される。信号事象の例としては、行アドレス
ストローブ（ＲＡＳ）信号の上昇エッジ又は下降エッ
ジ、あるいは、列アドレスストローブ（ＣＡＳ）信号の
上昇エッジ又は下降エッジを挙げることができる。制御
信号８０及びその補数は、ラッチ８２−８８から伝送さ
れ、非反転バス及び反転バス７０−７７を通って、アド
レス及び制御バス６０に到達する。
その全体を示す制御信号ＣＳに基づいて、選択される。
制御信号８０は、１又はそれ以上の特定の動作モードを
選択する真理値表等から得ることができる。制御信号
は、信号事象（ｓｉｇｎａｌｅｖｅｎｔ）９０が発生し
た時に、それぞれのラッチ８２−８８にラッチされるす
なわち保持される。信号事象の例としては、行アドレス
ストローブ（ＲＡＳ）信号の上昇エッジ又は下降エッ
ジ、あるいは、列アドレスストローブ（ＣＡＳ）信号の
上昇エッジ又は下降エッジを挙げることができる。制御
信号８０及びその補数は、ラッチ８２−８８から伝送さ
れ、非反転バス及び反転バス７０−７７を通って、アド
レス及び制御バス６０に到達する。
【００１６】アドレス及び制御バス６０は、ラッチされ
た制御信号７０−７７及びアドレス信号Ａ０−ＡＮを保
持する。上記制御信号は、バス６０から取り出され、メ
モリアレイ１２を所望の態様で制御する１又はそれ以上
の対応するモード２０−２６を能動的に選択するため
に、モード選択ロジックすなわちモード選択論理回路４
０、４２、４４、４６で複号される。モード選択ロジッ
クすなわちモード選択論理回路４０−４６は、対応する
バス５０−５６を介して、それぞれの動作モード２０−
２６に接続されている。アドレス信号Ａ０−ＡＮも、適
正な動作モードが選択された時に、ロジック、及び、モ
ード回路に供給するか、あるいは、メモリアレイ１２の
行及び列デコーダに直接入力し、アドレス指定の準備を
行うことができる。図１に示す構造は、ＤＲＡＭデバイ
ス１０の適応性及び柔軟性を有する例を示しており、こ
の例においては、ＤＲＡＭは、記憶装置に入力された制
御信号８０に応じて、多数の異なる動作モードを実行す
ることができる。
た制御信号７０−７７及びアドレス信号Ａ０−ＡＮを保
持する。上記制御信号は、バス６０から取り出され、メ
モリアレイ１２を所望の態様で制御する１又はそれ以上
の対応するモード２０−２６を能動的に選択するため
に、モード選択ロジックすなわちモード選択論理回路４
０、４２、４４、４６で複号される。モード選択ロジッ
クすなわちモード選択論理回路４０−４６は、対応する
バス５０−５６を介して、それぞれの動作モード２０−
２６に接続されている。アドレス信号Ａ０−ＡＮも、適
正な動作モードが選択された時に、ロジック、及び、モ
ード回路に供給するか、あるいは、メモリアレイ１２の
行及び列デコーダに直接入力し、アドレス指定の準備を
行うことができる。図１に示す構造は、ＤＲＡＭデバイ
ス１０の適応性及び柔軟性を有する例を示しており、こ
の例においては、ＤＲＡＭは、記憶装置に入力された制
御信号８０に応じて、多数の異なる動作モードを実行す
ることができる。
【００１７】図２を参照すると、メモリアレイ１２は、
多数のメモリセルから成る複数の行を備えている。代表
的な４つの行Ａ−Ｄが示されており、各々の行には、代
表的な１つのメモリセル９２ａ−９２ｄが示されてい
る。行アクセス線９４ａ−９４ｄは、メモリセルに接続
されて、各行を形成する助けをしている。対のディジッ
ト線９６、９８で示すように、複数の対のディジット線
が、行アクセス線９４ａ−９４ｄと交差しており、メモ
リセルは、上記線の特定の交差部において接続されてい
る。各々の列には、１つのメモリセルだけが示されてい
るが、各々別個のＤＩＧＩＴ又はＤＩＧＩＴ＊に関する
１つの行には、一般に、数百個のメモリセルが設けられ
る。その数の例として、各行当たり、２５６個又は５１
２個のメモリセルを設けることができる。
多数のメモリセルから成る複数の行を備えている。代表
的な４つの行Ａ−Ｄが示されており、各々の行には、代
表的な１つのメモリセル９２ａ−９２ｄが示されてい
る。行アクセス線９４ａ−９４ｄは、メモリセルに接続
されて、各行を形成する助けをしている。対のディジッ
ト線９６、９８で示すように、複数の対のディジット線
が、行アクセス線９４ａ−９４ｄと交差しており、メモ
リセルは、上記線の特定の交差部において接続されてい
る。各々の列には、１つのメモリセルだけが示されてい
るが、各々別個のＤＩＧＩＴ又はＤＩＧＩＴ＊に関する
１つの行には、一般に、数百個のメモリセルが設けられ
る。その数の例として、各行当たり、２５６個又は５１
２個のメモリセルを設けることができる。
【００１８】各々のメモリセル９２ａ−９２ｄは、アク
セストランジスタと、記憶キャパシタとを備える。行ア
クセス線９４ａ−９４ｄは、対応するメモリセル９２ａ
−９２ｄのアクセストランジスタのゲートに接続されて
いる。行アクセス線９４ａ−９４ｄは、行デコーダ１０
０によって与えられるそれぞれの信号ＲＯＷＡ−ＲＯＷ
Ｄに応じて、メモリセルから成る所望の行すなわち所望
のメモリセル行に識別的にアクセスする。行デコーダ１
００は、モード選択回路１６（図１）に応答する。この
ようにすると、モード選択回路１６、及び、メモリ１２
の行及び列デコーダは、種々のアクセスサイクルの間
に、行アクセス線９４ａ−９４ｄを介して、メモリアレ
イの１又はそれ以上のメモリセル行にアクセスするため
のアクセス手段を形成している。
セストランジスタと、記憶キャパシタとを備える。行ア
クセス線９４ａ−９４ｄは、対応するメモリセル９２ａ
−９２ｄのアクセストランジスタのゲートに接続されて
いる。行アクセス線９４ａ−９４ｄは、行デコーダ１０
０によって与えられるそれぞれの信号ＲＯＷＡ−ＲＯＷ
Ｄに応じて、メモリセルから成る所望の行すなわち所望
のメモリセル行に識別的にアクセスする。行デコーダ１
００は、モード選択回路１６（図１）に応答する。この
ようにすると、モード選択回路１６、及び、メモリ１２
の行及び列デコーダは、種々のアクセスサイクルの間
に、行アクセス線９４ａ−９４ｄを介して、メモリアレ
イの１又はそれ以上のメモリセル行にアクセスするため
のアクセス手段を形成している。
【００１９】対のディジット線９６、９８は、メモリセ
ルへあるいはメモリセルからデータを搬送する。この対
の構造は、「折り返し型（ｆｏｌｄｅｄ）のビット線」
又は「折り返し型のディジット線」構造と呼ばれてお
り、この構造においては、対をなす線が、相補信号ＤＩ
ＧＩＴ及びＤＩＧＩＴ＊を搬送する。対をなすディジッ
ト線は、データバス１９（図１）を介して、Ｉ／Ｏ回路
１８に接続されている。データは、折り返し型のディジ
ット線構造では、２つのディジット線９６、９８の間の
電圧差として表される。例えば、第１のディジット線９
６は、一般には２進数「１」を表す、４−５ボルトの高
い電圧レベルＶｃｃを有し、一方、第２のディジット線
９８は、一般に２進数「０」を表す、０ボルトの低い電
圧レベルを有することになる。これらの電圧レベルは、
行デコーダ１００からの起動信号ＲＯＷＡ−ＲＯＷＤに
応答して、対のディジット線、及び、メモリセル９２ａ
−９２ｄの記憶キャパシタの間で搬送される。本構造に
よれば、Ｉ／Ｏ回路１８、データバス１９、センスアン
プ１５、及び、対のディジット線９６、９８は、アクセ
スサイクルの間に、選択された対のディジット線にデー
タを置くための、データＩ／Ｏ手段すなわちデータ入出
力手段を形成する。
ルへあるいはメモリセルからデータを搬送する。この対
の構造は、「折り返し型（ｆｏｌｄｅｄ）のビット線」
又は「折り返し型のディジット線」構造と呼ばれてお
り、この構造においては、対をなす線が、相補信号ＤＩ
ＧＩＴ及びＤＩＧＩＴ＊を搬送する。対をなすディジッ
ト線は、データバス１９（図１）を介して、Ｉ／Ｏ回路
１８に接続されている。データは、折り返し型のディジ
ット線構造では、２つのディジット線９６、９８の間の
電圧差として表される。例えば、第１のディジット線９
６は、一般には２進数「１」を表す、４−５ボルトの高
い電圧レベルＶｃｃを有し、一方、第２のディジット線
９８は、一般に２進数「０」を表す、０ボルトの低い電
圧レベルを有することになる。これらの電圧レベルは、
行デコーダ１００からの起動信号ＲＯＷＡ−ＲＯＷＤに
応答して、対のディジット線、及び、メモリセル９２ａ
−９２ｄの記憶キャパシタの間で搬送される。本構造に
よれば、Ｉ／Ｏ回路１８、データバス１９、センスアン
プ１５、及び、対のディジット線９６、９８は、アクセ
スサイクルの間に、選択された対のディジット線にデー
タを置くための、データＩ／Ｏ手段すなわちデータ入出
力手段を形成する。
【００２０】メモリアレイ１２はまた、対のディジット
線９６、９８に接続された、平衡化回路１０２を備えて
おり、該平衡化回路は、各対のディジット線の電圧ポテ
ンシャルを等化し、従って、データを消去する。平衡化
回路１０２は、トランジスタ１０４、１０６、１０８を
備えている。平衡化回路１０２が動作すると、ディジッ
ト線９６、９８の電圧レベルは、Ｖｃｃ／２（例えば、
２．０−２．５ボルト）に等化される。
線９６、９８に接続された、平衡化回路１０２を備えて
おり、該平衡化回路は、各対のディジット線の電圧ポテ
ンシャルを等化し、従って、データを消去する。平衡化
回路１０２は、トランジスタ１０４、１０６、１０８を
備えている。平衡化回路１０２が動作すると、ディジッ
ト線９６、９８の電圧レベルは、Ｖｃｃ／２（例えば、
２．０−２．５ボルト）に等化される。
【００２１】メモリアレイ１２の構造は通常のものであ
って、当業界においては周知である。メモリアレイ、セ
ンスアンプ、及び、他の要素の構造をより詳細に説明し
ている他の特許としては、以下の米国特許を挙げること
ができ、本明細書においては、これら米国特許を参照す
る。すなわち、米国特許第５，０４２，０１１号は、直
線的なエッジ入力を有する、センスアンププルダウンデ
バイスを記載しており、米国特許第４，９６２，３２６
号は、プリチャージＩ／Ｏ線において、ラッチアップを
センスアンプの信号レベルまで減少させることに関する
ものであり、米国特許第４，７４８，３４９号は、行ア
ドレス線に関する電圧ブースタを有する、高性能ダイナ
ミックセンスアンプを開示しており、米国特許第４，６
３６，９８７号は、多重センスアンプ及び書込み動作型
のアクティブロードを有する、半導体ダイナミックメモ
リデバイスすなわち動的半導体記憶装置に関するもので
あり、米国特許第４，６３４，９０１号は、対称的にバ
ランスされた配置を有するＣＭＯＳ半導体メモリデバイ
スすなわちＣＭＯＳ半導体記憶装置用のセンスアンプを
記載しており、米国特許第４，６０６，０１０号は、ダ
イナミックメモリデバイスすなわち動的記憶装置を記載
しており、米国特許第４，５３３，８４３号は、行アド
レス線用の電圧ブースタを有する構成のダイナミックセ
ンスアンプを開示しており、米国特許第４，５４３，５
００号は、行アドレス線用の高性能ダイナミックセンス
アンプ電圧ブースタを記載しており、米国特許第４，１
４１，０８１号は、ＮＭＯＳ ＢＯＲＡＭセンスアンプ
ラッチに関するものである。
って、当業界においては周知である。メモリアレイ、セ
ンスアンプ、及び、他の要素の構造をより詳細に説明し
ている他の特許としては、以下の米国特許を挙げること
ができ、本明細書においては、これら米国特許を参照す
る。すなわち、米国特許第５，０４２，０１１号は、直
線的なエッジ入力を有する、センスアンププルダウンデ
バイスを記載しており、米国特許第４，９６２，３２６
号は、プリチャージＩ／Ｏ線において、ラッチアップを
センスアンプの信号レベルまで減少させることに関する
ものであり、米国特許第４，７４８，３４９号は、行ア
ドレス線に関する電圧ブースタを有する、高性能ダイナ
ミックセンスアンプを開示しており、米国特許第４，６
３６，９８７号は、多重センスアンプ及び書込み動作型
のアクティブロードを有する、半導体ダイナミックメモ
リデバイスすなわち動的半導体記憶装置に関するもので
あり、米国特許第４，６３４，９０１号は、対称的にバ
ランスされた配置を有するＣＭＯＳ半導体メモリデバイ
スすなわちＣＭＯＳ半導体記憶装置用のセンスアンプを
記載しており、米国特許第４，６０６，０１０号は、ダ
イナミックメモリデバイスすなわち動的記憶装置を記載
しており、米国特許第４，５３３，８４３号は、行アド
レス線用の電圧ブースタを有する構成のダイナミックセ
ンスアンプを開示しており、米国特許第４，５４３，５
００号は、行アドレス線用の高性能ダイナミックセンス
アンプ電圧ブースタを記載しており、米国特許第４，１
４１，０８１号は、ＮＭＯＳ ＢＯＲＡＭセンスアンプ
ラッチに関するものである。
【００２２】本発明によれば、ＤＲＡＭ集積回路デバイ
ス１０は、ロジックすなわち論理回路１１０を介して、
メモリアレイ１２に電気的に接続された、新規な行複写
モード２０を備えている。同様に、平衡化制御１１２
も、ロジック１１０を介して、メモリアレイ１２に接続
されている。平衡化制御１１２は、メモリアレイの平衡
化回路１０２（図２）に接続されるのが好ましく、種々
の動作モードの後に、平衡化回路を動作させるように構
成されている。例えば、読込み動作モードの後に、平衡
化制御１１２は、平衡化回路１０２を動作させて、対の
ディジット線９６、９８の以前のデータを除去する。
ス１０は、ロジックすなわち論理回路１１０を介して、
メモリアレイ１２に電気的に接続された、新規な行複写
モード２０を備えている。同様に、平衡化制御１１２
も、ロジック１１０を介して、メモリアレイ１２に接続
されている。平衡化制御１１２は、メモリアレイの平衡
化回路１０２（図２）に接続されるのが好ましく、種々
の動作モードの後に、平衡化回路を動作させるように構
成されている。例えば、読込み動作モードの後に、平衡
化制御１１２は、平衡化回路１０２を動作させて、対の
ディジット線９６、９８の以前のデータを除去する。
【００２３】行複写モード２０、モード選択ロジック４
０、及び、ロジック１１０は、オンチップ行複写回路１
１４（図１及び図２）を形成し、該オンチップ行複写回
路は、第１のメモリセル行に記憶されているデータを、
該第１のメモリセル行に保持しながら、第２のメモリセ
ル行に複写するために使用される。一般に、オンチップ
複写回路は、平衡化制御１１２の動作を中断して、対の
ディジット線９６、９８のデータの消去を阻止すること
により、データ複写機能を促進する。平衡化が実行され
ると、対のディジット線９６、９８の電圧レベルは、Ｖ
ｃｃ／２まで等化され、次のアクセスサイクルの間に新
しいデータを受け取るために、総てのデータは除去され
る。平衡化操作をスキップするすなわち飛ばすことによ
り、１又はそれ以上の他の行に単にアクセスすることに
よって、そのような１又はそれ以上の他の行に関して同
じデータを使用すると同時に、そのようなデータを対の
ディジット線に残すことができる。従って、各々の行ア
クセスサイクルの間に、完全な１行のデータを複写する
ことができる。
０、及び、ロジック１１０は、オンチップ行複写回路１
１４（図１及び図２）を形成し、該オンチップ行複写回
路は、第１のメモリセル行に記憶されているデータを、
該第１のメモリセル行に保持しながら、第２のメモリセ
ル行に複写するために使用される。一般に、オンチップ
複写回路は、平衡化制御１１２の動作を中断して、対の
ディジット線９６、９８のデータの消去を阻止すること
により、データ複写機能を促進する。平衡化が実行され
ると、対のディジット線９６、９８の電圧レベルは、Ｖ
ｃｃ／２まで等化され、次のアクセスサイクルの間に新
しいデータを受け取るために、総てのデータは除去され
る。平衡化操作をスキップするすなわち飛ばすことによ
り、１又はそれ以上の他の行に単にアクセスすることに
よって、そのような１又はそれ以上の他の行に関して同
じデータを使用すると同時に、そのようなデータを対の
ディジット線に残すことができる。従って、各々の行ア
クセスサイクルの間に、完全な１行のデータを複写する
ことができる。
【００２４】図２は、オンチップ行複写回路１１４の好
ましい実施例を示している。この実施例は、行複写モー
ド２０及びモード選択ロジック４０から形成される、行
複写モード検出器１１６を備えており、該検出器は、行
複写機能が使用可能になった時点を検出し、その検出時
に、行複写可能信号を出力する。行複写回路１１４はま
た、論理回路１１０を備えており、該論理回路は、行複
写モード検出器１１６と平衡化制御１１２との間に接続
されたＡＮＤゲート１１８の形態を有しており、該ＡＮ
Ｄゲートは、行複写可能信号に応じて、平衡化制御の動
作を選択的に中断する。より詳細に言えば、平衡化制御
１１２は、平衡化回路１０２のＮＭＯＳトランジスタ１
０４−１０８を動作させるために使用される、平衡化制
御信号を出力する。ＡＮＤゲート１１８は、行複写モー
ド検出器が使用禁止になっている限り、平衡化制御信号
をメモリアレイへ通過させる。しかしながら、行複写モ
ードが使用可能となって、行複写可能信号を出力するよ
うになると、ＡＮＤゲート１１８は、平衡化制御信号が
回路１０２を動作させるのを阻止する。ＡＮＤゲート１
１８は、ロジック１１０の好ましい実施例であるが、平
衡化制御信号及び行複写可能信号の所望の論理関数すな
わちブール関数を提供する他の論理関数を用いることが
できる。
ましい実施例を示している。この実施例は、行複写モー
ド２０及びモード選択ロジック４０から形成される、行
複写モード検出器１１６を備えており、該検出器は、行
複写機能が使用可能になった時点を検出し、その検出時
に、行複写可能信号を出力する。行複写回路１１４はま
た、論理回路１１０を備えており、該論理回路は、行複
写モード検出器１１６と平衡化制御１１２との間に接続
されたＡＮＤゲート１１８の形態を有しており、該ＡＮ
Ｄゲートは、行複写可能信号に応じて、平衡化制御の動
作を選択的に中断する。より詳細に言えば、平衡化制御
１１２は、平衡化回路１０２のＮＭＯＳトランジスタ１
０４−１０８を動作させるために使用される、平衡化制
御信号を出力する。ＡＮＤゲート１１８は、行複写モー
ド検出器が使用禁止になっている限り、平衡化制御信号
をメモリアレイへ通過させる。しかしながら、行複写モ
ードが使用可能となって、行複写可能信号を出力するよ
うになると、ＡＮＤゲート１１８は、平衡化制御信号が
回路１０２を動作させるのを阻止する。ＡＮＤゲート１
１８は、ロジック１１０の好ましい実施例であるが、平
衡化制御信号及び行複写可能信号の所望の論理関数すな
わちブール関数を提供する他の論理関数を用いることが
できる。
【００２５】図３は、本発明のＤＲＡＭ集積回路デバイ
ス１０の作用を示している。ステップ２００において
は、制御信号ＣＳが入力される。信号事象９０がトリガ
され、上記制御信号ＣＳをラッチ８２−８８にラッチす
るすなわち保持する（ステップ２０２及び２０４）。ス
テップ２０６においては、１又はそれ以上の動作モード
が選択されて、実行される。例えば、ＤＲＡＭデバイス
は、行複写動作モードの次に、読出し動作モード又は書
込み動作モードを実行することができる。次に、メモリ
アレイ１２にアクセスし、アドレスＡ０−ＡＮを用い
て、所望の動作モードに従って、選択されたメモリセル
へのあるいは該メモリセルからの、データＤ０−ＤＭの
読出し、書込み、あるいは他の操作を行う（ステップ２
０８）。
ス１０の作用を示している。ステップ２００において
は、制御信号ＣＳが入力される。信号事象９０がトリガ
され、上記制御信号ＣＳをラッチ８２−８８にラッチす
るすなわち保持する（ステップ２０２及び２０４）。ス
テップ２０６においては、１又はそれ以上の動作モード
が選択されて、実行される。例えば、ＤＲＡＭデバイス
は、行複写動作モードの次に、読出し動作モード又は書
込み動作モードを実行することができる。次に、メモリ
アレイ１２にアクセスし、アドレスＡ０−ＡＮを用い
て、所望の動作モードに従って、選択されたメモリセル
へのあるいは該メモリセルからの、データＤ０−ＤＭの
読出し、書込み、あるいは他の操作を行う（ステップ２
０８）。
【００２６】ステップ２１０においては、行複写モード
２０が使用可能か否かを判定するチェックが行われる。
行複写モードが使用可能であれば、平衡化制御１１２の
平衡化作用をバイパスするすなわち迂回することができ
る。フローは、ステップ２００に戻り、該ステップにお
いては、同じ又は新しい制御信号が読出されてラッチさ
れ（ステップ２００−２０４）、次の隣接する行の如
き、メモリセルの新しい記憶位置にアクセスすることが
できる（ステップ２０８）。平衡化作用が全くないの
で、ディジット線は、同じデータ情報を保持する。従っ
て、次のメモリ列にアクセスした時に、上記第１のデー
タ列を失うことなく、同じデータを上記列に複写するこ
とができる。
２０が使用可能か否かを判定するチェックが行われる。
行複写モードが使用可能であれば、平衡化制御１１２の
平衡化作用をバイパスするすなわち迂回することができ
る。フローは、ステップ２００に戻り、該ステップにお
いては、同じ又は新しい制御信号が読出されてラッチさ
れ（ステップ２００−２０４）、次の隣接する行の如
き、メモリセルの新しい記憶位置にアクセスすることが
できる（ステップ２０８）。平衡化作用が全くないの
で、ディジット線は、同じデータ情報を保持する。従っ
て、次のメモリ列にアクセスした時に、上記第１のデー
タ列を失うことなく、同じデータを上記列に複写するこ
とができる。
【００２７】反対に、行複写２０が使用禁止であれば
（すなわち、ステップ２１０からの「ノー」分岐すなわ
ち「ノー」ブランチ）、平衡化制御１１２が使用可能と
なり、メモリセルに新しいデータを受け入れる準備をす
るために、ディジット線からデータを除去する（ステッ
プ２１２）。
（すなわち、ステップ２１０からの「ノー」分岐すなわ
ち「ノー」ブランチ）、平衡化制御１１２が使用可能と
なり、メモリセルに新しいデータを受け入れる準備をす
るために、ディジット線からデータを除去する（ステッ
プ２１２）。
【００２８】説明を続けるために、第１の行アクセスサ
イクルの間に、最初に、ステップ２００−２０８（図
３）を介して、第１の行Ａにアクセスしているものと仮
定する。この第１の行アクセスサイクルの間には、行Ａ
のメモリセル（メモリセル９２ａによって示す）にデー
タを書込むか、あるいは、該メモリセルからデータを読
出すことにより、対のディジット線ＤＩＧＩＴ／ＤＩＧ
ＩＴ＊にデータを与える。行複写モード２０が使用可能
であれば、ＡＮＤゲート１１８は、平衡化制御１１２の
状態に関係無く、低い電圧レベルを出力し、これによ
り、トランジスタ１０４−１０８は、「オフ」になる。
従って、対のディジット線９６、９８の相補データＤＩ
ＧＩＴ／ＤＩＧＩＴ＊は残る。第２の行アクセスサイク
ルの間のステップ２００−２０８（図３）の間に、第２
の行（例えば、行Ｂ）にアクセスすると、ディジット線
９６、９８のデータは、新しくアクセスされたメモリセ
ル行（例えば、行Ｂのメモリセル９２ｂ）に複写され
る。
イクルの間に、最初に、ステップ２００−２０８（図
３）を介して、第１の行Ａにアクセスしているものと仮
定する。この第１の行アクセスサイクルの間には、行Ａ
のメモリセル（メモリセル９２ａによって示す）にデー
タを書込むか、あるいは、該メモリセルからデータを読
出すことにより、対のディジット線ＤＩＧＩＴ／ＤＩＧ
ＩＴ＊にデータを与える。行複写モード２０が使用可能
であれば、ＡＮＤゲート１１８は、平衡化制御１１２の
状態に関係無く、低い電圧レベルを出力し、これによ
り、トランジスタ１０４−１０８は、「オフ」になる。
従って、対のディジット線９６、９８の相補データＤＩ
ＧＩＴ／ＤＩＧＩＴ＊は残る。第２の行アクセスサイク
ルの間のステップ２００−２０８（図３）の間に、第２
の行（例えば、行Ｂ）にアクセスすると、ディジット線
９６、９８のデータは、新しくアクセスされたメモリセ
ル行（例えば、行Ｂのメモリセル９２ｂ）に複写され
る。
【００２９】上記行複写は、行Ａのデータを失わずに、
行われる。行Ａに対するアクセスが終わり、メモリセル
９２ａのアクセストランジスタは、次の機能（例えば、
行複写機能又は平衡化機能）の前に、「オフ」になる。
その結果、メモリセル９２ａの記憶キャパシタが孤立
し、以前に記憶されたデータを保持する。
行われる。行Ａに対するアクセスが終わり、メモリセル
９２ａのアクセストランジスタは、次の機能（例えば、
行複写機能又は平衡化機能）の前に、「オフ」になる。
その結果、メモリセル９２ａの記憶キャパシタが孤立
し、以前に記憶されたデータを保持する。
【００３０】行複写モード２０が使用禁止であり、平衡
化制御１１２が使用可能であれば、ＡＮＤゲート１１８
が、高い電圧レベルを出力し、トランジスタ１０４−１
０８を「オン」にする。上記トランジスタが、「オン」
の状態で、ディジット線９６、９８は、互いに短絡さ
れ、それぞれの電圧ポテンシャルをＶｃｃ／２まで等化
し、これにより、上記ディジット線のデータが除去され
る。
化制御１１２が使用可能であれば、ＡＮＤゲート１１８
が、高い電圧レベルを出力し、トランジスタ１０４−１
０８を「オン」にする。上記トランジスタが、「オン」
の状態で、ディジット線９６、９８は、互いに短絡さ
れ、それぞれの電圧ポテンシャルをＶｃｃ／２まで等化
し、これにより、上記ディジット線のデータが除去され
る。
【００３１】総ての動作モードは、行複写モードが使用
可能になる前に、メモリアレイで実行されなければなら
ないことに注意する必要がある。このようにすると、折
り返し型のディジット線の対に与えられた最後のデータ
を、必要に応じて、反復して複写することができる。
可能になる前に、メモリアレイで実行されなければなら
ないことに注意する必要がある。このようにすると、折
り返し型のディジット線の対に与えられた最後のデータ
を、必要に応じて、反復して複写することができる。
【００３２】また、上記データは、ランダムに選択され
た所望の順序で、１又はそれ以上の追加の行に複写する
ことができることにも注意する必要がある。すなわち、
データを、行Ａに書込み、次に、行Ｃ、行Ｄ、及び、行
Ｂに順次複写することができる。このようにすると、デ
ータを、メモリアレイにおいて同じ対のディジット線を
共有する他の任意の行へ、複写することができる。これ
は、ＤＲＡＭ集積回路デバイス１０を検査するすなわち
テストする際に、極めて効果的であり、その理由は、ど
のような所望のテストパターンでも、メモリアレイ１２
に迅速に与え、そのようなデバイスをテストするための
時間を低減することができるからである。
た所望の順序で、１又はそれ以上の追加の行に複写する
ことができることにも注意する必要がある。すなわち、
データを、行Ａに書込み、次に、行Ｃ、行Ｄ、及び、行
Ｂに順次複写することができる。このようにすると、デ
ータを、メモリアレイにおいて同じ対のディジット線を
共有する他の任意の行へ、複写することができる。これ
は、ＤＲＡＭ集積回路デバイス１０を検査するすなわち
テストする際に、極めて効果的であり、その理由は、ど
のような所望のテストパターンでも、メモリアレイ１２
に迅速に与え、そのようなデバイスをテストするための
時間を低減することができるからである。
【００３３】従って、本発明は、オンチップ行複写回路
を有するＤＲＡＭ集積回路デバイスを提供する。そのよ
うなデバイスは、廉価なＤＲＡＭで、行毎に同一の情報
を複写する反復的な作業すなわちタスクを実行すること
を可能にする。一方、これは、ＶＲＡＭが、他の高速な
作業すなわち操作を実行することから解放し、従って、
ビデオ画像処理のプロセス全体を改善する。
を有するＤＲＡＭ集積回路デバイスを提供する。そのよ
うなデバイスは、廉価なＤＲＡＭで、行毎に同一の情報
を複写する反復的な作業すなわちタスクを実行すること
を可能にする。一方、これは、ＶＲＡＭが、他の高速な
作業すなわち操作を実行することから解放し、従って、
ビデオ画像処理のプロセス全体を改善する。
【図１】本発明のＤＲＡＭ集積回路デバイスのブロック
ダイアグラムである。
ダイアグラムである。
【図２】本発明の好ましい実施例の概略説明図である。
【図３】図１及び図２のＤＲＡＭ集積回路デバイスの作
用を示すフローダイアグラムである。
用を示すフローダイアグラムである。
１０ ＤＲＡＭ集積回路デバイス １２ メモリアレイ １４ センスアンプ １６ モード選択回路 １８ 入出力回路（Ｉ／Ｏ回路） １９ データバス ２０ 行複写モード制御 ２２、２４、２６ モード制御 ９２ａ、９２ｂ、９２ｃ、９２ｄ メモリセル ９４ａ、９４ｂ、９４ｃ、９４ｄ 行アクセス線 ９６、９８ 対のディジット線 １００ 行デコーダ １０２ 平衡化回路 １０４ オンチップ行複写回路 １１０ 論理回路 １１２ 平衡化制御 １１４ 行複写回路 １１６ 行複写モード検出器 １１８ ＡＮＤゲート
Claims (7)
- 【請求項１】 ＤＲＡＭ集積回路デバイスであって、 複数の行アクセス線と、 該行アドレス線と交差する複数の対のディジット線と、 個々の行アクレス線及び対のディジット線の交差部で接
続されて、複数のメモリセル行を形成する複数のメモリ
セルとを有し、前記行アクセス線が、結合するメモリセ
ル行にアクセスするために使用されると共に、前記対の
ディジット線が、前記アクセスされたメモリセルへ、及
び、該アクセスされたメモリセルから、データを搬送す
るために使用される、メモリアレイと、 前記メモリアレイの前記対のディジット線に対して電気
的に接続され、前記対のディジット線の電位を平衡化す
る、平衡化回路と、 前記メモリアレイ及び前記平衡化回路に対して電気的に
接続され、前記対のディジット線によって搬送されて第
１のメモリセル行に記憶されたデータを、前記平衡化回
路の動作を中断させて、前記対のディジット線の電位の
等化を阻止することにより、少なくとも１つの他のメモ
リセル行に複写する、オンチップ複写回路とを備えるこ
とを特徴とするＤＲＡＭ集積回路デバイス。 - 【請求項２】 請求項１のＤＲＡＭ集積回路デバイスに
おいて、前記オンチップ複写回路が、 行複写機能が使用可能となる時を検知し、その検知時
に、行複写可能信号を出力する、行複写モード検出器
と、 前記行複写モード検出器及び前記平衡化回路に接続さ
れ、前記行複写可能信号に応じて、前記平衡化回路の動
作を選択的に中断させる、論理回路とを備えることを特
徴とするＤＲＡＭ集積回路デバイス。 - 【請求項３】 請求項２のＤＲＡＭ集積回路デバイスに
おいて、前記論理回路が、ＡＮＤゲートを備えることを
特徴とするＤＲＡＭ集積回路デバイス。 - 【請求項４】 ＤＲＡＭ集積回路デバイスであって、メ
モリアレイが、 複数のメモリセルから成る複数のメモリセル行と、 対応するメモリセル行にアクセスするように接続され
た、複数の行アクセス線と、複数の対のディジット線で
あって、個々の対のディジット線の間の電圧差として表
されるデータを、前記メモリセルへ、及び、前記メモリ
セルから、搬送するように接続された、複数の対のディ
ジット線と、 前記複数の対のディジット線に接続されて、これら複数
の対のディジット線の電位を等化し、これにより、前記
対のディジット線からデータを除去する、平衡化回路
と、 第１及び第２の行アクセスサイクルの間に、前記行アク
セス線を介して、前記メモリアレイの対応する前記第１
及び第２のメモリセル行にアクセスする、アクセス手段
と、 前記第１及び第２のアクセスサイクルの間に、選択され
た対のディジット線にデータを与える、入出力手段と、 前記メモリアレイの前記平衡化回路に対して電気的に接
続されると共に、前記第１の行アクセスサイクルが完了
した後に、前記平衡化回路を動作させ、前記第１の行の
選択が解除された時に、前記対のディジット線のデータ
を除去するように構成されている、平衡化制御と、 前記メモリアレイ及び前記平衡化制御回路に対して電気
的に接続され、前記第１の行アクセスサイクルが完了し
た後に、前記平衡化制御回路が前記平衡化回路を動作さ
せるのを禁止して、前記対のディジット線のデータが除
去されるのを阻止し、これにより、前記第１の行アクセ
スサイクルの間に、前記第１のメモリセル行にそれ以前
に記憶されて、前記対のディジット線によって搬送され
ているデータを、第２の行アクセスサイクルの間に、前
記第２のメモリセル行へ複写するように構成されてい
る、オンチップ行複写回路とを備えることを特徴とする
ＤＲＡＭ集積回路デバイス。 - 【請求項５】 請求項４のＤＲＡＭ集積回路デバイスに
おいて、 前記平衡化制御回路は、前記平衡化回路を動作させる、
平衡化制御信号を出力し、 前記行複写回路は、 行複写機能が使用可能になる時を検知し、その検知時
に、行複写使用可能信号を出力する、行複写モード検出
器と、 前記行複写モード検出器、前記平衡化制御回路、及び、
前記平衡化回路に接続された論理回路とを備え、前記論
理回路は、前記平衡化制御信号、及び、前記前記行複写
可能信号に応答して、前記平衡化回路を選択的に動作さ
せるための、論理制御信号を与えることを特徴とするＤ
ＲＡＭ集積回路デバイス。 - 【請求項６】 請求項４のＤＲＡＭ集積回路デバイスに
おいて、 前記平衡化制御回路は、前記平衡化回路を動作させるた
めの平衡化制御信号を出力し、 前記行複写回路が、 行複写機能が使用可能になった時を検知し、その検知時
に、行複写可能信号を出力する、行複写モード検出器
と、 前記行複写可能信号を受信するように接続された第１の
入力と、前記平衡化制御信号を受信するように接続され
た第２の入力と、前記平衡化回路に接続された出力とを
有する、ＡＮＤゲートとを備えることを特徴とするＤＲ
ＡＭ集積回路デバイス。 - 【請求項７】 複数のメモリセルから成る複数の行を有
するメモリアレイと、対応するメモリセル行にアクセス
するように接続された複数の行アクセス線と、前記メモ
リセルへ、及び、前記メモリセルから、データを搬送す
るように接続された複数の対のディジット線と、前記対
のディジット線に接続され、これら対のディジット線の
データを除去する平衡化回路とを備えるＤＲＡＭ集積回
路デバイスを動作させるための方法であって、 第１の行アクセスサイクルの間に、前記メモリアレイの
第１のメモリセル行にアクセスするステップと、 前記第１の行アクセスサイクルの間に、選択された対の
ディジット線にデータを送るステップと、 前記平衡化回路が前記対のディジット線のデータを除去
することを禁止するステップと、 第２の行アクセスサイクルの間に、前記メモリアレイの
第２のメモリセル行にアクセスし、前記第１の行アクセ
スサイクルの間に、前記対のディジット線によって搬送
されて、前記第１のメモリセル行に記憶されたデータ
を、前記第２の行アクセスサイクルの間に、前記第２の
メモリセル行に複写して該第２のメモリセル行に記憶す
るステップとを備えることを特徴とする、ＤＲＡＭ集積
回路デバイスを動作させるための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US290388 | 1988-12-29 | ||
| US08/290,388 US5440517A (en) | 1994-08-15 | 1994-08-15 | DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863956A true JPH0863956A (ja) | 1996-03-08 |
Family
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Family Applications (1)
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| JP7207026A Pending JPH0863956A (ja) | 1994-08-15 | 1995-08-14 | Ｄｒａｍ集積回路デバイス及びその動作方法 |
Country Status (3)
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|---|---|
| US (1) | US5440517A (ja) |
| JP (1) | JPH0863956A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000901 |