DE19530100C2 - Integrierte Dram-Schaltung mit Reihenkopierschaltung und Verfahren - Google Patents

Description

Die Erfindung betrifft dynamische Speicher mit wahlfreiem Zugriff (DRAMs) sowie aufwendigere auf DRAM basierende Spei­ cher wie VRAMs, die eine on-chip Reihenkopierschaltung zum Kopieren von Da­ ten aus einer Reihe in eine andere Reihe während eines ein­ zelnen Reihenzugriff-Zyklus aufweisen. Die Erfindung betrifft auch ein Verfahren zum Betreiben solcher DRAMs.

DRAMs (Dynamische Speicher mit wahlfreiem Zugriff) sind hochintegrierte Halbleiter-Speicherschaltungen. DRAMs sind im Stand der Technik bekannt.

Die Erfindung betrifft eine neuartige Konstruktion eines DRAM zur Verwendung in einer Videobilddarstellung. Gegenwär­ tig bedienen sich solche Verfahren einer speziellen Art von IC-Speichern (integrierte Schaltung), bekannt als Videospei­ cher mit wahlfreiem Zugriff (VRAM). VRAMs sind mit mehr Schaltungsaufwand versehen als es bei bekannten DRAMs üblich ist, um höhere Speichergeschwindigkeiten zu erzielen, die bei solchen Videobilddarstellungen erforderlich sind. Wenn auch VRAMs oft benutzt werden, haben auch DRAMs einen Markt in der Videotechnik, insbesondere für solche Kunden, die schnellere Zugriffsgeschwindigkeiten nicht benötigen. DRAMS haben ausreichende Geschwindigkeiten und sind billiger im Gebrauch. Somit gilt es zwischen Leistung und Kosten bei VRAMs und DRAMs für solche Bilddarstellungen abzuwägen, wo­ bei DRAMs weniger Leistung bringen und billiger sind als VRAMs. Es wäre vorteilhaft, DRAMs für solche Aufgaben in der Videobilddarstellung zu verwenden, die nicht hohe Geschwin­ digkeiten erfordern.

Eine besondere Arbeitsweise, die mit einem VRAM ausgeführt werden kann, ist eine sogenannte "Reihenkopierfunktion". Diese Funktion macht es möglich, daß identische Daten in vielen Reihen von Speicherzellen eingeschrieben werden. Bei der Bilddarstellung ist diese Funktion nützlich, wenn man auf einem Bildschirm einen durchgehenden Block erzeugen will, wozu man die Information wiederholen muß. Beispiels­ weise bestehen bei textverarbeitenden Bildschirmdarstel­ lungen die Hintergrundbilder oft aus einer einzigen Farbe wie Blau, Schwarz oder Grün. Der Text wird dann in einer anderen Farbe über das Hintergrundbild gelegt. Ein solcher blockförmiger Hintergrund wird mit Hilfe einer Reihenko­ pieroperation erzeugt. Jedes Bit der Speicherinformation ist für jede Spalte und Zeile der Speicheranordnung gleich, so­ weit es den Farbblock betrifft.

Die Reihenkopierfunktion ist eine Aufgabe mit hoher Wieder­ holungshäufigkeit, die schnelle Zugriffsgeschwindigkeiten nicht erfordert und damit auch nicht die hohe Leistungsfä­ higkeit von VRAMs benötigt. Es wäre wünschenswert, wenn diese Funktion von billigeren DRAMs ausgeführt werden könn­ te, so daß die VRAMs nur mehr Hochgeschwindigkeitsvorgänge ausführen würden. Die Reihenkopierfunktion wird in Firmware ausgeführt, indem man Transfervorgänge benutzt, die nur mit VRAMs verfügbar sind. Obwohl gleichmäßige Hintergründe heut­ zutage recht oft verwendet werden, gibt es keine standardi­ sierte Software/Firmware, um die wiederholten Arbeitsabläufe in VRAMs auszuführen. Getrennte Software-Programme werden heutzutage für viele Arten für VRAMs geschrieben. Es wäre wünschenswert, einen Standard-Reihenkopierbetrieb mit einem Zyklus für VRAMs zu besitzen, so daß eine entsprechende Aus­ führung mit Firmware unnötig ist. Unglücklicherweise können Firmware-Programme nicht in DRAMs eingegeben werden.

Ein nicht verwandtes Problem betrifft graphische Karten, die nur DRAMs verwenden. Um einen Hintergrund mit Hilfe der Reihenkopierfunktion zu erzeugen, brauchen solche Karten andere Schaltungen auf der gedruckten Leiterkarte (PCB), um diesen Vorgang auszuführen. Es wäre wünschenswert, wenn die DRAMs diese Funktion ausführen könnten. Die PCB könnte dann erheb­ lich billiger hergestellt werden. Ferner wäre zusätzlicher Platz auf der PCB verfügbar, der sich durch Weglassen der traditionellen Reihenkopierschaltung ergibt, so daß weitere Merkmale eingebaut werden können. Andererseits würde eine mit einem DRAM durchgeführte Reihenkopie die gleichen Merk­ male besitzen, wie sie gegenwärtig angeboten werden, jedoch auf einer kleineren PCB.

Ein anderes Problem betrifft das Testen von DRAMs und zuge­ hörigen Einrichtungen. Für verschiedene Schritte der Her­ stellung werden DRAMs getestet, indem man ein Testdaten­ muster in die Speicherzellen schreibt und ausliest. Übliche Testmuster haben alle binäre Ziffern "1" bzw. "0", abwech­ selnde "1" und "0" oder ein Schachbrettmuster aus "1" und "0". Bekannte DRAMs benutzen Block- und Blinkschreibvorgän­ ge, die das Einschreiben aller binären "1" bzw. "0" in die Speicheranordnung möglich machen. Diese Betriebsabläufe sind aber nicht in allen DRAMs enthalten und es gibt keine Tech­ nik zum Umgehen mit Testmustern mit gemischten Ziffern "1" und "0". Es wäre wünschenswert, einen DRAM zu konstruieren, der schnell jedes gewünschte Testmuster erzeugen kann.

Aus der US 4,879,685 ist eine integrierte DRAM-Schaltung gemäß dem Oberbegriff des Anspruchs 1 bekannt. Die US 5,119,334 of­ fenbart, die Digitleitungen auf einen Mittelwert zwischen Be­ zugspotential und Versorgungsspannung auszugleichen.

Der Erfindung liegt die Aufgabe zugrunde, eine DRAM-Schaltung sowie ein Verfahren zum Kopieren von in einer Speicherzellen­ reihe gespeicherten Daten eines DRAM anzugeben, mit der der Ko­ piervorgang schneller und vorteilhafter abgewickelt werden kann.

Diese Aufgabe wird durch die in den Ansprüchen 1 und 7 defi­ nierte Erfindung gelöst. Vorteilhafte Ausgestaltungen der Er­ findung sind in den Unteransprüchen gekennzeichnet.

Bevorzugte Ausführungsbeispiele der Erfindung sind nachste­ hend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines DRAM in integrierter Schaltung gemäß der Erfindung;

Fig. 2 eine schematische Darstellung einer bevorzugten Ausführungsform der Erfindung und

Fig. 3 ein Flußdiagramm zur Erläuterung des Arbeitsab­ laufs des DRAMs in integrierter Schaltung der Fig. 1 und 2.

Gemäß einem Aspekt dieser Erfindung besteht ein DRAM in in­ tegrierter Schaltung aus einer Speicheranordnung mit einer ersten und zweiten Reihe von Speicherzellen und einer on- chip-Schaltung, die elektrisch an die Speicheranordnung angeschlossen ist. Die on-chip-Schaltung kopiert Daten der ersten Speicherzellenreihe in die zweite Speicherzellenrei­ he, behält aber die Daten in der ersten Speicherzellenreihe bei.

Insbesondere besteht eine bevorzugte Ausführungsform eines DRAM in integrierter Schaltung aus:
einer Speicheranordnung mit mehreren Reihen vieler Speicher­ zellen, mehreren Reihenzugriffsleitungen für den Zugriff zu entsprechenden Speicherzellenreihen, mehreren paarweisen Digitleitungen zum Übertragen von Daten von und zu den Spei­ cherzellen, wobei die Daten als Spannungsdifferenz zwischen den Digitleitungen in individuellen Paaren ausgedrückt sind,
einer Abgleichschaltung, die an die paarweisen Digitleitun­ gen angeschlossen sind, um das Spannungspotential an den paarweisen Digitleitungen auszugleichen und dadurch Daten in den paarweisen Digitleitungen zu löschen,
Zugriffsmittel für den Zugriff zu den ersten und zweiten Speicherzellenreihen in der Speicheranordnung über die Rei­ henzugriffsleitungen, jeweils während erster und zweiter Reihen Zugriffszyklen,
Daten-Ein-/Ausgabemittel zum Plazieren von Daten auf ausge­ wählten paarweisen Digitleitungen während des ersten Zu­ griffs-Reihenzyklus,
einer Abgleichssteuerung, die elektrisch mit der Abgleichs­ schaltung in der Speicheranordnung verbunden ist und so aus­ gebildet ist, daß sie die Abgleichsschaltung nach Vollendung des ersten Reihenzugriffszyklus aktiviert, um die Daten an paarweisen Digitleitungen zu löschen, nachdem die erste Rei­ he abgewählt ist und
on-chip-Reihenkopierschaltung, die elektrisch mit der Spei­ cheranordnung und der Abgleichssteuerung verbunden ist, um die Abgleichssteuerung zu sperren, daß sie nach Vollendung des ersten Reihenzugriffszyklus die Abgleichschaltung akti­ viert, um das Löschen von Daten auf den paarweisen Digitlei­ tungen zu verhindern, so daß die von den paarweisen Digit­ leitungen geführten Daten, die vorher in der ersten Spei­ cherzellenreihe gespeichert waren, während des ersten Reihenzugriffszyklus in die zweite Speicherzellenreihe während des zweiten Reihenzugriffszyklus kopiert werden.

Gemäß einem anderen Aspekt der Erfindung besteht ein Verfah­ ren zum Betreiben eines solchen DRAM in integrierter Schal­ tung aus den folgenden Schritten: (1) Es erfolgt ein Zugriff zu einer ersten Speicherzellenreihe in der Speicheranordnung während eines ersten Reihenzugriffszyklus; (2) während des ersten Reihenzykluszugriffs werden Daten auf ausgewählten paarweisen Digitleitungen plaziert; (3) die Abgleichsschal­ tung wird gesperrt, um keine Daten auf den paarweisen Digit­ leitungen zu löschen und (4) es erfolgt ein Zugriff zu einer zweiten Speicherzellenreihe in der Speicheranordnung während eines zweiten Reihenzugriffszyklus, so daß die von den paar­ weisen Digitleitungen und vorher in den ersten Speicher­ zellenreihen während des ersten Reihenzugriffszyklus gespei­ cherten Daten während des zweiten Reihenzugriffszyklus ko­ piert und in der zweiten Speicherzellenreihe gespeichert werden.

Fig. 1 zeigt einen erfindungsgemäßen DRAM 10 in integrierter Schaltung. DRAM 10 besteht aus einer Speicheranordnung 12, Abtastverstärkern 14, einer Betriebsart-Auswahlschaltung 16 und einer Eingabe-/Ausgabe-Schaltung 18. Die Speicheranord­ nung 12 ist von konventioneller Bauweise und besitzt Spei­ cherzellenreihen, Reihenzugriffsleitungen, Digitleitungen, Reihen- und Spaltendecoder und eine Abgleichsschaltung, wie nachstehend anhand der Fig. 2 noch beschrieben wird. Die Ein-/Ausgabeschaltung 18 erleichtert den Datentransfer, D0- DM von und zur Speicheranordnung 12 über einen Datenbus 19.

DRAM 10 kann in verschiedenen Betriebsarten arbeiten, wie von verschiedenen Betriebsartsteuerungen 22, 24 und 26 in der Betriebsart-Auswahlschaltung 16 angedeutet ist. Diese Betriebsarten sind an die Speicheranordnung 12 über Bus­ schienen 30, 32 und 34 angeschlossen. Beispiele für die Betriebsarten beinhalten Blinkbetriebsarten, Blockschreib- Betriebsarten, Lesebetriebsarten usw.. Diese verschiedenen Steuerungen für die Betriebsarten sind an die Reihen- und Spaltendecoder in der Speicheranordnung 12 angeschlossen, um nach Wahl Zugriff zu den gewünschten Speicherzellen entspre­ chend der gewählten Betriebsart zu gewinnen. Die Erfindung betrifft eine neuartige Reihenkopier-Betriebsartsteuerung 20, die an die Speicheranordnung 12 über einen Bus 28 an­ geschlossen ist (oder auch über einen einzelnen Leiter), und eine Logikschaltung 110, die noch im einzelnen beschrieben wird.

Die verschiedenen Betriebsarten werden basierend auf Steuer­ signalen CS ausgewählt, wie allgemein von dem Bezugszeichen 80 angegeben ist. Steuersignale 80 können aus einer Wahr­ heitstabelle o. ä. entnommen werden, um eine oder mehrere be­ stimmte Betriebsarten zu wählen. Die Steuersignale werden jeweils in Signalspeichern 82 bis 88 nach dem Auftreten eines Signalereignisses 90 gespeichert. Ein Beispiel signa­ lisierender Ereignisse beinhaltet die ansteigende bzw. ab­ fallende Kante eines Reihenadressen-Abtastsignals (RAS) oder die ansteigende oder abfallende Kante des Spaltenadressen- Abtastsignals (CAS). Steuersignale 80 und ihre Komplemente werden aus den Signalspeichern 82 bis 88 übertragen und auf einen Adressen- und Steuerbus 60 über nicht invertierende und invertierende Wege 70 bis 77 gegeben.

Der Adressen- und Steuerbus 60 führt die gespeicherten Steu­ ersignale 70 bis 77 und Adressensignale A0 bis AN. Die Steu­ ersignale werden aus dem Bus 60 entnommen und in der Be­ triebsart Wahllogik 40, 42, 44 und 46 dekodiert, um eine oder mehrere Betriebsarten 20 bis 22 aktiv auszuwählen, wel­ che in gewünschter Weise die Speicheranordnung 12 steuert. Die Betriebsart Auswahllogik 40 bis 46 ist an die einzelnen Betriebsartschaltungen 20 bis 26 über entsprechende Bus­ schienen 50 bis 56 angeschlossen. Die Adressensignale A0 bis AN können auch durch die Logik- und Betriebsartschaltung zugeführt werden oder alternativ direkt den Reihen- und Spaltendecodern in der Speicheranordnung 12 zum leichten Adressieren nach Auswahl einer passenden Betriebsart. Die in Fig. 1 gezeigte Bauweise ist eine adaptive und flexible Dar­ stellung des DRAM 10 zur Ausführung mehrerer unterschied­ licher Betriebsarten abhängig von dem Eingang von Steuersi­ gnalen 80 in die Speicheranordnung.

In Fig. 2 besitzt die Speicheranordnung 12 mehrere Reihen vieler Speicherzellen. Die Darstellung erfolgt mit vier Reihen A bis D mit jeweils einer Speicherzelle 92a bis 92d in jeder Reihe. Reihenzugriffsleitungen 94a bis 94d sind an die Speicherzellen angeschlossen und helfen die Reihen zu definieren. Mehrere paarweise Digitleitungen, so die paar­ weisen Digitleitungen 96 und 98, überschneiden die Reihen Zugriffsleitungen 94a bis 94d und die Speicherzellen sind in bestimmten Schnittpunkten dieser Leitungen angeschlossen. Obwohl nur eine Speicherzelle in jeweils einer Reihe dar­ gestellt ist, finden sich typischerweise hunderte von Spei­ cherzellen pro Reihe an jeder DIGIT bzw. DIGIT*. Als Bei­ spiel seien 256 oder 512 Speicherzellen in jeder Reihe ge­ nannt.

Jede Speicherzelle 92a bis 92d besitzt einen Zugriffstransi­ stor und einen Speicherkondensator. Die Reihenzugriffslei­ tungen 94a bis 94d sind an die Steuerelektroden der Zugriffstransistoren in entsprechenden Speicherzellen 92a bis 92d angeschlossen. Die Reihenzugriffsleitungen 94a bis 94d diskriminieren den Zugriff zu gewünschten Reihen der Spei­ cherzellen entsprechend jeweiliger Signale ROWA-ROWD aus dem Reihendecoder 100. Der Reihendecoder 100 spricht auf die Betriebsart-Auswahlschaltung 16 an (Fig. 1). Auf diese Weise bilden die Betriebsart-Auswahlschaltung 16 und die Reihen- und Spaltendecoder im Speicher 12 Zugriffsmittel für den Zugriff zu einer oder mehreren Speicherzellenreihen in der Speicheranordnung über die Reihenzugriffsleitungen 94a bis 94d bei verschiedenen Zugriffszyklen.

Paarweise Digitleitungen 96 und 98 führen die Daten zu und aus den Speicherzellen. Die paarweise Bauweise wird als "gefaltete Bitleitung"- oder als "gefaltete Digitleitung"- Bauweise bezeichnet, wobei die Leitungspaare komplementäre Signale DIGIT und DIGIT* führen. Die paarweisen Digitlei­ tungen sind an die Ein-/Ausgabeschaltung 18 über den Daten­ bus 19 (Fig. 1) angeschlossen. Die Daten auf der gefalteten Digitleitung liegen als Spannungsdifferenz zwischen den beiden Digitleitungen 96 und 98 vor. Beispielsweise kann die erste Digitleitung 96 einen Hochspannungspegel Vcc von 4 bis 5 V führen, was typischerweise eine binäre "1" darstellt, während die zweite Digitleitung 98 einen Niederspannungs­ pegel von 0 V hat und so typischerweise eine binäre "0" darstellt. Diese Spannungspegel werden zwischen den paar­ weisen Digitleitungen und den Speicherkondensatoren der Speicherzellen 92a bis 92d über die Zugriffstransistoren entsprechend Aktivierungssignalen ROWA-ROWD aus dem Reihen­ decoder 100 ausgetauscht. Bei dieser Konstruktion bilden die Ein-/Ausgabeschaltung 18, der Datenbus 19, die Abtastver­ stärker 14 und die paarweisen Digitleitungen 96 und 98 Ein- /Ausgabemittel für die Daten, um diese während eines Zu­ griffszyklus an ausgewählte paarweise Digitleitungen anzu­ legen.

Die Speicheranordnung 12 besitzt auch eine Abgleichsschal­ tung 102, die an die beiden Digitleitungen 96 und 98 ange­ schlossen ist, um das Spannungspotential an diesen Leitungen auszugleichen und damit die Daten zu löschen. Die Schaltung 102 besitzt Transistoren 104, 106 und 108. Wenn die Schal­ tung 102 aktiviert ist, so werden die Spannungspegel auf den Leitungen 96 und 98 auf Vcc/2 (beispielsweise 2,0 bis 2,5 V ausgeglichen).

Die Konstruktion der Speicheranordnung 12 ist konventionell und bekannt. Andere die Konstruktion der Speicheranordnun­ gen, Abtastverstärker und anderer Komponenten im einzelnen beschreibenden Patente sind wie folgt aufgelistet: US-PS 5,042,011 schildert einen Abtastverstärker in Pull-down- Schaltung mit maßgeschneiderter Flankeneingabe; US-PS 4,962,326 schildert eine vereinfachte Speicherung beim Vor­ laden von Ein-/Ausgabeleitungen zum Abtasten von Verstär­ kersignalpegeln, US-PS 4,748,349 schildert einen leistungs­ fähigen dynamischen Abtastverstärker mit Spannungsverstär­ kung für Reihenadressenleitungen, US-PS 4,636,987 schildert einen dynamischen Halbleiterspeicher in Multiplexschaltung mit Abtastverstärker und schreibaktivierten aktiven Bela­ stungen, US-PS 4,634,901 beschreibt einen Abtastverstärker für CMOS-Halbleiterspeicher mit Symmetrieschaltung, US-PS 4,606,010 schildert einen dynamischen Speicher, US-PS 4,533,843 schildert einen leistungsfähigen dynamischen Ab­ tastverstärker mit Spannungsverstärker für die Reihenad­ ressenleitungen, US-PS 4,543,500 schildert einen leistungs­ fähigen dynamischen Abtastverstärker mit Spannungsverstär­ kung für Reihenadressenleitungen und US-PS 4,141,081 schildert einen NMOS BORAM Abtastverstärker-Signalspeicher.

Erfindungsgemäß besitzt der DRAM 10 eine neuartige Reihen­ kopier-Betriebsart 20, die über eine Logik 110 an die Spei­ cheranordnung 12 angeschlossen ist. Eine Abgleichsteuerung 112 ist ebenfalls über eine Logik 110 an die Speicheranordnung 12 angeschlossen. Die Abgleichsteuerung 112 ist vor­ zugsweise an die Abgleichschaltung 102 (Fig. 2) in der Spei­ cheranordnung angeschlossen und so gebaut, daß sie Ab­ gleichschaltung nach den verschiedenen Betriebsarten akti­ viert. Beispielsweise aktiviert die Abgleichsteuerung 112 nach einer Lesebetriebsart die Abgleichsschaltung 102, um die vorherigen Daten auf den Leitungen 96 und 98 zu löschen.

Die Reihenkopiersteuerung 20, die Betriebsart-Auswahllogik 40 und die Logik 110 bilden eine on-chip-Reihenkopierschal­ tung 114 (Fig. 1 und 2), die zum Kopieren von Daten benutzt wird, die in einer ersten Speicherzellenreihe gespeichert sind und in eine zweite Speicherzellenreihe überkopiert werden sollen, wobei die Daten in der ersten Speicherzel­ lenreihe beibehalten werden. Allgemein erleichtert die on- chip-Kopierschaltung die Datenkopierfunktion, indem die Aktivierung der Abgleichsteuerung 112 beendet wird, um das Löschen von Daten auf den Leitungen 96 und 98 zu sperren. Wird der Ausgleich vorgenommen, so werden die Spannungspegel auf den Leitungen 96 und 98 auf Vcc/2 ausgeglichen, um alle Daten in Vorbereitung zum Empfang neuer Daten während des nächsten Zugriffszyklus zu löschen. Unterläßt man den Aus­ gleich, so können die gleichen Daten für eine oder mehrere andere Reihen wieder benutzt werden, indem man einfach Zu­ griff zu einer oder mehreren anderen Reihen gewinnt, während die Daten auf den paarweisen Digitleitungen verbleiben. Dem­ entsprechend kann eine volle Datenreihe während jedes Reihe­ nzugriffszyklus kopiert werden.

Fig. 2 zeigt eine bevorzugte Ausführungsform der on-chip- Reihenkopierschaltung 114. Sie besitzt einen Reihenkopier- Betriebsartdetektor 116, der von einer Reihenkopiersteuerung 20 und einer Betriebsart-Anwahllogik 40 gebildet ist, um festzustellen, wann eine Reihenkopierfunktion vorliegt und um ein Reihenkopier-Ausführsignal nach der Erfassung auszu­ geben. Die Reihenkopierschaltung 114 besitzt auch eine Logikschaltung 110 in Form eines UND-Gatters 118, das zwischen dem Reihenkopier-Betriebsartdetektor 116 und der Ausgleichs­ schaltung 112 angeschlossen ist, um nach Wahl die Aktivie­ rung der Ausgleichsschaltung abhängig von dem Reihenkopier- Ausführsignal anzuhalten. Insbesondere liefert die Aus­ gleichssteuerung 112 ein Abgleichssteuersignal, das zum Ak­ tivieren der NMOS-Transistoren 104 bis 108 der Ausgleichs­ schaltung 102 benutzt wird. Das UND-Gatter 118 läßt das Abgleichssteuersignal zur Speicheranordnung solange durch, wie der Reihenkopier-Betriebsartdetektor abgeschaltet ist. Sobald aber die Reihenkopier-Betriebsart aktiviert ist und ein Reihenkopier-Ausführsignal ausgibt, blockiert das UND- Gatter 118 das Abgleichssteuersignal und die Schaltung 102 wird nicht aktiviert. Das UND-Gatter 118 ist die bevorzugte Ausführungsform der Logik 110, wenn auch andere Logikschal­ tungen benutzt werden können, die die gewünschte Bool'sche Funktion des Abgleichssteuersignals und des Reihenkopier- Ausführsignals liefern.

Fig. 3 zeigt die Betriebsweise des DRAM 10 gemäß der Erfin­ dung. Schritt 200 zeigt, daß die Steuersignale CS eingegeben werden. Ein Signalereignis 90 wird ausgelöst, um die Steuer­ signale CS in die Signalspeicher 82 bis 88 zu laden (Schrit­ te 202 und 204). Eine oder mehrere Betriebsarten werden ausgewählt und im Schritt 206 ausgeführt. Beispielsweise kann der DRAM eine Lese- oder Schreibbetriebsart ausführen, gefolgt von einer Reihenkopier-Betriebsart. Die Speicheran­ ordnung 12 wird dann angesteuert, indem man die Adresse A0 bis AN zum Lesen, Schreiben oder in anderer Weise Manipulie­ ren der Daten D0-DM benutzt, die entsprechend der gewünsch­ ten Betriebsart zu den ausgewählten Speicherzellen gehen oder von ihnen kommen (Schritt 208).

Im Schritt 210 wird eine Überprüfung durchgeführt, um zu bestimmen, ob eine Reihenkopier-Betriebsart 20 vorliegt. Ist dies der Fall, so wird der Ausgleichsbetrieb von Seiten der Ausgleichssteuerung 112 unterlassen. Es folgt die Rückkehr zum Schritt 200, wo die gleichen oder neuen Steuersignale gelesen und gespeichert werden (Schritte 200 bis 204), und neue Speicherzellen, wie die nächstbenachbarte Reihe kann angesteuert werden (Schritt 208). Da es keine Ausgleichs­ betriebsart gab, besitzen die Digitleitungen noch die glei­ chen Dateninformationen. Wenn so der Zugriff zur nächsten Speicherzellenreihe erfolgt, können die gleichen Daten für diese Reihe kopiert werden, ohne daß man die ersten Daten­ reihe verliert.

Wenn andererseits die Reihenkopiersteuerung 20 nicht akti­ viert ist, (d. h., der Zweig "Nein" ausgehend vom Schritt 210) wird die Ausgleichssteuerung 112 aktiviert, um die Daten auf den Digitleitungen in Vorbereitung für den Empfang neuer Daten in den Speicherzellen zu löschen (Schritt 212).

Zum Zwecke der fortdauernden Diskussion sei angenommen, daß eine erste Reihe A anfänglich in den Schritten 200 bis 208 (Fig. 3) während eines ersten Reihenzugriffszyklus angesteu­ ert worden ist. Die Daten werden auf die paarweisen Digit­ leitungen DIGIT/DIGIT* im ersten Reihenzugriffszyklus pla­ ziert, indem entweder Daten in die Speicherzellen der Reihen A eingeschrieben oder aus diesen Zellen ausgelesen werden (wie von der Speicherzelle 92a dargestellt). Wenn die Rei­ henkopier-Betriebsart 20 aktiviert wird, liefert das UND- Gatter 118 einen Niederspannungspegel ungeachtet des Zustan­ des der Ausgleichssteuerung 112 und damit werden die Transi­ storen 104 bis 108 abgeschaltet. Somit bleiben die komple­ mentären Daten DIGIT/DIGIT* auf den paarweisen Digitleitun­ gen 96 und 98. Erfolgt ein Zugriff zur zweiten Reihe (bei­ spielsweise zur Reihe B) in den Schritten 200 bis 208 (Fig. 3) während eines zweiten Reihenzugriffszyklus, so werden die Daten auf den Leitungen 96 und 98 auf die neu angesteuerte Speicherzellenreihe (wie der Speicherzelle 92b in der Reihe B) überkopiert.

Die Reihenkopie wird durchgeführt, ohne daß die Daten in der Reihe A verlorengehen. Der Zugriff zur Reihe A hört auf und der Zugrifftransistor in der Speicherzelle 92a wird vor der nächsten Funktion abgeschaltet (die beispielsweise eine Rei­ henkopier- oder Ausgleichsfunktion sein kann). Im Ergebnis werden die Speicherkondensatoren der Speicherzellen 92a abgetrennt, um die vorher abgespeicherten Daten zu erhalten.

Wenn die Reihenkopier-Betriebsart 20 abgeschaltet und die Ausgleichssteuerung 112 aktiviert wird, so liefert das UND- Gatter 118 einen Hochspannungspegel, um die Transistoren 104 bis 108 einzuschalten. Sind diese Transistoren eingeschal­ tet, so werden die Digitleitungen 96 und 98 kurzgeschlossen, um ihr Spannungspotential auf Vcc/2 auszugleichen und damit die Daten zu löschen.

Es sei bemerkt, daß alle Betriebsarten in der Speicheranord­ nung ausgeführt werden sollten, bevor die Reihenkopier-Be­ triebsart aktiviert wird. Auf diese Weise können die letzten an den gefalteten Digitleitungspaaren vorgesehenen Daten wiederholt und wie gewünscht kopiert werden.

Es sei ferner bemerkt, daß die Daten für eine oder mehrere zusätzliche Reihen in jeder gewünschten und willkürlich aus­ gewählten Folge kopiert werden können. Das heißt, die Daten können in die Reihe A eingeschrieben und dann nacheinander in die Reihen C, D und B in dieser Reihenfolge überkopiert werden. Auf diese Weise können die Daten in jede beliebige Reihe überkopiert werden, für die die gleichen paarweisen Digitleitungen in der Speicheranordnung gemeinsam sind. Dies ist sehr vorteilhaft, wenn die integrierte DRAM-Schaltung 10 getestet wird, weil jedes gewünschte Testmuster schnell in die Speicheranordnung 12 gegeben werden kann, um die Test­ zeit zu verkürzen.

Die Erfindung liefert deshalb eine integrierte DRAM-Schal­ tung mit einer on-chip-Reihenkopierschaltung. Dies ermög­ licht billigere DRAM-Chips, um die langsame und wiederholte Aufgabe beim Kopieren identischer Informationen von Reihe zu Reihe auszuführen. Dies entlastet wiederum den VRAM, um an­ dere Hochgeschwindigkeitsvorgänge auszuführen und damit ver­ bessert man die gesamte Videobildverarbeitung.

Claims (8)

1. Integrierte DRAM-Schaltung, insbesondere zum Er­ zeugen von Testbildern und Hintergrund bei der Videobild­ darstellung, mit folgenden Komponenten:
einer Speicheranordnung (12) mit mehreren Reihen Zu­ griffsleitungen (94a bis 94d), mehreren paarweisen Digit­ leitungen (96, 98), welche die Reihenzugriffsleitungen kreuzen und mehreren Speicherzellen (92a bis 92d), die an die Schnittstellen der einzelnen Reihenzugriffsleitungen und paarweisen Digitleitungen angeschlossen sind, um Spei­ cherzellenreihen zu bilden, wobei die Reihenzugriffslei­ tungen dazu benutzt werden, zugehörige Speicherzellenrei­ hen anzusteuern und die paarweisen Digitleitungen benutzt werden, um Daten den angesteuerten Speicherzellen zuzufüh­ ren und von diesen abzurufen,
einer Ausgleichsschaltung (102), die elektrisch an die paarweisen Digitleitungen (96, 98) der Speicheranord­ nung (12) angeschlossen ist, und
einer on-chip-Kopierschaltung (114), die an die Spei­ cheranordnung und die Ausgleichsschaltung (102) ange­ schlossen ist, um an den paarweisen Digitleitungen ange­ legte und in einer ersten Speicherzellenreihe gespeicherte Daten zu kopieren,
dadurch gekennzeichnet, daß die on-chip-Kopierschaltung zum Kopieren der in der ersten Speicherzeilenreihe gespei­ cherten Daten in mindestens eine weitere Speicherzellen­ reihe ausgebildet ist, die Digitleitungen (96, 98) jeweils unterschiedliche Spannungspegel entsprechend ersten und zweiten Speicherwerten führen, von der Ausgleichsschaltung (102) die unterschiedlichen Spannungspegel an den Digit­ leitungen (96, 98) auf etwa einen Mittelwert ausgeglichen werden, um die Daten an den Digitleitungen (96, 98) zu lö­ schen, und die Aktivierung der Ausgleichsschaltung (102) von der on-chip-Kopierschaltung (114) unterbrochen wird, wenn Daten aus einer Speicherzellenreihe in mindestens zwei weitere Speicherzellenreihen kopiert werden, um den Spannungspegelausgleich an den Digitleitungen beim Kopie­ ren zu sperren.

2. Integrierte DRAM-Schaltung nach Anspruch 1, wobei die on-chip-Kopierschaltung (114) aufweist:
einen Reihenkopier-Betriebsartdetektor (116), um festzustellen, wann eine Reihenkopierfunktion vorliegt und um ein Reihenkopier-Ausführsignal nach dieser Feststellung auszugeben und
eine an den Reihenkopier-Betriebsartdetektor (116) und die Ausgleichsschaltung (102) angeschlossene Logik­ schaltung, um die Aktivierung der Ausgleichsschaltung ab­ hängig von dem Reihenkopier-Ausführsignal nach Wahl auszu­ setzen.

3. Integrierte DRAM-Schaltung nach Anspruch 2, da­ durch gekennzeichnet, daß die Logikschaltung aus einem UND-Gatter (118) besteht.

4. Integrierte DRAM-Schaltung nach einem der Ansprü­ che 1 bis 3, dadurch gekennzeichnet, daß Daten-Ein- /Ausgabemittel (18) zum Zuführen von Daten auf ausgewählte paarweise Digitleitungen (96, 98) während des ersten Rei­ henzugriffszyklus vorgesehen sind,
daß eine Steuerschaltung (112) für die Ausgleichs­ schaltung (102) in der Speicheranordnung vorgesehen und so aufgebaut ist, daß sie die Ausgleichsschaltung nach Voll­ endung des ersten Reihenzugriffszyklus aktiviert, um die Daten auf den paarweisen Digitleitungen zu löschen, wenn die erste Reihe abgewählt worden ist und
daß die on-chip-Reihenkopierschaltung (114) die Steuerschaltung (112) sperrt, damit die Ausgleichsschal­ tung (102) nach Vollendung des ersten Reihenzugriffszyklus nicht aktiviert wird, um das Löschen von Daten auf den paarweisen Digitleitungen (96, 98) zu verhindern, so daß die Daten auf den paarweisen Digitleitungen, die vorher in der ersten Speicherzellenreihe während des ersten Reihen­ zugriffszyklus gespeichert waren, in die zweite Speicher­ zellenreihe während des zweiten Reihenzugriffszyklus über­ kopiert werden.

5. Integrierte DRAM-Schaltung nach Anspruch 4, da­ durch gekennzeichnet, daß die Steuerschaltung (112) ein Ausgleichssteuersignal zum Aktivieren der Ausgleichsschal­ tung (102) liefert, der Reihenkopier-Betriebsartdetektor (116) feststellt, wann eine Reihenkopierfunktion vorliegt und ein Reihenkopier-Auslösesignal nach dieser Feststel­ lung liefert und an den Detektor (116) die Ausgleichssteu­ erschaltung (112) und die Ausgleichsschaltung (102) eine Logikschaltung angeschlossen ist, die ein logisches Steu­ ersignal liefert, um nach Wahl die Ausgleichsschaltung 102 infolge des Ausgleichssteuersignals und des Reihenkopier- Auslösesignals zu aktivieren.

6. Integrierte DRAM-Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß ein erster Eingang eines UND- Gatters (118) mit dem Reihenkopier-Auslösesignal belegt ist, ein zweiter Eingang des UND-Gatters mit dem Ausgleichssteuersignal belegt ist und der Ausgang des UND- Gatters an die Ausgleichsschaltung (102) angeschlossen ist.

7. Verfahren zum Kopieren von Daten, die in einer Speicherzellenreihe einer Speicheranordnung (12) eines DRAM gespeichert sind, mit:
Feststellen eines Reihenkopierbefehles,
Einspielen der in einer ersten Speicherzellenreihe (92a-92d) der Speicheranordnung (12) gespeicherten Daten zur temporären Ablage auf Digitleitungen (96, 98), die an die erste Speicherzellenreihe (92a-92d) angeschlossen sind,
Trennen der ersten Speicherzellenreihe (92a-92d) von den Digitleitungen (96, 98),
Abschalten einer Ausgleichsschaltung (102), die mit den Digitleitungen (96, 98) verbunden ist, auf den Reihen­ kopierbefehl hin,
gekennzeichnet durch
Anschließen einer zweiten Speicherzellenreihe (92a- 92d) an die Digitleitungen (96, 98), um die temporär auf den Digitleitungen (96, 98) abgelegten Daten der zweiten Speicherzellenreihe (92a-92d) einzuspielen,
Trennen der zweiten Speicherzellenreihe (92a-92d) von den Digitleitungen (96, 98), um die Daten in der zweiten Speicherzellenreihe (92a-92d) zu speichern,
Anschließen einer dritten Speicherzellenreihe (92a- 92d) an die Digitleitungen (96, 98), um die temporär auf den Digitleitungen (96, 98) abgelegten Daten an die dritte Speicherzellenreihe (92a-92d) zu überspielen,
Trennen der dritten Speicherzellenreihe (92a-92d) von den Digitleitungen (96, 98), um die Daten in der dritten Speicherzellenreihe (92a-92d) zu speichern,
Feststellen, daß der Reihenkopierbefehl abgeschlossen ist, und
Aktivieren der Ausgleichsschaltung (102), um die tem­ porär gespeicherten Daten von Digitleitungen (96, 98) zu löschen, nachdem festgestellt wurde, daß der Reihenkopier­ befehl abgeschlossen wurde.

8. Verfahren nach Anspruch 7, gekennzeichnet durch folgende Schritte vor dem Feststellen, daß der Reihenko­ piervorgang abgeschlossen wurde, und nach dem Trennen der dritten Speicherzellenreihe (92a-92d):
Anschließen einer weiteren Speicherzellenreihe (92a- 92d) an die Digitleitungen (96, 98), um die temporär auf den Digitleitungen (96, 98) gespeicherten Daten der weite­ ren Speicherzellenreihe (92a-92d) einzuspielen, und
Trennen der weiteren Speicherzellenreihe (92a-92d) von den Digitleitungen (96, 98), um die Daten in der weite­ ren Speicherzellenreihe zu speichern.