DE4003673C2 - - Google Patents

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Description

Die vorliegende Erfindung bezieht sich auf eine Speichereinrichtung, wie beispielsweise ein DRAM hoher Dichte, und insbesondere auf eine Schnellschreibschaltung einer dynamischen Speicherzelleneinrichtung mit wahlfreiem Zugriff.
Da das DRAM immer stärker integriert wird, werden für die vielen Schichten und Muster genaue Verfahren benötigt, wobei die Fehlerrate eines DRAM durch die Menge an Staub oder Verunreinigungen bestimmt wird. Insbesondere nimmt mit zunehmendem Integrationsgrad der DRAMs die Fehlerrate ebenfalls zu, so daß neuerdings die DRAM-Testschaltung innerhalb der Speichereinrichtung angeordnet ist, um einen inneren Test durchzuführen. Aber selbst wenn der DRAM-Test innerlich ausgeführt wird, wird die DRAM-Testzeit bei höherem Integrationsgrad länger.
Beim konventionellen DRAM-Test wird der DRAM-Test mit einer Biteinheit (x4, x8, x16) unter Verwendung von Testsignalen durchgeführt. Die für das Testen aufgewandte Zeit nimmt entsprechend der Integrationsdichte/x-Bit zu. Entsprechend nimmt die Testzeit um so mehr zu, je mehr die Integrationsdichte zunimmt, da das Einschreiben und Auslesen der Daten durch eine x-Biteinheit über Ein/Ausgabeleitungen erfolgt und die Daten miteinander auf Fehlerhaftigkeit verglichen werden.
Um derartige Probleme der Parallelschreibmethode zu lösen, gibt es eine Schnelltestmethode für DRAMs, wie aus der Literaturstelle Arimoto Kazutami et al, "A 60ns 3,3V 16Mb DRAM", Digest of technical papas 1989 IEEE International Solid-State Circuits Conference, Seiten 244, 245 bekannt ist, bei der zur gleichen Zeit die Daten in jede der mit der angesteuerten Wortleitung verbundenen Speicherzellen eingeschrieben werden, und zwar durch direktes Schreiben und Vergleichen der Daten auf den Bitleitungen ohne Benutzung der Ein/Ausgabeleitungen (E/A). Weiter gibt es eine Schnellschreibmethode, bei der das Schreiben über die E/A-Leitungen erfolgt. Diese Methoden sind jedoch nicht in der Lage, stets den gleichen Datenwert (1 oder 0) in die mit der angewählten Wortleitung verbundenen Speicherzellen entsprechend der Position der Bitleitungen und Speicherzellen einzuschreiben, weil die Bitleitungen B/L und in konstanter Folge angeordnet sind, nämlich B/L, , B/L, , B/L, , B/L, , . . .
Gemäß dem Anspruch 1 betrifft die vorliegende Erfindung eine Schnellschreibschaltung einer dynamischen Speicherzelleneinrichtung mit wahlfreiem Zugriff, umfassend:
  • - eine Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen,
  • - eine Vielzahl von Wortleitungen (W/L), von denen jede auf eine andere Zeile von Zellen zugreift,
  • - eine Vielzahl von Paaren von Bitleitungen (B/L, B/L), wobei jedes Paar auf eine andere Spalte von Zellen zugreift,
  • - eine Vielzahl von Eingangs/Ausgangs-Leitungen (E/A, E/Al, . . . , E/AX), die mit verschiedenen der Paare von Bitleitungen verbunden sind, und
  • - eine Vielzahl von Abfühlverstärkern (S), die jeweils zwischen ein Paar von Bitleitungen und ein Paar von Eingangs/Ausgangs-Leitungen geschaltet sind.
Eine Schaltung dieser Art ist bekannt aus EP-02 82 976 A1.
Aufgabe der vorliegenden Erfindung ist es, eine Schnellschreibschaltung für den DRAM-Test zu schaffen, mit deren Hilfe der Test der Speicherzellen möglichst schnell und ohne die Benutzung von E/A-Leitungen des Speichers durchgeführt werden können.
Die zur Lösung dieser Aufgabe erfindungsgemäß vorgeschlagene Schaltung ist gekennzeichnet durch
eine Vielzahl von ersten Mitteln zum Ausgleichen und Vorladen eines Potentialpegels auf jedem Paar der Bitleitungen, wobei jedes der ersten Mittel einen ersten MOS-Transistor umfaßt, der zwischen jede der Leitungen eines zugeordneten Bitleitungspaares geschaltet ist, sowie einen zweiten MOS-Transistor in Serie mit jeder der Leitungen des zugeordneten Bitleitungspaares,
zweite Mittel, die mit jedem der ersten Mittel zum Ausgleichen und Vorladen verbunden sind, um einen Signalpfad zu jeder der Leitungen des dem ersten Mittel zugeordneten Bitleitungspaares herzustellen, und
Steuersignalerzeugungsmittel, welche mit den zweiten Mitteln verbunden sind, um eine Differenzspannung über jeder der Bitleitungen eines jeden Bitleitungspaares vorzusehen, wenn eine der Wortleitungen ausgewählt wird, wodurch dasselbe Datum während des Testens der Speichereinrichtung in alle Speicherzellen geschrieben wird, auf die durch die ausgewählte Wortleitung zugegriffen wird, ohne die Eingangs/Ausgangs-Leitungen zu verwenden.
Das bedeutet, daß der gleiche Datenwert zur gleichen Zeit über die Bitleitungen jeder Speicherzelle eingeschrieben wird, auf die über die innerlich angesteuerte Wortleitung pro Blockeinheit Zugriff besteht.
Weitere Ausgestaltungen finden sich in den Unteransprüchen.
Im folgenden wird die Erfindung anhand eines in der Figur dargestellten Ausführungsbeispiels beschrieben.
Die Figur stellt eine Schaltung dar, die eine Verkörperung der vorliegenden Erfindung wiedergibt.
Die Erfindung sei nun unter Bezugnahme auf die Zeichnung näher beschrieben.
Ein erster Komponententeil 1 und ein zweiter Komponententeil 2, die mit der konventionellen DRAM-Struktur übereinstimmen, weisen eine für integrierte Schaltkreise (IC) erforderliche Struktur auf. Das heißt, daß der erste Komponententeil 1 einen zwischen ein Paar von Bitleitungen B/L und geschalteten Leseverstärker S1, MOS-Transistoren M9 und M10 zum Verbinden der Ein/Ausgangsleitungen E/AΦ und mit dem Leseverstärker S1, und Speicherzellen MS1 und MS5 aufweist, die zwischen ein Paar von Wortleitungen W/L1 und W/L2 zum Schreiben und Lesen von Daten auf das Paar von Bitleitungen geschaltet sind. Weiter weist der erste Komponententeil 1 einen Leseverstärker S2, MOS-Transistoren M11 und M12 und Speicherzellen MS2 und MS6 auf.
In gleicher Weise sind die E/A-Leitungen und Speicherzellen auf der linken und rechten Seite der Leseverstärker S3 und S4 angeordnet. Der zweite Komponententeil 2 besitzt die gleiche Struktur wie der erste Komponententeil 1. Das Paar von Bitleitungen B/L und sowie die E/A-Leitungen, die mit den Leseverstärkern S1 und S2 verbunden sind, unterscheiden sich von den Bitleitungen und den E/A-Leitungen der Leseverstärker S3 und S4 im Hinblick auf den Schaltungsaufbau, d. h., auf den Anschlußzustand. Der zweite Komponententeil 2 weist die gleiche Zusammensetzung wie der erste Komponententeil 1 auf.
Weiter umfassen Ausgleichs- und Verbindungsmittel 5 einen MOS-Transistor M6, der zum Ausgleichen zwischen das Paar von Bitleitungen B/L und geschaltet ist, sowie ein Paar von MOS-Transistoren M7 und M8 zum Verbinden des Paares der Bitleitungen B/L und mit einem Paar von Knoten FBL und . Der andere Komponententeil besitzt den gleichen Aufbau. Knotenverbindungsmittel 4 sind so aufgebaut, daß die Bitleitungen der Speicherzellen MS1, MS2, . . ., die von einem Paar von Wortleitungen W/L1 und W/L2 angesteuert werden, mit dem Paar von Knoten FBL und verbunden sind.
Schreibsignalverarbeitungsmittel 3 sind an den Knotenverbindungsteil 4 angeschlossen. Die Schreibsignalverarbeitungsmittel 3 weisen einen MOS-Transistor M5 zum Ausgleichen der Knoten FBL und , einen Datenentscheidungsteil und einen Teil zur Lieferung der Versorgungsspannung auf. Wenn der Datenwert schnell eingeschrieben wird, wird der Datenentscheidungsteil durch die Steuerlogiksignale A-D gesteuert und umfaßt die MOS-Transistoren M1 und M3 zum Anlegen des Versorgungsspannungspegels (VCC-Pegel) an das Knotenpaar FBL und , sowie die MOS-Transistoren M2 und M4 zum Anlegen des Erdpegels (VSS-Pegel) an das Knotenpaar FBL und .
Entsprechend dem in der Speicherzelle gespeicherten Datenwert (1 oder 0) werden die MOS-Transistoren M1, M2 und M3, M4 durch die Steuerlogiksignale A-E zum Anlegen der Versorgungsspannung VBL an beide Knoten FBL und gesteuert. Der Teil zur Lieferung der Versorgungsspannung VBL zum Ausgleichen der Bitleitungen während eines Vorladezyklus umfaßt die MOS-Transistoren M21 und M22, welche die Versorgungsspannung VBL an das Knotenpaar FBL und anlegen. Weiter umfassen die Knotenverbindungsmittel 4 ein Paar von Knoten FBL und zum Anlegen der im Schreibsignalverarbeitungsteil 3 erzeugten Spannung an die Bitleitungen.
Insbesondere wird der Knoten FBL durch Verbinden der Bitleitungen (ohne Unterscheidung entweder B/L oder ) der durch die gewählte Wortleitung angesteuerten Speicherzelle gebildet. Auch die anderen Bitleitungen sind unter Bildung des Knoten miteinander verbunden. Jetzt gibt es natürlich keine Unterscheidung zwischen dem Knotenpaar FBL und , wie auch dem Bitleitungspaar B/L und . Deshalb weisen auch die mit der angesteuerten Wortleitung verbundenen Speicherzellen alle den gleichen Datenwert auf. In dieser Hinsicht besteht also ein fundamentaler Unterschied zwischen der Schreibmethode mit Verwendung der E/A-Leitungen und der hier angewandten Methode.
Nachfolgend wird die obige Struktur der vorliegenden Erfindung im Detail erläutert.
Das konventionelle DRAM besitzt eine sich alternierend wiederholende Struktur aus einem ersten Komponententeil 1 und einem zweiten Komponententeil 2. Insbesondere sind wegen der Verbindungsfolge der E/A-Leitungen E/AΦ, , E/A1, . . ., die Bitleitungen B/L, und , B/L der Komponententeile im ersten Komponententeil 1 und im zweiten Komponententeil 2 alternierend angeschlossen. Wenn also ein Zugriff auf eine Wortleitung W/L1 erfolgt, kann jede Speicherzelle MS1, MS2, MS3 und MS4 mit den Bitleitungen B/L oder verbunden werden.
Im konventionellen Falle, bei dem die Daten über die E/A-Leitungen auf die Bitleitung B/L übertragen werden, wenn das Spaltenansteuersignal CSL anliegt, werden die MOS-Transistoren S11 und S12 der Speicherzellen MS1 und MS2 an die E/A-Leitungen angeschlossen, während die MOS-Transistoren S13 und S14 der Speicherzellen MS3 und MS4 mit den -Leitungen verbunden sind, so daß die Daten, die in der von einer Wortleitung angesteuerten Speicherzelle gespeichert sind, bezüglich "1" und "0" vermischt sind. Das bedeutet, daß gleiche Daten nicht innerlich eingeschrieben werden können, aber von außen her als gleiche Daten betrachtet werden.
Die vorliegende Erfindung löst dieses Problem und schreibt die Daten in Form der Knotenpaareinheit FBL und durch Bilden eines Knotenverbindungsteils 5 und Verbinden des zugegriffenen Bitleitungspaares B/L, mit dem Knotenpaar FBL und ein, um so gleiche Daten in die über eine angesteuerte Wortleitung zugänglich gemachten Speicherzellen einzuschreiben.
Zunächst sind die Schreib- und Leseoperationen mit denen des konventionellen DRAMs identisch. Die MOS-Transistoren M1-M4 der Schreibsignalverarbeitungsmittel 3 sind abgeschaltet. Das bedeutet, daß wenn die MOS-Transistoren M9 und M10 durch das Spaltenansteuersignal CSL eingeschaltet und dann die E/A-Leitungen angesteuert werden, die E/A-Leitungen mit dem Leseverstärker S1 und den Bitleitungen B/L und verbunden werden. Bei der Datenschreiboperation wird der Kondensator C1 der durch die Wortleitung W/L1 und das Spaltenansteuersignal CSL gewählten Speicherzelle MS1 durch den Leseverstärker S1 und die Bitleitungen geladen.
Sodann wird in der Datenleseoperation die im Kondensator C1 gespeicherte Ladung durch den MOS-Transistor S11 in der Speicherzelle MS1 in die Bitleitung B/L entladen. Der Leseverstärker S1 erfaßt dieses Statussignal der Bitleitung und liefert das verstärkte Signal an die E/A-Leitungen. Dieser Vorgang ist der gleiche wie beim konventionellen DRAM. Die anderen Speicherzellen arbeiten in gleicher Weise wie beschrieben.
Die Ablauffolge, mit der die Daten zum Testen des DRAMs mit hoher Geschwindigkeit schnell geschrieben werden, sei nunmehr entsprechend der vorliegenden Erfindung beschrieben.
Da im Schreibbetrieb die Daten ohne Verwendung der E/A-Leitungen direkt auf die Bitleitungen übertragen werden, wird das Spaltensignal nicht benutzt, so daß die MOS-Transistoren M9 und M10 abgeschaltet werden bzw. abgeschaltet bleiben. Weiter werden die MOS-Transistoren M21 und M22 durch das an den Knoten E angelegte Signal abgeschaltet, und ebenso ist die Versorgungsspannung VBL für das Knotenpaar FBL und abgeschaltet.
Bei der Leseoperation wird die Wortleitung W/L1 durch die Reihenadresse angesteuert, und es werden die getrennten Steuerlogiksignale A-D an den Schreibsignalverarbeitungsteil 3 angelegt. Der Datenwert, der an das Bitleitungspaar B/L und der angesteuerten Speicherzelle geliefert wird, wird gemäß den genannten Steuerlogiksignalen bestimmt. Im Falle, daß die aktuelle Wortleitung angesteuert und der gleiche Datenwert "1" in die inneren Speicherzellen MS1, MS2, . . . eingeschrieben wird, werden die MOS-Transistoren M1 und M4 abgeschaltet, während die MOS-Transistoren M2 und M3 durch die Steuerlogiksignale A-D eingeschaltet werden.
Somit wird die Versorgungsspannung VCC durch den MOS-Transistor M3 an den Knoten FBL übertragen, während der VSS-Pegel durch den MOS-Transistor M2 ebenfalls an den Knoten FBL übertragen wird. Die Leseverstärker S1, S2, . . . erfassen und verstärken die von den Knoten FBL und FBL gelieferte Spannungsdifferenz ΔV, und liefern das verstärkte Ausgangssignal an das Bitleitungspaar B/L und , so daß der Datenwert "1" in den Speicherzellen MS1, MS2, . . . identisch gespeichert wird (Ausführen von INT "1").
Nachfolgend wird eine weitere Ausführungsform der Erfindung erläutert.
Die beiden Transistoren M2 und M3 sind nicht eingeschaltet und nur ein Transistor der MOS-Transistoren M2 und M3 kann eingeschaltet werden, wenn identische Daten in die Speicherzellen MS1, MS2, . . . geschrieben werden. Auch wenn sich dieser eine Transistor einschaltet, kann die Spannungsdifferenz ΔV zwischen den Knoten FBL und erzeugt und auf das Bitleitungspaar B/L und übertragen werden. Analog erfassen die Leseverstärker S1, S2, . . ., die Spannungsdifferenz und legen sie an das Bitleitungspaar B/L und jeweils als VCC- und VSS-Pegel an. Somit kann der gleiche Datenwert "1" in den Speicherzellen MS1, MS2, . . . gespeichert werden. Bei beiden Methoden zur Erzeugung des Spannungsunterschiedes zwischen den Knoten FBL und ist der an das Gate des MOS-Transistors M6 angelegte Ausgleichsimpuls ΦEQ niederpegelig, so daß der MOS-Transistor M6 ausgeschaltet bleibt. Ein Impuls ΦFW ist jedoch hochpegelig und schaltet die MOS-Transistoren M7 und M8 ein. Somit werden die Knoten FBL und jeweils mit den Bitleitungen B/L und verbunden, so daß die für eine Erfassung erforderliche Spannungsdifferenz ΔV übertragen wird.
Wenn der erweiterte Schnellschreibzyklus beendet ist, wird der gleiche Datenwert in alle Speicherzellen MS1, MS2, . . ., die mit der Wortleitung W/L1 verbunden sind, eingeschrieben. Nach dem Schreibzyklus wird der Ausgleichsimpuls ΦEQ als Hochpegel während des Vorladezyklus geliefert, so daß die Transistoren M5 und M6 zum Ausgleichen der Knoten FBL, und der Bitleitungen B/L, eingeschaltet werden. In diesem Falle kann ein Hochgeschwindigkeitsausgleich vollständig durch die mit jeder Bitleitung B/L und verbundenen Knoten FBL und durchgeführt werden. Während der Vorlade- und Normalzyklen schalten die MOS-Transistoren M1 bis M4 ab, während die MOS-Transistoren M21 und M22 während des Vorladezyklus einschalten, um die Versorgungsspannung an die Bitleitungen zu liefern.
Bis hierher im Text beziehen sich alle Erläuterungen auf den gleichen Datenwert "1", wenn er in die Speicherzellen geschrieben wird; jedoch ist der Fall des Datenwertes "0" identisch mit dem des Datenwerts "1", ausgenommen, daß die MOS-Transistoren M1-M4 eingeschaltet sind.
Wie oben erwähnt, können die Daten erfindungsgemäß nicht nur direkt in jede Speicherzelle über die Bitleitungen B/L und ohne Verwendung der E/A-Leitungen eingeschrieben werden, sondern gleichzeitig auch schnell in jede an eine gewählte Wortleitung angeschlossene Speicherzelle, so daß die für den DRAM-Test aufgewandte Zeit erheblich reduziert wird. Weiter können erfindungsgemäß alle Daten auf alle im Zugriff mit einer angesteuerten Wortleitung stehenden Speicherzellen geschrieben werden, und ebenso können dieselben Daten innerlich eingeschrieben werden (Durchführen von INT "1" oder "0").
Weiter benutzt die vorliegende Erfindung den Schaltungsaufbau des konventionellen DRAMs wie er ist. Jede Bitleitung besitzt nicht die Schreibsignalverarbeitungsquelle, und der Schreibsignalverarbeitungsteil ist nicht innerhalb des Speicherfeldes unter Benutzung der Knoten angeordnet. Dementsprechend kann der Schaltungsaufbau vereinfacht werden und die Pegelstabilisierung der Bitleitungen für die Entzerrung kann gemäß der vorliegenden Erfindung absolut schnell sein.

Claims (9)

1. Schnellschreibschaltung einer dynamischen Speicherzelleneinrichtung mit wahlfreiem Zugriff, umfassend:
  • - eine Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen,
  • - eine Vielzahl von Wortleitungen (W/L), von denen jede auf eine andere Zeile von Zellen zugreift,
  • - eine Vielzahl von Paaren von Bitleitungen (B/L, B/L), wobei jedes Paar auf eine andere Spalte von Zellen zugreift,
  • - eine Vielzahl von Eingangs/Ausgangs-Leitungen (E/A, E/Al, . . . , E/AX), die mit verschiedenen der Paare von Bitleitungen verbunden sind, und
  • - eine Vielzahl von Abfühlverstärkern (S), die jeweils zwischen ein Paar von Bitleitungen und ein Paar von Eingangs/Ausgangs-Leitungen geschaltet sind,
gekennzeichnet durch:
  • - eine Vielzahl von ersten Mitteln (5) zum Ausgleichen und Vorladen eines Potentialpegels auf jedem Paar der Bitleitungen (B/L, ), wobei jedes der ersten Mittel (5) einen ersten MOS-Transistor (M₆) umfaßt, der zwischen jede der Leitungen eines zugeordneten Bitleitungspaares geschaltet ist, sowie einen zweiten MOS-Transistor (M₇, M₈) in Serie mit jeder der Leitungen des zugeordneten Bitleitungspaares,
  • - zweite Mittel (4), die mit jedem der ersten Mittel (5) zum Ausgleichen und Vorladen verbunden sind, um einen Signalpfad (FBL, ) zu jeder der Leitungen des dem ersten Mittel (5) zugeordneten Bitleitungspaares herzustellen, und
  • - Steuersignalerzeugungsmittel (3), welche mit den zweiten Mitteln (4) verbunden sind, um eine Differenzspannung über jeder der Bitleitungen eines jeden Bitleitungspaares vorzusehen, wenn eine der Wortleitungen (W/L) ausgewählt wird, wodurch daselbe Datum während des Testens der Speichereinrichtung in alle Speicherzellen geschrieben wird, auf die durch die ausgewählte Wortleitung zugegriffen wird, ohne die Eingangs/Ausgangs-Leitungen (E/A) zu verwenden.
2. Schnellschreibeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Mittel (4) eine Vielzahl leitender Pfade (FBL, ) umfassen, welche sich zwischen den Signalerzeugungsmitteln (3) und jedem Bitleitungspaar (B/L, ) erstrecken, wobei jeder der leitenden Pfade mit jeweils einer Leitung aller Bitleitungspaare verbunden ist.
3. Schnellschreibeinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuersignalerzeugungsmittel (3) einen dritten MOS-Transistor (M₅) zum Ausgleichen des Spannungspegels über den leitenden Pfaden (FBL, ) umfaßt, sowie vierte MOS-Transistoren (M₁ bis M₄), um jeden der leitenden Pfade auf Steuerlogiksignale (A, B, C, D) hin mit einem vorbestimmten logischen Pegel zu versehen, und fünfte MOS-Transistoren (M₂₁, M₂₂) zum Steuern einer Vorladespannung, die auf die leitenden Pfade gegeben wird.
4. Schnellschreibschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der leitende Zustand der zweiten MOS-Transistoren (M₇, M₈) mittels eines Schreibsignals ΦFW) von den Steuersignalerzeugungsmitteln (3) gesteuert wird.
5. Schnellschreibschaltung nach Anspruch 4, gekennzeichnet durch ein Paar von sechsten MOS-Transistoren (M₉, M₁₀; M₁₁, M₁₂) zum Verbinden jedes Abfühlverstärkers (S) mit einem Paar von Eingangs/Ausgangs-Leitungen (E/A) auf ein Spaltenauswählsignal (CSL) hin, welches auf die Gates der sechsten Transistoren gegeben wird, und worin während des Speicher- und Lesebetriebes der Speichereinrichtung die sechsten Transistoren (M₉, M₁₀; M₁₁, M₁₂) leitend vorgespannt sind, während im Betrieb der Speichereinrichtung in einem Testmodus die sechsten Transistoren sperrend vorgespannt sind.
6. Schnellschreibschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die vierten MOS-Transistoren (M₁ bis M₄) ein erstes Paar von Transistoren (M₁, M₃) einschließen, um einen Vcc-Spannungspegel auf einen der leitenden Pfade (FBL, ) zu geben, sowie ein zweites Paar von Transistoren (M₂, M₄), um einen VSS-Spannungspegel auf einen der leitenden Pfade (FBL, ) zu geben.
7. Schnellschreibschaltung nach Anspruch 3 oder 6, dadurch gekennzeichnet, daß die vierten MOS-Transistoren (M₁-M₄) während des Betriebes der Speichervorrichtung im Datenschreib-/Lesemodus sperrend vorgespannt sind.
8. Schnellschreibschaltung nach Anspruch 3, dadurch gekennzeichet, daß die fünften MOS-Transistoren (M₂₁, M₂₂) leitend vorgespannt werden, um die Vorladespannung zur Verfügung zu stellen und sperrend vorgespannt sind, während die Differenzspannung angelegt wird.
DE4003673A 1989-06-10 1990-02-07 Erweiterte schnellschreibschaltung fuer den dram-test Granted DE4003673A1 (de)

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