JPH04216392A - ブロックライト機能を備える半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、１つのメモリサイクルで同一行上の複数ビット
にデータを書込むブロックライト機能を備える半導体記
憶装置に関する。より特定的には、ランダムなシーケン
スでアクセス可能なＲＡＭ（ランダム・アクセス・メモ
リ）ポートと、シーケンシャルにのみアクセス可能なＳ
ＡＭ（シリアル・アクセス・メモリ）ポートとを備える
マルチポートＲＡＭにおけるブロックライト方式の改良
に関する。

【０００２】

【従来の技術】ワークステーションおよびパーソナルコ
ンピュータなどにおいては画像情報はデジタル的に処理
される。このような画像情報を表示装置上に表示するた
めに、ビテオＲＡＭと呼ばれるフレームバッファメモリ
が用いられる。ビデオＲＡＭはその１行を表示装置の画
面の１水平走査線に対応させる。フレームバッファは１
フレームの画像データを記憶する。一般のＲＡＭは、デ
ータの書込みおよび読出しを同時に行なうことができな
い。したがって、一般のＲＡＭをビデオＲＡＭとして用
いた場合、ＣＰＵ（中央演算処理装置）は、画素データ
表示期間中はこのビデオＲＡＭへアクセスすることがで
きない。ＣＰＵのビデオＲＡＭへのアクセスは、水平帰
線期間中にのみ行なわれる。これは、システムのデータ
処理速度を低下させる。そこで、表示装置への画素デー
タの出力と、ＣＰＵからのアクセスとを同時に非同期的
に行なうことのできるマルチポートＲＡＭが画像処理用
メモリとして広く一般的に用いられる。

【０００３】図７は、マルチポートＲＡＭを用いた映像
処理システムの構成を概略的に示す図である。図７にお
いて、この処理システムは、フレームバッファ用のビデ
オＲＡＭとしてマルチポートＲＡＭ９００を含む。マル
チポートＲＡＭ９００は、ランダムなシーケンスでアク
セスすることのできるダイナミック・メモリセル・アレ
イ９０１と、シリアルにのみアクセス可能なシリアルア
クセス用レジスタ９０２を含む。このダイナミック・メ
モリセル・アレイ９０１を含む部分は一般にＲＡＭポー
トと呼ばれ、シリアルアクセス用レジスタ９０２を含む
部分はＳＡＭポートと呼ばれる。このシリアルアクセス
用レジスタ９０２は、ダイナミック・メモリセル・アレ
イ９０１の１行分のデータを記憶することができる。こ
の映像処理システムはさらに、マルチポートＲＡＭ９０
０へランダムなシーケンスでアクセスし、所要の処理を
行なうＣＰＵ９１０と、シリアルアクセス用レジスタ９
０２から出力される画素データを表示する表示装置９３
０と、このビデオＲＡＭの動作を制御する制御信号を発
生するＣＲＴ表示コントローラ９２０を含む。

【０００４】このマルチポートＲＡＭ９００は、ＲＡＭ
ポートからＳＡＭポートへ一度に１行の画素データを転
送する。この１行分の画素データが表示装置９３０へシ
リアルに出力されている期間、ＣＰＵ９１０はＲＡＭポ
ートへランダムにアクセスし、所要の処理を実行するこ
とができる。したがって、このＲＡＭポートからＳＡＭ
ポートへのデータ転送を水平帰線期間中に行なえば、残
りの水平走査期間中は、ＣＰＵ９１０はランダムにこの
ダイナミック・メモリセル・アレイ９０１の内容を読出
しかつこの読出したデータに対して所要の処理を施した
後再びこのダイナミック・メモリセル・アレイ９０１へ
書込むことができる。このマルチポートＲＡＭ９００の
動作タイミングの制御はＣＲＴ表示コントローラ９０１
により行なわれ、このＲＡＭポートからＳＡＭポートへ
のデータ転送中はＣＰＵ９１０のアクセスを禁止する。 このようなマルチポートＲＡＭ９００をフレームバッフ
ァ用のビデオＲＡＭとして用いれば、表示装置９３０へ
の表示と並行してＣＰＵ９１０はこのマルチポートＲＡ
Ｍへアクセスすることができ、システムの処理速度が大
幅に改善される。

【０００５】図８はマルチポートＲＡＭの全体の構成の
一例を示す図である。この図８に示すマルチポートＲＡ
Ｍは、ランダムにアクセスすることのできる１個のＲＡ
Ｍポートと、シリアルにのみアクセスすることのできる
１個のＳＡＭポートとを有しているため、以下の説明に
おいてはデュアルポートＲＡＭとして説明する。また、
このデュアルポートＲＡＭでは、通常は、データの入出
力をたとえば４ビット単位、８ビット単位と複数ビット
単位で行なわれるが、この図８においては、１ビット単
位でデータの入出力が行なわれる構成を示している。

【０００６】図８において、デュアルポートＲＡＭ１０
０は、ランダムにアクセス可能なランダム・アクセス・
メモリセルアレイ１を含む。このランダム・アクセス・
メモリセルアレイ１は、行および列からなるマトリクス
状に配列された複数のメモリセルＭＣを含む。このデュ
アルポートＲＡＭ１００は、さらに、アドレス入力端子
２０へ与えられる外部アドレスＡ０〜Ａｎを受けて内部
アドレスを発生するアドレスバッファ回路７と、アドレ
スバッファ回路７からの内部行アドレスに応答して、ラ
ンダム・アクセス・メモリセルアレイ１の対応の行を選
択する行デコーダ２と、アドレスバッファ回路７からの
内部列アドレスに応答してランダム・アクセス・メモリ
セルアレイ１の１列を選択する列選択信号を発生する列
デコーダ３と、このランダム・アクセス・メモリセルア
レイ１の選択された１行のメモリセルのデータを検知し
増幅するセンスアンプと、列デコーダ３からの列選択信
号に応答してランダム・アクセス・メモリセルアレイ１
の選択された列をＲＡＭ入出力バッファ回路４へ接続す
るＩ／Ｏゲートを含む。ここで図８においては、センス
アンプとＩ／Ｏゲートとを１つのブロック５として示し
ている。

【０００７】ＲＡＭ入出力バッファ回路４は、データ読
出し時においては、共通データバス１０５上のデータか
ら外部読出しデータを生成して外部データ入出力端子２
２へ伝達する。データ書込み時においては、ＲＡＭ入出
力バッファ回路４は、外部データ入出力端子２２へ与え
られた外部書込みデータＷＩＯｉから内部書込みデータ
を生成して共通データバス１０５上へ伝達する。

【０００８】このデュアルポートＲＡＭ１００は、さら
に、フラッシュライトまたはブロックライトを行なうた
めのデータを格納するためのカラーレジスタ２００を含
む。カラーレジスタ２００が記憶するデータの共通デー
タバス１０５上への転送はＲＡＭ入出力バッファ回路４
を介して行なわれる。このフラッシュライトおよびブロ
ックライトについては後に説明する。このデータ入出力
端子２２を介したデータ入出力に関連する部分をＲＡＭ
ポートと称す。

【０００９】デュアルポートＲＡＭ１００は、さらに、
シリアルにのみアクセス可能なシリアルメモリセルアレ
イ１１と、このシリアルメモリセルアレイ１１とランダ
ム・アクセス・メモリセルアレイ１の１行との間のデー
タ転送を行なうための転送ゲート１０と、シリアルメモ
リセルアレイ１１のメモリセルを順次選択するシリアル
セレクタ１２と、共通データバス１５とデータ入出力端
子３２とを接続するＳＡＭ入出力バッファ回路１４とを
含む。ＳＡＭ入出力バッファ回路１４は、データ読出し
時においては、この共通データバス１５上のデータから
外部読出しデータを生成してデータ入出力端子３２へ与
える。データ書込み時においては、ＳＡＭ入出力バッフ
ァ回路１４は、このデータ入出力端子３２へ与えられた
外部書込みデータＳＩＯｉから内部書込みデータを生成
して共通データバス１５上へ伝達する。シリアルメモリ
セルアレイ１１は、このランダム・アクセス・メモリセ
ルアレイ１の１行分のデータを少なくとも格納可能な容
量を有している。

【００１０】デュアルポートＲＡＭ１００はさらに、周
辺回路として、外部クロック入力端子２１へ与えられる
外部制御信号＊ＲＡＳ、＊ＣＡＳ、＊ＷＢ／＊ＷＥ、＊
ＤＴ／＊ＯＥおよびＤＳＦを受け、各種内部制御信号を
発生する内部クロック発生回路８と、制御信号入力端子
３０へ与えられるクロック信号ＳＣを受け、内部クロッ
ク信号を発生するＳＣバッファ回路１７と、入力端子３
１へ与えられる制御信号＊ＳＥを受けてＳＡＭポートを
活性化するための内部制御信号を発生するＳＥバッファ
回路１８と、ＳＣバッファ回路１７からの内部クロック
信号に応答して外部制御信号ＱＳＦを出力端子３３へ与
えるＱＳＦバッファ回路１９と、ＳＣバッファ回路１７
からの内部クロック信号に応答してシリアルセレクタ１
２の活性位置を１つずつ増加させる信号に変換するたと
えばカウンタ回路からなる信号変換回路１６を含む。

【００１１】制御信号＊ＲＡＳは、アドレスバッファ回
路７がアドレス入力端子２０に与えられたアドレスＡ０
〜Ａｎを行アドレスとして取込むタイミングを与えると
ともに、ＲＡＭポートの行選択系の動作を制御するロー
アドレスストローブ信号である。制御信号＊ＣＡＳは、
アドレスバッファ回路７がアドレス入力端子２０へ与え
られたアドレスＡ０〜Ａｎを列アドレスとして取込むタ
イミングを与えるとともに、ＲＡＭポートにおける列選
択系の動作を制御するコラムアドレスストローブ信号で
ある。制御信号＊ＷＢ／＊ＷＥは、ライトパービット動
作およびデータ書込みモードを指定するための制御信号
である。ライトパービット動作とは、ＲＡＭポートにお
いてデータが複数ビット単位で行なわれる場合、所定の
ビットに対してのみマスクをかけてデータを書込む動作
モードである。

【００１２】制御信号＊ＤＴ／＊ＯＥは、ＲＡＭポート
とＳＡＭポートとの間のデータ転送を行なう転送モード
およびデータ出力モードを指定するための制御信号であ
る。制御信号ＤＳＦは、フラッシュライトモードまたは
ブロックライトモードを指定するための制御信号である
。フラッシュライトモードとは、カラーレジスタ２００
に格納されたデータを、ランダム・アクセス・メモリセ
ルアレイ１の選択された１行へ同時に書込む動作モード
である。ブロックライトモードについては後に詳細に説
明する。

【００１３】外部クロック信号ＳＣは、このＳＡＭポー
トにおけるデータの入出力速度およびタイミングを決定
するクロック信号である。制御信号＊ＳＥはＳＡＭポー
トをイネーブルするための制御信号である。制御信号Ｑ
ＳＦは、メモリセルアレイが２系統のデータレジスタを
備えている場合にいずれのデータレジスタが用いられて
いるかを外部に知らせるための制御信号である。すなわ
ち、図８においてはシリアルメモリセルアレイ１１は１
行に対応する機能を有するように示しているが、実際に
は、２系統のデータレジスタを含む。この２系統のデー
タレジスタの構成は各々が１／２行分の記憶容量を有す
るデータレジスタからなるスプリットバッファ方式と、
各々が１行分の記憶容量を備えるダブルバッファ方式の
いずれかの構成を備えている。この２系統のデータレジ
スタはそれぞれ交互に活性状態となる。この活性状態の
データレジスタへランダム・アクセス・メモリセルアレ
イ１から転送ゲート１０を介してデータが転送される。

【００１４】このデュアルポートＲＡＭ１００は、さら
にアドレスバッファ回路７からの列アドレスと内部クロ
ック発生回路８からの制御信号に応答してラッチし、シ
リアルセレクタ１２の開始アドレス６ｃを発生するアド
レスポインタ９を含む。ここで、信号の前に付されてい
る＊印は、その信号が負論理（“Ｌ”レベルとなったと
きに活性状態となる）の信号であることを示している。 次に動作について簡単に説明する。

【００１５】ＲＡＭポートへのアクセスは通常のＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）と同
様にして行なわれる。すなわち制御信号＊ＲＡＳの立下
がり時点においてアドレス入力端子２０へ与えられてい
るアドレスＡ０〜Ａｎがアドレスバッファ回路７により
取込まれ、内部行アドレスが発生される。行デコーダ２
は、このアドレスバッファ回路７からの内部行アドレス
を受け、ランダム・アクセス・メモリセルアレイ１の対
応の行を選択し、この選択された行の電位を活性状態の
“Ｈ”に立上げる。次いで、ブロック５に含まれるセン
スアンプが活性化され、この選択された行に接続される
メモリセルＭＣの記憶する情報が検知され増幅されてラ
ッチされる。

【００１６】次いで、制御信号＊ＣＡＳが立下がると、
アドレスバッファ回路７はこのアドレス入力端子２０へ
与えられたアドレスＡ０〜Ａｎを取込み、内部列アドレ
スを発生して列デコーダ３へ与える。列デコーダ３はこ
の内部列アドレスをデコードし、メモリセルアレイ１の
対応の列を選択する列選択信号を発生する。Ｉ／Ｏゲー
ト５はこの列デコーダ３からの列選択信号に応答して対
応の列を共通データバス（以下、ＲＡＭ共通データバス
と称す）１０５へ接続する。データを書込む場合には制
御信号＊ＷＢ／＊ＷＥが“Ｌ”となる。この制御信号＊
ＣＡＳと制御信号＊ＷＢ／＊ＷＥの遅い方の立下がり（
通常データ入出力端子がデータ出力とデータ入力とで共
用されている場合、制御信号＊ＣＡＳの方が遅く立下が
る）のタイミングでＲＡＭ入出力バッファ回路４に含ま
れる入力バッファ回路が活性化され、このデータ入出力
端子２２に与えられているデータＷＩＯｉを取込み、内
部書込みデータを生成してＲＡＭ共通データバス１０５
上へ伝達する。これにより、行デコーダ２と列デコーダ
３により選択された行および列の交点に位置するメモリ
セルＭＣへデータが書込まれる。

【００１７】データ読出し時においては、制御信号＊Ｄ
Ｔ／＊ＯＥが“Ｌ”の活性状態となり、ＲＡＭ入出力バ
ッファ回路４に含まれる出力バッファ回路が活性化され
、ＲＡＭ共通データバス１０５上のデータから外部読出
しデータを生成してデータ入出力端子２２へ伝達する。 以上がＲＡＭポートの通常のデータの書込みおよび読出
しの動作である。次いでＳＡＭポートの動作について説
明する。

【００１８】ＳＡＭポートがデータ出力モードであるか
データ書込みモードであるかはその前に行なわれる転送
サイクルにより決定される。すなわち、シリアルメモリ
セルアレイ１１に、ランダム・アクセス・メモリセルア
レイ１からデータが転送ゲート１０を介して転送された
場合、このＳＡＭポートはデータ読出しモードとなる。 この転送サイクル（リード転送サイクル）においては、
ＲＡＭポートにおける通常のリードサイクルにおいて、
制御信号＊ＲＡＳを“Ｌ”のアクティブにするときに制
御信号＊ＤＴ／＊ＯＥをアクティブ状態の“Ｌ”、制御
信号＊ＷＢ／＊ＷＥを“Ｈ”、制御信号＊ＳＥを任意の
状態にそれぞれ設定すると、ランダム・アクセス・メモ
リセルアレイ１における１行のメモリセルのデータの検
知増幅後、この１行のメモリセルデータが、制御信号＊
ＤＴ／＊ＯＥの立上がりに応答して転送ゲート１０が活
性化されてシリアルメモリアレイ１１へ転送される。

【００１９】次いで制御信号＊ＣＡＳが“Ｌ”に立下が
るときにストローブされたアドレスがアドレスポインタ
９にロードされる。このアドレスポインタ９にロードさ
れたアドレス６ｃはシリアルセレクタ１２に与えられて
シリアルセレクタ１２の最初の選択ビット位置を指定す
る。その後は外部クロック信号ＳＣが変化するごとに、
信号変換回路１６のカウント値が１つずつ増分し、シリ
アルセレクタ１２の選択位置も応じて変化し、シリアル
メモリセルアレイ１１の記憶するデータが順次ＳＡＭ入
出力バッファ回路１４を介して出力される。次にこのＳ
ＡＭポートをデータ書込みモードに設定する場合の動作
について説明する。

【００２０】まず、制御信号＊ＲＡＳを“Ｌ”に立下げ
るときに、制御信号＊ＷＢ／＊ＷＥを“Ｌ”、制御信号
＊ＤＴ／＊ＯＥを“Ｌ”、制御信号＊ＳＥを“Ｈ”に設
定する。制御信号＊ＤＴ／＊ＯＥの立上がりに応答して
転送ゲート１０が活性化され、シリアルメモリセルアレ
イ１１の記憶する内容がランダム・アクセス・メモリセ
ルアレイ１の選択された１行へ伝達される。このとき、
既にランダム・アクセス・メモリセルアレイ１におては
行デコーダ２により制御信号＊ＲＡＳに応答して行選択
動作が行なわれている。次いで制御信号＊ＣＡＳを“Ｌ
”に立下げたとき、アドレスバッファ回路７によりスト
ローブされた列アドレスがアドレスポインタ９にロード
される。このアドレスポインタ９からの列アドレス６ｃ
はＳＡＭ入出力バッファ回路１４から入力されるデータ
が最初に書込まれるメモリセルアレイ１１におけるビッ
ト位置を指定する。

【００２１】このシリアルメモリセルアレイ１１へのデ
ータの書込みおよびそこからのデータの読出しはクロッ
ク信号ＳＣに応答して行なわれる。この場合、通常のＤ
ＲＡＭのように行選択動作および列選択動作を行なう必
要がなく、そのＳＡＭポートのアクセス時間は１０ない
し３０ｎｓと短く、高速でデータのシリアルな入出力を
行なうことができ、高速で大量のデータを処理する必要
のある画像処理分野において幅広く用いられている。

【００２２】このようなデュアルポートＲＡＭに対し、
種々の画像処理を容易かつ高速に行なうために様々な機
能を追加する傾向が強くなっている。このような拡張機
能は、一般に制御信号＊ＲＡＳと制御信号＊ＣＡＳの降
下タイミングで外部からの制御信号の状態をどのように
設定するかにより指定される。この拡張機能を指定する
際信号のタイミングの例を図９に示す。この図９におい
て破線で示すタイミングの信号を“Ｈ”または“Ｌ”に
設定することにより種々の拡張機能を実現することがで
きる。この拡張機能は、この制御信号ＤＳＦを制御信号
＊ＲＡＳおよび＊ＣＡＳの降下タイミングで“Ｈ”また
は“Ｌ”に設定し、かつ加えて制御信号＊ＤＴ／＊ＯＥ
、＊ＷＢ／＊ＷＥおよび＊ＳＥの組合わせにより機能が
選択される。たとえば制御信号＊ＲＡＳ降下時において
、制御＊ＣＡＳ、＊ＤＴ／＊ＯＥ、＊ＷＢ／＊ＷＥを“
Ｈ”に設定しかつ制御信号ＤＳＦを“Ｈ”と設定するこ
とにより図８に示すカラーレジスタ２００へのデータの
ロードが行なわれる。一般に、この制御信号ＤＳＦを“
Ｈ”に設定したときに拡張機能が実現される。

【００２３】このような拡張機能の１つにブロックライ
トと呼ばれる動作モードがある。このブロックライトは
図１０に示すように、行デコーダ２（図８参照）により
ランダム・アクセス・メモリ１の行Ｘを選択し、次いで
アドレスバッファ回路７から発生される内部列アドレス
のうち下位２ビットを除いた内部列アドレスにより列Ｙ
を選択する。この行Ｘにおいて、列Ｙから始まる４ビッ
トＭ１，Ｍ２およびＭ３およびＭ４が同時に選択され、
カラーレジスタ２００（図８参照）に格納されたデータ
の書込みが行なわれる。このブロックライトにおいては
、１つのサイクルで４ビットのメモリセルへデータを書
込むことができるため、作画に要する時間を大幅に短縮
することができる。このようなブロックライトモードを
用いれば、表示装置の所定のウインドゥ領域を高速にク
リアしたり、その部分の色を塗換えることができる。 すなわち、このブロックモードにおいては、１行が４ビ
ットずつの複数のグループに分割され、この１つのグル
ープに対し同時にデータを書込むことができる。このブ
ロックライトを行なうための構成を図１１により詳細に
示す。

【００２４】図１１はデュアルポートＲＡＭにおけるＲ
ＡＭポートのデータ書込みに関連する部分の構成を示す
図である。図１１において、ダイナミック・ランダム・
アクセスメモリセルアレイ１は、複数列（通常４列）単
位でグループに分割されたメモリセルグループＭＧを含
む。ここで、図１１において、メモリセルグループＭＧ
は１行（ワード線ＷＬ）のみを示しているが、このメモ
リセルグループＭＧはメモリセルアレイ１のすべての行
を含んでいる。このメモリセルアレイ１には、各々に１
列のメモリセルＭＣが接続されるビット線１０２ａおよ
び１０２ｂを含む。このビット線１０２ａおよび１０２
ｂは対をなして配設され、各々に互いに相補なデータが
伝達される。このワード線ＷＬとビット線対１０２ａお
よび１０２ｂのうちの１本との交点にメモリセルＭＣが
配置される。

【００２５】ビット線対１０２ａおよび１０２ｂ上のデ
ータを検出するために、センスアンプＳＡが設けられる
。このセンスアンプＳＡは、センスアンプグループ５ａ
に含まれる。またビット線対１０２ａおよび１０２ｂそ
れぞれに対して、ブロック選択信号ＢＳｉに応答してオ
ン状態となる列選択ゲートＳＧが設けられる。このブロ
ック選択信号ＢＳｉはたとえば内部列アドレスの下位２
ビットをデコードして発生される信号であり、図８にお
いては、列デコーダ３から発生されるように示されてい
る。この４対のビット線対１０２ａ，１０２ｂはそれぞ
れ異なったＲＡＭ共通データバス１０５ａ〜１０５ｄへ
列選択ゲートＳＧを介して接続される。

【００２６】ブロックライト機能を備えるデュアルポー
トＲＡＭにおいては、４ビットのメモリセルへ同時にデ
ータを書込むために、ＲＡＭ共通データバス１０５は４
本のデータバス線１０５ａ、１０５ｂ、１０５ｃおよび
１０５ｄを含む。このメモリセルグループＭＧの各メモ
リセルＭＣ１〜ＭＣ４はそれぞれ列選択ゲートＳＧ１〜
ＳＧ４を介してこの共通データバス線１０５ａ〜１０５
ｄへそれぞれ接続される。メモリセルＭＣ１は列選択ゲ
ートＳＧ１を介して共通データバス線１０５ａに接続さ
れる。メモリセルＭＣ２は列選択ゲートＳＧ２を介して
共通データバス線１０５ｂに接続される。同様にして、
メモリセルＭＣ４は共通データバス線１０５ｄに接続さ
れる。ここで共通データバス線１０５ｃに接続されるメ
モリセルＭＣ３は、図面を簡略化するために示していな
い。この列選択ゲートＳＧ１〜ＳＧ４は１つのグループ
を構成しており、ブロック選択信号ＢＳｉに応答して同
時にオン状態となる。この列選択ゲートＳＧ１〜ＳＧ４
は図８に示すブロック５に含まれており、Ｉ／Ｏゲート
ブロック５ｂを構成する。

【００２７】ＲＡＭポートとＳＡＭポートとのデータ転
送を行なうための転送ゲート１０は、各ビット線対１０
２ａおよび１０２ｂに対応して設けられる単位転送ゲー
トＵＴを含む。この単位転送ゲートＵＴは、転送指示信
号ＤＴに応答して導通状態となるトランスミッションゲ
ートを含む。シリアルメモリセルアレイ１１は、このビ
ット線１０２ａおよび１０２ｂそれぞれに対応して設け
られる単位レジスタＵＲを含む。この単位レジスタＵＲ
はインバータラッチにより構成される。この単位転送ゲ
ートＵＴがオン状態となることにより、対応のビット線
１０２ａおよび１０２ｂと対応の単位レジスタＵＲとの
間のデータ転送が可能となる。

【００２８】ＲＡＭ入出力バッファ回路４は、１ビット
単位でのデータの書込みとブロックライトモードでのデ
ータの書込みとを切換えるための選択回路４０１と、Ｒ
ＡＭ共通データバス線１０５ａないし１０５ｄ各々に設
けられ、選択回路４０１からの書込みデータを対応のＲ
ＡＭ共通データバス線上へ伝達するバッファアンプ４０
２ａないし４０２ｄと、選択回路４０１およびバッファ
アンプ４０２ａないし４０２ｄの動作を制御するための
制御回路４０４を含む。

【００２９】制御回路４０４は、内部書込み指示信号Ｗ
Ｅと、たとえば最下位２ビットの内部列アドレスＣＡと
ブロックライト指示信号ＢＷとに応答して、バッファア
ンプ４０２ａないし４０２ｄをイネーブルする内部ライ
トイネーブル信号ＷＥａないしＷＥｄと選択回路４０１
の選択動作を制御する制御信号を発生する。内部書込み
指示信号ＷＥおよびブロックライト指示信号ＢＷは図８
に示す内部クロック発生回路８から発生される。内部列
アドレスＣＡは図８に示すアドレスバッファ回路７から
発生される。

【００３０】選択回路４０１は、制御回路４０４からの
制御のもとに、ブロックライトを指示された場合には、
カラーレジスタ２００の記憶するデータをバッファアン
プ４０２ａないし４０２ｄのすべてへ伝達する。通常の
１ビット単位のデータの書込みを指示された場合、選択
回路４０１は、共通データ入出力端子２２へ与えられた
書込みデータＷＩＯｉを制御回路４０４が指定するバッ
ファアンプへ伝達する。バッファアンプ４０２ａないし
４０２ｄは、それぞれ内部ライトイネーブル信号ＷＥａ
ないしＷＥｄが与えられたとき出力イネーブル状態とな
り、それ以外は、出力ハイインピーダンス状態に設定さ
れる。カラーレジスタ２００は、このブロックライトモ
ード時に発生される制御信号（ストア指示信号）φに応
答して、共通データ入出力端子２２に与えられた書込み
データＷＩＯｉを記憶する。次にブロックライトモード
動作についてその動作波形図である図１２および図１３
を参照して説明する。

【００３１】ブロックライトモード動作は２つの動作サ
イクルを含む。１つはカラーレジスタ２００へデータを
ロードするロードカラーサイクルであり、もう１つはこ
のカラーレジスタ２００に記憶されたデータを４ビット
のメモリセルへ書込むブロックライトサイクルである。 まず、図１２を参照してロードカラーサイクルについて
説明する。

【００３２】このロードカラーサイクルは制御信号＊Ｒ
ＡＳの立下がりエッジで制御信号ＤＳＦを“Ｈ”とし、
かつ制御信号＊ＣＡＳの立下がりエッジで制御信号ＤＳ
Ｆを“Ｌ”と設定することにより行なわれる。この制御
信号ＤＳＦは図１１に示すブロックライト指示信号ＢＷ
に対応する。まず制御信号＊ＲＡＳが立下がるときに制
御信号ＤＳＦが“Ｈ”に設定される。これにより、内部
制御信号ＢＷが“Ｈ”に立上がり、制御回路４０４はブ
ロックライトモードが設定されたと判定する。この制御
信号＊ＲＡＳの立下がりに応答して、ＲＡＭポート内で
は、外部からの行アドレスに応答して行選択動作が行な
われており、１行のメモリセルの選択およびこの選択メ
モリセルのデータのセンスアンプＳＡによる増幅が行な
われている。

【００３３】次いで制御信号＊ＣＡＳの降下エッジで制
御信号ＤＳＦを“Ｌ”に設定する。これにより、制御回
路４０４はデータ入出力端子２２に与えられたデータを
メモリセルアレイ１へ書込むべきではないと判断し、選
択回路４０１の選択動作を禁止する。またこの制御回路
４０４は、制御信号＊ＣＡＳと制御信号＊ＷＢ／＊ＷＥ
の“Ｌ”に応答して発生された内部書込み指示信号ＷＥ
を無視し、このバッファアンプ４０２ａないし４０２ｄ
を出力ハイインピーダンス状態に設定する。メモリセル
アレイ１内においては、この制御信号＊ＣＡＳの降下エ
ッジで外部列アドレスのうちの最下位２ビットを除くブ
ロック指示信号に従ってブロック選択動作が行なわれて
おり、ブロック選択信号ＢＳｉが立上がる。しかしなが
ら、この場合ＲＡＭ共通データバス線１０５ａ〜１０５
ｄはフローティング状態にあり、各ビット線対１０２ａ
，１０２ｂ上のデータはセンスアンプＳＡによりラッチ
されている。

【００３４】このとき一方において、制御信号＊ＣＡＳ
の降下エッジにおいて、制御信号＊ＷＢ／＊ＷＥが“Ｌ
”にありかつ制御信号ＤＳＦが“Ｌ”にあることに応答
して、制御信号φが“Ｈ”に立上がる。カラーレジスタ
２００はこの制御信号φに応答して活性化され、ＲＡＭ
データ入出力端子２２に与えられたデータＷＩＯｉを記
憶する。これによりカラーレジスタ２００へのブロック
ライト用のデータのロードが完了する。この後、制御信
号＊ＲＡＳ、＊ＣＡＳおよび制御信号＊ＷＢ／＊ＷＥが
すべて“Ｈ”に立上がり、このロードカラーサイクルが
完了する。このとき、メモリセルアレイ１内においては
メモリセルのデータはセンスアンプにラッチされており
、単にそのデータの再書込みが行なわれているだけであ
る。次に図１３を参照してブロックライトサイクルにつ
いて説明する。

【００３５】ブロックライトサイクルにおいては、制御
信号＊ＲＡＳの降下エッジで制御信号ＤＳＦは“Ｌ”に
設定される。メモリセルアレイ１においては、この制御
信号＊ＲＡＳの立下がりに応答して、外部アドレスに応
答して行選択の動作が行なわれ、１本のワード線ＷＬが
選択される。この後センスアンプＳＡが活性化され、こ
の１行に接続されるメモリセルのデータの検知および増
幅が行なわれる。次いで信号＊ＣＡＳが立下がるときに
信号ＤＳＦが“Ｈ”に設定される。この場合、制御信号
φは発生されず、カラーレジスタ２００はデータの取込
みを行なわない。制御回路４０４は、このとき制御信号
ＢＷと内部書込み指示信号ＷＥとに応答して、バッファ
アンプ４０２ａ〜４０２ｄへすべての内部書込み指示信
号ＷＥａ〜ＷＥｄを発生するとともに、選択回路４０１
へ制御信号を与える。

【００３６】選択回路４０１は、このとき、カラーレジ
スタ２００に格納されているデータをすべてのバッファ
アンプ４０２ａ〜４０２ｄへ伝達する。これにより、共
通データバス線１０５ａ〜１０５ｄ上にはバッファアン
プ４０２ａ〜４０２ｄからこのカラーレジスタ２００に
記憶されたデータに対応する内部書込みデータが伝達さ
れる。一方、制御信号＊ＣＡＳの降下エッジで、列デコ
ーダ３によりブロック選択信号ＢＳｉが発生されており
、選択されたメモリセルグループＭＧの各ビット線１０
２ａ，１０２ｂはそれぞれ対応の共通データバス線１０
５ａ〜１０５ｄに接続される。これにより、選択された
メモリセルグループＭＧのメモリセルＭＣ１〜ＭＣ４へ
このカラーレジスタ２００に記憶されたデータが書込ま
れる。これによりブロックライトサイクルが完了する。

【００３７】制御回路４０４は、この制御信号（ブロッ
クライト指示信号）ＢＷと内部書込み指示信号ＷＥとの
タイミング関係により、選択回路４０１の選択動作を制
御している。すなわち、ブロックライト指示信号ＢＷが
外部書込み指示信号ＷＥよりも先に発生された場合には
、制御回路４０４は、カラーレジスタ２００へのデータ
ロードサイクルであると判定し、選択回路４０１の選択
動作を禁止するとともに内部書込みイネーブル信号ＷＥ
ａ〜ＷＥｄの発生を禁止する。また制御回路４０４は、
このブロックモード指示信号ＢＷが内部書込み指示信号
ＷＥ発生時において活性状態の“Ｈ”となった場合には
、ブロックライトサイクルであると判定し、全ての内部
書込み指示信号ＷＥｉ（ｉ＝ａ〜ｄ）を発生するととも
に、選択回路４０１の選択動作を禁止し、カラーレジス
タ２００を全てのバッファアンプ４０２ｉへ接続する。

【００３８】上述のようなブロックライトモード動作に
おいて、カラーレジスタへのデータロードが制御信号Ｄ
ＳＦが制御信号＊ＲＡＳおよび＊ＣＡＳの降下エッジで
ともに“Ｈ”のときに設定されるメモリの構成もある。 制御信号ＤＳＦが制御信号＊ＲＡＳおよび＊ＣＡＳの降
下エッジでともに“Ｌ”の場合、このデュアルポートＲ
ＡＭは通常の１ビット単位のデータの書込み動作を行な
う。

【００３９】制御信号φは、制御信号＊ＣＡＳの降下エ
ッジで制御信号ＤＳＦが“Ｈ”に設定される場合には発
生されず、カラーレジスタ２００のデータ取込みは禁止
される。

【００４０】

【発明が解決しようとする課題】ブロックライトモード
動作を行なうと、１つのメモリサイクルで４ビットのメ
モリセルへ同時に同一のデータを書込むことができ、高
速でウインド領域のクリアまたは色の塗換えなどを行な
うことができる。しかしながら、このブロックライト機
能を実現するためには、ＲＡＭ共通データバス線対１０
５をこのブロックライトを受ける列と同数だけ設ける必
要がある。８ビットまたは１６ビットのブロックライト
を行なうためにはＲＡＭ共通データバス線が８対または
１６対必要とされ、チップ面積が大きくなる。

【００４１】また、ブロックライトと１ビット単位の通
常ライトとを切換えるために選択回路が必要とされる。 この選択回路は、ブロックライトモード時においては、
すべてのＲＡＭ共通データバス線対上へカラーレジスタ
の記憶データを伝達し、通常ライト時においては、この
複数の共通データバス線対のうち１対を選択し、内部書
込みデータを伝達する。したがって、ブロックライトの
規模（ビット数）が大きくなると、応じて選択回路の規
模も大きくなり、ＲＡＭ入出力バッファ回路の規模が大
きくなる。また、ブロックライトのビット数が増加すれ
ば、この選択回路におけるバスの選択動作およびこのブ
ロックライトモード時と通常ライトモード時でのＲＡＭ
共通データバス線の切換えを行なうための装置構成が複
雑になるという問題が生じる。

【００４２】それゆえ、この発明の目的は、チップ面積
を増大させることがなく、またＲＡＭ共通データバス線
の選択論理を簡易な構成で実現することのできるブロッ
クライト機能を備えた半導体記憶装置を提供することで
ある。

【００４３】この発明のさらに他の目的は、容易にブロ
ックライトのビット数を増大させることのできる半導体
記憶装置を提供することである。

【００４４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のブロックに分割されたメモリセルアレ
イを含む。このブロックは、メモリセルアレイを列方向
に沿って複数列単位で分割することにより得られる。こ
の半導体記憶装置はさらに、外部から与えられる書込み
データに応答して内部書込みデータを生成する書込み手
段と、外部から与えられるアドレスに応答してメモリセ
ルアレイの対応の列を書込み手段の出力部に接続する列
選択手段と、外部から与えられる書込みデータを記憶す
るための複数の記憶手段を含む。この複数の記憶手段の
各々はメモリセルアレイの複数のブロック各々に対応し
て設けられ、第１のブロックライト指示信号に応答して
外部から与えられる書込みデータを記憶する。

【００４５】この半導体記憶装置はさらに上記複数の記
憶手段の各々と上記複数のメモリセルアレイブロックの
各々との間に設けられ、第２のブロックライト指示信号
と外部からのブロック指定信号とに応答して、対応の記
憶手段と対応のメモリセルアレイブロックとを接続し、
それにより該対応の記憶手段に記憶されたデータを該対
応のメモリセルアレイブロックの各列に伝達するブロッ
クライト転送手段を備える。

【００４６】

【作用】ブロックライトにおいては１つのブロックが選
択され、そのブロックに対し同時にデータの書込みが行
なわれる。ブロックライト用のデータは複数の記憶手段
のそれぞれに記憶される。ブロックライト時においては
この複数の記憶手段のうちの１つが選択され、対応のメ
モリセルアレイブロックの各列へその記憶データを伝達
する。

【００４７】一方、１ビット単位の通常のデータ書込み
は、書込み手段を介して行なわれる。この書込み手段が
メモリセルアレイの選択列へデータを書込む経路と、ブ
ロックライト時に記憶手段からメモリセルアレイブロッ
クへデータを転送する経路とは別々にすることができる
。これにより、ブロックライトモードと１ビット単位の
通常ライトモードに応じてバス接続を切換えるための複
雑な選択回路が不必要となる。またこのとき、ＲＡＭ共
通データバス線は１ビット単位のデータを行なうために
１対必要とされるだけであり、共通データバス線対の占
有面積を低減することができる。

【００４８】

【実施例の説明】図１はこの発明の一実施例である半導
体記憶装置の全体の構成を概略的に示す図である。図１
においては、装置外部と１ビット単位のデータの入出力
を行なうための構成のみが例示的に示されるが、複数ビ
ット単位でのデータの入出力を行なう場合にも容易に拡
張可能である。複数ビット単位でのデータの入出力を行
なう場合、図１に示す構成を複数面設ければよい。また
図１においては、シリアルにのみデータを行なうための
ＳＡＭポートは従来の半導体記憶装置（図８参照）と同
様であり、単にブロックＳＡＭとしてのみ示している。

【００４９】図１において、半導体記憶装置１１０は、
複数のメモリセルブロックＭＧ１〜ＭＧｎに分割された
ダイナミック・ランダム・アクセス・メモリセルアレイ
１を含む。このメモリセルブロックＭＧ１〜ＭＧｎはダ
イナミック・ランダム・アクセス・メモリセルアレイを
列方向に分割することにより得られる。この半導体記憶
装置１１０は、さらに、外部から与えられるアドレスＡ
０〜Ａｎを受けて内部アドレスを発生するアドレスバッ
ファ回路７と、このアドレスバッファ回路７からの内部
行アドレスをデコードし、メモリセルアレイ１の１行を
選択する行デコーダ２と、アドレスバッファ回路７から
の内部列アドレスを受け、メモリセルアレイ１の１列を
選択する列デコーダ３０と、このアドレスバッファ回路
７からのたとえば最下位２ビットの列アドレスをブロッ
ク指定アドレスとして受け、メモリセルアレイ１から対
応のブロックを選択するブロック選択信号ＢＳを発生す
るブロックデコーダ１０３０を含む。

【００５０】この半導体記憶装置１１０はさらに、選択
された１行のデータを検知し増幅するためのセンスアン
プと、列デコーダ３０により選択された１列をＲＡＭ共
通データバス１０５へ接続するためのＩ／Ｏゲートを含
む。この図１においてはセンスアンプとＩ／Ｏゲートを
１つのブロック５として示している。

【００５１】この半導体記憶装置１１０はさらに、内部
出力指示信号ＯＥおよび内部書込み指示信号ＷＥに応答
して活性化されてデータの読出しおよび書込みを１ビッ
ト単位で行なうための入出力バッファ回路４０と、ブロ
ックライト用のデータを記憶するためのカラーレジスタ
２００と、このカラーレジスタ２００に格納されたデー
タを転送するためのカラーデータ転送回路１０１０と、
カラーデータ転送回路１０１０から転送されたデータを
記憶するためのカラーデータ記憶回路１０００と、カラ
ーデータ記憶回路１０００に記憶されたデータを対応の
ブロックへ伝達するためのブロック選択回路１０２０を
含む。

【００５２】ブロックライト用データ（カラーデータ）
を記憶するためのブロックライト用カラーデータ記憶回
路１０００は、メモリセルアレイ１の各メモリセルブロ
ックＭＧ１〜ＭＧｎにそれぞれ対応して設けられる記憶
素子ＵＳを含む。ブロック選択回路１０２０は、メモリ
セルアレイ１の各ブロックＭＧ１〜ＭＧｎとカラーデー
タ記憶回路１０００の各記憶素子ＵＳとの間に設けられ
、対応の記憶素子ＵＳのデータを対応のメモリセルブロ
ックのすべての列上へ伝達するブロック選択ゲートＢＳ
Ｇを含む。

【００５３】この半導体記憶装置１１０はさらに、周辺
回路として、外部からの制御信号＊ＲＡＳ、＊ＤＴ／＊
ＯＥ、＊ＣＡＳ、＊ＷＢ／＊ＷＥおよびＤＳＦに応答し
て各種内部制御信号Ｓ、φ、ＷＥ、ＣＴ、ＯＥおよびＢ
Ｒを発生する制御信号発生回路８００を含む。制御信号
φはカラーレジスタ２００のデータを取込むタイミング
を与える。制御信号ＣＴはカラーレジスタ２００のデー
タをカラーデータ記憶回路１０００へ転送するタイミン
グを与える。

【００５４】この図１に示す構成の場合、１ビット単位
の通常のデータの書込み／読出しは入出力バッファ回路
４０およびＲＡＭ共通データバス１０５を介して行なわ
れる。したがって、入出力バッファ回路４０は、複雑な
選択回路を含むことなく、単純な入力バッファ回路およ
び出力バッファ回路で構成することができる。ブロック
ライトの実行は、カラーレジスタ２００、カラーデータ
転送回路１０１０、ブロックライトデータ記憶回路１０
００およびブロックライト選択回路１０２０を介して行
なわれる。この場合ＲＡＭ共通データバス１０５を介し
てブロックライトを行なうことがなく、共通データバス
線対を複数対設ける必要はない。また、このカラーデー
タ記憶回路１０００およびブロック選択回路１０２０の
各記憶素子ＵＳおよびブロックライト選択ゲートＢＳＧ
はそれぞれメモリセルアレイ１のメモリセルブロックＭ
Ｇに対応して設けられている。したがって、このブロッ
クのビット数は容易に増減することができ、ブロックラ
イトを行なうビット数を容易に拡張することができる。

【００５５】図２は、図１に示す半導体記憶装置の１つ
のブロックに対する装置構成を示す図である。図２にお
いて、メモリセルブロックＭＧは、ワード線ＷＬに接続
される複数のメモリセルＭＣａ，ＭＣｂ、…、およびＭ
Ｃｎを含む。ここでメモリセルブロックＭＧは図１に示
すメモリセルブロックＭＧ１〜ＭＧｎのひとつを総称的
に示す。センスアンプ＋Ｉ／Ｏブロック５は、各ビット
線対２０２ａ、２０２ｂ、…、２０２ｎに対応して設け
られるセンスアンプＳＡと、各ビット線対２０２ａ、２
０２ｂ、…、２０２ｎそれぞれに対応して設けられる列
選択ゲートＳＧａ、ＳＧｂ、…、およびＳＧｎを含む。 列選択ゲートＳＧａ、ＳＧｂ、…、およびＳＧｎの各々
へは図１に示す列デコーダ３０からの列選択信号Ｙａ、
Ｙｂ、…、およびＹｎがそれぞれ与えられる。これによ
り１対の列選択ゲートＳＧのみがオン状態となり、対応
のビット線対２０２をＲＡＭ共通データバス１０５へ接
続する。

【００５６】ブロック選択ゲートＢＳＧは、各ビット線
対２０２ａ、２０２ｂ、…および２０２ｎに対応して設
けられるカラーデータ転送ゲートＴＧａ、ＴＧｂ、…Ｔ
Ｇｎを含む。このカラーデータ転送ゲートＴＧａ〜ＴＧ
ｎはブロックデコーダ１０３０からのブロック選択信号
ＢＳに応答してオン状態となる。カラーデータ記憶回路
１０００に含まれる記憶素子ＵＳは、カラーデータ転送
ゲートＴＧａ〜ＴＧｎに共通に設けられるインバータラ
ッチを備える。この記憶素子ＵＳには、カラーデータ転
送ゲートＣＴＧを介してカラーレジスタ２００からデー
タバス１００３を介して伝達されるカラーデータが格納
される。このカラーデータ転送ゲートＣＴＧは、各記憶
素子ＵＳに対応して設けられており、カラーデータ転送
指示信号ＣＴに応答してオン状態となる。

【００５７】カラーデータ伝達バス１００３はすべての
カラーデータ転送ゲートＣＴＧに対して共通に設けられ
ており、カラーレジスタ２００の格納データを伝達する
。カラーレジスタ２００の構成としては、ブロックライ
ト用のカラーデータをロードを指定する第１のブロック
ライト指示信号であるロード指示信号φに応答して、デ
ータ入出力端子２２へ与えられたデータをラッチし、こ
のラッチデータをデータバス１００３上へ伝達する構成
であればいずれの構成であってもよい。

【００５８】ＳＡＭポートは、従来と同様、転送ゲート
１０およびシリアルメモリセルアレイ１１を含み、各ビ
ット線対それぞれに対応して設けられる単位転送ゲート
ＵＴおよび単位レジスタＵＲを含む。次に動作について
説明する。

【００５９】通常の１ビット単位のデータの書込み時に
おいては制御信号＊ＲＡＳの降下エッジで外部からのア
ドレスＡ０〜Ａｎがアドレスバッファ回路７によりラッ
チされて内部行アドレスが発生される。この内部行アド
レスに従って、行デコーダ２は１本のワード線ＷＬを選
択し、この選択されたワード線ＷＬの電位を“Ｈ”に立
上げる。次いで、センスアンプ活性化信号Ｓが活性状態
となり、各センスアンプＳＡが対応のビット線対２０２
上の電位差を検知し増幅する。その後、制御信号＊ＣＡ
Ｓが“Ｌ”に立下がり、アドレスバッファ回路７から内
部列アドレスが発生される。この内部列アドレスに応答
して列デコーダ３０は、１本の列を選択する列選択信号
を発生する。今、この列選択信号をＹａとすると列選択
ゲートＳＧａを通して、ビット線対２０２ａがＲＡＭ共
通データバス１０５へ接続される。

【００６０】ＲＡＭ入出力バッファ回路４０は、外部制
御信号＊ＣＡＳおよび＊ＷＢ／＊ＷＥがともに“Ｌ”と
なったときに発生される内部書込み指示信号ＷＥに応答
して活性化され、ＲＡＭデータ入出力端子２２に与えら
れた書込みデータＷＩＯｉに応答して内部書込みデータ
を生成し、ＲＡＭ共通データバス１０５上へ伝達する。 これにより共通データバス１０５上の内部書込みデータ
がビット線対２０２ａ上へ伝達され、メモリセルＭＣａ
へ書込まれる。この上記の１ビット単位のデータの書込
みは通常のＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）と同様である。

【００６１】次いでブロックライトモード動作について
説明する。ブロックライトモード動作は２つのサイクル
を含んでおり、ロードカラーサイクルとブロックライト
サイクルである。まず、図３を参照してロードカラーサ
イクルについて説明する。このロードカラーサイクルは
、制御信号＊ＲＡＳの降下エッジで制御信号ＤＳＦを“
Ｈ”とし、かつ制御信号＊ＷＢ／＊ＷＥを“Ｈ”とする
ことにより設定される。このとき、制御信号＊ＲＡＳに
従って行デコーダ２による行選択動作が行なわれ、次い
でセンスアンプＳＡによるセンス動作が行なわれる。

【００６２】この後、制御信号＊ＣＡＳの降下エッジで
制御信号ＤＳＦを“Ｌ”に設定する。制御信号発生回路
８からは、この制御信号＊ＣＡＳおよび＊ＷＢ／＊ＷＥ
がともに“Ｌ”となったとき、第１のブロックライト指
示信号であるカラーデータロード（ストア）指示信号φ
を発生する。カラーレジスタ２００はこのカラーデータ
ロード指示信号φに応答して、ＲＡＭデータ入出力端子
２２に与えられたデータＷＩＯｉをカラーデータとして
ラッチし、かつカラーデータ伝達バス１００３上へ伝達
する。このカラーデータロード指示信号φの立上がりに
応答して所定期間の時間幅を有するカラーデータ転送指
示信号ＣＴが制御信号発生回路８００から発生される。 これに応答して、カラーデータ転送回路４０に含まれる
カラーデータ転送ゲートＣＴＧがすべてオン状態となり
、各カラーデータ記憶回路１０００に含まれる記憶素子
ＵＳがこのデータを記憶する。

【００６３】メモリセルアレイ１内においては、制御信
号＊ＣＡＳに従って列選択動作が行なわれる。しかしな
がら、既に制御信号＊ＲＡＳと制御信号ＤＳＦの組合わ
せによりロードカラーサイクルが指定されているため、
列デコーダ３０によるデコード動作および入出力バッフ
ァ回路４０への内部書込み指示信号ＷＥの発生は禁止さ
れる。さらに、このロードカラーサイクルにおいてはブ
ロックライトデコーダ１０３０の動作も禁止され、ブロ
ック選択信号ＢＳの発生も禁止される。以上の動作によ
り、カラーデータのカラーデータ記憶回路１０００への
ロードが行なわれる。この後、制御信号＊ＲＡＳ、＊Ｃ
ＡＳがともに“Ｈ”に立上がる。次に、カラーデータ転
送指示信号ＣＴを発生するための回路構成について説明
する。

【００６４】図４はカラーデータ転送指示信号発生系の
概略回路ブロック図である。図４において、カラーデー
タ転送指示信号発生系は、制御信号＊ＲＡＳと制御信号
ＤＳＦとに応答してロードレジスタサイクルが規定され
たか否かを検出するサイクル検出回路８１０と、制御信
号＊ＣＡＳと制御信号＊ＷＢ／＊ＷＥとサイクル検出回
路８１０からのサイクル検出信号とに応答してカラーデ
ータロード指示信号φと内部書込み指示信号ＷＥを発生
するカラーデータロード制御回路８１１と、このカラー
データロード指示信号φに応答してカラーデータ転送指
示信号ＣＴを発生するカラーデータ転送制御回路８１２
を含む。サイクル検出回路８１０は、制御信号＊ＲＡＳ
の降下エッジで制御信号ＤＳＦが“Ｈ”のときにカラー
データをカラーレジスタ２００へロードするロードカラ
ーサイクルが指定されたことを示す信号を発生する。こ
のサイクル検出回路８１０の回路構成としては制御信号
＊ＲＡＳをクロック信号として制御信号ＤＳＦをラッチ
して出力するラッチ回路が考えられる。カラーデータロ
ード制御回路８１１は、サイクル検出回路８１０からの
ロードカラーサイクル検出信号が活性状態のとき、制御
信号＊ＣＡＳおよび＊ＷＢ／＊ＷＥがともに“Ｌ”とな
ったときロードレジスタ指示信号φを発生するとともに
、内部書込み指示信号ＷＥの発生を禁止する。

【００６５】カラーデータロード制御回路８１１はさら
に制御信号＊ＣＡＳの降下エッジで制御信号ＤＳＦが“
Ｈ”のとき、内部書込み指示信号ＷＥの発生を禁止する
。サイクル検出回路８１０からのロードカラーサイクル
検出信号が不活性状態にあり、かつ制御信号＊ＣＡＳの
立下がり時点において制御信号ＤＳＦが不活性状態の“
Ｌ”のとき、カラーデータロード制御回路８１１はこの
制御信号＊ＣＡＳと制御信号＊ＷＢ／＊ＷＥに応答して
内部書込み指示信号ＷＥを発生する。このカラーデータ
ロード制御回路８１１の構成としては、種々の構成が考
えられるが制御信号＊ＲＡＳおよび＊ＣＡＳのいずれか
の降下エッジで制御信号ＤＳＦが“Ｈ”のときに内部書
込み指示信号ＷＥの発生を禁止し、かつ制御信号＊ＲＡ
Ｓの降下エッジで制御信号ＤＳＦが“Ｈ”になり、かつ
制御信号＊ＣＡＳの降下エッジで制御信号ＤＳＦが“Ｌ
”のときにカラーデータロード指示信号φを発生する構
成であればよい。

【００６６】カラーデータ転送制御回路８１２は、この
カラーデータロード指示信号φに応答してワンショット
のパルスを発生するワンショットパルス発生回路により
構成される。次にこのカラーデータ記憶回路１０００に
記憶されたカラーデータをメモリセルブロックに書込む
ブロックライト動作についてその動作波形図である図５
を参照して説明する。

【００６７】ブロックライトサイクルにおいては、制御
信号＊ＲＡＳの降下エッジで制御信号ＤＳＦは“Ｌ”に
設定される。この制御信号＊ＲＡＳの立下がりに応答し
て外部アドレスＡ０〜Ａｎに応答して行デコーダ２が行
選択動作を行ない、メモリセルアレイ１内の１本のワー
ド線ＷＬを選択し、この選択ワード線ＷＬ上の電位が“
Ｈ”に立上がる。この選択ワード線ＷＬの電位が“Ｈ”
に立上がった後、センスアンプ活性化信号Ｓが活性状態
となり（図５においては“Ｈ”のレベル）、センスアン
プＳＡがそれぞれ対応のビット線対上のメモリセルデー
タを検知し増幅する。

【００６８】次いで制御信号＊ＣＡＳが立下がる。この
制御信号＊ＣＡＳの降下エッジで制御信号ＤＳＦを“Ｈ
”に設定する。これによりブロックライトサイクルが指
定される。このブロックライトサイクルが指定されると
、ブロックデコーダ１０３０が活性化され、アドレスバ
ッファ回路７からの内部列アドレスのうち、たとえば下
位２ビットを除く内部列アドレスをデコードし、ブロッ
ク選択回路１０２０のうちの１つのブロック選択ゲート
ＢＳＧを選択するためのブロック選択信号ＢＳを発生す
る。このブロック選択信号ＢＳが発生されると、この選
択されたブロック選択ゲートＢＳＧ内の転送ゲートＴＧ
ａ〜ＴＧｎがすべてオン状態となる。これにより、この
選択されたブロック対応に設けられた記憶素子ＵＳの記
憶データが選択されたメモリセルブロックＭＧの各ビッ
ト線対２０２ａ〜２０２ｎ上へ伝達される。

【００６９】記憶素子ＵＳの駆動能力はセンスアンプＳ
Ａのラッチ能力よりも大きく、それにより各ビット線対
２０２ａ〜２０２ｎ上のデータはこの記憶素子ＵＳに記
憶されたカラーデータに対応したものとなる。それによ
りメモリセルブロックＭＧの各メモリセルＭＣａ〜ＭＣ
ｎへのカラーデータの書込みが完了する。なおこのブロ
ックライトサイクルにおいてセンスアンプ活性化信号Ｓ
が活性化されるタイミングは、ブロック選択信号ＢＳが
発生される後に設定されてもよい。

【００７０】一方、このブロックライトサイクル指示に
応答して列デコーダ３０は好ましくは不活性状態とされ
ており、メモリセルアレイにおける列選択動作は禁止さ
れている。したがってこの列選択信号Ｙは発生されず、
列選択ゲートＳＴａ〜ＳＴｎはすべてオフ状態のままで
ある。さらにこのブロックライトサイクルにおいては、
内部書込み指示信号ＷＥの発生は禁止されており、入出
力バッファ回路４０に含まれるＲＡＭ入力バッファ回路
は出力ハイインピーダンス状態に保持されている。

【００７１】なお、上述の説明において、ブロックライ
トサイクルのときにセンスアンプ活性化信号Ｓがブロッ
ク選択信号ＢＳが発生された後に活性化されてもよいと
して説明したが、このセンスアンプ活性化信号Ｓが発生
されるタイミングは、通常の１ビット単位の書込みサイ
クルにおいては制御信号＊ＣＡＳが立下がる以前に設定
されており、この信号＊ＣＡＳの立下がる前にワード線
ＷＬに接続されるメモリセルデータの検知および増幅が
行なわれている必要がある。

【００７２】このように、メモリセルブロックＭＧに含
まれるメモリセルの数すなわちビット線対の数に応じて
ブロック選択回路の各ブロック選択ゲートＢＳＧに含ま
れる転送ゲートの数を調整するだけで、容易にブロック
ライトするビット数を増減することができる。

【００７３】次にこのブロック選択信号ＢＳを発生する
ための制御回路の構成について図６を参照して説明する
。

【００７４】図６はブロックライト制御系の構成を示す
ブロック図である。ブロックライト制御系は、制御信号
ＤＳＦ、＊ＲＡＳおよび＊ＣＡＳを受け、内部制御信号
ＣＡＳおよびブロックデコーダ活性化信号ＢＤＡを発生
するブロックライト制御回路８５０と、このブロックラ
イト制御回路８５０からの内部制御信号ＣＡＳに応答し
て、外部アドレスＡ０〜Ａｎを取込み内部列アドレスを
発生するアドレスバッファ回路７と、このアドレスバッ
ファ回路７からのたとえば最下位２ビットを除く内部列
アドレスＣＡをデコードし、ブロック選択信号ＢＳを発
生するブロックデコーダ１０３０を含む。内部制御信号
ＣＡＳは外部制御信号＊ＣＡＳの降下エッジに応答して
活性状態の“Ｈ”に立上がる。ブロックデコーダ活性化
信号ＢＤＡは、制御信号ＤＳＦが制御信号＊ＲＡＳの降
下エッジで“Ｌ”にありかつ制御信号ＣＡＳの降下エッ
ジで“Ｈ”のときに発生される。このブロックライト制
御回路８５０の構成としては、制御信号＊ＲＡＳの降下
エッジで制御信号ＤＳＦを取込みかつ出力する第１のラ
ッチ回路と、次いで制御信号＊ＣＡＳの降下エッジで制
御信号ＤＳＦを取込んでラッチする第２のラッチ回路と
、この第１のラッチ回路出力の反転信号と第２のラッチ
回路出力とのＡＮＤをとる論理回路とを用いて実現する
ことができる。この論理回路出力が“Ｈ”のときにブロ
ックデコーダ１０３０が活性化される。

【００７５】なお上記実施例においては、半導体記憶装
置として、ＲＡＭポートとＳＡＭポートと２つのポート
を有するデュアルポートＲＡＭの場合について説明した
が、この構成は通常のダイナミック・ランダム・アクセ
スメモリにおいても適用可能である。すなわち、外部制
御信号に応答してデータをラッチする第１のラッチ回路
（カラーレジスタに対応する）を入出力バッファと別に
設け、各メモリセルアレイグループごとにこのラッチ回
路出力を記憶し転送する構成を設ければ通常のランダム
・アクセス・メモリにおいても、ブロックライトを容易
に実現することができる。

【００７６】また、上記実施例においては、データの入
出力はデータ入出力端子２２を介して１ビット単位で行
なわれているが、これは複数ビット単位であっても上記
実施例と同様の効果を得ることができる。また、このデ
ータ入出力端子はデータ入力用端子とデータ出力用端子
とが別々に設けられている構成であってもよい。

【００７７】

【発明の効果】以上のようにこの発明によれば、通常モ
ードでのデータ書込みを行なう経路とブロックライトモ
ードでデータを書込む経路とを別々に設けたので、共通
データバスをブロックライトモードと通常モードとで切
換えるための複雑な論理を用いる必要がなく、また共通
データバスをブロックライトを行なうビット数に合わせ
て複数本設ける必要もなく、小占有面積でかつ簡易な回
路構成でブロックライトのビット数を容易に拡張するこ
とのできる半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の全
体の構成を示す図である。

【図２】この発明の一実施例である半導体記憶装置の要
部の構成を示す図である。

【図３】この発明の一実施例である半導体記憶装置のロ
ードカラーサイクル時における動作を示す信号波形図で
ある。

【図４】図３に示すロードカラーサイクルを実現するた
めの制御回路の構成の一例を示すブロック図である。

【図５】この発明の一実施例である半導体記憶装置にお
けるブロックライトサイクルの動作を示す信号波形図で
ある。

【図６】この発明の一実施例である半導体記憶装置おけ
るブロック選択信号信号発生系の構成を示すブロック図
である。

【図７】映像信号処理システムの一般的な構成を概略的
に示す図である。

【図８】従来のデュアルポートＲＡＭの全体の構成を概
略的に示す図である。

【図９】従来のデュアルポートＲＡＭの種々の機能を実
現するための動作タイミングを例示する信号波形図であ
る。

【図１０】ブロックライトモード動作を説明するための
図である。

【図１１】従来のデュアルポートＲＡＭにおけるブロッ
クライトに関連する回路部分を示す図である。

【図１２】従来のデュアルポートＲＡＭにおけるロード
カラーサイクルの動作を示す信号波形図である。

【図１３】従来のデュアルポートＲＡＭにおけるブロッ
クライトサイクルの動作を示す信号波形図である。

【符号の説明】

１　　ダイナミック・ランダム・アクセス・メモリセル
アレイ ２　　行デコーダ ５　　センスアンプ＋Ｉ／Ｏブロック ７　　アドレスバッファ回路 ３０　　列デコーダ ４０　　入出力バッファ回路 ２００　　カラーレジスタ ２２　　ＲＡＭデータ入出力端子 １０００　　カラーデータ記憶回路 １０１０　　カラーデータ転送回路 １０２０　　ブロック選択回路 １０３０　　ブロックデコーダ ８００　　制御信号発生回路 １１０　　半導体記憶装置 ＵＳ　　カラーデータ記憶素子 ＢＳＧ　　ブロック選択ゲート ＭＧ　　メモリセルブロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ブロックライトモード動作が可能な半
   導体記憶装置であって、前記ブロックライトモード動作
   は第１および第２のブロックライト指示信号の発生を含
   み、行および列からなるマトリクス状に配列された複数
   のメモリセルからなるメモリセルアレイを備え、前記メ
   モリセルアレイは前記列の方向に沿って複数のブロック
   に分割され、外部から与えられる書込みデータを受けて
   内部書込みデータを生成する書込み手段、外部から与え
   られるアドレスに応答して前記メモリセルアレイの対応
   の列を前記書込み手段の出力部に接続する列選択手段、
   前記メモリセルアレイの前記複数のブロックの各々に対
   応して設けられ、前記第１のブロックライト指示信号に
   応答して外部から与えられる書込みデータを記憶する複
   数の記憶手段、前記列選択手段と独立に、前記複数の記
   憶手段の各々と前記複数のブロックの各々との間に設け
   られ、前記第２のブロックライト指示信号と外部からの
   ブロック指定信号とに応答して対応の記憶手段と対応の
   メモリセルアレイブロックとを接続し、該対応の記憶手
   段に記憶されたデータを該対応のメモリセルアレイブロ
   ックへ転送する複数のブロックライト転送手段を備える
   、ブロックライト機能を備える半導体記憶装置。