KR950000025B1 - 이중 포트 dram 및 그 동작 방법 - Google Patents

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Abstract

내용 없음.

Description

이중 포트 DRAM 및 그 동작 방법
제 1 도는 본 발명에 따른 이중 포트 DRAM의 회로 블럭도.
제 2 도는 제 1 도에서 도시된 블럭선더의 일부분에 대한 상세화된 블럭도.
제 3 도는 본 발명의 이중 포트 DRAM을 이용하여 실행되는 직렬 판독 사이클의 타이밍도.
제 4 도는 본 발명의 이중 포트 DRAM을 이용하여 실행되는 직렬 기록 사이클의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
30 : 프리디코더 40 : 제어기
[발명의 배경]
1) 기술적 분야
본 발명은 다중 포트 다이내믹 랜덤 억세스 메모리(muti-port dynamic random acess memory 또는 DRAM)칩에 관한 것으로, 특히 비디오 DRAM(또는 VRAM)용의 멀티플랙스된 직렬 아키텍처(mutiplexed serial architecture)에 관한 것이다.
2) 배경기술
2 내지 3년마다 메모리 칩의 밀도를 2배로 하려는 DRAM 산업에서의 일반적인 경향에 부응하여, DRAM의 응용은 통상의 랜덤(즉 병렬) 액세스 모드(acess mode)에서 직렬 액세스 모드로 확장되어 왔다. 병렬 액세스 모드에서는, 각 메모리 어레이(memory array)에서 소정의 워드 라인(a given word line)이 선택되며, 메모리 어레이내의 소정의 비트 라인[또는 예를 들어 하다찌의 미국특허 RE32, 708호에서 도시된 폴드된(folded)비트 라인 배치의 경우에 있어서는, 비트 라인쌍]이 선택되어 메모리 어레이내의 모든 메모 위치가 같은 시간에 판독(reading) 또는 기록(writing)될 수 있다. 직렬 액세스 모드에서는, 소정의 워드 라인이 액세스된 후에, 이 워드 라인에 결합된 다수의 비트라인이 어드레스되어, 각 정보 비트가 직렬로 판독 출력된다.
1980년대 동안, 직렬 및 병렬 액세스 능력(capability)을 갖는 단일 DRAM의 일반적인 개념이 먼저 출현하였다. 이러한 장치에서, 칩은 직렬 출력 포트와 병렬 출력 포트로 구성된 2개의 출력 포트를 갖는다. 직렬 포트는 하나의 시프트 레지스터 랫치(shift register latch, SRL)를 형성하도록 접속된 다수의 랫치와 결합되며, 병렬 포트는 종래의 DRAM에 있어서와 같이 데이타 라인에 결합된다(미국특허 제 4,541,075 호와, 미국특허 제 4,639,890 및 4,648,077 호와, 미국특허 제 4,683,555 호와, Ishimotot씨의 논문 "A 256K Dual Port Memory", International Solid State Circuits Conference, Digest of Technical Paper (Fed. 1985), PP.38-39 참조)
상기 참조문에서 기술된 이중 포트 장치에서는, 메모리 셀의 각 어레이는 그 자체의 다수의 감지 증폭기(sense amplifier)와 시프트 레지스터 랫치를 포함하고 있다. 이러한 장치에 대한 다른 실시예는 Matick씨 등의 논문 "All points Addressable Raster Display Memory", IBM Journal of Research and Development, Vol. 28, NO.4, July 1984, P.379-392에서 기재되어 있다. 상기 논문에서는 두 개의 메모리 셀 "아일랜드(islands)"는 공통 감지 증폭기를 공용하는 두 개의 서브어레이(subarrays)이다(이들 두 개의 서브 어레이는, 이들 두 서브어레이가 감지(sensing)를 제공하기 위해 동일 셋트의 감지 증폭기에 의존하므로, 독립된 어레이는 아니다. 독립한 두개의 어레이가 동일 감지 증폭기를 공용한다면, 그 메모리의 사이클 시간은 2배가 될 것이다). 감지 증폭기가 메모리 어레이의 일부분에 의해 시프트 레지스터로부터 분리된다는 것에 유의해야 할 필요가 있다.
일반적인 DRAM 기술에서, 1개의 기능 블럭이 다수의 관련된 동작을 실행할 수 있도록 하는 멀티플랙싱 방식이 개발되었다. DRAM 기술에 있어서의 멀티플렉싱에 대한 실시예는, 미국특허 제 4,680,738 호 [이중 포트(dual-port) DRAM의 연속한 두개의 시프트 레지스터중 하나가, 멀티플랙스된 출력동작을 선택적으로 바이패스하기 위해, 멀티플랙스된 어드레스 선택입력을 수신], 미국특허 제 4,773,048 호(병렬 데이타 전송을 가능하게 하기 위하여 비트 라인 입력/출력이 직렬 포트와 병렬 포트간에서 멀티플랙스된다), 미국특허 제 4,754,433 호(통상의 DRAM의 비트 라인이 입출력 라인상에서 멀티플랙스되고, 이들 입출력 라인이 차례로 데이타 라인상에서 멀티플랙스된다) 등이있다.
따라서, 상기 종래의 이중 포트 DRAM 기술에서는 독립된 모든 어레이마다 별개의 시프트 레지스터를 사용함으로써 칩면적의 대부분을 차지한다. 그러므로 본 기술분야에서는, 동작 모드 또는 성능(즉 액세스 속도)을 저하시키지 않고도 시프트 레지스터 랫치의 개수를 가능한 한 감소시키는 것이 필요하게 되었다.
[발명의 요약]
따라서, 본 발명의 목적은 칩 사용 면적을 극소화시킨 이중 포트 DRAM을 제공하는데 있다.
본 발명의 목적은 직렬 액세스 모드를 지원(support)하는데 필요로 되는 시프트 레지스터 랫치의 갯수를 최소화시키는 이중 포트 DRAM을 제공하는데 있다.
본 발명의 또 다른 목적은 DRAM의 전체 동작 또는 메모리의 성능에 악영향을 주지 않으면서 시프트 레지스트 랫치의 갯수를 최소화시키는 데에 있다.
본 발명의 상기 및 다른 목적은 단일의 직렬 랫치가 메모리 셀의 두개의 어레이로부터의 2쌍의 폴드된(folded)비트 라인간에서 공용되어지는 이중 포트 DRAM에 의해 달성된다. 제 1 셋트의 멀티플랙스 장치는, 각각의 어레이로부터의 2쌍의 폴드된 비트 라인중 한쌍을 선택하며, 제2셋트의 멀티플랙스 장치는, 폴드된 비트 라인쌍중 다른쌍을 병렬 포트나 직렬 포트로의 액세스를 위한 직렬 랫치에 선택적으로 결합시킨다. 이러한 배치에 의해 칩 사용 면적이 대단히 감소된다. 동시에, 두개의 동작 사이클로 실행할 수 있는 카피(copy)모드와 사용에 의해 제한되지 않은 수직 스크롤링(scrolling)이 가능하게 되며, 마스크된(masked)기록이 용이해지며 동시에 클럭킹(clocking) 복잡성이 경감된다.
본 발명의 상기 및 다른 특징은 첨부된 도면을 참조하면서 이하의 상세한 기술로부터 명백해질 것이다.
제 1 도는 본 발명의 이중 포트 DRAM(또한 "비디오 RAM"또는“VRAM"으로서 칭함)의 전체적인 배치 설계(layout)를 도시하는 일반적 블럭선도이다. 두개의 메모리 어레이(10 및 20)는 공통인 일련의 직렬 어드레스 가능 메모리(SAM) 랫치(100)에 결합되어 있다. 비록 메모리 어레이(10, 20)가 임의 밀도를 가져도 좋지만, 본 실시예에서 메모리 어레이(10, 20)는 각각 128K 어레이로서 각각 512 워드 라인 및 128비트 라인이고, 4메가비트 DRAM을 구성한다. 따라서, 칩상에는 이들 어레이가 32개 존재한다. 상기 어레이들은 쌍으로 되어 있어, 칩상에는 16개의 SAM 랫치(100)가 존재하며, 각각 별개의 직렬 액세스포트(60)에 결합되어 있다. 따라서, 칩은 16개의 직렬 액세스포트(60)와 16개의 병렬 액세스 포트(70)를 갖는다.
각각의 어레이(10, 20)는 이들 어레이에 각각 관련되어 있는 감지 증폭기(12, 22)를 갖는다. 따라서, 각 어레이는 기능적으로는 독립적이며, 본 기술 분야에서 공지되어 있는 바와 같이(이하에서 상술될 바와 같이) 각 어레이상의 워드라인은 1 RAS-CAS DRAM 엑세스 사이클로 액세스할 수 있다. 감지 증폭기는, 통상의 교차 결합형 차동 랫치 구성(cross-coupled differential latch construction)으로 되어 있다. 이 실시예에 있어서, 감지 증폭기는 두개의 교차 결합된 n형 트랜지스터와 두개의 교차 결합된 p형 트랜지스터로 구성된 병렬 랫치로 구성되어 있다. 본 발명에서는, 통상의 어떠한 DRAM 메모리 셀 구조도 사용할 수 있지만, Lu et aℓ에 특허허여되어 IBM에 양도된 미국특허 제 4,688,063 호에서 상세히 기술되어 있는 기판 트랜치(substrate plate trench) 캐패시터 및 p형 전달장치 구성을 사용하는 것이 적합하다(상기 특허는 본원에서 참조 문헌으로서 이용함). 실시예에서는 감지 증폭기의 n형 랫치 및 p형 랫치를 어레이의 어느 한측에 배치하지만, 실제로는 메모리 어레이의 동일 부분에 배치할 수 있다.이 메모리 어레이는 상기 미국특허 RE32,708호에 일반적으로 기술되어 있는 바와 같이, 폴드된 비트 라인쌍으로 구성되며, 단일 감지 증폭기 랫치쌍에 결합된다.
감지 증폭기(12, 22)는 비트 라인 멀티플렉싱 장치(14, 24)에 의해 병렬 포트 및 직렬 포트에 선택적으로 결합된다. 제 2 도에서 보다 상세히 도시된 바와 같이, 비트라인 멀티플렉서 (14)는 장치(14A 내지 14D)로 구성된다. 상기 이들 장치들은 비트 라인쌍(10A+10B, 10C+10D)중 1쌍을, 직렬/병렬 스위칭 장치(16)에 선택적으로 결합한다. 두개의 비트 라이쌍의 이러한 멀티플랙싱은 어레이(10)에 결합된 모든 SAM 랫치 (100)에 대해서 반복된다. 또한 이러한 장치는 동일한 SAM 랫치에 결합되는 어레이(20)에 대해서도 반복된다는 것에 주목할 필요가 있다. 이와 같이, 본 발명의 특징은, 각 SAM 랫치가 4쌍의 비트 라인으로부터 선택적으로 데이타를 수신한다는 것이다.
제 1 도를 참조해 보면, 비트 라인 멀티플랙싱 장치(14,24)는 최상위 열 어드레스 비트(the most significant column address bit) A8에 의해 제어된다. 어드레스 신호는, S/A SET 신호가 상승될 때 게이트(50)에 의해 비트 라인 멀티플랙서로 전달되어, 감지 증폭기가 셋트된 것을 표시한다. S/A SET는, 감지 증폭기를 셋팅함에 있어서의 최악의 경우의 지연을 만드는 더미(dummy) 비트 라인쌍에 후크된(hooked) 감지 증폭기를 모니터링하거나, 감지 증폭기를 셋트시키는 감지 증폭기 제어 신호를 모두 AND함으로써 발생시킬 수 있다. 따라서, S/A SET 신호는, 감지 증폭기가 기동(fire)된 것을 표시하고, 게이트(50)는 어드레스 신호 A8을 제어 비트 라인 멀티플랙싱 장치에 전달한다. 제 2 도를 참조하면, 어드레스 신호 A8이 저레벨인 경우, 신호 A8N이 고레벨이므로, 장치(14A, 14B, 24A 및 24B)는 턴온되어 비트 라인쌍(10A+10B, 20A+20B)을 이하에서 기술하는 회로에 결합시킨다. 어드레스 신호 A8이 고레벨인 경우, 산호 A8N이 저레벨이므로, 장치(14C, 14D, 24C, 24D)는 턴온되어 비트 라인쌍(10C+10D, 20C+20D)을 이하 기술하는 회로에 결합시킨다.
제 1 도를 참조하면, 비트 라인 멀티플랙싱 장치(14, 24)는 직렬/병렬 스위칭 장치(16, 26)에 결합되어 있다. 제 2 도에서 보다 상세히 도시된 바와 같이, 직렬/병렬 스위칭 장치(26)는 4개의 장치(16A 내지 16D)로 구성되며, 직렬/병렬 스위칭 장치(26)는 4개의 장치(16A 내지 26D)로 구성되어 있다. 일반적으로, 장치(16A와 16B, 26A와 26B)는 비트 라인 멀티플랙싱 장치(14,24)에 의해 선택된 비트 라인쌍을 데이타 라인에 결합하고, 또한 데이타 라인을 통해 병렬 입/출력 포트(70)에 결합하도록 동작한다.
반대로, 장치(16C와 16D, 26C와 26D)는 비트 라인 멀티플랙싱 장치(14,24)에 의해 선택된 비트 라인쌍을 직렬 랫치(100)에 결합시킨다.
장치(16a와 16b, 26a와 26b)는 비트 디코더(80)으로부터 전송된 신호 B, BN에 결합된다. 제 1 도에서 도시된 바와 같이, 비트 디코더는 행/열 프리디코더(row/column predecoder, 30)으로부터 열 어드레스 신호 A0 내지 A7를 수신한다. 각각의 행 및 열 어드레스 신호는, 외부 신호원(예를 들어, 마이크로프로세서)으로 부터 칩에 의해 동일 입력핀상의 시간 멀티플랙스된 어드레스 신호로서 수신된다. 어드레스 신호의 특정 상태에 따라서, 비트 디코더(80)는 각 어레이상의 비트 라인쌍중 한쌍을 선택한다. 이와 같이 하여, 장치(16A와 16B, 26A와 26B)는 선택된 비트 라인을 통상의 DRAM 배치의 데이타 라인에 결합시키는 통상의 전송 장치와 동일하게 동작한다. 본 발명에 있어서는, 데이타 라인 DL, DLM 및 DR, DRN은 스위칭 장치(52)에 의해 병렬 입출력 포트(70)에 결합된다. 스위칭 장치(52)는 최상위행 어드레스 A8에 의해 제어된다. A8이 고레벨일 때, 데이타 라인 DL, DLN은 병렬 입출력 포트(70)에 결합되며, A8이 저레벨일 때, 데이타 라인 DR, DRN은 병렬 입출력 포트(70)에 결합된다.
장치(16C와 16D, 26C와 26D)는 전송 신호 TR 및 TL에 의해 제어된다. 신호 TR 및 TL은 외부 신호 TRG가 저레벨이고, 외부 신호 RAS가 하강할 때 제어기(40)에 의해 발생되며, 그 사이클내에서 직렬 액세스가 실행되는 것을 나타낸다. TRG가 저레벨일 때, 행 어드레스 신호 A8의 논리 상태는 제어기(40)에 의해 랫치된다. 행 어드레스 신호 A8이 저레벨이면, 신호 TR이 상승하여 장치(26A,26B)를 턴온시키지만, 신호 TL은 저레벨의 상태로 장치(16A,16B)를 턴오프 상태로 유지시킨다. 행 어드레스 신호 A8이 고레벨이면, 신호 TL이 상승하여 장치(16A,16B)를 턴온(turn on)시키지만, 신호 TR은 저레벨의 상태로 장치(26A,26B)를 턴오프(turn off)로 유지시킨다.
이와 같이 하여, 선택된 비트 라인쌍이, 직렬 액세스를 위해 SAM 랫치(100)에 결합된다. 다시, 제 2 도에서 도시된 바와 같이, SAM 랫치(101)는 각 어레이로부터 2쌍씩, 4개의 비트 라인에 결합된다. 랫치(101)는 감지 증폭기를 구성하는 병렬인 n형 및 p형의 교차 결합 장치의 쌍과 동일하게 고성된다. 실제로는, 랫치(101)의 장치는 감지 증폭기(12 및 22)의 장치보다 작게 되도록 설계할 수 있다. 랫치(101)의 차동 출력은 그 랫치를 어드레스 카운터(도시하지 않음)에 의해 발생되어 수신된 어드레스에 따라서 직렬 액세스 라인에 결합하는 디코딩 장치(도시하지 않음)에 의해 직렬 액세스 라인 S, SN에 결합된다. 라인 S, SN은 직렬 입출력 포트(60)에 직렬 결합된다.
이와 같이, 본 발명의 일반적인 아키텍처에서, 단일 직렬 랫치는 4쌍의 비트 라인쌍중에서 2쌍을 선택하는 제 1 셋트의 비트 라인 멀티플렉싱 장치와 나머지 2쌍의 비트 라인쌍중 1쌍으로부터 나온 데이타 신호를 직렬 랫치를 통해 직렬 포트에 전송하거나 또는 데이타 라인을 통해 병렬 포트에 전송하는(steer) 제 2 셋트의 직렬/병렬 멀티플렉싱 장치에 의해 인접하는 각 메모리 어레이로부터 2쌍씩, 4쌍의 폴드된 비트 라인쌍에 선택적으로 결합된다. 실리콘 면적의 관점으로는, 본 발명은 직렬 랫치의 갯수가, 1쌍의 비트 라인쌍마다 1개의 직렬 랫치를 제공하는 통상의 방법과 비교하여 4/1로 감소되었으므로 칩 면적을 대단히 감축시킨다. 또한 본 발명의 아키텍쳐는 어떠한 동작 모드시에는 다른 장점을 부가시키는 논리/물리적 멀티플렉싱 방식을 제공한다.
본 발명에서 특징되는 모드에 대해서 지금부터 기술하고자 한다.
[실시예 A-병렬 포트 판독]
병렬 포트를 통한 판독 사이클은, 통상의 DRAM에서의 판독 사이클과 동일하다. RAS 신호가 하강일 때, 어드레스 신호 A0 내지 (행 어드레스를 표시하는) A8이 랫치된다. 어드레스 신호 A0 내지 A7이 워드디코더(32 및 34)에 의해 디코드되어 메모리 셀 어레이(10,20)중의 워드라인중 하나가 선택된다. 동시에, 행 어드레스 신호 A8에 의해 스위칭 장치(52)가 동작되어 데이타 라인쌍 DR, DRN와 DL, DLN중에서 하나가 선택된다. 판독 사이클에서는 RAS가 하강하면, 외부 WE 신호는 고레벨로 된다.
다음에, 외부 CAS 신호가 하강이면, (현재는 비트 어드레스를 표시하는) 어드레스 신호 A0 내지 A8은 다시 랫치된다. 신호 A0 내지 A7이 비트 디코더(80)에 의해 디코드되며, 그 결과로써 장지쌍(16A와 16B, 26A와 26B)은 신호 B에 의해 선택된다. 병렬 액세스 모드에서는 신호 TRG는 그 싸이클 전체를 통해 고레벨인 것에 유의해야 하며, 그 결과 장치(16B,16C)나 장치(26C,26D)로 사이클 동안 어떠한 시점에서라도 턴온되지 않는다. 비트 어드레스 신호가 디코드되어 있는 동안 선택된 워드 라인은 상승된다. 액세스된 비트 라인이 전하 전송시에 선택된 셀과 결합하며, 감지 증폭기는 턴온되어 비트 라인가의 차를 증폭한다. 이러한 것이 발생될 때 S/A SET 신호는 상승하며, 그 결과로써 비트 라인 멀티플렉싱 장치(14,24) 각각에서의 2쌍의 비트 라인의 멀티플렉싱을 실행하기 위하여, 게이트(50)로부터 열 어드레스 A8가 전달된다. 이러한 것이 발생될 때 2개의 선택된 비튼 라인중 단지 하나로부터 나온 데이타는, 비트 디코더에 의해 선택된 장치의 쌍(16A와 16B 또는 26A와 26B)으로 전달되어, 그결과 발생한 데이타가 선택된 데이타 라인을 통해 병렬 포트(70)로 전달된다. 환언하자면, 비트 멀티플렉싱이 장치(14,24)에서 완료되면, 적당한 트랜지스터가 사전에 턴온되어지기 때문에, 데이타가 선택/멀티플랙싱 회로의 나머지 부분을 통해 병렬 포트로 전달된다.
[실시예 B-병렬 포트 기록]
이 경우도, 병렬 포트 기록 사이클은 통상의 DRAM 기록 사이클과 일반적으로로 동일하다. RAS가 하강이면, WE 신호가 저레벨인 경우, 기록 사이클이 표시된다. 즉, 병렬 포트(70)로 입력된 데이타는 선택된 데이타 라인 및 선택된 직렬/병렬 멀티플렉싱 장치를 통해 선택된 비트 라인쌍에서 판독되며, 여기서 상기 선택된 상술된 병렬 포트 판독 사이클에 관련하여 기술된 바와 같이 동일하게 실행된다.
[실시예 C-직렬 포트 판독(제 3 도)]
일반적으로, 정보는 이것을 모든 SAM 랫치(100)내로 순차로 판독 입력하고, 다음에 순차로 이들 랫치를 엑세싱함으로써 판독된다. 이 경우도, 판독 사이클은 RAS가 하강이면 WE가 고레벨로 되는 것에 의해 표시된다. 직렬 액세스 사이클은, RAS가 하강일 때 신호 TRG 저레벨로 되는 것에 의해 표시된다. 비트 라인 멀티플랙싱 동작은, 상술된 동작 모드와 동이하게 실행된다. 그러나, 비트 디코더(80)로부터의 신호 B는 상승되지 않고, 행 어드레스 A8의 상태에 따라서 오히려 TL 또는 TR이 상승되어, 장치(16C와 16D 또는 26C와 26D)를 턴온시킨다. 이와 같이 하여, 선택된 비트 라인쌍으로부터 데이타는, 선택신호 TR, TL에 따라서 비트 라인 멀티플렉싱 장치(14)에 의해 직렬 랫치(101)에 전달된다. 어드레스 카운터(도시하지 않음)는, 랫치(100)가 한번에 1개씩 직렬 포트(60)에 결합되어 데이타를 직렬 포트에 순차로 제공하도록 SAM 랫치 각각에 대응하는 다수의 연속 어드레스 신호를 발생한다.
[실시예 D-직렬 포트 기록(제 4 도)]
직렬 포트 기록은, 직렬 포트 판독과 동일하다. TGN 및 WE 신호 모두는 RAS 시간에서는 저레벨이다. 직렬 포트(60)에 제공된 데이타는, 상술된 바와 같이 어드레스 카운터로부터의 어드레스에 따라서, 랫치(101)에 순서로 제공된다. 고차(high-order) 비트 및 워드 라인의 디코드 동작은, 데이타가 특정 랫치(101)에서 사용가능할 때, 그 데이타가 선택된 직렬 스위칭장치(16C와 16D 또는 26C와 26D)를 통해 비트라인 멀티플랙싱 장치(14)에 의해 제어되는 선택된 비트 라인쌍에서 구동되도록 실행된다.
상술된 직렬 판독 사이클 및 기록 사이클의 특징은, 카피모드(이 모드에서는 1개의 워드 라인으로부터 나온 데이타는 다른 워드 라인내로 완전히 기록될 수 있다)는 단지 2개의 액세스 사이클로 실행할 수 있다는 것이다. 이 때문에, 스크린을 가로질러 데이타를 수직으로 스크롤(scrool)하는 비디오 응용분야에서의 메모리의 동작이 상당히 개선된다. 제 1 액세스 사이클에서는, 데이타가 한 어레이에서 선택된 워드 라인으로부터 이것이 결합되어 있는 모든 비트 라인쌍을 통하여, 그 어레이에 결합된 모든 랫치(101)에 판독 입력된다. 다음에, 제 2 액세스 사이클에서, 모든 랫치(101)내의 데이타는 기록되어질 워드 라인이 결합되어 있는 모든 비트 스위치쌍내에 기록된다. 이러한 것을 각 어레이가 자신의 감지 증폭기 및 직렬 랫치를 갖는 상황과 비교해 보기로 한다. 각 어레이간에서 랫치가 공용되어 있지 않으므로, 1개의 워드 라인은 다른 워드 라인에 카피만하는 방법은, 1개의 워드 라인을 그 어레이에 관련하는 직렬 랫치에 판독 입력하고, 이들 모든 랫치로부터 순차 판독 출력하고, 최초의 랫치로부터 데이타를 목표의 워드 라인을 갖는 메모리 어레이에 관련하는 랫치내로 순차 기록하고, 이들 랫치로부터의 목표의 워드 라인내로 기록하는 것이다. 이러한 동작은, 시간이 매우 걸린다. 사실상, 카피 모드는 통상의 이중 포트 DRAM 구성을 사용하여 동작을 실행하는데 걸리는 긴 시간 때문에 본 기술 분야에서는 일반적으로 실행되지 않는다. 본 발명의 이중 포트 아키텍쳐를 사용함으로써, 이러한 동작은 현재 본 기술 분야에서 사용할 수 있는 정도까지 신속하고 효율적으로 실행될 수 있다.
본 발명의 다른 장점은 마스크된 기록 동작을 실행할 수 있다는 것이다. 여러 DRAM에서, DQ로서 언급되는 I/O패드는 어느 I/O가 특정된 사이클에서 활성 상태로 되는가를 표시한다. 소정의 DQ 패드가 고레벨이고, RAS가 하강하면, 우리는 관련하는 직렬 I/O 포트가 그 사이클 동안 비활성 상태인 것을 알 수 있다. 본발명에서는, DQ 입력은 게이트(50)에 대한 제어 입력으로서 사용된다. 게이트(50)는, 비트 라인 멀티플렉싱 장치(14)를 제어하는 열 어드레스 신호 A8을 통과 시킨다. 이와 같이 소정의 전송 사이클중의 소정의 직렬 I/O가 비활성이면, 고레벨 DQ 신호는 A8이 비트 라인 멀티플렉싱 장치(14)를 활성시키는 것을 방지한다. 그 결과, 상기 포트는 비활성으로 된다. 이러한 비활성화를 실시할 수 있는 것은, 비트 라인 멀티플랙서가 실행될 때만, 직렬 포트로의 액세스가 행해지기 때문인 것에 주목할 필요가 있다. 즉, 추가의 비활성 회로 없이도 액세스를 매우 간단히 취소할 수 있다. 이러한 동작은 또한 병렬 포트에서도 실행될 수 있으며, 또한 전용 입력 패드를 갖는 것 대신에, 이러한 마스킹(masking) 동작을 칩에 이미 제공된 신호의 임의 논리적 조합에 의해 행해질 수 있다는 것에 주목할 필요가 있다. 이 경우도, 이러한 유연성(flexibility)은 주로 비트 라인 멀티플랙싱 장치와 직렬/병렬 액세스 멀티플랙싱 장치를 직렬로 배열함으로써 얻어져 어느 쪽의 포트로의 엑세스도 비트 라인 멀티플랙싱 장치를 간단히 디스에이블시킴으로써 금지될 수 있다.
본 발명의 다른 장점은 본 발명의 아키텍쳐에 의해 실현된다. 비트 라인 멀티플렉싱 장치가 주로 액세스를 제어하기 때문에, 모든 임계(critical) 타이밍 의존성(예를 들어, 비트 라인 멀티플렉싱 동작 실행하기 전에 감지 증폭기가 완전히 턴온으로 된 것을 확인하는 것)이, 비트 라인 멀티플렉싱 장치를 턴온시에 알수 있다. 즉, 상술된 바와 같이, 다른 직렬/병렬 멀티플랙싱 장치와, 데이타 라인간의 선택은 이들에 관련된 장치가 언제 턴온으로 되는가를 정확하게 알지 않고도 실행할 수 있다. 임계 타이밍은 비트 라인 멀티플렉싱 동작에 의해 제어된다. 이 때문에, 임계 타이밍에 따라서, 통상의 배치 구성으로 비트 라인 멀티플렉서 장치와 포트로의 액세스를 제어할 필요가 없게 된다. 이들 임계 타이밍을 제거하면 보다 많은 회로를 절약할 수 있게 된다.
본 발명의 사상 및 범주를 벗어나지 않은 한은 상술된 실시예의 구조 및 방법에 대한 여러 가지 변형 및 수정이 가능하다는 것은 말할 필요도 없다. 예를 들어, 비록 본 발명이 4Mb DRAM에 대하여 기술하였지만, 임의 밀도의 DRAM으로 실시할 수 있다. 특정의 동작 모드는 공지된 DRAM 제어 신호에 대해 설명하였지만, 이들 모드는 동일한 일반적 지능이 제공되는 한 다른 신호 또는 상이한 신호를 사용하여도 동등하게 동작할 것이다. 비록 외부신호가 오프칩(off-chip) 마이크로프로세서로부터 나오는 것으로서 기술하였지만, 미래의 집적도는 이들 신호 또는 온칩 소스(on-chip source)로부터 제공될 수 있다. 본 발명에서는 공통의 직렬 랫치에 결합된 4쌍의 비트 라인을 도시하였지만, 사실상 이들 비트 라인간의 멀티플렉싱 동작을 제어하기 위해서, 적정한 신호가 사용되는 동작은 보다 많은 수의 비트 라인이 결합될 수 있다. 마지막으로, 직렬 랫치가 어드레스 카운터를 통해 직렬로 액세스되는 독립된 랫치 시리즈인 것으로서 기술하였지만, 통상의 시프트 레지스터 랫치 시스템(1개의 직렬 랫치의 출력이 후속 랫치의 입력이 공급되어, 직렬 I/O 포트를 통해 직렬로 판독 출력된다)을 사용할 수 있다.

Claims (6)

  1. 이중 포트 DRAM(dual-port Dynamic RAM)에 있어서, 다수의 메모리 셀에 결합된 다수의 워드 라인 및 다수의 비트 라인(10A, 10B, 10C, 10D, 20A, 20B, 20C, 20D)과 상기 다수의 비트 라인에 결합된 다수의 감지 증폭기(12,22)를 구비하는 제 1 및 제 2 메모리 셀 어레이(10,20)와, 병렬 입출력 포트(70)와 직렬 입출력 포트(60)와 상기 제 1 메모리 셀 어레이의 상기 다수의 비트 라인 및 상기 제 2 메모리 셀 어레의 상기 다수의 비트 라인에 결합되어 상기 제 1 및 제 2 메모리 셀 어레이 각각으로부터 상기 다수의 비트 라인중 적어도 하나를 선택하는 제 1 셋트의 트랜지스터 장치(14A 내지 14D, 24A 내지 24D)와, 제 1 인에이블 신호(enable signal)에 응답하여, 상기 제 1 셋트의 트랜지스터 장치에 의해 선택된 상기 다수의 비트 라인중 적어도 하나를 상기 병렬 입출력 포트(70)에 결합시키는 제 2 셋트의 트랜지스터 장치(16A, 16B, 26A, 26B)와, 제 2 인에이블 신호에 응답하여 상기 제 1 셋트의 트랜지스터 장치에 의해 선택된 상기 다수의 비트 라인중 적어도 하나를 상기 직렬 입출력 포트(60)에 결합시키는 제 3 셋트의 트랜지스터 장치(16C,16D,26C,26D)를 포함하는 것을 특징으로 하는 이중 포트 DRAM.
  2. 직렬 또는 병렬 모드(serial or parallel mode)로 동작하는 이중 포트 DRAM에 있어서, 메모리 셀에 결합되어 있는 다수의 워드 라인과 다수의 비트 라인 및, 각각 상기 다수의 비트 라인중 인접하는 비트 라인에 결합되어 다수의 비트 라인쌍(10A+10B,10C+10D,20C+20D)를 형성하는 다수의 감지 증폭기(12,22)를 포함하는 제 1 및 제 2 메모리 셀 어레이(10,20)와, 병렬 입출력 포트(70)와, 상기 제 1 및 제 2 메모리 셀 어레이 각각의 다수의 비트 라인쌍중 적어도 2개 쌍에 각각 결합되어 있는 일련의 직렬 랫치(100)와, 상기 DRAM이 병렬 모드로 동작할 때는 상기 제 1 및 제 2 메모리 셀 어레이중 하나로부터의 상기 비트 라인쌍중 1 쌍을 상기 병렬 입출력 포트에 선택적으로 결합하고, 또한 상기 DRAM이 직렬 모드로 동작할 때는 상기 제 1 및 제 2 메모리 셀 어레이중 하나로부터의 상기 비트 라인쌍중 1쌍을 상기 일련의 직렬 랫치중 하나에 선택적으로 결합하는 일련의 스위칭 장치(16,26)를 포함하는 것을 특징으로 하는 직렬 모드 또는 병렬 모드로 동작하는 이중 포트 DRAM.
  3. 이중 포트 DRAM에 있어서, 메모리 셀에 결합되어 있는 다수의 비트 라인 및 다수의 워드 라인과, 각각 상기 비트 라인중 인접하는 비트 라인에 결합되어 다수의 비트 라인쌍을 형성하는 다수의 감지 증폭기를 구비하는 제 1 및 제 2 메모리 셀 어레이(10,20)와, 병렬 입출력 포트(70)와, 상기 제 1 및 상기 2 메모리 셀 어레이 각각의 상기 다수의 비트 라인쌍중 2개 쌍에 각각 결합되어 있는 일련의 직렬 랫치(100)와, 상기 제 1 및 제 2 메모리 셀 어레이 각각의 상기 다수의 비트 라인쌍중 상기 2쌍중 1쌍을 선택적으로 전송하는 다수의 제 1 트랜지스터 장치(14A 내지 14D,24A 내지 24D)와, 상기 DRAM이 병렬 방식으로 동작되는지 또는 직렬 방식으로 동작되는지를 표시하는 외부신호에 따라서, 상기 다수의 제 1 트랜지스터 장치에 의해 전송된 비트 라인쌍중의 하나를 상기 병렬 입출력 포트나 또는 상기 일련의 랫치들 각각에 선택적으로 전송하는 다수의 제 2 트랜지스터 장치(16,26)를 포함하는 것을 특징으로 하는 이중 포트 DRAM.
  4. 다수의 워드 라인과 다수의 폴드된(folded) 비트 라인쌍을 갖는 제 1 메모리 셀 어레이와, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제 2 메모리 셀 어레이와, 직렬 입출력 포트와, 병렬 입출력 포트와, 상기 직렬 입출력 포트 및 상기 병렬 입출력 포트에 대한 액세스를 제어하기 위한 다수의 제 1 스위칭 장치와, 제 1 및 제 2 메모리 셀 어레이 각각의 다수의 폴드된 비트 라인쌍과 다수의 제 1 스위칭 장치간의 액세스를 제어하기 위한 다수의 제 2 스위칭 장치를 구비한 이중 포트 DRAM을 동작시키는 방법에 있어서, 상기 이중 포트 DRAM을 직렬 기록 모드(serial write mode), 직렬 판독 모드(serial read mode), 병렬 기록 모드(parallel write mode) 또는 병렬 판독 모드(paralled read mode) 중 어느 모드로 동작시키는가를 결정하는 단계와, 상기 제 1 및 제 2 메모리 셀 어레이 각각에서 상기 다수의 워드 라인중 하나를 선택하는 단계와, 상기 DRAM이 직렬 기록 모드 또는 직렬판독 모드로 동작하고 있는 경우에 한하여, 상기 제 1 및 제 2 메모리 셀 어레이중 하나의 상기 다수의 폴드된 비트 라인쌍중 1쌍이 상기 직렬 입출력 포트를 액세스할 수 있도록, 상기 제 1 스위칭 장치를 선택하거나 또는 상기 DRAM이 병렬 기록 모드 또는 병렬 판독모드로 동작하고 있는 경우에 한하여 상기 병렬 입출력 포트를 액세스할 수 있도록 상기 제 1 스위칭 장치를 선택하는 단계와, 상기 제 1 및 제 2 메모리 셀 어레이 각각의 상기 다수의 폴드된 비트 라인쌍중 하나를 상기 다수의 제 1 스위칭 장치에 선택적으로 결합시키기 위해 상기 다수의 제 2 스위칭 장치를 선택하는 단계를 포함하는 것을 특징으로 하는 이중 포트 DRAM을 동작시키는 방법.
  5. 제 4 항에 있어서, 다수의 판독 비트를 발생시키기 위해 제 1 메모리 셀 어레이에서 선택된 제 1 워드 라인으로부터 직렬 판독모드를 수행하는 단계와, 상기 다수의 판독 비트를 기억시키기 위해 상기 제 2 메모리 셀 어레이에서 선택된 제 2 워드 라인으로의 직렬 기록 엑세스를 수행하는 단계를 실행함으로써 카피 페이지 모드(copy page mode)가 두 동작 사이클 동안 실행되는 것을 특징으로 하는 이중 포트 DRAM을 동작시키는 방법.
  6. 이중 포트 DRAM에 있어서, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제 1 메모리 셀 어레이(10)와, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제 2 메모리 셀 어레이(20)와, 직렬 입출력 포트(70)와, 상기 직렬 입출력 포트 및 병렬 입출력 포트로의 액세스를 제어하는 다수의 제 1 스위칭 장치와, 상기 제 1 및 제 2 메모리 셀 어레이 각각의 다수의 폴드된 비트 라인쌍과 다수의 제 1 스위칭 장치간의 액세스를 제어하는 다수의 제 2 스위칭 장치를 포함하는 것을 특징으로 하는 이중 포트 DRAM.
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