KR100306015B1 - 랜덤억세스메모리에서의다중비트블록기록 - Google Patents

랜덤억세스메모리에서의다중비트블록기록 Download PDF

Info

Publication number
KR100306015B1
KR100306015B1 KR1019970708009A KR19970708009A KR100306015B1 KR 100306015 B1 KR100306015 B1 KR 100306015B1 KR 1019970708009 A KR1019970708009 A KR 1019970708009A KR 19970708009 A KR19970708009 A KR 19970708009A KR 100306015 B1 KR100306015 B1 KR 100306015B1
Authority
KR
South Korea
Prior art keywords
memory
register
planes
write
integrated circuit
Prior art date
Application number
KR1019970708009A
Other languages
English (en)
Other versions
KR19990014668A (ko
Inventor
로렌 엘. 맥라우리
Original Assignee
로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로데릭 더블류 루이스, 마이크론 테크놀로지, 인크. filed Critical 로데릭 더블류 루이스
Publication of KR19990014668A publication Critical patent/KR19990014668A/ko
Application granted granted Critical
Publication of KR100306015B1 publication Critical patent/KR100306015B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

다중 비트 기록 레지스터를 갖는 집적 회로 메모리가 설명된다. 다중 비트 기록 레지스터의 각 평면은 다수의 비트 또는 열(column)을 갖는다. 다중 비트 기록 레지스터는 집적 회로 메모리의 선택된 메모리 셀의 블록에서 각 메모리 셀이 다른 논리 상태로 블록 기록되는 것을 허용한다. 기록 레지스터는 다중 포트 메모리 장치나 단일 포트 장치에서 칼라 레지스터(color register)가 될 수 있다. 또한, 기록 레지스터를 로드(load)시키기 위한 수 개의 방법이 설명된다. 이러한 방법은 한 번에 한 열 또는 한 번에 한 평면 기록 레지스터를 로드시키는 것을 포함한다. 열 또는 평면은 소정의 패턴으로 로드되거나 선택적으로 로드될 수 있다.

Description

랜덤 억세스 메모리에서의 다중 비트 블록 기록{MULTI-BIT BLOCK WRITE IN A RANDOM ACCESS MEMORY}
다중 포트(multi-port) 랜덤 억세스 메모리(RAM)는 실질적으로 표준 RAM 보다 더 빠르고 비디오 시스템에서의 유효성 때문에 일반적으로 비디오 랜덤 억세스 메모리(VRAM)이라 칭하여진다. 도 1은 본 발명의 양수인에 양도되고 "3개 포트의 랜덤 억세스 메모리" 명의 허쉬(Hush) 등에 부여된 미국 특허 No. 4,891,794에서 설명되는 메모리와 유사한 종래 기술의 다중 포트 메모리의 블록도를 설명한다. 가장 간단한 형태에서, 다중 포트 메모리는 동적 랜덤 억세스 메모리(DRAM)(90), DRAM 제어기(92), 두 개의 직렬 억세스 메모리(SAM) (94), (96), 및 SAM 제어기(98)를 포함한다. 각 SAM은 기본적으로 DRAM으로부터 데이터 블록을 수신하고 데이터 포트(99)를 통해 출력되는 데이터를 직렬로 쉬프트(shift)할 수 있는 긴 쉬프트 레지스터이다. SAM은 또한 직렬 포트를 통해 입력되는 데이터를 직렬로 쉬프트하고 그 데이터를 DRAM에 전송할 수 있다.
DRAM은 각각이 행(row)와 열(column)로 배열된 메모리 셀(cell)을 갖는 다수의 2차원 평면에 다중 비트 레지스터를 저장하는 동적 어레이(array)이다. DRAM은 어드레스선 입력(95)과 다수의 입력/출력선(97)을 갖는다. 각 레지스터는 다수의 평면에서 같은 행(row) 및 열(column) 어드레스에 의해 정의된다. 각 SAM은 DRAM의 각 평면과 연관되는 다중 비트 레지스터 행을 갖고 DRAM의 열은 레지스터 행의 비트에 대응한다. 일반적으로, DRAM과 SAM은 독립적으로 동작하거나 데이터의 내부 전송을 위해 제한된 조합으로 동작할 수 있다. 조합되어 동작할 때, 각 SAM은 DRAM의 한 행과 억세스할 수 있도록 구성된다.
연관된 그래픽 프로세서 또는 마이크로프로세서와의 데이터 전송 속도를 높이기 위해서 VRAM에서는 다양한 특성이 결합된다. 메모리 기록 속도를 높이는데 사용되는 한 예의 기능은 '블록 기록(block write)' 기능이다. 1994년 1월 25일, 맥로리(McLaury)에 부여된 "비디오 DRAM에 대한 다중 레지스터 기록 방법 및 회로" 명의 미국 특허 No. 5,282,177은 DRAM으로의 블록 기록을 위한 수개의 방법 및 회로를 설명한다.
블록 기록은 VRAM에서 큰 면적의 프레임 버퍼(frame buffer)를 신속하게 클리어하거나 디스플레이를 위한 배경을 생성하는데 유용하다. 블록 기록 기능은 각 셀에 개별적으로 기록되는 것 대신에 메모리 셀의 블록으로 동시에 기록된다. 셀의 블록은 DRAM의 행에서 미리 선택된 수의 셀이거나 메모리 셀의 전체 행이 될 수 있다. 메모리의 각 평면에서 선택된 셀의 블록은 같은 상태로 기록된다. 즉, 다중 비트 기록 레지스터의 한 비트는 선택된 블록의 각 셀에 기록된다.
미국 특허 No. 5,282,177은 다중 레지스터 블록 기록을 설명한다. 다중 레지스터 블록 기록은 기록 레지스터가 다중 레지스터를 갖는 것을 제외하면 상술된 블록 기록과 유사하다. 다중 기록 레지스터는 다수의 8 비트 정적 메모리 레지스터를 갖는다. 다수의 기록 레지스터 중 하나는 VRAM에 데이터를 전송할 수 있다. 그러므로, 다중 기록 레지스터는 모든 다중 기록 레지스터를 미리 로드(load)시킴으로서 다른 블록 기록을 위해 단일 기록 레지스터를 다시 로드시킬 필요성을 제거한다.
종래의 기술에서는 메모리의 블록이 기록 레지스터의 한 비트에 의해 기록되는 것이 허용된다. 블록의 각 메모리 셀은 같은 논리 상태 1 또는 0으로 기록된다. 종래의 기술에서는 랜덤 억세스 포트를 통해 블록의 각 행에서 다른 셀에 다른 논리 상태를 전송하는 수단이 제공되지 않는다. 같은 칼라값을 다수의 메모리 위치로 동시에 기록하는데 칼라 레지스터를 사용하는 메모리의 또 다른 설명은 국제 공표 No. WO 95/12167을 참고한다.
블록 기록 기능은 메모리에 데이터를 신속하고 효과적으로 전송하는 것을 허용하므로, 메모리 블록이 공통된 상태로 동시에 기록될 수 있다. 블록의 일부가 다른 상태로 될 필요가 있으면, 그 부분은 기록에서 제외되거나 나중의 기록 기능에 의해 편집되어야 한다. 수 개의 편집 동작으로 이어지는 메모리 블록으로의 블록 기록은 시간이 소모된다. 필요한 것은 이어지는 편집이 줄어들거나 제거되도록 메모리의 블록을 기록하는 기능이다.
상술된 이유, 및 본 명세서를 읽고 이해하면 종래 기술에 숙련된 자에게는명백해지는 추후 기술될 다른 이유로, 종래 기술에서는 선택된 블록의 각 셀이 다른 상태로 동시에 기록될 수 있도록 DRAM에 데이터를 블록 기록하는 회로 및 방법이 필요하다.
<발명의 요약>
블록 기록 기능이 갖는 상술된 문제점 및 다른 문제점은 본 발명에 의해 해결되고, 이는 다음의 명세서를 읽고 탐구함으로서 이해된다.
본 발명은 다수의 메모리 셀을 갖는 집적 회로 메모리를 설명한다. 그 메모리는 적어도 하나의 메모리 셀의 어드레스 지정가능한 블록과, 기록 레지스터를 포함한다. 기록 레지스터는 각각이 어드레스 지정가능한 블록의 메모리 셀 중 하나에 대응하는 다수의 레지스터 셀을 포함한다. 한 실시예에서, 기록 레지스터는 칼라(color) 레지스터를 포함한다.
또 다른 실시예는 다수의 메모리 평면에 배열되는 다수의 메모리 셀을 갖는 집적 회로 메모리를 설명한다. 그 메모리는 각각이 다수의 메모리 평면 중 다른 하나에 위치하는 다수의 메모리 셀의 어드레스 지정가능한 블록과, 다수의 다중 비트 평면에 배열된 다수의 레지스터 셀을 갖는 기록 레지스터를 포함한다. 다수의 다중 비트 평면 각각은 다수의 레지스터 셀 중 다른 하나에 대응하고, 다수의 레지스터 셀 각각은 다수의 메모리 셀 중 하나에 연결된다.
또 다른 실시예는 다수의 메모리 평면에 배열된 다수의 랜덤 억세스 메모리 셀을 포함하는 랜덤 억세스 메모리 어레이를 갖는 다중 포트 메모리 장치를 설명한다. 그 다중 포트 메모리는 다수의 랜덤 억세스 메모리 셀의 다수의 어드레스 지정가능한 블록을 구비하고, 다수의 어드레스 지정가능한 블록 각각은 다수의 메모리 평면 중 다른 하나에 위치한다. 다수의 다중 셀 평면에 배열된 다수의 레지스터 셀을 갖는 기록 레지스터가 제공되고, 여기서 다수의 다중 셀 평면 각각은 다수의 메모리 평면 중 다른 하나에 대응하고 다수의 레지스터 셀 각각은 다수의 랜덤 억세스 메모리 셀 중 하나와 연관된다. 마지막으로, 메모리는 기록 레지스터와 랜덤 억세스 메모리 사이에 전기적으로 위치하는 적어도 하나의 마스크(mask) 회로를 갖는다.
집적 회로 랜덤 억세스 메모리에 기록 레지스터를 로드시키기 위한 것으로, 여기서 기록 레지스터는 각각이 다수의 레지스터 셀을 갖는 다수의 평면을 포함하는 방법이 제공된다. 그 방법은 열(column) 억세스 싸이클에 다수의 평면 각각에서 다수의 레지스터 셀 중 첫 번째 하나를 로드시키고, 이어지는 열 억세스 싸이클에 다수의 평면 각각에서 다수의 레지스터 셀 중 부가되는 하나를 미리 결정된 패턴으로 각기 로드시키는 단계를 포함한다.
집적 회로 랜덤 억세스 메모리에 기록 레지스터를 로드시키기 위한 것으로, 여기서 기록 레지스터는 각각이 다수의 레지스터 셀을 갖는 다수의 평면을 포함하는 다른 방법이 제공된다. 그 방법은 다수의 평면 각각에서 다수의 레지스터 셀 중 첫 번째 하나를 선택적으로 어드레스 지정하고, 열 억세스 싸이클에 다수의 평면 각각에서 다수의 레지스터 셀 중 첫 번째 하나를 로드시키고, 또한 이어지는 열 억세스 싸이클에 다수의 평면 각각에서 다수의 레지스터 셀 중 부가되는 하나를 로드시키는 단계를 포함한다.
집적 회로 랜덤 억세스 메모리에 기록 레지스터를 로드시키기 위한 것으로, 여기서 기록 레지스터는 각각이 다수의 레지스터 셀을 갖는 다수의 평면을 포함하는 또 다른 방법이 제공된다. 그 방법은 열 억세스 싸이클에 다수의 평면 중 첫 번째 하나를 로드시키고, 이어지는 열 억세스 싸이클에 다수의 평면 중 부가되는 하나를 각기 로드시키는 단계를 포함한다.
본 발명은 일반적으로 집적 메모리에 관한 것으로, 특히 집적 메모리에서의 블록 기록 기능에 관한 것이다. 더욱이, 본 발명은 다중 비트(multi-bit) 장치와 그의 동작을 설명한다.
도 1은 종래 기술의 다중 포트 메모리에 대한 블록도.
도 2는 본 발명을 포함하는 다중 포트 메모리에 대한 보다 상세한 블록도.
도 3은 종래 기술의 블록 기록에 대한 블록도.
도 4는 본 발명을 포함하는 블록 기록에 대한 블록도.
도 5는 종래 기술의 로드 칼라 레지스터(load color register) 기능에 대한 타이밍도.
도 6은 로드 칼라 레지스터 기능의 또 다른 실시예에 대한 타이밍도.
도 7은 로드 칼라 레지스터 기능의 또 다른 실시예에 대한 타이밍도.
도 8은 본 발명의 블록 기록의 다른 실시예에 대한 블록도.
다음의 바람직한 실시예의 상세한 설명에서는 이것에 관하여 일부를 형성하고, 본 발명이 실행되는 특정하게 바람직한 실시예의 설명을 통해 도시되는 첨부된 도면을 참고한다. 이러한 실시예는 종래 기술에 숙련된 자가 본 발명을 실행할 수 있도록 충분히 상세하게 설명되므로, 다른 실시예가 사용될 수 있고 본 발명의 의도 및 범위로부터 벗어나지 않으면서 논리적이고, 기계적이고, 또한 전기적인 변화가 이루어질 수 있는 것으로 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해지지 말아야 하고, 본 발명의 범위는 첨부된 청구항에 의해서만 정의되어야 한다.
본 발명은 두 개의 이진수 논리 레벨을 나타내는 전압을 사용하는 전기 회로에 관련된다. 본 명세서에서 단어 "저상태" 및 "고상태"는 일반적으로 부정(false) 및 긍정(true) 이진수 논리 레벨을 각각 칭한다. 신호는 일반적으로 고상태일 때 활성화인 것으로 간주되지만, 본 명세서에서 신호명에 이어지는 별표(*)나 신호명 위에 있는 막대선은 신호가 음 또는 역의 논리 상태임을 나타낸다. 음 또는 역의 논리 상태는 신호가 저상태일 때 활성화인 것으로 간주한다.
본 발명은 메모리 평면내의 각 메모리 셀이 다른 논리 상태로 기록될 수 있도록 랜덤 억세스 메모리(RAM)로의 블록 기록을 허용하는 다중 비트 기록 레지스터를 제공한다.
도 2는 본 발명을 포함하는 다중 포트 메모리의 보다 상세한 블록도를 도시한다. 메모리 중 일부의 상세한 소자는 본 발명에 보다 직접적으로 관련된 특성을 강조하기 위해 도면에서 생략되었다. 도시된 다중 포트 메모리는 본 발명의 양수인인 미크론 테크놀로지사(Micron Technology Inc., Boise, Idaho)에 의해 제작된 부품 번호 MT42C8256으로 이용가능한 256k x 8 비트 VRAM과 유사한 VRAM이다. 이 메모리의 완전한 설명은 미크론 반도체사, 데이터북, 페이지 2-139 내지 2-179(1993)에서 볼 수 있다.
DRAM(110)은 어드레스선 (A0)-(A8)을 포함하는 입력/출력 연결을 통해 마이크로프로세서(도시되지 않은)에 의해 억세스될 수 있는 512 x 512 x 8 비트 어레이이다. 행 어드레스 래치/버퍼(row address latch/buffer)(112)와 행 디코더(row decoder)(114)는 (A0)-(A8)에서 제공되는 행 어드레스 신호로부터 행 어드레스를 수신하여 복호화하고, 대응하는 DRAM의 행을 어드레스 지정하거나 활성화한다. 유사하게, 열 어드레스 래치/버퍼(column address latch/buffer)(116)와 열 디코더(column decoder)(118)는 (A0)-(A8)에서 제공되는 열 어드레스 신호로부터 열 어드레스를 수신하여 복호화하고, 대응하는 DRAM의 열을 어드레스 지정하거나 활성화한다.
DRAM(110)에 저장된 데이터는 DRAM 출력 버퍼(120)를 통해 출력 (DQ1)-(DQ8)로 전송될 수 있다. 두 개의 256 x 8 비트 직렬 억세스 메모리(SAM) (122) 및 (124)는 독립적인 메모리로 제공되고 데이터의 내부 전송을 위해 DRAM에 연결된다. DRAM(110)과 SAM (122) 및 (124)는 상술된 바와 같이 독립적으로 동작되거나 내부 데이터 전송을 위해 제한적으로 조합되어 동작될 수 있다. 전송 제어 회로(126)는 전송 게이트 (128) 및 (130)을 사용해 SAM과 DRAM 사이의 내부 데이터 전송을 제어한다.
타이밍 발생기 및 제어 논리 회로(144)는 다중 포트 메모리의 이용가능한 많은 기능을 제어하는데 사용된다. DRAM 입력 버퍼(146)를 통해 선(DQ1)-(DQ8)에는 DRAM 데이터 입력이 제공된다. MUX(151)는 DQ 입력선과 칼라 레지스터(150)를 기록 제어 논리 회로(158)로 다중화한다. 블록 기록 제어 논리 회로(148), 칼라 레지스터(150), 및 열 마스크(column mask)(152)는 이후 상세히 기술될 바와 같이 다중 포트 메모리의 주문 특성을 제어하는데 사용된다. 마스크화된 기록 제어 논리 회로(154), 마스크화된 데이터 레지스터(156), 및 기록 제어 논리 회로(158)는 마스크 특성을 제어하는데 사용된다. 감지 증폭기(160)는 DRAM에 저장된 데이터를 검출하여 증폭하는데 사용된다.
마이크로프로세서와 통신하기 위해 사용되는 다중 포트 메모리의 일부 입력 및 출력 연결은 다음과 같이 설명된다. 타이밍 발생기 및 제어 논리 회로(144)로의 직렬 클럭 입력(SC)은 SAM 메모리에 클럭 입력을 제공한다. 전송 인에이블/출력 인에이블 입력(TR*/OE*)은 DRAM과 SAM 사이에서 데이터의 내부 전송을 제공하고, 또한 DRAM의 출력 버퍼(120)을 인에이블시킨다. 마스크화 인에이블/기록 인에이블 입력(ME*/WE*)은 마스크화된 기록 기능을 실행하는데 사용된다. ME*/WE*는 또한 DRAM과 억세스할 때 SAM과의 판독 전송 또는 기록 전송을 포함하는 판독 또는 기록 싸이클을 선택하는데 사용될 수 있다. 특정 기능 선택 입력(DSF)는 사용되는 특정 기능(블록 기록, 플래쉬(flash) 기록, 분리 전송 등)을 나타내는데 사용된다. 행 어드레스 스트로브(strobe)(RAS*) 입력은 9개의 행 어드레스 비트와 ME*/WE*, TR*/OE*, DSF, SE*, CAS*, 및 DQ 입력에 대한 스트로브에서 클럭을 정하는데 사용된다. 표준 다중 포트 메모리에서, RAS*는 또한 마스터 칩 인에이블로 동작하여 전송 동작이나 DRAM의 초기화을 담당해야 한다. 열 어드레스 스트로브(CAS*) 입력은 9개의 열 어드레스 비트에서 클럭을 정하는데 사용된다.
어드레스 입력선 (A0)-(A8)은 상술된 바와 같이, 이용가능한 DRAM(110)의 단어 중 적어도 하나의 8비트 단어 또는 레지스터를 선택하기 위해 행 및 열 어드레스를 식별하는데 사용된다. DRAM 데이터 입력/출력선 (DQ1)-(DQ8)은 DRAM에 데이터 입력 및 출력을 제공하고, 또한 마스크 데이터 레지스터(156) 및 칼라 레지스터(150)에 대한 입력으로 동작한다.
다중 포트 메모리를 이용해 실행될 수 있는 모드나 기능은 많이 있다. 본 발명에 특히 중요한 두가지 기능은 블록 기록과 로드 칼라 레지스터 기능이다. 블록 기록은 도 3에서 보는 바와 같이 칼라 레지스터(150)의 내용을 DRAM(110)의 인접한 열 위치에 직접 기록하는데 사용한다. 칼라 레지스터(150)는 이후 기술될 로드 칼라 레지스터 기능에서 보는 바와 같이 블록 기록 기능을 시작하기 이전에 로드되어야 한다. DRAM 행은 정상적인 DRAM 판독 또는 기록과 같은 방법으로 어드레스 지정되지만, 어드레스선 (A2)-(A8)은 CAS*가 저상태로 될 때 어드레스 지정될 인접한 열 위치의 블록을 지정한다.
로드 칼라 레지스터(LCR) 기능은 DQ 입력선에 주어지는 데이터를 칼라 레지스터(150)로 로드시킨다. 8 비트 칼라 레지스터의 내용은 또다른 로드 칼라 레지스터 기능에 의해 변화될 때까지 유지된다.
상술된 바와 같은 DRAM 메모리에서의 기본적인 블록 기록 동작은 종래 기술에 숙련된 자에게 공지되어 있다. 다중 포트 메모리에서 사용되는 블록 기록 기능은 두 가지의 기본적인 종류가 있다; 선택 블록 기록 및 플래쉬 블록 기록. 도 3에 도시된 256k x 8 비트 DRAM(143) 어레이는 각각이 512 행 및 512 열의 메모리 셀을 갖는 8개의 2차원 메모리 셀 평면 145(1)-(8)을 갖는다. 각 메모리 셀은 어드레스 지정된 8개의 메모리 셀 중 선택된 블록(164)을 제외하고는 도시되지 않는다. 8 비트 칼라 레지스터 166(1)-(8)는 선택된 블록(164)과 같이, 선택된 DRAM 셀에 전송될 데이터를 저장하는데 사용된다. 칼라 레지스터의 각 비트는 DRAM의 8개 평면 중 하나에 대응한다.
블록 기록 동안에, 행 어드레스(168)와 열 어드레스(170)는 각각 입력 어드레스선 (A0)-(A8)에서 VRAM으로 제공된다. 열 어드레스는 어드레스 지정된 행에서 4개의 인접한 메모리 레지스터의 블록(164) 중 제1 메모리 레지스터 어드레스를 나타낸다. 데이터는 칼라 레지스터(166)로부터 평면 마스킹(masking) 회로(172) 및 열 마스킹 회로(174)를 통해 DRAM(143)으로 동시에 기록된다. 평면 마스킹 회로(172)는 마스크 레지스터(176)와 8개의 인에이블 게이트(178)를 갖는다. 각 인에이블 게이트는 8개의 메모리 평면(145) 중 하나에 대응한다. 비트값 1은 대응하는 칼라 레지스터 비트 166(1)-(8)가 DRAM에 기록되도록 인에이블 게이트가 활성화됨을 나타내도록, 8 비트의 마스크 레지스터(176)가 로드될 수 있다. 유사하게, 비트값 0은 대응하는 칼라 레지스터 비트가 마스크화됨을 나타낸다. 멀티플렉서(180)는 DQ 입력이 마스크 레지스터(176) 대신에 평면을 마스크화하는데 사용되게 한다.
열 마스킹 회로(174)는 열 마스크 레지스터(182) 및 대응하는 4개의 인에이블 게이트(186)를 갖는다. 각 인에이블 게이트는 블록(164)에서의 어드레스 지정된 4개의 메모리 셀 중 하나에 대응한다. 비트값 1은 대응하는 열이 칼라 레지스터를 이용해 기록됨을 나타내도록, 각 열 마스크 레지스터(182)의 4 비트가 DQ 입력을 사용해 로드될 수 있다. 유사하게, 비트값 0은 대응하는 열이 마스크화됨을 나타낸다.
플래쉬 마스크 기록 기능은 칼라 레지스터를 이용해 전체 행이 기록되는 것을 제외하면 마스크화된 기록 기능과 유사하다. 평면 마스킹 회로는 어느 메모리 평면이 기록되는가를 선택하는 플래쉬 기록으로 사용될 수 있다. 이 기능은 메모리의 전체 행으로 매우 신속히 기록되는 것을 허용한다. 그러나, 각 열을 마스크하는 기능은 이용가능하지 않다.
다중 비트 블록 기록
도 4는 상술된 바와 같은 DRAM(143)과 유사하게, 256k x 8 비트 DRAM(189)에서의 본 발명의 블록 기록 기능에 대한 실시예를 도시한다. 다중 비트 기록 레지스터(188)는 4 x 8 비트 레지스터를 포함한다. 그러므로, 기록 레지스터는 메모리(189)의 평면 191(1)-(8)에 대응하는 8개의 서브 레지스터 190(1)-(8)을 갖는다. 각 서브 레지스터(190)는 4개의 비트 또는 열을 갖는다. 서브 레지스터의 각 비트는 각 평면에서 선택된 메모리 블록(192) 중 한 비트에 대응한다. 즉, 각 메모리 평면에서 미리 선택된 수의 비트는 기록 레지스터(188)에서 연관된 비트를 갖는다. 마스크 레지스터(194)나 DQ 입력은 서브 레지스터(190)를 8개의 열 마스크 회로(198) 중 하나에 연결시키는 모두 4개의 인에이블 게이트(196)를 동시에 디스에이블시킴으로서 메모리의 평면을 마스크화하는데 멀티플렉서(195)를 통해 사용될 수 있다.
열 마스크 회로(198)는 4개 비트의 열 마스크 레지스터(200) 및 대응하는 4개의 인에이블 게이트(202)를 갖는다. 각 인에이블 게이트는 블록(192)에서 어드레스 지정된 4개의 메모리 셀 중 하나에 대응한다. 비트값 1은 대응하는 열이 기록 레지스터(188)를 이용해 기록됨을 나타내도록, 각 열 마스크 레지스터(200)의 4개 비트가 로드될 수 있다. 유사하게, 비트값 0은 대응하는 열이 마스크되는 것을 나타낸다.
큰 데이터 블록은 다중 비트 기록 레지스터(188)를 이용해 DRAM(189)에 기록될 수 있다. 기록 레지스터는 비디오 시스템에서 칼라 블록을 생성하도록 데이터 블록을 기록하는데 사용되는 칼라 레지스터가 될 수 있다. 상술된 바와 같이 칼라 레지스터에 부가적인 차원을 부가함으로서, 블록내의 각 비트를 다른 상태로 기록하는 것이 가능해진다. 서브 레지스터(190)의 각 비트나 열은 소정의 블록을 주문 기록하도록 다른 논리 상태로 로드될 수 있다. 그에 의해, 각 열을 변화시키는 순차적인 기록 기능이 제거된다. 다른 방법으로, 블록은 서브 레지스터의 열을 같은 논리 상태로 로드시킴으로서 같은 상태로 기록될 수 있다.
집적 회로 메모리에서 블록 기록 기능을 실행하는데 이미 존재하는 복잡함으로 인해, 주어진 집적 회로 메모리에서는 인에이블 게이트 (196) 및 (202)가 이용가능하다. 기록 레지스터(188)에 대해 28개의 부가적인 레지스터(3 x 8 비트)를 부가함으로서, 본 실시예는 평면 당 4개 비트의 블록(32)을 다른 논리 상태로 동시에 기록할 수 있다. 이는 메모리 블록의 비트가 다른 상태로 기록될 수 있는 속도에서의 실질적인 증가를 나타낸다.
상술된 바와 같이, 기록 레지스터(188)는 블록 기록 기능을 실행하기 이전에로드되어야 한다. 블록 기록 기능이 데이터를 칼라 레지스터(150)에서 DRAM으로 전송하고 있다고 가정하면, 칼라 레지스터는 로드 칼라 레지스터 기능을 이용해 로드되어야 한다. 도 5는 종래 기술에 숙련된 자에게 공지되어 있고 미크론 전문(Micron Specialty) DRAM 데이터북 1993에서 설명된 바와 같은 전형적인 로드 칼라 레지스터 동작을 도시한다. TR*/OE*, ME*/WE*, DSF, 및 CAS*가 모두 고상태이면, 로드 칼라 레지스터는 RAS* 싸이클(204)에서 초기화된다. 칼라 레지스터를 로드시키기 위해, RAS* 싸이클(204)에 이어지는 CAS* 싸이클(206)은 DQ선상의 데이터를 칼라 레지스터로 전송한다. DSF는 레지스터를 로드시키도록 CAS*의 하강 모서리에서 고상태이어야 한다.
본 발명의 다중 비트 칼라 레지스터를 로드시키는 한 방법은 레지스터를 로드시키도록 연속되게 여러 번 CAS*를 순환하는 것이다. 각 싸이클에서, 데이터는 각 서브 레지스터(190) 중 한 비트에 기록된다. 도 6은 칼라 레지스터를 로드시키는 본 방법에 대한 타이밍도를 도시한다. 행 억세스 스트로브(RAS*)가 저상태(208)로 될 때, CAS*, TR*/OE*,ME*/WE*, 및 DSF는 로드 칼라 레지스터 동작이 실행됨을 나타내도록 모두 고상태이다. 이때, CAS* 입력은 4번 순환된다(210). 칼라 서브 레지스터의 4개 비트 중 하나는 CAS*가 저상태로 될 때마다 로드된다. 한 실시예에서는 각 서브 레지스터의 최하위 비트(CR1)가 먼저 로드되고 최상위 비트(CR4)가 마지막으로 로드된다.
블록 기록 기능을 실행하는 동안에, 열 어드레스의 두 최하위 비트(A0-1)는 무시된다. 즉, 기록될 열의 블록을 식별하기 위해서 열 어드레스 비트 A2-A8이 사용되고, A0 및 A1은 무시된다. 그래서, A0 및 A1은 표 1에 도시되는 바와 같이, 각 서브 레지스터(190)의 4개 비트(CR1-4) 중 어느 것이 로드되는가를 나타내도록 로드 칼라 레지스터 기능 동안에 사용될 수 있다. 그러므로, 임의의 비트가 임의의 순서로 로드될 수 있고, 최하위에서 최상위로의 비트 패턴을 따를 필요가 없다. 또한, 그 비트가 변화될 필요가 있는 단 하나의 비트이면, 단 하나의 비트만이 로드될 수 있다. 그러므로, 편집에서 상당한 감소가 이루어질 수 있다.
A0 A1
CR1 0 0
CR2 1 0
CR3 0 1
CR4 1 1
칼라 레지스터를 로드시키는데 사용될 수 있는 다른 방법은 CAS*의 하강 모서리에서 한 평면 또는 한 서브 레지스터를 로드시키는 것이다. 그러므로, 메모리의 한 평면과 연관된 레지스터의 일부가 동시에 로드된다. CAS*는 도 7에서 볼 수 있는 바와 같이, 메모리에 포함된 평면의 수(본 실시예에서는 8)에 따라 순환된다. 이 방법은 로드되기 위해 칼라 레지스터의 평면의 수를 허용하도록 수정될 수 있다.
도 8에서는 본 발명의 다른 실시예가 도시된다. 기록 레지스터(188)는 다중 레지스터를 더 포함한다. "비디오 DRAM에 대한 다중 레지스터 블록 기록 방법 및 회로" 명의 미국 특허 No. 5,282,177은 블록 기록을 위한 다중 레지스터를 설명한다. 다중 기록 레지스터는 블록 기록이 단일 기록 레지스터 보다는 다수의 기록 레지스터 중 하나로부터 실행되는 것을 허용한다. 다수의 기록 레지스터는 데이터로 미리 로드될 수 있다. 다수의 기록 레지스터 중 하나가 선택되어 메모리에 블록 기록될 수 있다. 본 실시예는 데이터를 미리 로드시키는 것을 허용할 뿐만 아니라 메모리 비트가 다중 상태로 기록되는 것을 허용한다. 이러한 다중 기록 레지스터는 상술된 방법으로 로드될 수 있다.
본 발명은 메모리 셀의 한 블록에서 각 메모리 셀이 그 블록내의 다른 메모리 셀의 상태와 다를 수 있는 상태로 기록되는 것을 허용하는 다중 비트 기록 레지스터를 제공한다. 그 기록 레지스터는 다중 포트 또는 단일 포트 메모리 장치에서 칼라 레지스터가 될 수 있다. 다중 비트 칼라 레지스터를 로드시키기 위한 수 개의 방법이 제공된다. 한가지 방법은 소정의 패턴이나 선택적인 방법으로 동시에 레지스터 한 열을 로드시키는 것을 포함한다. 또 다른 방법은 동시에 레지스터 한 평면을 로드시키는 것을 포함한다.

Claims (13)

  1. 다수의 메모리 셀(memory cell)을 갖는 집적 회로 메모리에 있어서,
    집적 회로 메모리의 하나의 메모리 셀 평면(191)에 위치하고, 다수의 메모리 셀을 포함하는 어드레스 지정가능한 메모리 셀 블록(192); 및
    상기 집적 회로 메모리의 상기 하나의 평면에 대응하는 다수의 레지스터 비트(190)를 갖고, 각 레지스터 비트는 상기 어드레스 지정가능한 메모리 셀 블록의 다수의 메모리 셀 중 단 하나의 메모리 셀에만 기록가능한 기록 레지스터(188)
    를 포함하는 것을 특징으로 하는 집적 회로 메모리.
  2. 제1항에 있어서, 상기 기록 레지스터와 상기 다수의 메모리 셀 사이에 전기적으로 위치하는 적어도 하나의 마스크(mask) 회로(198)를 더 포함하는 것을 특징으로 하는 집적 회로 메모리.
  3. 제1항에 있어서, 상기 기록 레지스터는 상기 어드레스 지정가능한 메모리 셀 블록의 셀을 다중 상태로 기록하도록 상기 다수의 메모리 셀에 연결된 칼라 레지스터(color register)를 포함하는 것을 특징으로 하는 집적 회로 메모리.
  4. 다수의 메모리 평면에 배열된 다수의 메모리 셀을 갖는 집적 회로 메모리에 있어서,
    각각이 다수의 메모리 평면(191) 중 서로 다른 평면에 위치하는 다수의 어드레스 지정가능한 메모리 셀 블록(192); 및
    다수의 다중-비트 평면(190)에 배열된 다수의 레지스터 비트를 갖고, 상기 다수의 다중-비트 평면 각각이 상기 다수의 메모리 평면 중 서로 다른 평면에 대응하고, 또한 다수의 레지스터 비트 각각이 다수의 메모리 셀 중 단 하나의 메모리 셀에만 연결되는 칼라 레지스터(188)
    를 포함하는 것을 특징으로 하는 집적 회로 메모리.
  5. 제4항에 있어서, 상기 칼라 레지스터와 상기 다수의 메모리 셀 사이에 전기적으로 위치하는 적어도 하나의 마스크 회로(194)를 더 포함하는 것을 특징으로 하는 집적 회로 메모리.
  6. 다수의 메모리 평면(191)에 배열된 다수의 랜덤 억세스 메모리 셀을 포함하는 랜덤 억세스 메모리 어레이(array)(110)를 갖는 다중 포트 메모리 장치에 있어서,
    각각이 다수의 메모리 평면 중 서로 다른 평면에 위치하는 다수의 어드레스 지정가능한 다수의 랜덤 억세스 메모리 셀 블록(192);
    다수의 다중 비트 평면(190)에 배열된 다수의 레지스터 비트를 갖고, 상기 다수의 다중 비트 평면 각각이 상기 다수의 메모리 평면 중 서로 다른 평면에 대응하고, 또한 다수의 레지스터 비트 각각이 다수의 랜덤 억세스 메모리 셀 중 단 하나의 메모리 셀에만 기록가능한 칼라 레지스터(188); 및
    상기 칼라 레지스터와 상기 랜덤 억세스 메모리 사이에 전기적으로 위치하는 적어도 하나의 마스크 회로(198)
    를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  7. 다수의 랜덤 억세스 메모리 셀을 포함하는 랜덤 억세스 메모리 어레이(110)를 갖는 다중 포트 메모리 장치에 있어서,
    다수의 어드레스 지정가능한 다수의 랜덤 억세스 메모리 셀 블록(192);
    다수의 다중 비트 레지스터(190)에 배열된 다수의 레지스터 비트를 갖고, 상기 다수의 다중 비트 레지스터 각각이 상기 다수의 어드레스 지정가능한 블록 중 서로 다른 블록에 대응하고, 또한 다수의 레지스터 비트 각각이 다수의 랜덤 억세스 메모리 셀 중 단 하나의 메모리 셀에만 기록가능한 칼라 레지스터(188); 및
    상기 칼라 레지스터와 상기 랜덤 억세스 메모리 어레이 사이에 전기적으로 위치하는 적어도 하나의 마스크 회로(194)
    를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  8. 기록 레지스터가 다수의 평면(190)을 갖고, 다수의 평면 각각이 다수의 레지스터 비트를 가질 때, 집적 회로 랜덤 억세스 메모리에서 상기 기록 레지스터(188)를 로드(load)시키는 방법에 있어서,
    상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 첫 번째 것을 열억세스 싸이클(column access cycle)에 로드시키는 단계; 및
    상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 부가적인 것을 연속되는 열 억세스 싸이클에 선정된 패턴으로 각기 로드시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 기록 레지스터는 칼라 레지스터이고, 상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 첫 번째 것을 상기 열 억세스 싸이클에 로드시키는 단계는 로드 칼라 레지스터 동작을 포함하는 것을 특징으로 하는 방법.
  10. 기록 레지스터가 다수의 평면(190)을 갖고, 다수의 평면 각각이 다수의 레지스터 비트를 가질 때, 집적 회로 랜덤 억세스 메모리에서 상기 기록 레지스터(188)를 로드시키는 방법에 있어서,
    상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 첫 번째 것을 선택적으로 어드레스 지정하는 단계;
    상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 첫 번째 것을 열 억세스 싸이클에 로드시키는 단계; 및
    상기 다수의 평면 각각에서 상기 다수의 레지스터 비트 중 부가적인 것을 연속되는 열 억세스 싸이클에 선택적으로 어드레스 지정하여 로드시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 선택적으로 어드레스 지정하는 단계는 열 억세스 싸이클을 이용해 실행되는 것을 특징으로 하는 방법.
  12. 기록 레지스터가 다수의 평면(190)을 갖고, 다수의 평면 각각이 다수의 레지스터 비트를 가질 때, 집적 회로 랜덤 억세스 메모리에서 상기 기록 레지스터(188)를 로드시키는 방법에 있어서,
    상기 다수의 평면 중 첫 번째 것을 열 억세스 싸이클에 로드시키는 단계; 및
    상기 다수의 평면 중 부가적인 것을 연속되는 열 억세스 싸이클에 각기 로드시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  13. 다수의 메모리 평면(191)에 배열된 다수의 메모리 셀을 갖는 집적 회로 메모리에 있어서,
    각각이 상기 다수의 메모리 평면 중 서로 다른 평면에 위치하는 다수의 어드레스 지정가능한 메모리 셀 블록(192); 및
    다수의 다중 비트 평면에 배열된 다수의 레지스터 비트를 갖고, 상기 다수의 다중 비트 평면 각각이 상기 다수의 메모리 평면 중 서로 다른 평면에 대응하고, 또한 다수의 레지스터 비트 각각이 다수의 메모리 셀 중 단 하나의 메모리 셀에만 연결되는 다수의 칼라 레지스터(190)
    를 포함하는 것을 특징으로 하는 집적 회로 메모리.
KR1019970708009A 1995-05-11 1996-05-10 랜덤억세스메모리에서의다중비트블록기록 KR100306015B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/439,358 1995-05-11
US8/439,358 1995-05-11
US08/439,358 US5559749A (en) 1995-05-11 1995-05-11 Multi-bit block write in a random access memory
PCT/US1996/006709 WO1996036052A2 (en) 1995-05-11 1996-05-10 Multi-bit block write in a random access memory

Publications (2)

Publication Number Publication Date
KR19990014668A KR19990014668A (ko) 1999-02-25
KR100306015B1 true KR100306015B1 (ko) 2001-11-15

Family

ID=23744398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970708009A KR100306015B1 (ko) 1995-05-11 1996-05-10 랜덤억세스메모리에서의다중비트블록기록

Country Status (8)

Country Link
US (2) US5559749A (ko)
EP (1) EP0826216B1 (ko)
JP (1) JP4032102B2 (ko)
KR (1) KR100306015B1 (ko)
AT (1) ATE182229T1 (ko)
AU (1) AU5679196A (ko)
DE (1) DE69603275T2 (ko)
WO (1) WO1996036052A2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08212132A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 記憶装置
US5657289A (en) * 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
US6011727A (en) * 1998-08-26 2000-01-04 Micron Technology, Inc. Block write circuit and method for wide data path memory devices
US6445641B1 (en) * 1999-09-02 2002-09-03 G-Link Technology Memory device with time shared data lines
US6256253B1 (en) 2000-02-18 2001-07-03 Infineon Technologies North America Corp. Memory device with support for unaligned access
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US11581035B2 (en) * 2021-02-24 2023-02-14 Micron Technology, Inc. Systems, devices, and methods for efficient usage of IO section breaks in memory devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807189A (en) * 1987-08-05 1989-02-21 Texas Instruments Incorporated Read/write memory having a multiple column select mode

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3884859T2 (de) * 1987-06-04 1994-02-03 Nec Corp Dynamische Speicherschaltung mit einem Abfühlschema.
US4891794A (en) * 1988-06-20 1990-01-02 Micron Technology, Inc. Three port random access memory
US5235545A (en) * 1991-03-29 1993-08-10 Micron Technology, Inc. Memory array write addressing circuit for simultaneously addressing selected adjacent memory cells
US5282177A (en) * 1992-04-08 1994-01-25 Micron Technology, Inc. Multiple register block write method and circuit for video DRAMs
US5323350A (en) * 1992-08-18 1994-06-21 Micron Technologies, Inc. Integrated circuit memory with dual P-sense amplifiers associated with each column line
US5311478A (en) * 1992-08-18 1994-05-10 Micron Technology, Inc. Integrated circuit memory with asymmetric row access topology
US5394172A (en) * 1993-03-11 1995-02-28 Micron Semiconductor, Inc. VRAM having isolated array sections for providing write functions that will not affect other array sections
KR100355070B1 (ko) * 1993-10-29 2003-01-06 삼성세미콘덕터, 인코포레이티드 행방향 주소 스트로브 사이클을 갖지 않고 프레임버퍼에 영향을 미치는 동작을 제공하기 위한 방법 및 장치
US5504855A (en) * 1993-10-29 1996-04-02 Sun Microsystems, Inc. Method and apparatus for providing fast multi-color storage in a frame buffer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807189A (en) * 1987-08-05 1989-02-21 Texas Instruments Incorporated Read/write memory having a multiple column select mode

Also Published As

Publication number Publication date
JP4032102B2 (ja) 2008-01-16
ATE182229T1 (de) 1999-07-15
WO1996036052A3 (en) 1997-01-09
DE69603275D1 (de) 1999-08-19
AU5679196A (en) 1996-11-29
JPH10513596A (ja) 1998-12-22
DE69603275T2 (de) 1999-11-04
US5559749A (en) 1996-09-24
EP0826216B1 (en) 1999-07-14
WO1996036052A2 (en) 1996-11-14
KR19990014668A (ko) 1999-02-25
EP0826216A2 (en) 1998-03-04
US6021084A (en) 2000-02-01

Similar Documents

Publication Publication Date Title
US5282177A (en) Multiple register block write method and circuit for video DRAMs
US5305278A (en) Semiconductor memory device having block write function
KR100366841B1 (ko) 반도체집적회로장치
US6646955B2 (en) Synchronous dynamic random access memory
US4984214A (en) Multiplexed serial register architecture for VRAM
KR100396538B1 (ko) 반도체집적회로장치
KR100264874B1 (ko) 메모리에서 버스트 모드 블록 기록
JPS6238590A (ja) 半導体記憶装置
KR940006362B1 (ko) 반도체 기억장치와 그 동작방법
KR100366838B1 (ko) 반도체집적회로장치
US4669064A (en) Semiconductor memory device with improved data write function
KR100563893B1 (ko) 공통의메모리영역을공유하는다중포트들을갖는램
KR100245311B1 (ko) 블록액세스응용에이용되는반도체메모리장치
KR100306015B1 (ko) 랜덤억세스메모리에서의다중비트블록기록
US6023428A (en) Integrated circuit device having a memory array with segmented bit lines and method of operation
US5307323A (en) Dual-port memory
US5267212A (en) Random access memory with rapid test pattern writing
US5896339A (en) Multi-bit block write in a random access memory
US5659518A (en) Multi-port memory with multiple function access cycles and transfers with simultaneous random access
US5946256A (en) Semiconductor memory having data transfer between RAM array and SAM array
KR100341343B1 (ko) 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리
US6914796B1 (en) Semiconductor memory element with direct connection of the I/Os to the array logic
US6445641B1 (en) Memory device with time shared data lines
KR950008441B1 (ko) 데이타 처리시스템
JPH025283A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee