KR950008441B1

KR950008441B1 - 데이타 처리시스템

Info

Publication number: KR950008441B1
Application number: KR1019950011909A
Authority: KR
Inventors: 야스노리 야마구찌; 쥰 미야께
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1985-06-17
Filing date: 1995-05-15
Publication date: 1995-07-31

Abstract

내용 없음.

Description

데이타 처리시스템

제1도는 본 발명의 1실시예의 RAM의 블럭도.

제2도, 제3도, 제4도 및 제5도는 그 동작의 1예를 도시한 타이밍도.

제6도는 제1도에 있어서의 메모리부의 1실시예를 도시한 회로도.

제7도는 데이타 입력회로의 구체적인 회로도.

제8도는 논리연산회로의 구체적인 회로도.

제9도 및 제10도는 데이타 입력회로의 동작을 설명하기 위한 타이밍도.

제11도는 다른 실시예의 타이밍 제어회로의 블럭도.

제12도 및 제13도는 제11도의 회로의 동작을 설명하기 위한 타이밍도.

제14도는 하프프리차지방식의 메모리의 회로도.

본 발명은 데이타 처리시스템에 관한 것으로서, 예를들면 화상처리용의 RAM (Random Access Memory)에 이용해서 유효한 기술에 관한 것이다.

문자 및 도형을 CRT(음극선관)과 같은 표시장치의 화면상에 표시시키기 위한 화상처리용의 RAM으로서는 예를들면 닛께이 맥그로힐사 1985년 2월 11일자[닛께이 일렉트로닉스] P.219∼P.239에 기재된 직렬 액세스메모리가 공지이다. 이 RAM은 어드레스 신호를 형성하는 카운터회로를 포함하고, 그것에 있어서 카운터회로가 외부단자에서 공급되는 제어신호와 타이밍신호로 동작되는 것에 의해 메모리어레이의 워드선의 선택신호가 형성된다. 또, 메모리어레이의 데이타선이 스위치회로를 거쳐서 데이타 레지스터에 병렬로 접속되고, 이 데이타 레지스터와 외부단자 사이에서 데이타를 직렬로 주고받는다. 이와 같이, 외부단자에 대해서 데이타의 주소받음이 직렬로 실행되므로, CRT의 레스터 스캔 타이밍에 동기한 화소데이타의 인출을 용이하게 실행할 수 있다. 그러나, 상기 화상처리용의 RAM은 외견상 RAM으로 이루어지지만, 실질적으로는 그 기억용량과 동일한 비트수를 갖는 시프트 레지스터로서의 동작밖에 실행할 수 없다. 이것에 따라서, 각각의 메모리 셀은 전체비트의 어드레싱이 실행될 때마다 한번밖에 액세스되지 않는다. 그 결과, 이 종류의 RAM이 사용되는 경우, 도형작성이나 변경을 수반하는 화상처리동작이 지연되어 버린다는 문제점이 있었다.

화상처리를 위해서는 랜덤액세스동작을 실행하는 RAM쪽이 편리하다. 본원 발명자들은 X4비트와 같은 여러 비트의 단위에서의 액세스가 가능한 RAM(예를들면, (주)히다찌제작소, 소화 58년 9월 발행의 [닛께이 IC 메모리 데이타북] 참조)에 의해서 화상처리용의 RAM(소위, 비디오 RAM)을 구성하는 것을 고려하였다. 상기 4비트의 신호는 컬러화상처리용의 신호로 되고, 각각 적, 청, 녹 및 휘도신호가 할당된다. 그러나, 이와 같은 구성의 RAM이 사용되는 경우에 있어서도 도형의 작성이나 그 변경을 위해 화소데이타를 일단 리드하고, 리드된 화소데이타와 새로운 화소데이타나 표시조건 데이타의 논리연산을 실행하고, 또 얻어진 변경할 화소데이타를 재차 본래의 메모리어드레스에 라이트한다는 여러 사이클에 걸친 메모리 액세스동작 및 마이크로 프로세서의 동작이 필요하게 된다.

본 발명의 목적은 고속화상데이타의 처리에 적합한 기능을 갖는 데이타 처리시스템을 제공하는 것이다. 본 발명의 다른 목적은 그 자체의 고속동작이 가능한 데이타 처리시스템을 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.

본원에 있어서 개시되는 실시예중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

[1] 마이크로 프로세서와 이 마이크로 프로세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 입력단자(I/O)를 갖는 메모리부(RAM), 여러가지 동작모드를 갖고 지정된 동작모드에 따라서 동작하며 상기 메모리부에 기억될 데이타를 상기 입력단자(I/O)에 부여하는 내부회로(LU), 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 받는 외부어드레스 입력단자, 상기 외부어드레스 입력단자에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로(FN) 및 상기 유지회로(FN)에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 상기 유지회로에 설정하는 타이밍을 제어하는 제어회로(TC)를 갖고, 상기 내부회로(LU)는 상기 유지회로(FN)에서 지정된 동작모드에 따라서 동작하는 데이타 처리시스템.

[2] 상기 [1]에 있어서, 상기 메모리부(RAM)은 다이나믹랜덤 액세스 메모리를 포함하는 데이타 처리시스템.

[3] 상기 [2]에 있어서, 상기 반도체 기억장치는 외부데이타 입력단자(Di)를 또 갖고, 상기 내부회로(LU)는 상기 메모리부에 기억될 데이타를 출력하는 연산회로를 포함하고, 이 연산회로는 상기 외부데이타입력단자(Di)에 부여된 제1데이타와 상기 메모리부에서 리드된 제2 데이타를 받아서 상기 유지회로(FN)에서 지정된 동작모드에 따라 연산동작을 실행하는 데이타 처리시스템.

[4] 상기 [3]에 있어서, 상기 반도체 기억장치는 로우어드레스 스트로브신호()를 받는 제1 외부단자, 컬럼어드레스 스트로브신호()를 받는 제2외부단자 및 라이트 이네이블신호()를 받는 제3 외부단자를 또 갖고, 상기 제어회로(TC)는 상기 제1, 제2 및 제3 외부단자에 결합되고 상기 로우어드레스 스트로브신호, 상기 컬럼어드레스 스트로브신호 및 상기 라이트 이네이블신호의 레벨을 검출하며 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서 상기 컬럼어드레스 스트로브신호 및 라이트 이네이블신호가 모두 로우레벨인 것에 따라서 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정되는 데이타 처리시스템.

[5] 상기 [4]에 있어서, 상기 반도체 기억장치는 상기 메모리부(RAM)에 결합되고 상기 메모리부에서 출력된 병렬신호를 기억하며 이 병렬신호를 직렬로 출력하는 회로(SR)를 또 갖는 데이타 처리시스템.

[6]이 상기 [5]에 있어서, 상기 반도체 기억장치는 상기 제1데이타를 상기 메모리부의 상기 입력단자(I/O)에 부여하는 경로를 형성하는 게이트회로(G)를 또 갖고, 상기 게이트회로(G)는 상기 유지회로(FN)에서 지정된 동작모드에 따라서 동작하고, 상기 게이트회로(G)를 도통상태로 하는 것에 의해 상기 제1데이타가 상기 입력단자(I/O)에 공급되는 데이타 처리시스템.

[7] 마이크로 프로세서와 이 마이크로 프로세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 여러가지 동작모드를 갖고, 상기 반도체 기억장치는 여러개의 워드선(WL)과 여러개의 데이타선(DL)과의 교점에 마련된 여러개의 메모리셀(MC)를 포함하는 메모리부(RAM), 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로(FN), 상기 메모리부(RANI)에 결합되고 상기 유지회로(FN)의 출력에 의해 제어되는 내부회로, 로우어드레스 스트로브신호()를 받는 제1외부단자, 컬럼어드레스 스트로브신호()를 받는 제2 외부단자, 라이트 이네이블신호()를 받는 제3 외부단자, 상기 제1, 제2 및 제3 외부단자에 결합되고 상기 로우어드레스 스트로브신호, 상기 컬럼어드레스 스트로브신호 및 상기 라이트 이네이블신호의 레벨을 검출해서 상기 유지회로에 부여하는 신호를 출력하는 제어희로(TC)를 갖고, 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서 상기 컬럼어드레스 스트로브신호 및 라이트 이네이블신호가 모두 로우레벨인 것에 따라서 상기유지회로(FN)에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정되는 데이타 처리시스템

[8] 상기 [7]에 있어서, 상기 반도체 기억장치는 로우어드레스신호(AXo∼AXi)와 컬럼어드레스신호(AYo∼AYi)를 시분할적으로 받는 외부어드레스단자(ATo∼ATi)를 또 갖고, 상기 메모리부는 상기 로우어드레스신호(AXo∼AXi)에 의거해서 워드선을 선택하는 제1 선택회로(R-DCR)과 상기 컬럼어드레스신호(AYo∼AYi)에 의거해서 데이타선을 선택하는 제2 선택회로(C-DCR)을 포함하고, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 상기 유지회로(FN)에 설정된 후 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서의 상기 로우어드레스신호에 의거해서 상기 제1 선택회로가 동작하고, 상기 컬럼어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서의 상기 컬럼어드레스신호에 의거해서 상기 제2 선택회로가 동작하며, 상기 제1 및 제2 선택회로의 동작에 의해 선택된 메모리셀의 정보가 상기 유지회로에서 지정되는 동작모드에 따라서 상기 내부회로에 있어서 처리되는 데이타처리시스템.

[9] 마이크로 프로세서와 이 마이크로 프로세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 여러가지 동작모드를 갖고, 상기 반도체 기억장치는 여러개의 메모리셀(MC)를 포함하는 메모리부(RAM), 로우어드레스 스트로브신호()를 받는 제1 외부단자, 컬럼어드레스 스트로브신호()를 받는 제2 외부단자, 라이트 이네이블신호()를 받는 제3 외부단자, 상기 여러가지동작모드 중의 한가지를 지정하는 신호를 받는 외부어드레스단자, 상기 외부어드레스단자에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로(FN), 상기 제1, 제2 및 제3외부단자와 상기 유지회로에 결합되고 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 설정하는 타이밍을 제어하는 제어회로(TC)를 갖고, 상기 컬럼어드레스 스트로브신호가 로우레벨이고 상기라이트 이네이블신호가 로우레벨이며 또한 상기 로우어드레스 스트로브신호가 로우레벨인 것에 따라서 상기유지회로(FN)에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정되는 데이타 처리시스템.

[10] 상기 [9]에 있어서, 상기 메모리부는 상기 외부어드레스단자가 받는 어드레스신호(AXO∼AXi, AYO∼AYi)에 의거해서 메모리셀을 선택하는 선택수단을 포함하고, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 상기 유지회로(FN)에 설정된 후 상기 선택수단에 의해 선택된 메모리셀의 정보가 상기 유지회로에서 지정되는 동작모드에 따라서 처리되는 데이타 처리시스템.

상기 [1]의 구성에 의하면, 반도체 기억장치의 내부회로의 동작모드를 지정하는 신호(이하, 기능신호라고 한다)를 외부어드레스단자로부터 페치할 수가 있다. 따라서, 동작모드의 지정을 용이하게 실행할 수 있다는 효과가 얻어진다. 또, 이 반도체 기억장치가 마이크로 프로세서와 결합되는 것에 의해 마이크로 프로세서의 처리부담이 경감된 데이타 처리시스템을 제공할 수가 있다.

또, 상기 [7]의 구성에 의하면, 반도체 기억장치의 로우어드레스 페치용 제어신호인 로우어드레스 스트로브신호()를 받는 외부단자, 컬럼어드레스 페치용 제어신호인 컬럼어드레스 스트로브신호()를 받는 외부단자 및 라이트제어용 신호인 라이트 이네이블신호()를 받는 외부단자에 각각 공급되는 신호에 의거해서 여러가지 동작모드 중의 한가지를 지정하는 신호가 유지회로에 설정된다. 따라서, 동작모드의 설정을 용이하게 실행할 수 있다는 효과가 얻어진다. 또, 이 반도체 기억장치가 마이크로 프로세서와 결합되는 것에 의해 마이크로 프로세서의 처리부담이 경감된 데이타 처리시스템을 제공할 수가 있다.

제l도에는 본 발명의 1실시예의 블럭도가 도시되어 있다. 동일도면의 각 회로블럭은 공지의 반도체 집적회로의 제조기술에 의해서, 특히 제한되지는 않지만 단결정실리콘과 같은 l개의 반도체기판상에 있어서 형성된다. 본 실시예의 반도체 기억장치는 데이타 출력단자군 Do, 데이타 입력단자군 Di, 직렬데이타 출력단자군 Ds, 어드레스신호를 위한 단자 ATo∼ATi, 전원단자 Vcc 및 기준전위단자 또는 접지단자 GND와 함께 로우어드레스 스트로브신호를 위한 단자, 컬럼어드레스 스트로브신호를 위한 단자, 라이트 이네이블신호를 위한 단자및 시프트 제어용 클럭신호를 위한 단자 CLK를 갖는다. 어드레스단자 ATo∼ATi에는 로우어드레스신호 AXO∼AXi 및 컬럼어드레스신호 AYO∼AYi가 소위 어드레스 멀티플렉스방식에 따라서 시분할적으로 공급된다. 어드레스단자에는 또, 기능설정회로 FN을 위한 다음에 기술하는 입력신호가 부여된다.

특히 제한되지 않지만, 이 반도체 기억장치는 4비트의 데이타신호의 동시액세스가 가능한 구성, 즉 X4비트 구성으로 된다. 그 때문에, 데이타 출력단자군 Do, 데이타 입력단자군 Di 및 직렬데이타 출력단자군 Ds는 제1도에 있어서는 각각 단일의 단자와 같이 도시되어 있지만, 실제로는 4개씩의 단자로 이루어진다.

실시예의 반도체 기억장치는 X4비트 구성의 다이나믹형 메모리부 RAM과 함께 다음에 설명하는 화상처리동작을 고속으로 실행하기 위한 내부회로가 부가되어 있다. 특히 제한되지 않지만, 동일도면에 있어서의 메모리부 RAM은 데이타신호의 각 비트에 1 대 1로 대응되는 4조의 메모리어레이, 센스앰프 및 어드레스디코더회로로 구성된다. 1조의 메모리어레이, 센스앰프 및 어드레스 디코더회로는 예를들면 제6도에 도시되어 있다. 메모리 어레이부는 매트릭스 형상으로 배치된 어드레스 선택용 MOSFET(절연 게이트형 전계효과 트랜지스터) Qm과 정보기억용 캐패시터 Cs로 이루어지는 다이나믹형 메모리셀을 포함하고 있다.

상기 메모리셀의 어드레스 선택용 MOSFET Qm은 그의 게이트가 대응하는 워드선 WL에 결합되고, 드레인이 대응하는 상보데타선 DL,중의 한쪽의 데이타선에 결합되어 있다.

데이타리드에 있어서, 1워드선분의 메모리셀에서 리드된 데이타신호는 메모리어레이의 상보데이타선에 부여되고, 각각 예시적으로 도시되어 있는 스위치 MOSFET Q10, Q1l 등을 거쳐서 합계 4조로 이루어지는 시프트레지스터 SR의 각 비트에 병렬로 전송된다. 이들의 MOSFET Q10, Q11은 그의 게이트에 공통으로 공급되는 타이밍신호 Фs에 의해서 스위치제어된다. 타이밍 신호 Фs에 의해서 상기 데이타신호의 전송타이밍이 제어된다. 시프트레지스터 SR은 실질적으로 병렬/직렬 변환기로서 동작된다. 이와 같은 메모리어레이에 있어서의 1워드선분의 기억정보를 병렬로 리드하고, 그것을 합계 4조로 이루어지는 시프트 레지스터 SR에 의해서 4개의 직렬신호로 변환하고, 각각의 직렬신호를 외부단자 Ds로 송출시키는 기능은 CRT의 레스터스캔 타이밍에 동기해서 표시할 컬러화소를 구성하는 적, 청, 녹 및 휘도의 도형데이타를 발생시키는데 있어서 편리한 것으로 된다.

로우어드레스버퍼 R-ADB는 로우어드레스 스트로브신호에 의거해서 형성되는 타이밍신호 Фr에 동기해서 외부어드레스신호 AXO∼AXi를 페치하고, 제3도의 메모리부 RAM에 있어서의 로우어드레스 디코더 R-DCR로 전달될 내부상보 어드레스신호를 형성한다. 메모리부 RAM에 포함되는 로우어드레스 디코더 R-DCR은 다음에 기술하는 바와 같이 그의 어드레스신호의 해독을 실행함과 동시에 워드선 선택타이밍신호에 동기해서 소정의 워드선 및 더미워드선의 선택동작을 실행한다.

컬럼 어드레스버퍼 C-ADB는 통상의 메모리액세스에 있어서는 로우어드레스 스트로브신호에 대해 지연되어 공급되는 컬럼어드레스 스트로브신호에 의거해서 형성되는 타이밍신호 Фc에 동기해서 외부어드레스신호 AYO∼AYi를 페치하고, 그것을 제6도의 컬럼어드레스 디코더 C-DCR에 전달한다. 메모리부 RAM에 포함되는 컬럼어드레스 디코더 C-DCR은 그의 어드레스신호의 해독을 실행함과 동시에 데이타선 선택타이밍신호 Фy에 동기해서 데이타선의 선택동작을 실행한다.

이 실시예에 있어서 어드레스단자 ATo∼ATi는 주로 로우어드레스신호 AXO∼AXi 및 컬럼어드레스신호 AYO∼AYi를 수신하지만, 다음에 기술하는 소정의 조건하에서 데이타 입력회로 IB, 논리연산회로 LU 및 게이트회로 G의 제어를 위한 기능신호를 수신할 수 있게 된다. 이것에 따라서, 예를들면 컬럼어드레스버퍼 C-ADB는 상기와 같은 어드레스신호 AYO∼AYi를 페치함과 동시에 일정한 동작조전하에서 상기 어드레스단자를 거쳐서 공급되는 기능신호를 페치하고, 그것을 기능설정회로 FN에 전달한다.

또한, 로우어드레스버퍼 R-ADB의 출력을 기능설정회로 FN에 공급하는 것도 가능하다. 그러나, 다음에 더욱 상세하게 설명하는 바와 같이 재생동작과 기능데이타를 위한 프리세트동작을 동시에 실행시킬 수있도록 하기 위해서 상기의 구성으로 되는 것이 바람직하다.

상기 기능설정회로 FN은 다음에 기술하는 타이밍 제어회로 TC에 의해서 형성되는 타이밍신호 Ф_fn에 의해 그것의 입력동작이 제어되고, 입력동작상태로 되었을 때 상기 컬럼어드레스버퍼 C-ADB를 통해서 페치된 신호를 해독하고, 특히 제한되지 않지만 논리연산회로 LU의 연산모드를 설정하기 위한 연산모드신호 fn, 데이타입력회로 IB의 동작을 선택적으로 무효로 하기 위한 마스크신호 MS0∼MS3 및 상기 데이타입력회로 IB의 출력신호를 논리연산회로 LU를 통하지 않고 그대로 메모리부 RAM의 입출력노드 I/O에 전달시키도록 게이트회로 G를 제어하기 위한 패스신호 ps 등을 발생한다.

상기 논리연산회로 LU는 상기 4조의 메모리부 RAM에 대응한 4조의 회로로 이루어지고, 그의 한쪽의 입력에 마련된 래치회로 F로부터의 데이타신호와 데이타입력회로 IB를 통해서 외부단자 Di에서 공급되는 라이트신호를 받고, AND, NAND, OR, NOR, 반전 및 배타적 논리합 동작 등의 각종 논리연산동작을 그의 연산모드신호 fn에 따라서 실행한다.

상기 래치회로 F는 그의 입력단자가 대응하는 메모리부 RAM의 입출력노드 I/O에 결합되고, 선택된 메모리셀의 기억정보를 유지한다. 논리연산회로 LU는 예를들면 여러개의 논리게이트회로와 그의 신호전달경로를 전환하는 멀티플랙서회로의 조합으로 구성할 수가 있다. 논리연산회로 LU의 보다 바람직한 회로에 대해서는 다음에 제8도에 따라서 설명한다.

여기에서, 외부단자 Di에서 공급되는 라이트 데이타신호가 그대로 메모리부 RAM에 라이트될 예정일 때, 그 라이트 데이타신호가 비교적 신호전파 지연시간이 큰 상기 논리연산회로 LU를 거쳐서 메모리부 RAM에 공급되면 그 회로 LU의 신호전달시간만큼 신호전달이 지연되어 버린다. 게이트회로 G는 그것이 상기 패스신호 ps에 따라서 제어되는 것에 의해서, 상기 데이타 입력회로 IB의 출력신호를 그대로 메모리부 RAM의 입출력노드 I/O에 전달한다. 이와 같은 동작에 의해서 라이트동작을 고속으로 실행할 수 있다.

데이타 입력회로 IB는 합계 4조의 회로로 이루어지고, 그 동작이 타이밍신호 Ф_fn에 의해서 제어된다. 데이타 입력회로 IB는 그것이 타이밍신호 Ф_fn에 의해서 동작상태로 되었을 때 외부단자 Di에서 공급되는 4비트의 라이트 데이타신호를 각각 증폭하고 내부라이트신호를 형성한다. 데이타 입력회로 IB는 또, 상기 타이밍신호 Ф_fn에 따른 동작상태가 상기 기능설정회로 FN에 의해 형성되는 마스크신호 MS0∼MS3에 따라서 선택적으로 무효로 된다. 즉, 상기 4조의 회로중, 임의의 회로의 동작이 무효로 된다. 이와 같은 외부라이트신호에 대한 마스크동작은 적, 청, 녹 및 휘도신호로 이루어지는 1개의 화소데이타 중의 어느것인가 1개내지 3개의 신호를 선택적으로 입력하는 경우에 편리한 기능으로 된다.

데이타 출력회로 OB는 합계 4조의 회로로 이루어지고, 그 동작이 타이밍신호 Ф_op에 의해서 제어되고, 타이밍신호 Ф_op에 의해서 그것이 동작상태로 되었을 때 메모리부 RAM의 대응하는 입출력노드 I/O의 합계4비트의 신호를 각각 증폭해서 외부단자 Do로 송출시킨다.

타이밍제어회로 TC는 외부에서 공급되는 어드레스 스트로브신호,), 라이트 이네이블신호와 시프트레지스터 SR의 동작을 위한 클럭신호 CLK를 받고, 이를 신호의 조합에 의해서 지시되는 동작모드를 식별하고 또 상기 예시적으로 도시된 타이밍신호 Ф_c, Ф_r, Ф_fn등 이의에 내부회로의 동작에 필요로 되는 각종 동작타이밍신호를 형성한다. 타이밍 제어회로 TC는 여러개의 논리게이트회로, 신호지연회로 및 신호유지회로에 의해 구성된다. 단, 타이밍 제어회로 TC의 구체적인 내부구성은 입력제어신호와 그것에 의거해서 얻어질 타이밍신호와의 관계가 명확하게 되면 비교적 용이하게 결정되므로 도시하지 않는다.

타이밍 제어회로 TC는 기본적으로 다음과 같이 해서 동작모드의 식별을 실행하도록 구성된다.

즉, 타이밍 제어회로 TC는 로우어드레스 스트로브신호가 하이레벨과 같은 인액티브레벨에서 로우레벨과 같은 액티브레벨로 돠는 타이밍에 있어서 컬럼어드레스 스트로브신호및 라이트 이네이블신호가 로우레벨과 같은 이네이블레벨로 되어 있으면, 그들 신호의 조합에 의해서 프리세트 동작모드가 지시되어 있는 것으로 간주한다. 특히 제한되지 않지만, 프리세트 동작모드는 로우어드레스 스트로브신호가 재차 하이레벨로 될 때까지 계속된다. 이 프리세트 동작모드에 있어서 타이밍 제어회로 TC는 기능설정회로 FN에 데이타신호를 페치시키기 위한 타이밍신호 Ф_fn을 발생한다.

타이밍 제어회로 TC는 또, 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화되는 타이밍에 있어서 라이트 이네이블신호가 하이레벨의 디스이네이블로 되어 있으면, 그들 신호의 조합에 의해서 통상의 메모리액세스동작이 지시되어 있는 것을 간주한다. 재생제어회로 REFC는 특히 제한되지 않지만, 재생용 어드레스신호를 형성하는 도시하지 않은 재생어드레스 카운터회로를 포함하고 있다. 상기 타이밍제어회로 TC는 로우어드레스 스트로브신호에 앞서서 컬럼어드레스 스트로브신호가 로우레벨로 되었으면, 재생동작모드가 지시된 것으로 간주한다. 타이밍 제어회로 TC는 이때 로우어드레스 스트로브신호가 로우레벨로 되면, 그것에 동기해서 재생신호 Ф_rf를 형성한다. 재생 어드레스 카운터회로는 이 재생신호 Ф_rf를 받아서 스테핑동작(계수동작)을 실행한다. 재생동작모드일 때 상기 재생제어회로 REFC내의 재생어드레스 카운터회로에서 형성된 재생용 어드레스신호는 로우어드레스버퍼 R-ADB의 입력으로 전달되어 이 로우어드레스버퍼 R-ADB를 통해서 메모리부 RAM의 로우디코더에 공급된다.

제6도에는 상기 메모리부 RAM의 1실시예의 회로도가 도시되어 있다.

1비트의 메모리셀 MC는 그 대표로서 도시되어 있는 바와 같이 정보기억용 캐패시터 Cs와 어드레스선택용 MOSFET Qm으로 이루어지고, 그것에 있어서 논리 "1", "0"의 정보는 캐패시터 Cs에 전하가 있는지 없는지의 형태로 기억된다. 정보의 리드는 MOSFET Qm을 온(ON)상태로 해서 캐패시터 Cs를 공통의 데이타선 DL에 결합시키고, 데이타선 DL의 전위가 캐패시터 Cs에 축적되어 있던 전하량에 따라서 어떻게 변화되고 있는가를 감지하는 것에 의해서 실행된다.

고집적 대용량의 메모리인 경우, 메모리셀 MC가 작은 사이즈로 되고 또 데이타선 DL에 많은 메모리셀이 결합되게 되므로, 상기 캐패시터 Cs와 데이타선 DL의 도시하지 않은 부유용량 Co와의 비 Cs/Co는 매우 작은 값으로 된다. 따라서, 상기 캐패시터 Cs에 축적되어 있던 전하량에 따라서 데이타선 DL에 부여되는 전위변화 또는 신호는 매우 미소한 값으로 된다.

이와 같은 미소한 신호를 검출하기 위한 기준전위를 형성하기 위해서 더미셀 DC가 마련되어 있다. 이 더미셀 DC는 특히 제한되지 않지만, 그 캐패시터 Cd의 용량값이 메모리셀 MC의 캐패시터 Cs의 거의 절반인 것을 제외하고 메모리셀 MC와 동일 제조조건, 동일 설계정수로 제작된다. 캐패시터 Cd는 어드레싱에 앞서서 MOSFET Qd에 의해서 접지전위로 방전된다. 이와 같이, 캐패시터 Cd는 그 용량값이 캐패시터 Cs의 약 절반의 용량값으로 설정되어 있으므로, 메모리셀 MC로부터의 리드신호의 거의 절반과 동일한 기준전압을 형성하게 된다. 1쌍의 평행하게 배치된 상보데이타선 DL,(폴디드비트선 또는 디지트선)에 결합되는 메모리셀의 수는 검출정밀도를 향상시키기 위해 서로 동일하게 된다. 특히 제한되지 않지만, 상보데이타선 DL,의 각각에 1개씩의 더미셀 DC가 결합되어 있다. 또, 각 메모리셀 MC는 1개의 워드선 WL과 상보데이타선쌍의 한쪽 사이에 결합되어 있다. 각 워드선 WL이 1쌍의 데이타선의 양쪽과 교차되어 있으므로, 워드선 WL과 각 데이타선 사이의 바람직하지 않은 정전결합에 의해서 데이타선쌍의 한쪽에 커플링노이즈가 남게 되더라도 그 커플링노이즈와 실질적으로 동일한 노이즈가 데이타선쌍의 다른쪽에도 남는다. 다음에 기술하는 차동형의 센스앰프는 상기 노이즈, 즉 공통모드 노이즈에 대해서는 실질적으로 감지하지 못한다.

어드레싱에 있어서 상보데이타선쌍 DL,의 한쪽에 결합된 메모리셀 MC가 선택된 경우, 다른쪽의 데이타선에는 반드시 더미셀 DC가 결합되도록 1쌍의 더미워드선의 DWL,의 한쪽이 선택된다.

센스앰프 SA는 특히 제한되지 않지만, 1쌍의 교차결합된 MOSFET Q1, Q2를 갖고, 이들 MOSFET에 의한 신호의 정귀환 작용에 의해 상보메모리선 DL,에 나타난 미소한 신호를 차동적으로 증폭한다. 이 정귀환동작은 특히 제한되지 않지만, 다음과 같이 2단계로 나누어서 실행된다. 즉, 제1단계동작은 비교적 작은 컨덕턴스로 된 MOSFET Q7이 비교적 빠른 타이밍 신호 Фpa1에 의해서 도통되기 시작하면 동시에 개시된다. 이때, 어드레싱에 의해서 상보데이타선 DL,에 부여된 전위차에 따라 높은 쪽의 데이타선 전위는 느린 속도로, 낮은 쪽의 데이타선 전위는 바른 속도로 함께 그 차가 넓혀지면서 하강해 간다.

상기 전위차가 어느 정도 커진 타이밍에서 제2단계동작이 개선된다. 즉, 비교적 큰 컨덕턴스로 된 MOSFET Q8이 타이밍 신호 Фpa2에 의해서 도통된다. 이것에 의해서, 상기 낮은 쪽의 데이타선 전위가 급속하게 저하한다. 이와 같이, 2단계에 걸쳐서 센스앰프 SA의 동작을 실행시키는 것에 의해서 상기 높은쪽의 전위의 대폭적인 하강이 방지된다. 이렇게 해서, 낮은 쪽의 전위가 교차결합된 MOSFET의 임계값전압 이하로 저하였을 때 정귀환 동작이 종료하고, 높은 쪽의 전위의 하강은 전원전압 Vcc보다 낮고 상기임계값 전압보다 높은 전위에 머무름과 동시에 낮은 쪽의 전위는 최종적으로 접지전위(OV)에 도달한다.

상기의 어드레싱시에 일단 파괴되기 시작한 메모리셀 MC의 기억정보는 이 센스동작에 의해서 얻어진 하이레벨 또는 로우레벨의 전위가 그대로 공급되는 것에 의해서 회복된다. 그러나, 상술한 바와 같이 하이레벨이 전원전압 Vcc에 대해서 일정값이상 하강하면, 몇번인가의 리드, 리라이트를 반복하고 있는 중에 논리"0"으로서 리드되는 오동작이 발생한다. 이 오동작을 방지하기 위해서 마련되는 것이 액티브 리스토어회로 AR이다. 이 액티브 리스트어회로 AR은 로우레벨의 신호에 대해서 아무런 영향도 끼치지 않고, 하이레벨의 신호만 선택적으로 전원전압 Vcc의 전위로 부스트(승압)하는 작용을 한다.

프리차지회로 PC는 도시한 바와 같이 각각 상보데이타선 사이에 결합되어 있고, 메모리셀의 선택개시전에 각 상보데이타선 DL,를 프리차지레벨로 되도록 타이밍신호 Фpc에 의해서 동작된다.

동일도면에서 대표로서 도시되어 있는 데이타선쌍 DL,는 컬럼스위치 CW를 구성하는 MOSFET Q3, Q4를 거쳐서 공통 상보데이타선쌍 CDL,에 접속된다. 다른 대표로서 도시되어 있는 데이타선쌍도 마찬가지로 MOSFET Q5, Q6을 거쳐서 공통 상보데이타선쌍 CDL,에 접속된다. 이 공통 상보네이타선쌍 CDL,는 상기 제1도에 도시한 입출력노드 I/O에 대응하고 있다.

센스앰프 SA, 액티브 리스토어회로 AR 및 프리차지회로 PC의 동작제어를 위한 타이밍신호 Фpal, Фpa2, Фrs, Фpc, 더미메모리셀 DC의 리세트를 위한 타이밍신호 Фd, 로우어드레스 디코더 R-DCR을 위한 워드선 선택타이밍신호 Фx 및 컬럼어드레스 디코더 C-DCR을 위한 데이타선 선택타이밍신호 Фy는 제1도의 타이밍 제어회로 TC에 의해서 형성된다.

제6도의 메모리부의 동작의 타임시퀀는 공지의 다이나믹형 RAM의 그것과 실질적으로 동일하게 된다. 그 때문에, 각 회로의 동작에 대한 설명은 생략한다.

상기 구성의 메모리어레이 MARY에 있어서의 각 상보데이타선 DL,는 상기 제1도에 도시한 바와같은 스위치 MOSFET Q10, Q11 등을 거쳐서 제1도의 시프트 레지스터 SR의 대응하는 입력단자에 결합된다. 1개의 선택워드선에 결합된 메모리셀에서 상보데이타선 DL,에 부여되고 또한 상기 센스앰프 SA와 액티브 리스토어회로 AR의 동작에 의해서 증폭된 메모리셀의 리드신호는 타이밍신호 Фs에 동기해서 병렬로 시프트레지스터 SR에 전달된다.

로우어드레스 디코더 R-DCR 및 컬럼어드레스 디코더 C-DCR은 상기 로우어드레스버퍼 R-ADB 및 컬럼어드레스버퍼 C-ADB에 의해서 각각 형성된 내부상보 어드레스신호를 받아 1개의 워드선 및 더미워드선을 위한 선택신호 및 컬럼스위치 선택신호를 형성한다. 이것에 의해서, 메모리셀 및 더미셀의 어드레싱이 실행된다. 즉, 로우어드레스 디코더 R-DCR은 로우어드레스 버퍼 R-ADB에서 공급되는 내부 상보어드레스신호를 해독하고, 1개의 워드선과 이것에 대응한 더미워드선을 선택하는 동작을 워드선 선택타이밍신호Фx에 동기해서 실행한다.

컬럼어드레스 디코더 C-DCR은 컬럼어드레스버퍼 C-ADB에서 공급되는 내부 상보어드레스신호를 해독하고, 데이타선 선택타이밍신호 Фy에 동기해서 1쌍의 상보데이타선을 공통 상보데이타선에 결합시키는 컬럼스위치 MOSFET의 게이트에 전달되는 선택신호를 형성한다.

다음에, 제2도∼제4도에 도시한 타이밍도에 따라서 이 실시예의 반도체 기억장치의 동작의 1예를 설명한다.

먼저, 재생동작은 다음과 같이 된다.

즉, 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화되기 전에 컬럼어드레스 스트로브신호와 라이트 이네이블신호 가제2도 및 제2도 c에 각각 도시되어 있는 바와 같이 로우레벨로 된다. 또한, 제2도 b 및 제2도 c는 재생동작과 함께 다음에 설명하는 설정동작이 지시될 때의 파형을 도시한 것이다. 재생동작의 지시는 라이트 이네이블신호에 영향을 받지 않는다, 타이밍제어회로 TC는 컬럼어드레스 스트로브신호가 이와 같이 사선에 로우레벨로 되었으면, 재생동작모드를 위한 제어동작을 개시한다. 즉, 타이밍 제어회로 TC는 실질적인 칩선택신호인 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 되는 타이밍에서 컬럼어드레스 스트로브신호 CAS가 로우레벨인 것을 판정하고, 그결과로서 재생제어신호 Фrf를 발생함과 동시에 재생사이클에서 동작되는 각종 회로를 위한 각종 타이밍신호를 발생한다(CAS 비포(before)리프레시).

로우어드레스버퍼 R-ADB의 입력단자는 재생제어신호 Фrf에 의해서 재생제어회로 REFC의 출력을 선택하도록 재생제어회로 REFC의 출력단자에 결합되고, 외부어드레스단자 ATo∼ATi와 분리된다. 이것에 따라서, 재생제어회로 REFC에서 형성된 재생어드레스신호는 로우어드레스버퍼 R-ADB를 거쳐서 로우어드레스 디코더 R-DCR에 전달된다. 타이밍제어회로 TC는 메모리부 RAM에 있어서의 로우계 회로를 위한여러가지의 타이밍신호를 발생한다. 그 결과로서, 워드선의 선택동작, 센스앰프 SA 및 액티브 리스토어회로 AR의 일련의 동작에 의한 재생동작이 실행된다.

기능설정회로 FN의 데이타입력은 다음과 같이 실행된다. 기능설정회로 FN을 위한 프리세트 동작모드는 상술한 바와 같이 로우어드레스 스트로브신호가 로우레벨로 되기 전에 컬럼어드레스 스트로브신호및 라이트 이네이블신호가 로우레벨로 되는 것에 의해서 지시된다.

타이밍 제어회로 TC는 상기 라이트 이네이블신호가 제2도 C 및 제3도 C에 도시한 바와 같이 사전에 로우레벨로 되어 있었다면, 상기 로우어드레스 스트로브신호의 로우레벨로의 변화에 응답해서 컬럼어드레스버퍼 C-ADB를 활성화시키기 위한 타이밍신호 Фc와 기능설정회로 FN을 기동시키기 위한 제3도 f에 도시된 바와 같은 타이밍신호 Фfn을 발생한다.

외부단자 ATo∼ATi에 제2도 d에 도시한 바와 같은 타이밍에서 공급되는 기능신호 F는 타이밍신호 Фc가 발생되는 것에 의해서 컬럼어드레스버퍼 C-ADB에 페치된다. 기능설정회로 FN은 타이밍신호 Фfn이 발생되는 것에 의해서 입력동작 상태로 된다. 따라서, 상기 컬럼어드레스버퍼 C-ADB에 페치되고 또한 그것에서 출력되는 기능신호 F는 이때 동작상태로 된 기능설정회로 FN에 페치된다. 기능설정회로 FN은 상기 페치한 기능신호 F를 유지함과 동시에 그것을 해독하여 다음에 설명하는 여러 동작을 위한 각종 동작모드신호를 형성한다.

제2도 a∼제2도 c 및 제3도 a∼제3도 c에 도시된 바와 같이 라이트 이네이블신호가 로우어드레스 스트로브신호의 로우레벨로의 변화에 선행해서 로우레벨로 됨과 동시에 컬럼어드레스 스트로브신호도 로우레벨로 되면, 그것에 따라서 상기 프리세트동작과 함께 재생동작도 실행된다. 여기에서, 재생동작에 있어서 컬럼계 타이밍신호인 데이타선 선택타이밍신호 Фy는 필요로 되지 않는다. 또, 컬럼어드레스 디코더 C-DCR의 동작은 재생동작이 실행되는데 있어서 필요로 되지 않는다. 그러므로, 컬럼어드레스 디코더 C-DCR을 상술한 바와 같이 기능신호 F의 입력을 위해 이용할 수가 있다. 이와 같이 해서, 재생동작과 기능신호 F의 페치동작이 동일 동작사이클(재생사이클) 중에서 병행해서 실행된다.

상기 어드레스 스트로브신호,및 라이트 이네이블신호가 하이레벨로 되면, 그것에 따라서 타이밍 제어회로 TC에 있어서의 도시하지 않은 내부회로가 리세트상태로 된다. 이 리세트상태에 있어서도 상기 기능설정회로 FN은 상기 페치한 기능신호 F를 유지하도록 구성된다. 기능설정회로 FN내의 기능신호 F는 재차 프리세트동작이 실행되면 그것에 의해서 변경된다.

다음에, 통상의 메모리액세스동작은 다음과 같이 된다.

프리세트동작 모드가 지시되어 있지 않은 상태에 있어서, 즉 라이트 이네이블신호가 사전에 로우레벨로 되어 있지 않은 상태에 있어서 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화되면, 타이밍 제어회로 TC는 그것에 응답해서 타이밍신호 Фr을 발생한다. 로우어드레스버퍼 R-ADB는 타이밍신호 Фr에 따라서 동작상태로 되고, 외부어드레스단자 ATo∼ATi에서 공급된 어드레스신호를 로우어드레스신호 AX(AXO∼AXi)로서 페치한다. 그후, 상기 타이밍 제어회로 TC는 메모리부 RAM의 로우계회로를 위한 워드선 선택타이밍신호 Фx, 센스앰프 동작타이밍신호 Фpal, Фpa2 및 액티브 리스토어 동작타이밍신호 Фm를 시계열적으로 발생하고, 그 결과로서 로우계의 선택동작을 실행시킨다.

로우어드레스 스트로브신호의 변화후에 컬럼어드래스 스트로브신호가 하이레벨에서 로우레벨로 변화되면, 타이밍제어회로 TC는 그것에 응답해서 타이밍신호 Фc를 발생한다. 컬럼어드레스버퍼 C-ADB는 타이밍신호 Фc를 발생한다. 컬럼어드레스버퍼 C-ADB는 타이밍신호 Фc에 의해서 동작상태로 되고, 외부어드레스단자 ATo∼ATi에서 공급된 어드래스신호를 컬럼어드레스신호 AY(AYO∼AYi)로서 페치한다. 그 후, 상기 타이밍 제어회로 TC는 도시하지 않지만, 상기 데이타선 선택타이밍신호 Фy를 발생하여 데이타선의 선택동작을 실행시킨다. 즉, 어드레스신호 AX와 AY에 의해서 지정된 메모리셀의 기억정보 DA는 공통 상보데이타선 CDL, CDL(입출력노드 I/O)에 부여된다. 입출력노드 I/O의 기억정보 DA는 래치회로 F에 페치된다. 입출력노드 I/O의 기억정보 DA는 래치회로 F에 페차된다. 래치회로 F는 그 데이타 페치동작이 타이밍 제어회로 TC에서 출력되는 다음과 같은 타이밍신호에 의해서 제어된다. 즉, 래치회로 F를 위한 타이밍신호는 데이타선 선택타이밍신호 Фy에 의해서 컬럼스위치회로 C-SW(제6도)가 동작된 후의 소정기간만 발생된다. 래치회로 F의 이와 같은 타이밍신호에 의한 제어에 의해서 다음에 설명하는 논리연산회로 LU에서 신호가 출력되었을 때의 래치회로 F의 유지데이타의 바람직하지 않은 변화가 방지된다.

이와 같은 동작의 결과로서 입출력노드 I/O에 부여된 정보 DA가 어떻게 처리되는가는 다음과 같이 라이트 이네이블신호에 의해서 실질적으로 결정된다.

라이트 이네이블신호가 로우레벨로 되는 것에 의해서 라이트 동작모드가 지시된 경우, 데이타 입력회로 IB를 동작상태로 시키는 타이밍신호 Фin이 발생된다. 이것에 따라서, 외부단자 Di에서 공급된 라이트신호 DB가 데이타 입력회로 IB에 페치된다.

제4도 e는 타이밍신호 Фin의 타이밍도이다. 타이밍신호 Фin은 컬럼어드레스 스트로브신호(제4도 b)가 로우레벨로된 후, 라이트 이네이블신호가 제4도 C의 점선과 같이 로우레벨로 되면 그것에 따라서 제4도 e의 점선과 같이 하이레벨로 된다. 타이밍신호 Фin은 라이트 이네이블신호가 하이레벨로 되돌아가면 그것에 따라서 로우레벨로 된다. 타이밍신호 Фin은 라이트 이네이블신호가 하이레벨 그대로이면, 로우레벨로 유지된다.

데이타 입력회로 IB에 페치된 라이트 데이타신호 DB와 레치회로 F에 사전에 페치된 신호 DA는 논리연산회로 LU에 공급된다.

상기 기능설정에 의해서 기능설정회로 FN이, 예를들면 논리연산회로 LU에 대해서 AND 연산을 지시하고 있으면, 논리연산회로 LU는 상기 래치회로 F의 신호 DA와 상기 라이트신호 DB의 AND 신호 DA·DB를 형성하고, 그것을 상기 입출력노드 I/O에 전달한다. 이것에 의해서, 상기 선택된 메모리셀에는 상기신호 DA·DB가 라이트된다. 이것에 의해, 1사이클의 라이트동작에 있어서 메모리셀의 기억정보를 그것과 외부단자에서 공급된 라이트신호의 논리연산의 결과로서 얻어지는 새로운 화소데이타로 치환할 수가 있다.

기능설정에 의해서 지시가능한 동작은 특히 제한되지 않지만, 상술한 바와 같은 연산모드동작과 함께 4비트의 데이타신호에 1 대 1 대응되는 합계 4개의 논리연산회로의 선택동작, 게이트회로 G의 제어동작 및 다음에 설명하는 마스크동작을 포함한다.

상기 기능설정에 의해 합계 4개의 논리연산회로 LU중의 1개 내지 3개가 비동작상태로 된 경우의 회로동작은 다음과 같이 된다. 특히 제한되지 않지만, 비동작상태의 논리연산회로 LU는 데이타 입력회로 IB의 동작에 관계없이 래치회로 F의 출력과 일치하는 데이타신호를 출력하게 된다. 그 때문에, 비동작상태로 된 논리연산회로 LU에 대응된 메모리부 RAM의 메모리어레이는 본래의 기억정보를 유지하는 것으로 된다. 동작상태의 논리연산회로 LU는 각각 래치회로 F의 출력과 데이타입력회로 IB의 출력과의 연산결과를 출력한다. 이 결과, 메모리부 RAM에 대해서 3 내지 1비트만 상기 논리연산결과의 라이트가 실행된다.

메모리셀의 기억정보를 외부단자에서 공급된 라이트신호로 치환하도록 기능이 설정된 경우의 회로동작은 다음과 같이 된다. 즉, 기능설정회로 FN에 제3도 f에 도시된 바와 같은 타이밍에서 새로운 기능신호 fn⁺가 설정되면, 그것에 따라서 기능설정회로 FN에서 제3도 g에 도시된 바와 같은 패스신호 ps가 출력된다. 데이타입력회로 IB의 출력과 입출력노드 I/O 사이에 마련된 게이트회로 G는 패스신호 ps에 의해서 개방된다. 이것에 의해, 데이타입력회로 IB를 통과한 라이트신호는 상기 논리연산회로 LU를 거치지 않고 게이트회로(3상태버퍼) G를 거쳐서 직접적으로 메모리부 RAM의 입출력노드(메모리어레이 MARY의 공통 상보데이타선)에 전달된다. 논리연산회로 LU가 여러가지 연산모드의 동작을 가능하게 하도록 비교적 복잡한 구성으로 되고 그 결과로서 비교적 큰 신호전파 지연시간을 갖는 것에 대해서, 게이트회로 G 그 자체는 비교적 단순한 구성으로 되어 비교적 작은 신호전파 지연시간밖에 갖지 않는다. 그 때문에, 이와 같은 게이트회로 G가 마련되는 경우, 종래의 다이나믹형 RAM과 마찬가지로 고속으로 라이트동작을 실행할 수가 있다.

기능실정에 의한 또 다른 동작상태는 다음과 같이 된다. 즉, 외부단자애서 공급되는 4비트의 라이트신호중의 특정한 비트만을 라이트하는 경우, 마스크신호 MS0∼MS3이 설정된다. 데이타입력회로 IB는 마스크신호 MA0∼MA3에 의해서 비동작상태로 된다. 이것에 의해서, 외부단자에 공급된 라이트신호가 무효로된다. 이 마스크기능은 메모리부 RAM의 어드레싱에 의해서 동시에 선택되는 합계 4개의 메모리셀중의 특정한 메모리셀에 대해서만 외부단자에서 공급되는 신호를 라이트하는 경우에 이용된다. 이와 같은 기능은 상기 게이트회로 G를 이용하는 바이패스모드일때에 게이트회로 G를 선택적으로 동작시키는 것에 의해서도 실현할 수가 있다.

이 실시예에 따르면, 이전의 프리세스동작에 있어서 사전에 설정된 기능데이타는 그 변경, 즉 새로운 프리세트동작이 실행되는 것에 의해서 전의 상태가 해제되고 새로운 기능데이타로 치환된다. 이와 같이 하는것에 의해서, 기능설정을 위한 동작사이클을 적게 할 수 있는 것이다. 통상, 화상처리에 있어서는 1개의 도형을 구성하는 화소 또는 특정한 영역을 구성하는 화상은 다수의 도트(비트)의 집합으로 이루어진다. 화상의 변경을 실행하는 경우, 동일한 논리연산이 상기 다수의 도트에 대해서 반복해서 실행된다. 이것에 따라서, 상기 기능설정데이타의 해제가 새로운 데이타의 설정에 의해서 치환되는 방법은 메모리의 이용을 편리한 것으로 한다.

리드동작은 종래의 X4비트 구성의 다이나믹형 RAM의 그것과 마찬가지로 된다. 또한, 이 경우 4비트의 화소신호 중 특정한 비트를 마스크하는 기능 또는 동작이 설정되어도 좋지만, 이와 같은 동작은 마이크로프로세서 측에서 그 비트의 처리를 실행하지 않도록 하는 것에 의해서 실현할 수 있다.

데이타 리드동작의 경우의 데이타 출력회로 OB에 부여되는 타이밍신호 Фop는 제4도 D와 같이 변화된다.

즉, 타이밍신호 Фop는 컬럼어드레스 스트로브신호가 제4도 b와 같이 로우레벨로 되면, 그것에 응답해서 제4도 d의 실선과 같이 하이레벨로 된다. 더욱 상세하게는 타이밍신호 Фop는 컬럼어드레스 스트로브신호에 관련되는 데이타선 타이밍신호 Фy가 출력된 후, 즉 메모리부 RAM의 정보가 입출력노드 I/O에 부여된 후에 하이레벨로 된다. 타이밍신호 Фop는 또, 라이트 이네이블신호가 제4도 c에 점선으로 도시되어 있는 바와 같이 로우레벨로 되었다면, 제4도 d에 점선으로 도시되어 있는 바와 같이 로우레벨로 유지된다.

일단, 하이레벨로 된 타이밍신호 Фop는 특히 제한되지 않지만, 로우어드레스 스트로브신호가 하이레벨로 되는 것에 따라서, 즉 칩이 선택상태에서 비선택상태로 되는 것에 따라서 로우레벨로 된다.

리드동작시에 있어서 데이타입력회로 IB를 위한 타이밍신호 Фin는 제4도 e에 실선으로 도시되어 있는바와 같이 로우레벨로 유지된다. 이것에 의해서, 데이타 입력회로 IB는 비동작상태로 놓여진다. 메모리부 RAM의 입출력노드 I/O에 있어서의 데이타는 변경되지 않는다.

제5도 c는 제1도의 전송게이트 MOSFET Q10∼Q11에 공급되는 타이밍신호 Фs의 타이밍도를 도시한 것이다.

타이밍신호 Фs는 컬럼어드레스 스트로브신호에 의거해서 형성된다. 더욱 상세하게는 타이밍신호 Фs는, 예를들면 로우어드레스 스트로브신호가 로우레벨로 되어 있을 때에 컬럼어드레스 스트로브신호가 하이레벨로 되었으면, 그것에 따라서 소정기간만 하이레벨로 된다. 메모리부 RAM의 각 상보데이타선 DL,의 리드데이타는 타이밍신호 Фs에 동기해서 시프트레지스터 SR에 공급된다. 그 결과, 시프트레지스터 SR의 데이타는 제5도 e에 도시되어 있는 바와 같이 갱신된다. 또한, 본질적이지는 않지만 MOSFET Q10, Q11 등이 온상태로 되었을때의 상보데이타선 DL,와 시프트레지스터 SR의 입력노드 사이에 발생하는 전하의 일시적인 재분배에 의해서 상보데이타선 DL,의 레벨은 제5도 d와 같이 일시적으로 변화된다.

직렬 리드동작은 상기 공지의 직렬 메모리와 거의 유사한 동작에 따라서 실행할 수가 있다. 즉, 외부에서 부여되는 클럭신호 CLK에 응답해서 타이밍제어회로 TC에서 시프트 클럭신호 Фsr이 출력된다. 이 시프트클럭신호 Фsr에 의해서 시프트 레지스터 SR이 동작된다. 이 실시예에서는 로우어드레스를 외부단자에서 공급되는 어드레스신호에 의해서 임의로 설정할 수 있으므로, 표시화면의 스크롤기능을 실현할 수가 있다. 즉, CRT의 최초의 레스터에 동기해서 설정되는 로우어드레스의 변경에 의해서 표시화면상의 도형을 위쪽 또는 아래쪽 방향으로 이동시키는 것이 가능하게 된다.

제7도는 데이다 입력회로 IB의 구체적인 회로예를 도시한 것이다.

도시한 데이타 입력회로 IB는 입력게이트회로 G1, MOSFET Q12∼Q19 및 인버터회로 IV로 이루어지는 데이타유지회로 또는 래치회로 및 게이트회로 G2∼G4로 이루어지는 출력회로로 구성된다.

입력게이트회로 G1은 2입력 NAND 회로로 이루어지고, 그 한쪽의 입력단자가 제1도의 단자군 d중의 하나에 결합되고 나머지 1개의 입력단자가 제1도의 타이밍제어회로 TC에 결합된다. 입력게이트회로 G1은 입력게이트를 구성함과 동시에 단자군 d에 공급되는 TTL 레벨과 같은 입력신호에 대한 파형정형회로 또는 레벨 판정회로를 구성하고 있다.

래치회는 그 동작이 타이밍제어회로 TC에서 공굽되는 상보타이밍신호, 에 의해서 제어된다.

출력회로는 그 동작이 타이밍 제어회로 TC에서 공급되는 타이밍 신호 Фin 및 기능설정회로 FN에서 공급되는 4비트의 마스크신호 MS0∼MA3 중의 하나인 MS0에 의해서 제어된다. 각 마스크신호는 그것이 하이레벨이면 마스크레벨로 간주되고, 로우레벨이면 비마스크레벨로 간주된다.

데이타입력회로 IB에 공급되는 타이밍신호는 제9도에 도시되어 있다.

타이밍신호 Фin은 제4도 e에 도시되고, 또 제9도 a에 도시된 바와 같이 변환된다.

타이밍신호 DIC는 제9도 b에 도시되어 있는 바와 같이 타이밍신호 Фin이 하이레벨로 된 후 소정기간만 하이레벨로 된다. 타이밍신호 Ф_DL, Ф_DL는 제9도 c에 도시되어 있는 바와 같이 타이밍신호 DIC에 응답해서 각각 하이레벨, 로우레벨로 된다.

MOSFET Q12∼Q19 및 인버터회로 IV로 이루어지는 래치회로는 타이밍신호 Ф_DL,가 각각 하이레벨, 로우레벨로 되면 그것에 따라서 게이트회로 G1을 거쳐서 공급되는 데이타신호를 페치한다. 이 래치회로는 또 타이밍신호 Ф_DL,가 각각 로우레벨, 하이레벨로 되면, 게이트회로 G1의 출력에 관계없이 이전의 레벨의 데이타신호를 유지한다.

게이트회로 G2∼G4로 이루어지는 출력회로는 마스크신호 MS0이 비마스크레벨, 즉 로우레벨로 되어 있으면, 제9도 d에 도시되어 있는 바와 같이 실질적으로 타이밍신호 Фin의 하이레벨기간과 동일한 기간에 있어서 유효레벨로 된다. 즉, 상보출력신호 di0,중의 한쪽이 하이레벨로 되고, 다른쪽이 로우레벨로 된다. 마스크신호 MS0이 제10도 b에 도시한 바와 같이 마스크레벨, 즉 하이레벨로 되어 있으면, 상보출력신호 diO,는 제10도 c에 도시되어 있는 바와 같이 타이밍신호 Фin에 관계없이 무효레벨의 상태, 즉 그의 양쪽이 하이레벨로 된 상태로 된다.

제8도는 논리연산회로 LU의 구체적인 회로예를 도시한 것이다. 논리연산회로 LU는 논리회로 G5A∼G5C, 전송게이트 MOSFET Q28로 구성되어 있다.

논리회로 G5A∼G5C는 서로 동일한 구성으로 된다. 그래서, 도면의 복잡화를 피하기 위해 논리회로 G5A만이 구체적으로 도시되어 있다. 도면에 있어서 논리회로 G5A∼G5C의 상호 대응하는 입력단자 및 출력단자에는 동일한 기호가 붙여져 있다.

논리회로 G5A 및 G5C의 제1입력단자 I2, I3에는 데이타입력회로 IB의 출력신호 di0,가 공급되고, 논리회로 G5B의 제1입력단자 I2, I3에는 제1도의 래치회로 F의 상보 출력신호 F0,가 공급된다.

논리회로 G5A 및 G5C의 제2입력단자 I1, 제3입력단자 I4에는 기능설정회로 FN의 출력신호 FC0∼FC3이 공급되고, 논리회로 G5B의 제2입력단자 I1 및 제3입력단자 I4에는 논리회로 G5A 및 G5C의 출력신호가 공급된다. 기능지시신호 FC0∼FC3의 조합은 16중류이며, 그것에 따라서 논리회로 G5A∼G5C는 기능지시신호 FC0∼FC3에 의해서 지시되는 1개의 연산동작을 실행한다.

전송게이트 MOSFET Q28은 입력데이타신호 di0과중의 적어도 한쪽이 로우레벨로 되면, 그것에 따라서 온상태로 된다.

그 때문에, 데이타입력회로 IB의 출력 di0,가 마스크신호 MS0에 의해서 마스크되어 있지 않으면, 논리연산회로 LU는 신호 di0,가 상보레벨로 되는 타이밍에 있어서 메모리부 RAM의 입출력노드 I/O에연산결과를 공급한다.

마스크신호 MS0이 마스크레벨로 되어 있으면, 신호 di0,는 모두 하이레벨로 유지된다. 이에 따라서, MOSFET Q28은 오프(OFF)상태로 유지된다. 이 경우, 입출력노드 I/O의 레벨은 말할 필요도 없이 논리연산회로 LU에 의해서는 변경되지 않는다.

제11도는 제1도의 타이밍 제어회로 TC와 변환가능한 다른 실시예의 타이밍 제어회로 TC의 블럭도이다.

이 타이밍 제어회로 TC는 시프트클럭신호 CLK, 로우어드레스 스트로브신호, 컬럼어드레스 스트로브신호및 라이트 이네이블신호와 함께 전송제어신호를 받게 된다.

전송제어신호 DT는 데이타출력회로 OB를 위한 타이밍신호 Фop, 데이타입력회로 IB를 위한 타이밍신호Фin 및 제1도의 MOSFET Q10∼Q11과 같은 전송게이트를 위한 타이밍신호 Фs의 제어를 위해 이용된다.

제12도는 데이타의 리드동작시 및 라이트동작시의 각종 신호의 타이밍도이다.

리드동작이 실행되어야 할 때 전송제어신호는 제12도 d에 실선으로 도시되어 있는 바와 같이 로우어드레스 스트로브신호의 하강과 컬럼어드레스 스트로브신호의 하강 사이의 기간에 있어서 로우레벨로 된다. 타이밍신호 Фop는 제어신호가 이와같이 사전에 로우레벨로 되어 있으면, 컬럼어드레스 스트로브신호의 로우레벨로의 변화에 응답해서 제12도 e에 실선으로 도시되어 있는 바와 같이 하이레벨로 된다. 반대로, 제어신호가 점선과 같이 하이레벨로 되어 있으면, 타이밍신호 Фop는 로우레벨 그대로 된다.

일단 하이레벨로 된 타이밍신호 Фop는 특히 제하되지 않지만, 제어신호 DT가 하이레벨로 되는 것에 따라서 로우레벨로 된다.

리드동작시에 있어서 데이타입력회로 IB를 위한 타이밍신호 Фin은 제12도 f에 도시되어 있는 바와같이 로우레벨로 유지된다.

타이밍신호 Фin은 제어신호가 하이레벨로 유지되어 있는 상태에 있어서 라이트 이네이블신호가 제12도 c에 점선으로 도시되어 있는 바와 같이 로우레벨로 되면 그것에 따라서 하이레벨로 된다.

상기와 같이 타이밍신호op의 출력이 제어신호에 의해서 제어되는 경우, 바람직한 회로동작이 가능하게 된다. 즉, 제어신호를 이용하지 않는 경우, 라이트 이네이블신호의 입력타임이 적당하게 되지 않으면 라이트동작시에 타이밍신호 Фin이 출력되기 전에 타이밍신호 Фop가 잘못해서 출력되어 버릴 우려가있다. 제어신호의 이용은 이와 같은 바람직하지 않은 동작의 방지를 가능하게 한다.

제13도는 전송제어신호에 의해서 타이밍신호 Фs가 형성되는 경우를 도시한 것이다.

특히 제한되지 않지만, 로우어드레스 스트로브신호및 컬럼어드레스 스트로브신호가 통상의 메모리 액세스동작에 있어서의 변화와 마찬가지로 변화되는 경우에 있어서, 전송제어신호가 로우어드레스 스트로브신호의 로우레벨로 변화되기 전에 로우레벨로 변화되어 있을 때는 시프트레지스터 SR로의 데이타의 설정이 지시된 것으로 간주된다. 이 경우, 타이밍신호 Фs는 제13도 d에 도시되어 있는 바와같이 전소제어신호의 하이레벨로의 상승에 응답해서 소정기간만 하이레벨로 된다.

또한, 제13도 e는 하프프리차지방식의 메모리부에 있어서의 상보데이타선 DL,의 신호파형을 도시한 것이다.

하프프리차지방식의 메모리부는, 예를들면 제14도와 같은 회로로 된다.

센스앰프 SA는 상보데이타선 DL,를 하프프리차지레벨에서 전원전압레벨까지 구동할 수 있도록 상보형 MOSFET Q30∼Q33으로 구성되어 있다. 센스앰프 SA의 동작제어를 위해 회로의 전원측과 접지측에 스위치 MOSFET Q34∼Q37이 마련되어 있다.

프리차지회로 PC는 상보데이타선 DL과의 상호를 단락하도록 동작되는 N채널 MOSFET Q38로 이루어진다. 프리차지동작 개시전의 상보데이타선 DL,의 레벨은 센스앰프 SA이전의 동작에 의해서 대략전원전압 Vcc 레벨과 대략 회로의 접지전위(OV)로 되어 있다. 이것에 따라서, 프리차지회로 PC가 동작원후의 상보데이타선 DL 및 DL의 프리차지레벨은 대략 전원전압 Vcc의 절반의 레벨로 된다.

하프프리차지방식의 메모리인 경우 프리차지레벨과 신호의 하이레벨 및 로우레벨의 차가 작으므로, 센스앰프 SA가 동작된 후 상브데이타선 DL 및의 레벨이 결정될 때까지의 시간을 짧게 할 수가 있다. 그때문에, 하프프리차지방식의 메모리는 고속동작이 가능하여 화상처리용의 메모리로서 적당하다.

본 발명에 따르면, 마음과 같은 효과를 얻을 수가 있다.

[1] 실질적인 칩선택신호의 공급타이밍과 다른 타이밍신호 내지 제어신호의 레벨의 조합에 의해서 메모리액세스동작과 유사한 동작에 의해 어드레스단자로부터의 신호를 기능신호로서 페치할 수 있으므로 기능설정을 용이하게 실행할 수 있다는 효과가 얻어진다.

[2] 실질적인 칩선택신호인 로우어드레스 스트로브신호의 하강타이밍에 앞서서 컬럼어드레스 스트로브신호와 라이트 이네이블신호가 로우레벨인 것을 식별해서 어드레스단자에서 공급된 신호로서 기능신호를 페치하는 것에 의해 기능설정동작과비포리프레시동작을 동시에 병행해서 실행할수 있다는 효과가 얻어진다.

[3] 어드레스단자에서 기능신호를 페치하는 것에 의해서 다비트로 이루어지는 기능신호를 구성할 수가 있다. 이것에 의해서, 여러종류의 기능설정이 가능하게 된다는 효과가 얻어진다.

[4] RAM내에 연산회로를 마련하는 것에 의해서 1회의 라이트사이클내에서 그의 어드레싱에 의해 선택된 메모리셀의 기억정보를 그의 기억정보와 외부단자에서 공급된 라이트신호의 연산결과로 치환할 수가 있다. 이것에 의해서, 도형의 작성이나 변경을 위한 화상처리를 고속으로 실행할 수 있다는 효과가 얻어진다.

[5] 기능모드의 한가지 기능으로서, 여러 비트의 신호중의 임의의 특정한 비트에 대해 마스크하는 것에 의해서 변경하고 싶지 않은 메모리셀의 기억정보를 배려하는 일없이 외부단자로부터의 라이트 신호나 그 연산을 실행할 수 있으므로 도형의 작성이나 변경을 용이하게 실행할 수 있다는 효과가 얻어진다.

[6] 상기 [4], [5]에 의해 마이크로 프로세서 내지 화상프로세서 등에서의 처리부담이 경감됨과 동시에 그 프로그램을 용이하게 실행할 수 있다는 효과가 얻어진다.

[7] 연산회로를 거치지 않고 데이타입력회로의 출력신호를 직접 메모리부의 입출력노드에 전달시키는 바이패스회로를 마련하는 것에 의해서 연산을 수반하지 않는 라이트동작의 고속화를 실현할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를들면, 데이타입력회로의 입력단자와 데이타출력회로의 출력단자는 공통의 외부단자에 결합해서 외부단자수를 줄이도록 하는 것이어도 좋다. 이 경우, 상기 데이타입력회로와 데이타출력회로의 동작을 제어하기위한 제11도에 도시된 바와 같은 제어신호가 일종의 출력 이네이블신호로 간주되고, 그 출력 이네이블신호가 타이밍제어회로에 공급되어 그 동작제어가 실행된다. 또한, 상기 출력이네이블신호를 실질적인 칩선택신호 전에 통상의 동작과는 다른 레벨로 하고, 상기 메모리부 RAM의 기억정보를 시프트레지스터 SR에 병렬로 출력시키는 타이밍신호를 형성하도록 하는 것이어도 좋다. 연산회로는 논리연산 이외에 산술연산을실행하는 것이어도 좋다. 로우(X) 및 컬럼(Y) 어드레스신호는 각각 독립된 외부단자에서 공급되는 것이어도 좋다. 이 경우, 칩선택신호에 의해서 RAM의 액세스가 개시되므로, 라이트 이네이블신호와의 조합에 의해서 상기 어느것인가의 어드레스단자와 그 신호를 받는 어드레스버퍼를 거쳐서 기능설정동작을 실현할수 있는 것이다. 재생동작은 외부단자에서 공급되는 재생제어신호에 의해 실행하도록 하는 것이어도 좋다. 이 경우에는 외부단자에서 재생주기를 설정할 수 있으므로, 재생동작과 병행해서 상기 직렬 리드동작을 위한 시프트레지스터의 병렬전송을 실행하도록 할 수도 있다.

또, 기능설정의 해제는 설정동작후의 라이트사이클의 종료와 함께 자동적으로 실행하도록 하는 것이어도 좋다. 메모리어레이는 스테이틱형 메모리셀로 구성하는 것이어도 좋다. 연산동작의 마스크를 위한 마스크신호 MS0∼MS3은, 예를들면 어드레스단자 ATo∼ATi 대신에 데이타단자 Di에서 공급되는 입력에 따라서 설정되어어도 좋다. 이 경우, 마스크신호를 위한 입력신호아 데이타단자 Di에 공급되고, 연산회로의 연산모드를 위한 입력신호가 어드레스단자에 각각 나뉘어서 공급되게 되므로, 그들 입력신호의 형성이 용이하게 된다.

본 발명은 화상처리 이외에 각종 데이타처리기능을 구비한 반도체 기억장치로서 널리 이용할 수가 있다.

Claims

마이크로 프로세서와 이 마이크로 프로세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 입력단자를 갖는 메모리부, 여러가지 동작모드를 갖고 지정된 동작모드에 따라서 동작하며 상기 메모리부에 기억될 데이타를 상기 입력단자에 부여하는 내부회로, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 받는 외부어드레스 입력단자, 상기 외부어드레스 입력단자에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로 및 상기 유지회로에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 상기 유지회로에 설정하는 타이밍을 제어하는 제어회로를 갖고, 상기 내부회로는 상기 유지회로에서 지정된 동작모드에 따라서 동작하는 데이타 처리시스템.
제1항에 있어서, 상기 메모리부는 다이나믹 랜덤 액세스 메모리를 포함하는 데이타 처리시스템.
제2항에 있어서, 상기 반도체 기억장치는 외부데이타 입력단자를 또 갖고, 상기 내부회로는 상기 메모리부에 기억될 데이타를 출력하는 연산회로를 포함하고, 상기 연산회로는 상기 외부데이타 입력단자에 부여된 제1 데이타와 상기 메모리부에서 리드된 제2 데이타를 받아서 상기 유지회로에서 지정된 동작모드에 따라 연산동작을 실행하는 데이타 처리시스템.
제3항에 있어서, 상기 반도체 기억장치는 로우어드레스는 스트로브신호를 받는 제1 외부단자. 컬럼어드레스 스트로브신호를 받는 제2 외부단자 및 라이트 이네이블신호를 받는 제3 외부단자를 또 갖고, 상기제어회로는 상기 제1, 제2 및 제3외부단자에 결합되고, 상기 로우어드레스 스트로브신호, 상기 컬럼어드레스 스트로브신호 및 상기 라이트 이네이블신호의 레벨을 검출하며, 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변환하는 타이밍에 있어서 상기 컬럼어드레스 스트로브신호 및 라이트 이네이블신호가 모두 로우레벨인 것에 따라서 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정 되는 데이타처리시스템.
제4항에 있어서, 상기 반도체 기억장치는 상기 메모리에 결합되고 상기 메모리부에서 출력된 병렬신호를 기억하며 이 병렬신호를 직렬로 출력하는 회로를 또 갖는 데이타 처리시스템.
제5항에 있어서, 상기 반도체 기억장치는 상기 제1 데이타를 상기 메모리부의 상기 입력단자에 부여하는 경로를 형성하는 게이트회로를 또 갖고, 상기 게이트회로는 상기 유지회로에서 지정된 동작모드에 따라서 동작하고, 상기 게이트회로를 도통상태로 하는 것에 의해 상기 제1 데이타가 상기 입력단자에 공급되는 데이타 처리시스템.
마이크로 프로세서와 이 마이크로 프르세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 여러가지 동작모드를 갖고, 상기 반도체 기억장치는 여러개의 워드선과 여러개의 데이타선과의 교점에 마련된 여러개의 메모리셀을 포함하는 메모리부, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로, 상기 메모리부에 결합되고 상기 유지회로의 출력에 의해 제어되는 내부회로, 로우어드레스 스트로브신호를 받는 제l 외부단자, 컬럼어드레스 스트로브신호를 받는 제2 외부단자, 라이트 이네이블신호를 받는 제3 외부단자 및 상기 제1,게2 및 제3 외부단자에 결합되고 상기 로우어드레스 스트로브신호, 상기 컬럼어드레스 스트로브신호 및 상기 라이트 이네이블신호의 레벨을 검출해서 상기 유지회로에 부여하는 신호를 출력하는 제어회로를 갖고, 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서 상기 컬럼어드레스 스트로브신호 및 라이트 이네이블신호가 모두 로우레벨인 것에 따라서 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정되는 데이타처리시스템.
제7항에 있어서, 상기 반도체 기억장치는 로우어드레스신호와 컬럼어드레스신호를 시분할적으로 받는 외부어드레스단자를 또 갖고, 상기 메모리부는 상기 로우어드레스신호에 의거해서 워드선을 선택하는 제1 선택회로와 상기 컬럼어드레스신호에 의거해서 데이타선을 선택하는 제2 선택회로를 포함하고, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 상기 유지회로에 설정된 후 상기 로우어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서의 상기 로우어드레스신호에 의거해서 상기 제1 선택회로가 동작하고, 상기 컬럼어드레스 스트로브신호가 하이레벨에서 로우레벨로 변화하는 타이밍에 있어서의 상기 컬럼어드레스신호에 의거해서 상기 제2 선택회로가 동작하며, 상기 제1 및 제2 선택회로의 동작에 의해 선택된 메모리셀의 정보가 상기 유지회로에서 지정되는 동작모드에 따라서 상기 내부회로에 있어서 처리되는 데이타 처리시스템.
마이크로 프로세서와 이 마이크로 프로세서에 결합된 반도체 기억장치를 포함하는 데이타 처리시스템으로서, 상기 반도체 기억장치는 여러가지 동작모드를 갖고, 상기 반도체 기억장치는 여러개의 메모리셀을 포함하는 메모리부, 로우어드레스 스트로브신호를 받는 제1 외부단자, 컬럼어드레스 스트로브신호를 받는 제2 외부단자, 라이트 이네이블신호를 받는 제3 외부단자, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 받는 외부어드레스단자, 상기 외부어드레스단자에 결합되고 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 유지하는 유지회로 및 상기 제1, 제2 및 제3외부단자와 상기 유지회로에 결합되고 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호를 설정하는 타이밍을 제어하는 제어희로를 갖고, 상기 컬럼어드레스 스트로브신호가 로우레벨이고 상기 라이트 이네이블신호가 로우레벨이며 또한 상기 로우어드레스 스트로브신호가 로우레벨인 것에 따라서 상기 유지회로에 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 설정되는 데이타 처리시스템.
제9항에 있어서, 상기 메모리부는 상기 외부어드레스단자가 받는 어드레스신호에 의거해서 메모리셀을 선택하는 선택수단을 포함하고, 상기 여러가지 동작모드 중의 한가지를 지정하는 신호가 상기 유지회로에 설정된 후 상기 선택수단에 의해 선택된 메모리셀의 정보가 상기 유지회로에서 지정되는 동작모드에 따라서 처리되는 데이타 처리시스템.