KR100245311B1 - 블록액세스응용에이용되는반도체메모리장치 - Google Patents

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로버트 에프. 도나휴
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Abstract

로우 및 컬럼을 갖는 동적 랜덤 액세스 메모리로서 구성된 주메모리를 포함하는 반도체 메모리 장치를 설명하는데, 그 주메모리는, 데이터 레지스터 파일을 갖는 2차 메모리, 주메모리와 2차 메모리 사이의 데이터 전송을 허용하는 전송 회로, 주메모리에 대한 랜덤 액세스를 쉬한 제1병렬-비트 인터페이스와, 2차 메모리에 대한 액세스를 위한 제2병렬-비트 인터페이스와 조합된다. 주메모리의 동시 및 독자적인 액세스가 이루어지면서 데이터의 보존(integrity)을 유지한다. 또한, 데이터 레지스터 파일 및 상응하는 마스크 레지스터가 2차 메모리에 포함되어, 주 메모리에 동일한 것을 전송하기 위해 2차 메모리의 로우 내의 워드의 힘의 조합의 선택을 최종 달성한다.

Description

블록 액세스 응용에 이용되는 반도체 메모리 장치
반도체 메모리는 한 장소 또는 주변에서 다른 곳까지 정보의 블록을 전송하는데 필요한 시스템에 이용되어, 임시 저장장소와 같은 역할을 한다. 그러한 시스템의 임의 제한은 속도 및 효율에 의해 시스템의 성능에 효과적이다. 예를 들어, 종래의 메모리를 이용하여 시스템의 처리량은 시스템의 주변 또는 이용 장치가 메모리의 정보 블록을 동시에 액세스 하는데 제한될 때 실제로 감소된다. 특정 응용에 있어 종래의 메모리 아키텍쳐의 검토는 메모리의 설계 제한의 이유로 시스템 성능의 감소에 대한 이유를 이해하는데 도움이 된다.
도 1은 Dill등에 의한 미국특허 제4,541,075호에 따른 특정 메모리의 응용을 도시하는데, 여기서의 메모리는 반도체 또는 IC장치이다. Dill은 포트에 결합되고 로우 및 컬럼으로 배열된 주메모리를 이용하는데, 여기서 각각의 로우는 n-비트 폭의 워드의 동일 수를 갖는다. 부가적으로 그 반도체 메모리에 직렬 또는 병렬 모드에서 로우 버퍼 레지스터를 액세스하기 위한 입력/출력 포트와 주메모리 사이에 데이터의 로우를 전송할 수 있는 로우 버퍼 레지스터가 포함되어 있다. Dill에 의해 기재된 메모리 장치의 제한은 단지 하나의 이용 장치가 제2 I/O 포트를 독립적으로 이용할 수 있다는 것이다. 또한, 부분 기록 또는 마스크된 기록으로 칭하는 선택된 n-비트 워드를 로우 버퍼 레지스터로부터 주 메모리의 로우까지 기록하는 것은 Dill에 의해 제안된 반도체 장치에 의해 성취될 수 없다. 상기 반도체 장치에 있어서, 부분적인 기록은, 주메모리로부터 로우 버퍼 레지스터까지 로우를 전송하는 단계, 제2I/O포트를 통해 로우 버퍼 레지스터를 변경하는 단계와, 주메모리의 로우까지 역으로 로우 버퍼 레지스터에 전송하는 단계를 포함하는 ＆quot;메모리 로우 판독 변경 기록(memory row read modify write)＆quot; 동작에 의해 에뮬레이터될 수 있다. 그 ＆quot;메모리 로우 판독 변경 기록＆quot; 동작은 주 메모리 내의 동일한 로우의 데이터가 판독과 기록 사이를 역으로 변경되지 않는다고 가정한다. 만약, ＆quot;메모리 로우 판독 기록＆quot; 동작동안 주메모리 로우 내의 데이터 일부가 제1I/O포트(주메모리에 결합된 포트)를 통해 변경되었다면 데이터 오염(data corruption)이 발생됨을 주목한다. 상기는 종래 기술의 일반적인 제한이 되고, 이후에 보다 상세히 설명한다.
전용 로우 버퍼 레지스터에 이용 장치에 대한 전용 포트를 통해 멀티플 독립 이용 장치에 의해 액세스를 제공하는데 있어 주요 제한은, 부분 기록이 지원되지 않기 때문에, 두 개 이상의 이용 장치에 의해 주 메모리의 동일 로우에 동시 기록이 불가능하다는 것이다. 도 2는 제2이용 장치에 의해 이용되는 제1로우 버퍼와 관계없이 제2로우 버퍼를 액세스하기 위해 여전히 제3IO포트를 포함하는 Dill에 의해 개재된 메모리 장치의 확장을 도시한 도면이다. 도 3은 블록(1)의 말단부와 블록(2)의 시작부가 주메모리의 동일한 로우(로우 2)에 있는 주메모리 내의 두 개의 블록을 도시한 도면이다. 제1이용 장치가 제2I/O 포트를 통해 제1로우 버퍼 레지스터를 이용하고, 제2이용 장치가 제3I/O포트를 통해 제2로우 버퍼레지스터를 이용하는 응용, 더구나, 이용 장치(1)가 블록(1)을 액세스하고, 이용 장치(2)가 블록(2)을 액세스하는 응용을 고려한다. 지금, 상기 예에서 동작의 순서가 다음과 같다고 고려한다. 이용 장치(1)가 제1로우 버퍼 레지스터에 메모리 로우(2)를 판독하여 제2I/O포트를 통해 제1로우 버퍼 레지스터의 변경을 개시하고, 이용 장치(2)가 제2로우 버퍼 레지스터에 메모리의 동일한 로우를 판독하여 제3I/O포트를 통해 제2로우 버퍼 레지스터의 변경을 개시한다. 이용 장치(1)는 블록(1)의 일부인 로우 버퍼 레지스터의 시작의 변경을 완료하여 그 역으로 메모리의 로우에 기록하고, 이용 장치(2)는 블록(2)의 일부인 제2로우 버퍼 레지스터의 말단부의 변경을 완료하여 그 역으로 메모리의 로우에 기록한다. 이는 최종 동작에서 이용 장치(1)에 의해 변경된 블록(1)의 데이터를 중복 기록하게 되고, 데이터 오염을 일으킨다.
상기와 같은 데이터 오염과 같은 문제를 해소할 수 있지만, 상기는 다수의 로우 사이즈(항상 가능한 것만은 아닐 수 있음)로 되는 데이터의 블록 사이즈 또는 메모리의 소비 부분(waste portion)을 필요로 하는 제한 메모리 이용의 비용면에서만 성취된다.
또한, 한 이용 장치에 각각 결합된 다수의 병렬-비트 I/O 포트는 메모리 장치 패키지의 핀의 수를 증가시키는데, 이는 메모리 장치의 비용을 증가시킨다.
본 발명의 반도체 메모리는 종래 기술의 메모리의 제한성을 해소하여 보다 높은 시스템 성능을 성취한다. 명칭이 Semiconductor Memory Device for Mass Storage Block Access Applications이고, 일련 번호 제 호인 관련된 특허 출원과 같은 본 발명의 출원은 비용면에서 효과적인 고성능 다중 포트 메모리를 필요로 하는 디스크 드라이브에서 다수의 주변 장치 또는 이용 장치에 의해 메모리의 독립적 액세스를 허용한다.
본 발명은 블록 액세스 응용(block access application)에 이용되는 집적 회로 반도체 메모리에 관한 것이다.
도 1은 종래 기술의 멀티포트 DRAM의 블록 다이어그램.
도 2는 종래 기술의 멀티포트 DRAMs의 확장을 도시한 도면.
도 3은 메모리의 로우가 부분적으로 양쪽에 포함된 메모리 내의 데이터 두 블록을 도시한 도면.
도 4는 본 발명의 한 실시예에 따른 메모리 장치의 아키텍쳐를 도시한 블록 다이어그램.
도 5는 제2포트를 통한 동작이 클럭에 동기되는 클럭(CLK)포트를 갖는 본 발명의 다른 실시예의 블록 다이어그램.
도 6은 2차 메모리를 위해 단일 포트 레지스터 파일을 이용하는 본 발명의 또 다른 실시예의 블록 다이어그램.
도 7은 레지스터 파일의 순차 어드레싱을 위한 어드레스 카운터를 갖는 본 발명의 또 다른 실시예의 블록 다이어그램.
도 8은 각각의 블록이 주메모리의 하나 또는 그 이상의 완전한 로우로 구성되는 한 데이터 레지스터 파일을만을 특별히 갖는 본 발명의 또 다른 실시예의 블록 다이어그램.
도 9는 주메모리와 2차 메모리 사이의 전송을 위한 타이밍 다이어그램.
도 10a는 2차 메모리의 판독 및 기록의 타이밍 다이어그램.
도 10b는 2차 메모리의 동시 기록 동작의 타이밍 다이어그램.
도 10c는 2차 메모리의 기록 리셋 동작의 타이밍 다이어그램.
도 11은 2차 메모리의 동시 판독 및 기록 동작의 타이밍 다이어그램.
본 발명은 이용되는 시스템의 효율 및 처리량을 증가시키는 다수의 포트 액세스 용량을 갖는 반도체 메모리 장치를 포함한다. 특히, 정보가 데이터의 블록에 전송될 필요가 있는 응용에 있어서, 반도체 메모리 장치는 메모리에 외부적으로 위치한 여러 이용 또는 주변 장치에 의해 동시 또는 독자적으로 액세스하기 위한 수단을 제공한다.
본 발명의 목적은 반도체 메모리의 효과적인 전송 속도를 증가시키는 것이다.
본 발명의 다른 목적은 메모리 장치의 효과적인 전송 속도를 증가시키기 위해 제1 및 제2포트를 통해 랜덤 메모리 액세스에 대한 액세스를 제공하는 것이다.
본 발명의 또 다른 목적은 제1포트를 통해 랜덤 메모리 액세스로부터 제2포트를 통해 여러 독립적인 이용 장치에 의해 순차 메모리 액세스를 분리시키는 것이다.
본 발명에 따라, 반도체 메모리 장치는 저장 서브 시스템과 같은 블록 적응 응용(block oriented application)에 있어 개선된 시스템 성능을 제공하도록 구성된다. 특히, 본 발명은 동적 랜덤 액세스 메모리 어레이로서 구성된 주메모리를 포함하는데, 데이터 레지스터 파일 및 마스크 레지스터 파일, 데이터 및 마스크 레지스터 파일에 대한 랜덤 액세스를 위한 제2병렬-비트 인터페이스와, 주메모리와 마스크 레지스터 파일 사이에 데이터를 전송하기 위한 수단을 갖는 2차 메모리와 조합된 주메모리를 포함한다. 이는 본 기술 분야에 숙련된 사람들에 있어, 본 발명의 정신에 벗어남이 없는 주메모리서 정적 랜덤 액세스 메모리가 이용될 수 있음을 쉽게 알 수 있다.
본 발명에 따라, 주메모리의 로우로부터의 데이터는 컬럼에 의한 컬럼의 원리에 따라 데이터 레지스터 파일에 전송될 수 있고, 그 각각은 주 메모리의 한 로우에서와 마찬가지로 동일한 비트 수를 갖는다. 또한, 데이터 레지스터 파일의 레지스터 내에 워드의 임의 조합은 주메모리 어레이이의 로우에 전송시킬 수 있는데, 여기서, 워드의 조합은 마스크 레지스터 파일의 상응하는 레지스터의 내용에 의해 선택된다.
본 발명의 중요한 관점은 제2인터페이스 및 데이터 레지스터 파일을 통해 순차 액세스가 실행되고, 또한, 레지스터 파일 내의 임의 워드에 대한 랜덤 액세스가 제2인터페이스를 통해 실행될 수 있다는 점이다.
또한, 마스크 레지스터 파일에 대한 액세를 최소화하기 위해, 레지스터 파일에 대한 동시 기록 동작 및, 기록 리셋 동작은 반전된다. 상기 동시 기록 동작에 있어서, 데이터 레지스터 파일에 기록할 때 선정된 패턴은 마스크 레지스터 파일의 상응하는 워드에 동시에 기록된다. 그 패턴은 데이터 레지스터 파일에서 주 메모리까지의 마스크로 전송될 때 워드의 모든 비트를 선택하는 것에 상응한다. 기록 리셋 동작에 있어서, 제2선정된 패턴은 레지스터 파일의 선택된 레지스터의 모든 비트에 기록된다. 제2선정된 패턴은 데이터 레지스터 파일에서 주메모리까지 마스크로 전송할 때 모든 비트를 분리하는 패턴에 상응한다.
본 발명의 다른 실시예에 있어서, 레지스터 파일의 각각의 레지스터의 독립적인 순차 어드레싱이 포함되는데, 이는 제2인터페이스를 통해 레지스터 파일에 대한 액세스하는 동안 레지스터 파일의 레지스터 내의 워드를 선택하는 어드레스를 제공한다.
본 발명의 상기 및 다른 목적, 장점, 관점 및 특징은 첨부된 도면을 참조하여 특정 실시예의 다음 상세한 설명을 고려하여 본 기술 분야에 숙련된 사람들에 의해 완전 이해할 수 있을 것이다.
일반적으로, 랜덤 메모리 액세스(RAM) 또는 판독 전용 메모리(ROM)와 같은 메모리는 기억 장소의 로우 및 컬럼으로 구성되어 있다. 블록 액세스 응용에 있어서, 메모리로부터 및 그 메모리에 전송되는 데이터는 순차 데이터의 블록으로 구성된다. 그와 같은 응용에 있어서, 본 발명은 시스템 처리량 및 효율을 증가시켜 인접한 블록 내의 오염 데이터 없이 외부 장치에 의해 메모리의 동일한 블록에 대한 동시 액세스를 허용한다. 본 발명의 전체 블록 다이어그램은 도 4에 설명되어 있다. 도 4에 도시된 모든 논리 블록은 반도체 메모리 장치(200)에 존재한다.
메모리장치(200)는 로우 및 컬럼으로 배열된 저장 장소를 갖는 메모리 어레이(202)를 포함한다. 비록 다른 형태 및 사이즈가 본 발명의 정신에 벗어남이 없이 이용될 수 있다해도, 도 4에 도시된 것과 같은 특정 실시에에서는 메모리 어레이(202)가 128K DRAM이 된다. 전달 논리(220)를 통한 메모리 어레이(202)에 결합에 있어, 저장 장소의 로우 및 컬럼을 갖는 2차 메모리가 존재하는데, 여기서 그 2차 메모리의 각각의 로우 폭은 주메모리 내의 로우의 폭과 동일하다. 메모리 어레이(202)에 대한 액세스는 주메모리(202)와 2차 메모리(221) 사이의 데이터를 전송하는데 부가적으로 이용되는 제1인터페이스(210 내지 218)를 통해 이루어진다.
그 제1인터페이스는 어드레스(MA0-8)포트(210), 데이터 입/출력(MD0-7) 포트(211), 로우 어드레스() 포트(212), 컬럼 어드레스 스트로브()포트(213), 출력 인에이블()포트(214), 기록인에이블()포트(215), 전송 동작 선택()포트(216), 마스크의 전송(transfer with mask)()포트(217) 및, 전송 로우 어드레스(XRA0-3) 포트(218)를 포함한다.
또한, 메모리 장치(200)는 주메모리(202)에 대한 액세스동안 타이밍 및 제어신호를 발생하여 입력 단자(210-218)에 응답으로 주메모리(202)와 2차 메모리(221)사이를 전송하기 위한 제어 논리 회로(209)를 포함한다. 어드레스(MA0-8) 포트(210)는 메모리 장치(200)에 위치한 어드레스 논리(203)에 결합된다. 어드레스 논리(203)는 로우 어드레스 정보(259)를 로우 디코드 논리(207)를 로우 디코드 논리(207)에 제공하고, 컬럼 어드레스 정보(258)를 컬럼 디코드 논리(208)에 제공한다. 또한, 메모리 장치(200)에 포함딘 것은 어레이(202)의 각각의 컬럼에 접속된 다수의 감지 증폭기와 데이터 입/출력(MD0-7) 포트(211)에 결합된 데이터 입/출력 회로(206)를 포함한다. 상술한 아키텍쳐는 다수의 공지된 동적 RAMs에 공통이 된다.
메모리 장치(200)의 제2인터페이스(231-239)는 제2병렬-비트 입/출력(PD0-7) 포트(231), 제2로우 어드레스(PRA0-3) 포트(238), 제2컬럼 어드레스(PCA0-8) 포트(239)를 포함한다. 제2인터페이스는 칩 선택()포트(233), 제2기록 인에이블()포트(235), 제2출력 인에이블()포트(234), 기능 선택()포트(236) 및, 리셋()포트(237)를 더 포함한다.
그 메모리장치(200)는 데이터 레지스터 파일(222) 및 마스크 레지스터 파일(224)을 갖는 2차 메모리(221)와, 데이터 입/출력 포트(231)를 통해 2차 메모리(221)에 대한 액세스를 제어하기 위한 제어 논리 회로(229)를 더 포함하다. 로우 디코드 회로(225)는 2차 메모리(221)와 데이터 입/출력 포트(231) 사이를 전송하는 동안 2차 메모리(221)의 로우를 선택하고, 로우 디코드 회로(223)는 주메모리(202)와 2차 메모리(221) 사이를 전송하는 동안 2차 메모리의 로우를 선택한다. 입/출력 회로(226)는 컬럼 디코드 논리(228)에 결합되고, 데이터 I/O(PD0-7) 포트(231)에 대한 양방향으로 결합되어 있다.
데이터 레지스터 파일(222)은 이중 포트 레지스터의 다수의 로우를 갖는다. 데이터 레지스터 파일(222)은 두 개의 독립된 데이터 I/O 포트를 갖는다. 또한, 데이터 레지스터 파일(222)은 데이터 레지스터 파일(222)에 위치한 상응하는 로우 선택 포트를 통해 로우 디코드 논리 블록(223)에 결합된다. 마스크 레지스터 파일(222)은 이중 포트 레지스터의 다수의 로우를 포함하는 이중 포트 레지스터 파일과 같이 구성되고, 그 자신의 두 개의 독립된 데이터 I/O 포트를 갖는다. 부가적으로, 마스크 레지스터 파일(224)은 그 상응하는 로우 선택 포트를 통해 로우 디코드 논리 블록(23 및 25)에 결합된다.
어드레스(MA0-8) 포트(210)는 어드레스 논리(203)에 결합된다. 그 어드레스 논리(203)의 출력은 로우 디코드 회로(207) 및, 컬럼 디코드 회로(208)에 결합된다. 로우 디코드 회로(207)의 출력은 주메모리(202)의 로우에 결합된다. 주 메모리(202)의 컬럼 라인은 감지 증폭기 회로 수단(204), 전송 회로(220) 및, 데이터 I/O 회로(206)에 결합된다. 컬럼 디코드 회로(208)의 출력은 데이터 I/O 회로(206)에 결합된다. 데이터 I/O 회로 수단(206)은 제1데이터 입/출력 포트(211)에 결합된다. 전송 회로(220)는 주메모리(202)와 2차 메모리(221) 사이에 결합된다.
제어 논리 회로(209)는 제1인터페이스의 포트(212-217)에 결합된다. 도 4에 있어서, 메모리 장치(200)내의 다른 성분에 제어 논리 회로(209)의 결합은 출력 라인(251,252,253,254,255 및 256)에 의해 개략적으로 나타낸다. 출력 라인(251-256)은 본 발명의 상기 실시예의 구조 및 동작을 설명하는데 필요한 내부 접속을 나타낸다.
전송 로우 어드레스(XRA0-3) 포트(218)는 로우 디코드 회로(223)에 결합된다. 그 로우 디코드 회로(223)의 출력은 데이터 레지스터 파일(222)의 로우 선택 포트와, 마스크 레지스터 파일(224)의 제1로우 선택 포트에 결합된다.
로우 어드레스(PRA0-3) 포트(238)는 로우 디코드 회로(225)에 결합된다. 로우 디코드 회로(225)의 출력은 데이터 레지스터 파일(222)의 로우 선택 포트와, 마스크 레지스터 파일(224)의 로우 선택 포트에 결합된다.
데이터 레지스터 파일(222)의 데이터 I/O포트는 전송 회로(220)에 결합되고, 데이터 레지스터 파일(222)의 부가 I/O 포트는 데이터 입/출력 회로(226)에 결합된다. 데이터 레지스터 파일(224)의 데이터 I/O 포트는 전송 회로(220)에 결합되고, 마스크 레지스터 파일(224)의 부가 I/O 포트는 데이터 입/출력 회로(226)에 결합된다.
컬럼 어드레스(PCA0-7) 포트(239)는 컬럼 디코드 회로(228)에 결합된다. 컬럼 디코드 회로(228)의 출력은 데이터 입/출력 회로(226)에 결합된다. 데이터 입/출력 회로(226)는 데이터 입/출력 포트(231)에 결합된다.
제어 논리 회로(229)는 제2인터페이스의 포트(233-237)에 결합된다. 도 4에 있어서, 메모리 장치(200)내의 다른 구성 요소에 제어 논리 회로(229)의 결합은 출력 라인(262,263 및 264)에 의해 개략적으로 도시되어 있다. 그 출력 라인(261,263 및 264)은 본 발명의 상기 실시예의 구조 및 동작을 설명하는데 필요한 내부접속을 나타낸다.
본 발명의 동작의 다음 설명은 도 4에 도시된 본 발명의 특정 실시예와 도 9 및 도 10a-c에 도시된 타이밍 다이어그램을 참조하다.
동작 선택()포트(216)의 신호가 포트(212)상의 신호()의 하강 엣지에 디어설트(deasserted)(논리 레벨 하이)될때, 반도체 메모리(200)는 주메모리(202)와 2차 메모리(221)가 독립적으로 동작하고, 제1 및 제2인터페이스 각각을 통해 분리 및 독립적으로 액세스될 수 있는 모드에서 동작한다. 이 모드에 있어서, 주메모리(202)의 동작은 Texas Instruments Inc.사의 TMS 48C28과 같은 상업적으로 이용 가능한 DRAMs와 유사하다.
동작 선택()포트(216)의 신호는()포트(212)의 하강 엣지에 어설트(assert)(논리 레벨 로우)될때, 반도체 메모리(200)는 주메모리(202)와 2차 메모리(221) 사이에 데이터가 전송되는 전송 모드에서 동작한다.
도 9는 전송 동작을 위하 타이밍 다이어그램을 나타낸다. 도 9를 참조하면, 전송 동작은(212)의 하강 엣지의포트(216)의 로우 논리 레벨 신호에 의해 야기된다.(212)가 어설트될 때, 제1로우 어드레스 모두가 주 메모리(202)의 로우를 선택하는 제1어드레스(MQ0-8) 포트(210)를 유효화하고, 부가적으로, 2차 메모리 로우 어드레스는 2차 메모리(221)의 로우를 선택하는 전송 로우 어드레스(XRA0-3)에서 유효화된다.(212)는 메모리 어레이(202)의 지정된 로우로부터 캐패시터 전하의 형태로 데이터를 컬럼 라인에 스위치되도록 하는 메모리 동작을 초기화한다. 상기 로우는(212)가 메모리 사이클의 단부에서 디설트될 때까지 활성화를 유지한다. 그 감지 증폭기는 저장된 컬럼 전하를 감지하여 저장된 전하 상태에 기초하여 논리 ＆quot;1＆quot; 또는 ＆quot;0＆quot;에 상응하는 전압으로 컬럼 전압을 가한다. 또한, 상기로 인하여 메모리 어레이(202)의 지정된 로우의 캐패시터 기억 소자의 리프레쉬를 일으킨다. 전송 동작에 있어서, 기록 인에이블 신호()(215)는 전송 방향을 결정한다.(215)가 디어설트될 때, 데이터는 주메모리(202)의 선택된 로우로부터 2차 메모리(221)의 선택된 로우까지 전송되다.(215)가 어설트되고,(217)이(215)의 하강 엣지에 어설트될 때, 데이터 레지스터 파일(222)의 선택된 로우로부터의 데이터 조합은 주메모리(202)의 선택된 로우에 전송되는데, 여기서, 그 조합은 마스크 레지스터 파일(224)의 상응하는 로우의 내용에 의해 선택된다.(215)가 어설트되고,(217)가 디설트될 때, 데이터 레지스터 파일(222)의 선택된 로우의(215)의 하강 엣지에서 주 메모리 어레이(202)의 선택된 로우에 전송되고, 마스크 레지스터의 상응하는 로우의 내용은 무시된다.
임의 어드레스 홀드 시간 이후에(212)가 어설트될때, 로우 어드레스는 메모리 어드레스 단자로부터 제거될 수 있고, 그 후에 컬럼 어드레스는 메모리 어드레스 라인에 적용될 수 있다. 컬럼 어드레스가 유효화될 때,신호는 어설트된다. 메모리 어레이(202)에서 2차 메모리까지의 전송 동작동안, 메모리 출력 인에이블()이 어설트된다면, 제1컬럼 어드레스에 의해 선택된 워드는 제1입/출력 포트(211)에서 구동된다.
포트(233),포트(234),포트(235),포트(236) 및포트(237)상의 제어 신호에 의해 야기된 2차 메모리(221)의 기능 동작은 표(1)에 개요되어 있다.
포트(233)상의 신호가 디어설트(논리 레벨 1)됨에 따라, 비동작이 선택된다. PRA0-3포트(238)의 신호는 2차 메모리(221)의 로우중 한 로우를 선택한다. PRA3포트의 신호는 데이터 레지스터 파일 또는 마스크 레지스터 파일을 선택하고, PRA0-2포트의 신호는 선택된 레지스터 파일의 8로우중 한 로우를 선택한다. PCA0-7포트(239)의 신호는 2차 메모리(221)의 선택된 로우의 워드중 한 워드를 선택한다.
도 10a는 2차 메모리(221) 판독 및 기록 동작에 대한 타이밍 다이어그램을 나타낸다.포트(233)의 신호가 어설트(논리 레벨 0)되고,포트(235)가 디설트(논리 레벨 1)된다면, PRA0-3(238) 및 PCA0-7(239)의 유효 어드레스 값으로부터 tAA, 지연 또는, 어설트(논리 레벨 0)된포트(234)상의 신호로부터 tOLZ이후에, 2차 메모리(221)로부터의 선택된 워드는 PD0-7포트(231)에서 구동된다.
포트(233)상의 신호가 어설트(논리 레벨 0)됨에 따라, PRA0-3포트(238) 및 PCA0-7포트(239)상의 어드레스 신호는포트(235)상의 신호의 어설션(assertion) 이전에 최소값(tAS0)에 대해 유효되어야 하고,포트(235)상의 신호의 니게이션(negation) 이후에 tAS의 최소까지 유효화를 유지해야 하며, PD0-7포트(231)상의 신호는포트(235)상의 신호의 디어셜션(deassertion) 이전에 tDS에 대해 유효화되어야 하고,포트(235)상의 신호의 니게이션 이후에 tDH까지 유효화를 유지해야 한다.
도10b는 2차 메모리(221)의 동시 기록 동작에 대한 타이밍 다이어그램을 나타낸다. 그 동시 기록 동작은 임의 기록 동작에포트(236)상의 신호가 PRA0-3포트(238) 및 PCA0-7포트(239)상의 유효 어드레스 신호와 함께 어설트될 때 선택된다. 동시 기록 동작에 있어서 데이터 레지스터 파일 및 마스크 레지스터 파일 모두가 선택되는데, PRA0-2포트상의 신호는 마스크 레지스터 파일 내의 상응하는 로우 및 데이터 레지스터 파일의 로우를 선택하고, PCA0-7포트(239)상의 신호는 마스크 레지스터 파일 및 데이터 레지스터 파일의 선택된 로우의 워드를 선택하며, PD0-7포트(231)상의 신호는 데이터 레지스터 파일의 선택된 워드에 기록되고, 제1선정된 패턴은 마스크 레지스터 파일의 상응하는 워드에 기록된다. 그 제1선정된 패턴은 2차 메모리(221)로부터 주메모리(202)까지의 마스크와 함께 전송 동안 워드의 모든 비트를 선택하는 패턴에 상응한다. 본 명세서에 있어서, 그 패턴은 모든 1s 패턴으로 구성된다.
도 10c는 기록 리셋 동작에 대한 2차 메모리(221)의 타이밍 다이어그램을 나타낸다. 그 기록 리셋 동작은 PRA0-3포트(238) 및 PCA0-7포트(239)상의 유효 어드레스와 함께포트(237)상의 신호가 어설트(논리 레벨 0)될 때 선택된다. 기록 리셋 동작에 있어서, 제2선정된 패턴은 2차 메모리(221)의 선택된 로우의 모든 워드에 기록된다. 제2선정된 패턴은 2차 메모리(221)로부터 주메모리(202)까지의 마스크와 함께 전송동안 로우의 모든 비트를 분리하는 패턴에 상응한다.
상기 설명된 메모리 동작은 아래의 표에 요약되어 있다.
[표 1]
제2인터페이스 동작의 요약
도 5를 참조하면, 클럭(CLK) 포트(241)는 제2인터페이스에 부가되고, 제2인터페이스의 동작(표 1에 요약된 것과 같음)은 CLK 포트 상의 신호와 동기화된다. 제2인터페이스의 모든 어드레스 및 제어 신호는 CLK의 포지티브 엣지에서 래치된다. 도 11은 도 5의 메모리 장치의 제2인터페이스의 동시 판독 및 기록에 대한 타이밍의 예를 설명한다.
도 6에 도시된 본 발명의 다른 실시예에 있어서, 데이터 레지스터 파일 및 마스크 레지스터 파일은 단일 포트 레지스터 파일 구조를 이용한다. 이중 포트 레지스터 파일을 이용하는 대신에 단일 포트 레지스터 파일의 이용은 2차 메모리(221)의 사이즈를 감소시킨다. 그러나, 2차 메모리와 주 메모리 사이의 전송과 동시에 제2인터페이스를 통해 2차 메모리가 액세스될 수 없다는 결함이 있다. 그러한 동시 동작이 단일 포트 레지스터 파일 아키텍쳐의 이용으로는 더 이상 불가하기 때문에, 장치의 핀 카운터는 도 4 및 도 5에 도시된 것처럼 XRA0-3포트(218)를 제거하여, 2차 메모리의 전송 어드레스를 제공하여 주메모리와 2차 메모리의 사이의 전송동안 PRA0-3를 이용하여 감소시킬 수 있다. 또한, 단일 포트 레지스터 파일 구조를 이용하여 단일 레지스터 파일 로우 디코드 회로 수단(223)은 PRA0-3포트(238)에 결합된다. 그 단일 포트 레지스터 파일의 이용은 2차 메모리의 비용을 감소시키고, 동시 동작의 유연성을 제거하지 않고 메모리 장치의 핀 카운터를 감소시킨다.
도 7에 도시된 본 발명의 또 다른 실시예에 있어서, 제2인터페이스를 통해 2차 메모리 액세스에 대한 순차 컬럼 어드레스를 제공하기 위해 어드레스 카운터 수단(340)이 이용된다. 그 어드레스 카운터 수단은 데이터 레지스터 파일의 각각의 로우와 관련된 카운터를 포함하는데, 그는 제2인터페이스를 통해 초기화시킬 수 있다. PRA3과 함께 제2인터페이스의 부가 PRA4포트는 데이터 레지스터 파일, 마스크 레지스터 파일 또는 어드레스 카운터를 선택하고, PRA0-2상의 신호는 어드레스 카운터 수단의 8카운터중 하나 또는 선택된 레지스터 파일의 8로우중 하나를 선택한다. 그 어드레스 카운터 수단이 선택되었을 때, 선택된 카운터는 PD0-7포트(231)상의 신호를 통해 액세스된다. 레지스터 파일이 선택될 때, 컬러 어드레스는 어드레스 카운터 수단(340)내의 관련된 카운터에 의해 제공되고, 카운터는 전송 사이클의 완료에서 증가된다. 상기 설계의 장점은 PCA0-7의 제거로 인한 메모리 장치핀의 감소이다.
도 8에 도시된 본 발명의 또 다른 실시예에 있어서, 특히 블록 액세스 응용에 있어, 모든 블록은 주메모리의 다수의 완전한 로우로 구성된다. 본 특정 실시예에 있어서, 데이터 레지스터 파일과 주메모리 사이의 마스크를 이용하여 전송하고, 마스크()포트(217)를 이용하여 전송하는 마스크 레지스터 파일(224)은 메모리 장치의 비용을 감소시키기 위해 삭제된다.

Claims (28)

  1. 반도체 장치에 있어서,
    각각의 로우가 다수의 워드를 저장하고, 상응하는 워드의 상응 비트가 컬럼에 정렬되는 로우 및 컬럼으로 배열된 메모리 셀의 어레이를 갖는 주메모리;
    주메모리의 로우를 선택하기 위한 제1어드레싱 수단;
    주메모리의 컬럼에 상응하는 감지 증폭기 수단;
    한 로우의 선정된 워드에 상응하는 메모리 장소를 선택하기 위한 제2어드레싱 수단;
    제1 및 제3어드레싱 수단에 의해 선택된 메모리 장소로부터 및 그 메모리로 데이터를 전송하기 위한 제1입/출력 수단;
    주메모리의 입/출력 수단에 결합된 병렬-비트 데이터 입/출력 포트, 어드레스 포트, 제어 포트 및, 전송 포트를 갖는 제1인터페이스;
    데이터 메모리의 로우의 워드 수가 주메모리의 로우의 워드 수와 동일하게 되고, 로우 및 컬럼에 배열된 메모리 셀을 갖는 데이터 메모리와 상응 마스크 메모리를 구비한 2차 메모리;
    주메모리와 상기 2차 메모리에 결합되어, 상기 주메모리의 로우와 상기 2차 메모리의 로우 사이의 데이터 워드를 양방향으로 전송하기 위한 전송 회로 수단;
    병렬-비트 데이터 입/출력 포트, 어드레스 포트, 및 제어 포트를 갖는 제2인터페이스;
    제2인터페이스와 2차 메모리에 결합되고, 메인 메모리에 대한 액세스와 관계없이 2차 메모리로부터 및 그 메모리에 데이터 워드를 동시에 전송하기 위한 작동 회로 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 주 메모리는 동적 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제2인터페이스의 상기 제어 포트는 선택 포트를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 작동 회로는 상기 선택 포트에 인가된 선정된 신호에 응답하여 상기 데이터 메모리의 상응하는 로우에 상기 제2인터페이스 데이터의 데이터 워드를 전송함과 동시에 상기 마스크 메모리의 선택된 로우에 제1선정된 패턴을 기록하기 위한 수단을 더 포함하고, 상기 제1선정된 패턴은 상기 데이터 메모리로부터 상기 주메모리로 전송될 로우의 워드의 이미 선택된 비트에 상응하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 제2인터페이스의 상기 제어 포트는 리셋 포트를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 작동 회로는 상기 리셋 포트에 인가되는 선정된 신호에 응답하여 상기 마스크 메모리에 상기 제2인터페이스 데이터 포트의 데이터 워드를 전송함과 동시에 상기 마스크 메모리의 선택된 로우에 제2선정된 패턴을 기록하기 위한 수단을 더 포함하고, 상기 선정된 패턴은 상기 데이터 메모리의 로우의 모든 비트가 주메모리에 전송되는 것을 저지하는 것을 나타내는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 제2인터페이스는 클럭 포트에 인가되는 클럭 신호에 관련된 상기 제2인터페이스를 통해 메모리 동작을 동기화하기 위한 클럭 포트를 갖는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 작동 회로는,
    가) 상기 제2인터페이스 및 2차 메모리에 결합되어, 2차 메모리의 각각의 로우를 선택하기 위한 제3어드레싱 수단,
    나) 제2인터페이스에 결합되어, 상기 로우의 워드를 선택하기 위한 제4어드레싱 수단,
    다) 2차 메모리에 결합되고 제2인터페이스의 상기 데이터 입/출력 포트에 더 결합되어, 상기 선택된 워드를 액세스하기 위한 제2입/출력 회로 수단,
    라) 상기 제3어드레싱 수단, 상기 제4어드레싱 수단 및, 제2입/출력 회로 수단에 결합된 출력 포트를 갖는 타이밍 및 제어 신호를 발생하기 위한 논리 회로 수단을 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서, 상기 작동 회로는,
    가) 상기 2차 메모리의 로우 내에 다음 액세스 가능한 워드의 어드레스를 각각 포함하는 상기 데이터메모리 및 그 상응 마스크 메모리의 로우와 각각 관련된 다수의 어드레스 카운터;
    나) 어드레스 카운터를 시작 어드레스로 초기화하는 수단;
    다) 상기 제2인터페이스와 상기 2차 메모리에 결합되어, 2차 메모리의 로우와 그 관련된 카운터를 선택하기 위한 제3어드레싱 수단;
    라) 상기 선택된 카운터에 결합되어, 상기 2차 메모리의 선택된 로우의 워드를 선택하기 위한 제4어드레싱 수단;
    마) 상기 2차 메모리에 결합되고, 상기 제2인터페이스의 입/출력 포트에 더 결합되어, 상기 선택된 워드를 액세스하기 위한 제2입/출 회로 수단;
    바) 상기 제3어드레싱 수단, 상기 제4어드레싱 수단, 제2입/출력회로 수단 및, 어드레스 카운터에 결합된 출력 포트를 갖는 타이밍 신호를 발생하는 논리 회로 수단을 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 셀은 레지스터 파일을 형성하는 레지스터인 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 레지스터 파일은 이중 포트이고, 여기서, 상기 레지스터 파일의 상기 레지스터 각각은 제1입/출력 포트 및 제2입/출력 포트를 갖는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 공통 입/출력 포트에 결합된 상기 레지스터 파일의 상기 레지스터는 단일 레지스터 파일을 형성하는 것을 특징으로 하는 메모리 장치.
  13. 반도체 장치에 있어서,
    가) 각각의 로우가 다수의 워드를 저장하고, 상응하는 워드의 상응 비트가 컬럼에 정렬되는 로우 및 컬럼으로 배열된 메모리 셀의 어레이를 갖는 주메모리;
    나) 주메모리의 로우를 선택하기 위한 제1어드레싱 수단;
    나) 주메모리의 컬럼에 상응하는 감지 증폭기 수단;
    다) 주메모리의 컬럼에 상응하는 감지 증폭기 수단;
    라) 한 로우의 선정된 워드에 상응하는 메모리 장소를 선택하기 위한 제2어드레싱 수단;
    마) 제1 및 제2어드레싱 수단에 의해 선택된 메모리 장소로부터 및 그 메모리로 데이터를 전송하기 위한 제1입/출력 수단;
    바) 주메모리의 입/출력 수단에 결합된 병렬-비트 데이터 입/출력 포트, 어드레스 포트, 제어 포트 및, 전송 포트를 갖는 제1인터페이스;
    제1 및 2차 메모리가 저장 장소의 동일한 수를 가지며, 로우 및 컬럼에 배열된 메모리 셀을 구비하고, 주메모리부터 또는 그 메모리에 데이터를 전송하기 위한 2차 메모리;
    상기 제1메모리의 로우와 상기 제2차 메모리의 로우 사이의 데이터 워드를 양방향으로 전송하기 위한 전송 회로 수단;
    병렬-비트 데이터 입/출력 포트, 어드레스 포트 및, 제어 포트를 갖는 제2인터페이스와;
    제2인터페이스와 2차 메모리에 결합되어, 메인 메모리에 대한 액세스와 관계없이 2차 메모리로부터 및 그 메모리에 데이터 워드를 동시에 전송하기 위한 작동 회로 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 상기 주메모리는 동적 랜덤 액세스 메모리인 것을 특징으로 하하는 메모리 장치.
  15. 제13항에 있어서, 상기 작동 회로는,
    가) 상기 제2인터페이스 및 2차 메모리에 결합되어, 2차 메모리의 각각의 로우를 선택하기 위한 제3어드레싱 수단,
    나) 제2인터페이스에 결합되어, 상기 로우의 워드를 선택하기 위한 제4어드레싱 수단,
    다) 2차 메모리에 결합되고 제2인터페이스의 상기 데이터 입/출력 포트에 더 결합되어, 상기 선택된 워드를 액세스하기 위한 제2입/출력 회로 수단,
    라) 상기 제3 및 제4어드레싱 수단에 결합되고, 제2입/출력 회로 수단에 결합된 출력 포트를 갖는 타이밍 및 제어 신호를 발생하기 위한 논리 회로 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제13항에 있어서, 상기 2차 메모리는 상기 주메모리로부터 및 그 메모리에 전송된 데이터를 저장하는 데이터 메모리와, 그 데이터 메모리의 각각의 워드에 상응하는 기록 마스크를 저장하는 상응 마스크 메모리를 더 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제13항에 있어서, 상기 제2인터페이스의 상기 제어 포트는 선택 포트를 더 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서, 상기 작동 회로는 상기 선택 회로에 인가되는 선정된 신호에 응답하여 상기 데이터 메모리의 상응 로우에 상기 제2인터페이스 데이터 포트의 데이터 워드를 전송함과 동시에 상기 마스크 메모리의 선택된 로우에 제1선정된 패턴을 기록하기 위한 수단을 더 포함하고, 상기 제1선정된 패턴은 상기 데이터 메모리로부터 상기 주메모리에 전송될 로우의 워드의 이미 선택된 비트에 상응하는 것을 특징으로 하는 메모리 장치.
  19. 메모리 장치에 있어서,
    가) 다수의 n-비트 워드를 저장하는 로우 및 컬럼을 갖는데, 각각의 로우가 제1디코더에 의해 어드레스 가능하고, 각각의 컬럼에 감지 증폭기가 있으며, 각각의 워드가 제2디코더에 의해 선택 가능한 로우 및 컬럼을 갖는 메모리 셀의 어레이를 가지며, 상기 선택된 워드로부터 및 그 워드에 데이터를 전송하는 입/출력 능력을 갖는 주 메모리;
    나) 주메모리의 입/출력에 결합된 병렬-비트 데이터 입/출력 포트를 가지며, 어드레스 포트, 제어 포트 및, 전송 포트를 더 갖는 제1인터페이스;
    다) 각각의 로우가 주메모리의 로우와 같이 동일한 수의 비트를 갖는 메모리 셀의 다수의 로우를 가지며, 상기 주메모리로부터 및 그 메모리에 전송된 데이터를 저장하는 데이터 메모리와, 데이터 메모리의 각각의 워드에 상응하는 기록 마스크를 저장하는 상응 마스크 메모리를 더 갖는 2차 메모리;
    라) 상기 주 메모리와 상기 2차 메모리에 결합되어, 2차 메모리의 로우에 주메모리의 로우의 데이터를 이동시키거나, 주메모리의 로우로 데이터의 로우로부터 워드의 임의 조합을 이동시키는데, 마스크 메모리 내의 상응하는 로우의 내용에 의해 선택된 조합을 이동시키는 전송 회로;
    마) 상기 제1주메모리에 대한 액세스와 실제로 관계없이 제2인터페이스의 데이터 포트를 통해 상기 제2메모리로부터 및 그 메모리에 데이터가 전송되는, 병렬-비트 데이터 입/출력 포트, 어드레스 포트 및, 제어 포트를 갖는 제2인터페이스를 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서, 상기 제2인터페이스는 선택 포트를 포함하는 것을 특징으로 하는 메모리 장치.
  21. 제20항에 있어서, 상기 작동 회로는 상기 데이터 메모리의 상응 워드에 제2인터페이스의 입/출력 포트 상의 신호를 전송함과 동시에 상기 마스크 메모리에 제1선정된 패턴을 상기 선택 포트에 인가되는 선정된 신호에 응답하여 기록하기 위한 수단을 더 포함하고, 상기 제1선정된 패턴은 데이터 메모리부터 주메모리에 전송하는 동안 워드의 모든 비트를 선택하는 것에 상응하는 기록 마스크 값인 것을 특징으로 하는 메모리 장치.
  22. 제19항에 있어서, 상기 제2인터페이스는 리셋 포트를 포함하는 것을 특징으로 하는 메모리 장치.
  23. 제1항에 있어서, 상기 작동 회로는 상기 리셋 포트에 인가되는 선정된 신호에 응답하여 상기 마스크 메모리에 상기 제2인터페이스 데이터 포트의 데이터 워드의 전송과 동시에 상기 마스크 메모리의 선택된 로우에 제2선정된 패턴을 기록하기 위한 수단을 더 가지며, 상기 제2선정된 패턴은 주 메모리에 대한 상기 데이터 메모리의 로우의 모든 비트의 전송을 저지하는 것을 나타내는 것을 특징으로 하는 메모리 장치.
  24. 제19항에 있어서, 상기 제2인터페이스는 클럭 포트를 포함하는 것을 특징으로 하는 메모리 장치.
  25. 제24항에 있어서, 상기 제2인터페이스를 통한 작동은 상기 클럭 포트 상의 신호에 동기되는 것을 특징으로 하는 메모리 장치.
  26. 다수의 n-비트 워드를 저장하는 로우 및 컬럼을 갖는데, 각각의 로우가 제1디코더에 의해 어드레스 가능하고, 각각의 컬럼에 감지 증폭기가 있으며, 각각의 워드가 제2디코더에 의해 선택 가능한 로우 및 컬럼을 갖는 메모리 셀의 어레이를 갖고, 상기 선택된 워드로부터 및 그 워드에 데이터를 전송하는 입/출력 능력을 가지며, 데이터, 어드레스 및 제어 포트에 결합된 제1인터페이스에 결합된 주메모리와, 어드레스, 데이터 및 제어 포트를 갖는 제2인터페이스에 결합되고, 주메모리와 같이 동일한 수의 컬럼을 갖는 마스크 레지스터 파일을 갖는 2차 메모리를 포함하는 메모리 장치에서, 주메모리와 2차 메모리 사이에 정보를 전송하는 방법에 있어서,
    가) 제1인터페이스의 제어 포트에 인가되는 선정된 신호에 응답하여 2차 메모리의 로우와 주레지스터 파일의 로우를 선택하는 단계;
    나) 상기 2차 메모리의 상기 선택된 로우에 상응하는 상기 마스크 메모리의 로우에 선정된 패턴을 저장하는 단계와;
    다) 상기 선택된 2차 메모리 로우 사이에 상기 선택된 주메모리 로우의 워드 조합을 전송하는데, 상기 선택된 마스크 메모리 로우에 저장된 상기 선정된 패턴으로 결정된 전송을 위한 워드의 조합을 전송하는 단계를 포함하는 정보 전송 방법.
  27. 제26항에 있어서, 제1인터페이스를 통해 주메모리의 로우의 상기 선택을 실행시키는 단계를 더 포함하는 것을 특징으로 하는 정보 전송 방법.
  28. 제26항에 있어 제2인터페이스를 통해 2차 메모리의 로우의 상기 선택을 실행시키는 단계를 더 포함하는 것을 특징으로 하는 정보 전송 방법.
KR1019960707079A 1995-04-13 1996-04-11 블록액세스응용에이용되는반도체메모리장치 KR100245311B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/421,653 US5523979A (en) 1995-04-13 1995-04-13 Semiconductor memory device for block access applications
US421,653 1995-04-13
PCT/US1996/005108 WO1996032726A1 (en) 1995-04-13 1996-04-11 Semiconductor memory device for block access applications

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