CN1150860A - 用于成组存取的半导体存储装置 - Google Patents

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Abstract

所公开的一种半导体存储装置包括具有行和列矩阵的动态随机存取存储器的主存储器以及一个第二存储器，该第二存储器具有一数据寄存器文件，在主存储器和第二存储器之间传输数据的传输电路，对主存储器作随机存取的第一并行位接口，以及对第二存储器作随机存取的第二并行位接口。本装置在保持数据完整性的同时获得对主存储器和第二存储器的同时和独立的存取。该第二存储器还包括有一数据寄存器文件和一相应的掩码寄存器文件，其中，后者可选取第二存储器一行中的任何字组合以便将该组合传输至主存储器。

Description

用于成组存取的半导体存储装置
本发明的技术领域
本发明涉及应用于成组存取的集成电路半导体存储器。本发明的背景技术
半导体存储器经常用于需要将成组的信息从一个地址或外部设备传输至另一地址或外设去并以此作为临时存储地址的系统之中。这些存储器的任何限制都会影响系统在速度以及效率方面的性能。比如，采用先有技术存储器系统的信息入出量会在系统外设或其应用装置在从存储器中同时存取成组信息的过程中受到限制而大大减少。以具体的应用实施例对先有技术存储器结构进行讨论会有助于理解因存储器设计上的限制而使系统性能降低的原因。
图1表示迪尔等人的第4,541,075号美国专利披露的具体的存储器实施例，其中，存储器为一半导体或集成电路设备。迪尔采用了一种连接于一个端口并设置成行和列的主存储器矩阵，其中每一行都有同样数量的N位宽的字。另外，在该半导体存储器中还设有一个行缓冲寄存器，它在主存储器和一个第二输入/输出端口之间传输多行数据以便以串行或并行的模式对该行缓冲寄存器进行存取。迪尔所述存储器装置的一个限制是只能有一个应用装置可以独立地使用该第二输入/输出端口。另外，该存储器装置还不能完成将一个选定的N位宽字从该行缓冲寄存器写入该主存储器一行之中去(通常称为部分写入或掩码写入)的功能。在这种存储器装置中，部分写入可由“存储器行读改写”操作来摸拟，它包括下列步骤：将该行数据从主存储器中传输至该行缓冲寄存器，通过该第二输入/输出端口修改该行缓冲寄存器数据，并且将该行缓冲寄存器数据传输回至主存储器的该行中。这种“存储器行读改写”操作假定主存储器中的同行数据在读出和再写入之间没有变化。注意如果在“存储器行读改写”操作中主存储器行中的部分数据通过第一输入/输出端口(连接至主存储器的端口)被修改，则会发生数据混乱。这是先有技术的一个常有的缺陷，下面将予以详述。
以多个独立应用装置通过对某一专用行缓冲寄存器的每一应用装置的专用端口进行存取的一大限制是不能同时由两个以上的应用装置对同一主存储器行进行写入，其原因在于部分写入不被支持。图2表示迪尔等人所教导的该存储器装置的扩展部分，它包括一个由第二应用装置使用但独立于该第一行缓冲器的第二输入/输出端口，用于对第二行缓冲器进行存取。图3表示主存储器中的两个组，其中，组1的终止端和组2的起始端处于主存储器的相同行中(行2)。试想这样一种应用情况：第一个应用装置通过第二输入/输出端口正在使用第一行缓冲寄存器而且第二应用装置正在通过第三输入/输出端口使用第二行缓冲寄存器，那么这样应用装置1对组1进行存取，应用装置2将对组2进行存取。我们再看一下这一实施例的操作顺序：应用装置1将存储器的第2行读入第一行缓冲寄存器并通过该第二输入/输出端口开始修改第一行缓冲寄存器数据；应用装置2将同一存储器行的内容读入该第二行缓冲寄存器并且通过该第三输入/输出端口修改该第二行缓冲寄存器。应用装置1完成对作为组1的一部分的行缓冲寄存器起始端的修改并将其再写入该存储器行中去，应用装置2完对作为组2的一部分的第二行缓冲寄存器末端的修改并将其再写入该存储器行之中去。很明显，后一操作会将对已由应用装置1修改过的组1数据进行重写，因而会引起数据混乱。
为避免出现上述诸如数据混乱等问题，只有以浪费部分存储器空间或者使数据组尺寸加倍(这往往是不可能的)的方式以限制存储器的使用作为代价才可行。
另外，多个其端口都与一应用装置相连接的并行位输入/输出端口增加了存储器装置外壳的接插件数量，因此增加了存储装置的造价。
本发明所述的半导体存储器解决了先有技术存储器中的限制问题，从而获得了更高的系统的性能。尤如在以“半导体存储装置的大容量成组存取应用以及S/N”为题的专利申请文件中所讲述的，本发明可应用于光盘驱动器当中，只要需要有这样一种价有所值和高性能的多端口存储器使多个外设或应用装置可对存储器作独立存取。本发明的目的
本发明包括有一个半导体存储器，它具有多口存取能力以增加采用该存储器的系统的效率和入出量。更确切地讲，在需要将信息以成组数据形式传送的情况下，本半导体存储装置提供了一种可同时独立地以多个应用装置或位于存储器之外的外设对这种成组信息进行存取的装置。
本发明的一个目的是增加半导体存储器的有效传输率。
本发明的另一目的是通过第一和第二端口提供对随机存储器的存取，以提高存储器的有效传输率。
本发明的再一目的是由多个独立应用装置通过第二端口将顺序的存储器存取和通过第一端口进行的随机存储器存取分离开来。本发明的技术方案
根据本发明的半导体存储器装置的构成可以改进面向成组应用的系统(诸如存储子系统)的性能。特别是，本发明包括有一个设置为动态随机存取存储器矩阵的主存储器，它带有一个具有数据寄存器文件和一个掩码寄存器文件的第二存储器，一个对该数据以及掩码寄存器文件作随机存取的第二并行位接口以及在主存储器矩阵和数据寄存器文件之间进行数据传输的电路。对于本领域人士很明显，在不脱离本发明的精神实质的情况下，可采用静态随机存取存储器作为主存储器。
根据本发明，主存储器矩阵一行的数据可以逐列传送至一数据寄存器文件的寄存器上，其中，每一行的位数都与主存储器矩阵一行中的位数相同。此外，在该数据寄存器文件的寄存器之内的任何字的组合皆可传输至主存储器矩阵的一行之中，其中，组合字由相应的掩码寄存器文件的寄存器的内容来选取。
本发明的一个重要方面是顺序存取，它是通过第二接口以及数据寄存器文件完成的。此外，在寄存器文件之内对任何字的随机存取可以通过第二接口进行。
另外，为了减少对掩码寄存器文件的存取，发明了对寄存器文件的同时写入操作和一种写入复位操作。在同时写入操作中，当对一个数据寄存器文件写入字时，一个预定的格式同时写入到相应的掩码寄存器文件的字上。这一格式在用数据寄存器文件的掩码对主存储器作传输时与所有字位的选取相对应。在写入复位操作中，一个第二预定的格式写入到寄存器文件的选取寄存器的所有位上。这一第二格式在用数据寄存器文件的掩码对主存储器作传输时与所有未选位的格式相对应。
在本发明另一实施例中，包括有寄存器文件每一寄存器的独立按序寻址，它在通过第二接口对寄存器文件进行存取的过程中在寄存器文件内提供选取一个字的地址。
本领域一般技术人员通过下面的实施例详述以及附图可以更全面的了解和理解本发明的这些和其它的目的，优点，方面，和特点。附图的简要说明
图1示出了先有技术多口随机存取存储器的方框图。
图2是先有技术的多口随机存取存储器的增设部分图。
图3表示存储器中的两个成组数据，其中，存储器的一行部分地包括在两个组之中。
图4是一方框图，示出了根据本发明的实施例的存储器装置的结构。
图5是本发明又一实施例的方框图，此实施例有一时钟端口，其中，通过第二端口的操作与时钟相同步。
图6是根据本发明用于第二存储器的单一端口寄存器文件的另一实施例的方框图。
图7是根据本发明的另一实施例的方框图，其中，有一个用于寄存器文件的寄存器的按序寻址的地址计数器。
图8是根据本发明的另一实施例的方框图，其中，仅有一个专用于应用的数据寄存器文件，其中的每一成组信息包括至少一个完整的的主存储器行。
图9示出了在主存储器和第二存储器之间进行传输的定时图。
图10a示出了第二存储器的读写操作的定时图。
图10b示出了第二存储器的同时写入操作的定时图。
图10c示出了第二存储器的写入回复操作的定时图。
图11示出了第二存储器的同步读写操作的定时图。本发明的最佳实施例
通常，诸如随机存取存储器(RAM)或只读存储器(ROM)之类的存储器以存储地址的行和列来组织结构。在成组存取应用时，从存储器出入的数据组织成序列数据组。在这种应用当中，本发明通过外部装置对同组存储数据进行同时存取而不破坏邻组数据，从而增加了系统的入出量和效率。图4示出了本发明的整体的方框图。图4所示的所有逻辑方框都在半导体存储装置200中。
存储装置200包括一个具有以行和列设置的存储地址的存储矩阵202。尽管在不脱离本发明精神实质的情况下也可用其它尺寸和类型的装置，但图4所示的具体实施例中，存储矩阵202是一个128 K字的DRAM。通过传送逻辑220与存储装置202相连接的是第二存储器221，它具有成列和行的存储地址，其中，第二存储器的每一行宽都与主存储器的行宽相一致。对存储矩阵202的存取是通过一个第一接口210-218来进行的，该接口是通过一个第一接口210-218完成的，该接口还用于在存储矩阵202和第二存储器221之间传输数据。第二接口231-239允许对第二存储器221进行存取。
第一接口包括有一个地址(MA0-8)端口210，数据输入/输出(MD0-7)端口211，一个行地址( RSA)端口212，一个列地址选通( CAS)端口213，一个输出启动( G)端口214，一个写入启动( W)端口215，一个传输操作选择( XFER)端口216，一个掩码传输( )端口217，以及一个传输行地址(XRA0-3)端口218。
存储装置200还包括控制逻辑电路209，用以在对主存储器202进行存取期间产生定时和控制信号，并且响应输入端210-218而在主存储器202和第二存储器221之间进行传输。地址端口210(MA0-8)与设在主存储器装置200之内的地址逻辑203相连接。地址逻辑203对行解码逻辑线路207提供行地址信息259，对列解码逻辑208提供列地址信息258。存储装置200还包括一个传感放大电路204，它具有若干与矩阵202中每一个列相连接的传感放大器以及与数据输入/输出(MD 0-7)端口211相连接的数据输入/输出电路206。上述结构在许多已知的动态随机存取存储器中是很常见的。
存储装置200的第二接口231-239包括一个第二并行位数据输入/输出(PD 0-7)端口231，第二行地址(PRA 0-3)端口238，第二列地址(PCA 0-8)端口239。第二接口还包括有一个集成片选择( PS)端口233，一个第二写入启动( PW)端口235，一个第二输出启动( PG)端口234，一个功能选择( PSF)端口236，以及一个复位( PR)端口237。
存储装置200进一步包括一个第二存储器221，它具有一个数据寄存器文件222，掩码寄存器文件224，以及一个通过数据输入/输出端口231控制第二存储器221存取的控制逻辑电路229。行解码电路225在第二存储器221和数据输入/输入端口231之进行作传输期间选取第二存储器221的一行。而行解码电路223在主存储器202以及第二存储器221之间进行传输期间选取第二存储器的一行。输入/输出电路226与列解码逻辑228相连接并且双向地与数据输入/输出(PD0-7)端口231相接。
数据寄存器文件222有多个双端口寄存器行。数据寄存器文件222有两个独立的数据输入/输出端口。此外，数据寄存器文件222通过设置于数据寄存器文件222内的相应行选择端口与行解码逻辑组块223和225相连接。掩码寄存器文件224也设置成一个双端口寄存器文件，它包括有若干双端口寄存器行并且有其自己的两个独立的数据输入/输出端口。此外，掩码寄存器文件224通过其相应的行选择端口与行解码逻辑组块223和225相连接。
地址(MA0-8)端口210与地址逻辑203相连接。地址逻辑203的输出连接至行解码电路207和列解码电路208。行解码电路装置207的输出与主存储器202的行相连接。主存储器装置202的列与传感放大电路装置204，传输电路220，以及数据输入/输出电路206相连接。列解码电路208的输出与数据输入/输出电路206相连接。数据输入/输出电路装置206与第一数据输入/输出端口211相连接。传输电路220连接于主存储器202和第二存储器221之间。
控制逻辑电路209与第一接口端口的端口212-217相连接。在图4中，控制逻辑电路209与(在存储器200之内的)的连接由输出线251、252、253、254、255、和256予以图示，输出线251-256代表内部的连接，这对于本发明实施例的结构和操作的说明至为必要。
传输行地址(XRA0-3)端口218与行解码电路223相连接。行解码电路223的输出与数据寄存器文件222的行选择端口以及掩码寄存器文件224的第一行选择端口相连接。
行地址(PRA0-3)端口238与行解码电路225相连接。行解码电路225的输出与数据寄存器文件222的行选择端口以及掩码寄存器文件224的行选择端口相连接。
数据寄存器文件222的数据输入/输出端口与传输电路220相连接，数据寄存器文件222的其他输入/输出端口与数据输入/输出电路226相连接。掩码寄存器文件224的数据输入/输出端口与传输电路220相连接，掩码寄存器文件224的其他输入/输出端口与数据输入/输出电路226相连接。
列地址(PCA0-7)端口239与列解码电路228相连接。列解码电路228的输出与数据输入/输出电路226相连接。数据输入/输出电路226与数据输入/输出端口231相连接。
控制逻辑电路229与第二接口的端口233-237相连接。图4中，控制逻辑电路229与在存储装置200之内的其它元件的连接由输出线261、263、和264予以图示。输出线261、263、和264代表其内部连接，这对于本发明实施例的结构与操作的说明至为必要。
本发明下述操作参见图4所示的本发明的具体实施例以及图9和图10a-c所示的定时图表。
当操作选择( XFER)端口216上的信号在端口212处信号 RAS的下降沿未被确认时(逻辑电平高)，半导体存储器200的工作方式是：主存储器202以及第二存储器221独立地操作并且可以分别通过第一和第二接口分别地和独立地存取。在此工作模式中，主存储器202与市场上可买到的DRAM相类似，如德克萨斯仪器公司的TMS48C128。
当操作选择( XFER)端口216上的信号在 RAS端口212上的信号的下降沿缘已被确认时(逻辑电平低)，半导体存储器200以传输模式工作，即：数据在主存储器202和第二存储器221之间传输。
图9示出了传输操作的定时图表。参见图9， XFER端口216上的低逻辑电平信号在 RAS212下降沿启动传输操作。当 RAS212被认定时，它确定第一行地址在第一地址(MA0-8)端口210有效，第一地址端口210选取主存储器202的一行，此外，还确定存储器第二行地址在传输行地址(XRA0-3)端口218上有效，从而选取第二存储器221的一行。 RAS212初始化存储器操作，它使数据以电容充电形式从存储矩阵202的一确定行被转换至矩阵的列中。该行仍然保持有效直到存储周期结束。传感放大器感应到该列的存储充电，迫使该列电压依据存储充电状态变成相应于逻辑“1”或“0”的电压。这也引起存储矩阵202的确定行的电容存储元件的更新。在传输操作中，写入启动信号 W215确定传输方向。当W215未被确定是时，数据将从主存储矩阵202的已选取行中传输至第二存储器221的已选取行中。当 W215已被确定，并且 在 W215下降沿被确定时，从数据寄存器文件222的选取行的数据组合将传输至主存储矩阵202的已选取行中，其中，该组合是由相应的掩码寄存器文件224的内容选取的。当 W215被确定而
Figure A9619034500191
在 W215下降沿未被确定时，来自数据寄存器文件222的选取行数据将传输至主存储矩阵202的选取行而且掩码寄存器相应行的内容被忽略。
当 RAS212在某一地址维持时间之后被确定时，行地址从存储器地址终端中除去，继而列地址会施加至存储器地址线上。当列地址有效时，CAS信号被确定。在存储矩阵202至第二存储器的传输操作期间，如果存储器输出启动 G被确定，则从第一列地址中选取的字将在第一数据输入/输出端口211驱动。
第二存储器221的功能操作由的 PS端口233、 PG端口234、 PW端口235、 PSF端口236、以及 PR端口237的控制信号所启动，如表1所示。
当 PS端口233上的信号未确定(逻辑电平1)，不选取操作。PRA0-3端口238上的信号选取第二存储器221的其中一行。PRA3端口上的信号既可选取数据寄存器文件也可选取掩码寄存器文件，同时PRA0-2端口上的信号选择已选取的八个寄存器文件行之一。PCA0-7端口239上的信号选择第二存储器221已选取的行之一。
图10a示出了第二存储器221读出和写入操作的定时图表。当 PS端口233上的信号(逻辑电平0)已确定而 PW端口235上的信号未确定(逻辑电平1)时，则在后者从PRA0-3 238和PCA0-7239的有效地址值得到一个tAA的延迟或从 PW端234上的信号而来的tOLZ延迟被确定后(逻辑电平0)，从第二存储器221来的选取字将在端口231 PD0-7上驱动。
当 PG端口233上的信号被确定(逻辑电平0)时，PRA0-3端口238和PCA0-7端口239上的地址信号必须在 PW端口235上的信号被确定之前维持最少有效时间tAS，并且在 PW端口235上的信号被取消之后继续维持最少有效时间tAH，PD0-7端口231的信号将被写入第二存储器的已选取字中，PD0-7端口231的信号必须在 PW端口235上的信号未确定前的一个tDS期间内有效，并且在 PW端口235上的信号取消后在一个tDH期间内维持有效。
图10b示出了第二存储器221同时写入操作的定时图表。同时写入操作是在写入操作中 PSF端口236上的信号随着PRA0-3端口238和PCA0-7端口239上的有效地址信号得到确定时(逻辑电平0)而选取的。在一次同时写入操作之中，数据寄存器文件和掩码寄存器文件都会被选取。PRA0-2端口上的信号选择数据寄存器文件的一行以及相应的掩码寄存器文件的一行。PCA0-7端口239上的的信号选择出数据寄存器文件以及掩码寄存器文件的已选行的一个字，PD0-7端口231上的信号写入数据存储器的已选字，一个第一预定的格式写入掩码寄存器文件的相应的字之中。该第一预定格式与一个在掩码从第二存储器221至主存储器202进行传输期间选择一个字的所有位的格式相对应。在本说明中，此格式包括所有1的格式。
图10c示出了第二存储器221写入复位操作的定时图表。该写入复位操作是在写入操作过程中 PR端口237上的信号随PRA0-3端口238以及PCA0-7端口239上的有效地址信号的确定(逻辑电平0)而被选择的。在写入复位操作中，一个第二预定格式被写入第二存储器221的已选取行的所有字中。该第二预定格式与一个在掩码从第二存储器221至主存储器202的传输期间对一行的所有字皆不选择的格式相对应。在本说明中，该格式包括所有0格式。上述存储器操作由下表作一概括：
                 表1  第二接口操作的小结
   PS    PG    PW    PSF    PR     操作
  1   X   X   X   X     无选择的操作
  0   0   1   X   X     读出操作
  0   X   0   1   1     写入操作
  0   X   0   0   1 同时写入操作：写入数据寄存器并且将写入掩码格式写入相应的掩码寄存器
  0   X   0   X   0 写入复位操作：重设已选取的第二存储器的行
现参见图5，时钟(CLK)端口241加到第二接口并且第二接口的操作(如表1所作小结)与CLK端口上的信号相同步。所有第二接口的地址和控制信号都在CLK正向沿被锁存。图11表示图5中存储装置的第二接口同时读出和写入的定时范例。
在图6所示的另一实施例中，数据寄存器文件和掩码寄存器文件采用一种单独的端口寄存存储结构。使用这种单端口寄存器而非双端口寄存器文件减少了第二存储器221的尺寸。然而，其缺陷是第二存储器通过第二接口的存取不能与第二存储器和主存储器之间的传输同时实现。由于这种同时操作不可能再用单端口寄存器文件结构来进行，因此不能通过去掉图4和图5所示XRA0-3端口218以及在主存储器和第二存储器之间进行传输以便在第二存储器之中提供传输地址的期间采用PRA0-3端口238的方式，来减少该装置的接插件数。此外，用单端口寄存器文件结构，一个单寄存器文件行解码电路装置223与PRA0-3端口238相连接。使用单端口寄存器文件降低了第二存储器的造价以并减少了存储器的接插件数目，但失去了同时操作的灵活性。
在图7所示的另一本发明实施例中，一个地址计数器装置340用于提供第二存储器通过第二端口进行存取的按序列地址，它包括一个与数据寄存器文件每一行相关联的计数器，通过第二接口而被初始化。与PRA3相联系在第二接口上的一个附加PRA4端口对数据寄存器文件、掩码寄存器文件或者地址计数器进行选择，PRA0-2上的信号对已选寄存器文件八行之一进行选择，或对地址计数装置的八个计数器之一作选择。当选取地址计数装置时，所选取的计数器通过PD0-7端口231上的信号而被存取。当寄存器文件被选取时，列地址由地址计数装置340内的相关计数器提供，该计数器在完成一个传输周期时而被增加。本方案的实用之处在于减少存储装置的接插件，其方式是去除PCA0-7。
图8所示为根据本发明特别用于成组存取的另一实施例，其中，所有的数据组都包括有主存储器的若干完整行。在这一实施例中，掩码寄存器文件224，以掩码在数据寄存器文件和主存储器之间进行的传输，以及掩码(
Figure A9619034500221
)端口217的传输都被去除以减少存储器装置的造价。

Claims (28)

1.一个存储装置，其特征在于包括：
一个主存储器，它具有一个以行和列设置的存储单元的矩阵，其每一行用于存储若干字，相应字的相应位数以列为序排列；
一个用于选择所述主存储器的行的第一寻址装置；
一个相应于所述主存储器的列的传感放大装置；
一个用于选择相应于一行中预定字的存储地址的第二寻址装置；
一个在由所述第一和第二寻址装置所选择的存储器地址传输出、入数据的第一输入/输出装置；
一个具有并行位数据输入/输出端口、地址端口、控制端口、以及输入端口的第一接口，所述数据输入/输出端口与主存储器输入/输出装置相连接；
一个具有数据存储器和相应的掩码存储器的第二存储器，该数据存储器具有以行和列设置的存储单元，其中，该数据存储器一行中的字数目与所述主存储器一行之中的字数目相等；
与所述主存储器和所述第二存储器相连接并双向地将数据字在所述主存储器以及所述第二存储器的行之间进行传输的传输电路装置；
具有并行位数据输入/输出端口、地址端口、以及控制端口的第二接口；
与该第二接口以及该第二存储器相连接用于同时将数据字输出、入该第二存储器并独立地存取所述主存储器的操作电路装置。
2.根据权利要求1所述的随机存取存储器，其中所述的主存储器是一动态随机存取存储器。
3.根据权利要求1所述的随机存取存储器，其中所述的第二接口的所述控制端口还包括一个选择端口。
4.根据权利要求3所述的随机存取存储器，其中所述的操作电路还具有响应施加至所述选择端口的预定信号，将一第一预定格式写入所述掩码存储器的一选择行，并同时将数据字从所述第二接口数据端口传输给所述数据存储器的相应行的装置，其中所述第一预定格式对应于将从所述数据存储器传至所述主存储器的一行中的字的预选位。
5.根据权利要求1所述的随机存取存储器，其中所述第二接口的所述控制端口还包括一个复位端口。
6.根据权利要求5所述的随机存取存储器，其中所述的操作电路还具有响应一施加至所述复位端口的预定信号将一第二预定格式写入所述掩码存储器的一选取行之中，同时将数据字从所述第二接口数据端口传输至所述掩码存储器的装置，其中，所述的第二预定格式代表了对所述数据存储器至主存储器一行之中所有位数的传输禁止。
7.根据权利要求1所述的随机存取存储器，其中所述的第二接口包括
一个通过所述与施加至该时钟端口的时钟信号相关的第二接口进行同步存储操作的时钟端口。
8.根据权利要求1所述的随机存取存储器，其中所述的操作电路还包括：
(a)与所述第二接口和第二存储器相连接以选择第二存储器每一行的第三寻址装置；
(b)与第二接口相连以选择所述行的一个字的第四寻址装置；
(c)与第二存储器相连并进一步与第二接口的所述数据输入/输入端口相连以存取所述已选字的第二输入/输出电路装置；以及
(d)用于产生定时和控制信号并具有与所述第三寻址装置、所述第四寻址装置、以及第二输入/输入电路装置相连的输出端口的逻辑电路装置。
9.根据权利要求1所述的随机存取存储器，其中所述的操作电路还包括：
(a)若干地址计数器，每一计数器都与所述数据存储器以及其相应的掩码存储器的一个行相关联，其中每一掩码存储器含有所述第二存储器内的下一个可存取字的地址；
(b)用一个启动地址初始化地址计数器的装置；
(c)连接于所述第二接口和第二存储器以选择第二存储器及其相关联的计数器的一行的第三寻址装置；
(d)连接于所述已选取的计数器以选择所述第二存储器的已选行的一个字的第四寻址装置；
(e)连接于所述第二存储器并进一步与所述第二接口的输入/输出端口相连接以存取所述已选取字的第二输入/输出电路装置；
(f)用于产生定时和控制信号并具有连接于所述第三寻址装置、所述第四寻址装置、第二输入/输出电路装置、以及地址计数器的输出端口的逻辑电路装置。
10.根据权利要求1所述的随机存取存储器，其中所述的存储器单元是构成寄存器文件的寄存器。
11.根据权利要求10所述的随机存取存储器，其中所述的寄存器文件是双端口，每个所述寄存器文件的所述寄存器都具有一个第一输入/输出端口和一个第二输入/输出端口。
12.根据权利要求10所述的随机存取存储器，其中所述的连接到共用的输入/输出端口的所述寄存器文件的所述寄存器构成一单端口的寄存器文件。
13.一种存储装置，其特征在于包括：
(a)具有以行和列设置的存储器单元矩阵的主存储器，其中，每一行存储若干字，相应字的相应位按列排列；
(b)一个为所述主存储器选行的第一寻址装置；
(c)一个与所述主存储器的列相对应的传感放大器装置；
(d)一个用于选择与一行中一个预定字相对应的存储器地址的第二寻址装置；
(e)一个在由第一和第二寻址装置所选择的存储器地址上传输出、入数据的第一输入/输出装置；
(f)一个具有并行位数据输入/输出端口，地址端口，控制端口，以及传输端口的第一接口，所述数据输入/输出端口与所述主存储器输入/输出装置相连接；
一个用于存储由所述主存储器传输出、入的数据的第二存储器，该第二存储器包括有以行和列设置的存储单元，该第一和第二存储器的行具有同样数量的存储地址；
双向地将数据字在所述第一存储器以及所述第二存储器的行间进行传输的传输电路装置；
具有并行位数据输入/输入端口，地址端口，以及控制端口的第二接口；以及
与该第二接口以及该第二存储器相连接并用于将数据字在主存储器的存取期间独立地传输出、入该第二存储器的操作电路装置。
14.根据权利要求13所述的随机存取存储器，其中所述的主存储器是一动态随机存取存储器。
15.根据权利要求13所述的随机存取存储器，其中所述的操作装置包括：
(a)与所述第二接口和第二存储器相连接以选择所述第二存储器每一行的第三寻址装置；
(b)与所述第二接口相连以选择所述行的一个字的第四寻址装置；
(c)与所述第二存储器相连并进一步与所述第二接口的所述数据输入/输入端口相连以存取所述已选字的第二输入/输出电路装置；
(d)具有输出端口的逻辑电路装置，所述逻辑电路装置与所述第
三、第四寻址装置相连接，并进一步与所述第二输入/输出电路装置相连接以产生定时和控制信号。
16.根据权利要求13所述的随机存取存储器，其中所述的第二存储器进一步具有一个将传输至和传输自所述主存储器的数据进行存储的数据存储器，以及一个将相应于该数据存储器的每一字的写入掩码进行存储的相应的掩码存储器。
17.根据权利要求13所述的随机存取存储器，其中所述的第二接口的所述控制端口进一步包括一个选择端口。
18.根据权利要求17所述的随机存取存储器，其中所述的操作电路还具有响应施加至所述选择端口的预定信号将第一预定格式写入所述掩码存储器的一选取行，同时将数据字从所述第二接口数据端口传输给所述数据存储器的相应行之中的装置，其中所述第一预定格式与将从所述数据存储器传至所述主存储器一行中的字的预选位相对应。
19.一种存储器装置，其特征在于包括：
(a)一个具有行和列以存储若干N位字的存储单元矩阵的主存储器，其中每一行都可由一第一解码器寻址，每一列都有一传感放大器，第一字都可由第二解码器来选择，所述主存储器具有将数据传自和传至所述已选字的输入/输出能力；
(b)具有与主存储器输入/输出相连接的并行位数据输入/输出端口的第一接口，所述第一接口还具有地址端口，控制端口，和传输端口；
(c)具有若干行存储单元的第二存储器，其中每一行都具有与主存储器中一行位数相同的位数，所述第二存储器还进一步包括一个将传输自和传输至所述主存储器的数据进行存储的数据存储器，以及一个将与该数据存储器的每一字相应的写入掩码予以存储的相应的掩码存储器；
(d)与主存储器以及与所述第二存储器相连以便将主存储器一行中的数据移至第二存储器一行之中，或者将数据存储器一行中的字组合移至主存储器一行之中的传输电路，其中，该字组合是由掩码存储器中相应行的内容选取的；
(e)具有并行位数据输入/输入端口，地址端口，以及控制端口的第二接口，其中，数据通过所述第二接口的数据端口以独立于所述第一主存储器的存取方式而被传输自和传输至所述第二存储器。
20.根据权利要求19所述的随机存取存储器，其中所述的第二接口包括一选择端口。
21.根据权利要求20所述的随机存取存储器，其中所述的操作电路还具有将一第一预定格式按照一施加在所述选择端口上的预定信号在将第二接口输入/输出端口上的信号传输至所述数据存储器相应字的同时写入所述掩码存储器的一个字中的装置，其中所述第一预定格式是一写入掩码值，它对应于数据存储器至主存储器传输期间的一个字的所有位。
22.根据权利要求19所述的随机存取存储器，其中所述的第二接口包括有一复位端口。
23.根据权利要求22所述的随机存取存储器，其中所述的操作电路还包括响应施加在所述复位端口上的预定信号在数据字从所述第二接口数据端口传输出所述掩码存储器的同时将一第二预定格式写入所述掩码存储器一已选行之中的装置，其中所述第二预定格式代表禁止将所述数据存储器的一行的所有位传输至主存储器。
24.根据权利要求19所述的随机存取存储器，其中所述的第二接口包括一时钟端口。
25.根据权利要求24所述的随机存取存储器，其中通过第二接口的操作与所述时钟端口上的信号相同步。
26.一种存储器装置，具有一主存储器，其中，主存储器具有一个带有行和列的存储单元矩阵以存储若干N位字，其中每一行都可由一第一解码器寻址，每一列都有一传感放大器，每一字都可由一第二解码器选择，并且所述主存储器具有将数据传输至和传输自所述已选字的输入/输出能力并且与具有数据、地址、和控制端口的第一接口相连接，所述存储器装置还包括一个具有地址、数据、和控制端口的第二存储器，所述第二存储器具有一其列数与主存储器列数数目相同的掩码寄存器文件，所述存储器装置在所述主存储器和第二存储器之间进行信息传输的方法的特征在于包括下列步骤：
(a)响应施加在所述第一接口的控制端口的预定信号选择主寄存器文件的一行以及第二存储器的一行；
(b)将一预定格式存储至相应于所述第二存储器的所述已选行的所述掩码存储器的一行之中；以及
(c)将所述已选主存储器行的字组合在与所述已选第二存储器之间传输，其中，所述已存入所述已选掩码存储器行的预定格式确定了传输的字组合。
27.根据权利要求26所述的随机存取存储器，其中所述的主存储器的选行是通过第一接口来进行的。
28.根据权利要求26所述的随机存取存储器，其中所述的第二存储器的选行是通过第二接口进行的。
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