CN107767896A - 包括多接口的存储器系统 - Google Patents

Abstract

本发明公开了一种存储器系统，该存储器系统包括：非易失性存储器装置，其包括第一存储区域和第二存储区域；以及控制器，其包括第一接口和第二接口，该第一接口适于在第一存储区域和主机之间交换数据，并且该第二接口适于在第二存储区域和主机之间交换数据。

Description

包括多接口的存储器系统

相关申请的交叉引用

本申请要求于2016年8月22日向韩国知识产权局提交的申请号为10-2016-0106072的韩国专利申请的优先权，其公开内容通过引用而整体并入本文。

技术领域

示例性实施例通常涉及一种半导体设计技术，并且更特别地，涉及一种包括非易失性存储器装置的存储器系统。

背景技术

计算机环境范例已经转变至可随时随地使用的普适计算系统。由于该事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有用于数据存储的存储器装置的存储器系统。存储器系统可以用作便携式电子装置的主存储器装置或辅助存储器装置。

因为使用存储器装置的存储器系统不具有移动部件，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态硬盘(SSD)。

发明内容

各种实施例涉及一种改进的存储器系统，其包括非易失性存储器装置以及能够在非易失性存储器装置和主机之间交换数据的至少两个接口。存储器系统可以用于各种用途。

在实施例中，一种存储器系统可以包括：非易失性存储器装置，其包括第一存储区域和第二存储区域；以及控制器，其包括第一接口和第二接口，第一接口适于在第一存储区域和主机之间交换数据，并且第二接口适于在第二存储区域和主机之间交换数据。

控制器可以进一步适于在预定时间段内检查第一接口和第二接口中的每一个的使用中的容量，并且适于基于检查的第一接口和第二接口的使用中的容量来改变非易失性存储器装置中的第一存储区域和第二存储区域中的每一个的容量。

当在预定时间段内通过第一接口输入/输出的第一数据的第一大小比在预定时间段内通过第二接口输入/输出的第二数据的第二大小大至少预定大小时，控制器可以将非易失性存储器装置中的第一存储区域的容量增加预定数量，并且可以将非易失性存储器装置中的第二存储区域的容量减少预定数量。当在预定时间段内通过第一接口输入/输出的第一数据的第一大小比在预定时间段内通过第二接口输入/输出的第二数据的第二大小小至少预定大小时，控制器可以将非易失性存储器装置中的第一存储区域的容量减少预定数量，并且可以将非易失性存储器装置中的第二存储区域的容量增加预定数量。当在预定时间段内通过第一接口输入/输出的第一数据的第一大小与在预定时间段内通过第二接口输入/输出的第二数据的第二大小的差小于预定大小时，控制器可以将非易失性存储器装置中的第一存储区域和第二存储区域的容量保持为与在进入预定时间段之前确定的容量相同。

当在预定时间段内通过第一接口输入/输出的第一数据的第一大小大于第一参考大小并且在预定时间段内通过第二接口输入/输出的第二数据的第二大小小于第二参考大小时，控制器可以将非易失性存储器装置中的第一存储区域的容量增加预定数量，并且可以将非易失性存储器装置中的第二存储区域的容量减少预定数量。当在预定时间段内通过第一接口输入/输出的第一数据的第一大小小于第一参考大小并且在预定时间段内通过第二接口输入/输出的第二数据的第二大小大于第二参考大小时，控制器可以将非易失性存储器装置中的第一存储区域的容量减少预定数量，并且可以将非易失性存储器装置中的第二存储区域的容量增加预定数量。

当在预定时间段内通过第一接口输入/输出的第一数据的第一大小大于第一参考大小并且在预定时间段内通过第二接口输入/输出的第二数据的第二大小大于第二参考大小时，并且在预定时间段内通过第一接口输入/输出的第一数据的第一大小小于第一参考大小并且在预定时间段内通过第二接口输入/输出的第二数据的第二大小小于第二参考大小的情况下，控制器可以将非易失性存储器装置中的第一存储区域和第二存储区域的容量保持为与在进入预定时间段之前确定的容量相同。

预定时间段的长度对应于预定时间间隔，并且控制器可以在从供给电力时或每当发生预定事件时开始以预定周期重复地应用预定时间段。

控制器可以包括：时钟生成单元，其适于生成第一时钟和第二时钟，第一时钟具有比第二时钟相对更高的频率；以及传送单元，其适于通过响应于第一时钟操作的第一接口向/从主机输入/输出第一存储区域的输出/输入数据，并且适于通过响应于第二时钟操作的第二接口向/从主机输入/输出第二存储区域的输出/输入数据。

控制器可以使用第一存储区域作为主机的主存储器装置，并且使用第二存储区域作为主机的存储器。

第一接口可以包括双列直插存储器模块(DIMM)接口，并且第二接口包括高速-PCI(高速外围组件互连：PCI-e)接口。

非易失性存储器装置可以包括以下存储器中的任意一种存储器：闪速存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、磁阻RAM(MRAM)和自旋转移力矩随机存取存储器(STT-RAM)。

在实施例中，一种存储器系统可以包括：第一非易失性存储器装置，其包括第一存储区域和第二存储区域；第二非易失性存储器装置，其包括第三存储区域和第四存储区域；以及控制器，其包括用于关于主机输入/输出数据的第一接口和第二接口，并且其适于通过使用第一接口向/从主机输入/输出将从/向第一存储区域至第三存储区域中的至少一个存储区域输出/输入的数据，以及适于通过使用第二接口向/从主机输入/输出将从/向第二存储区域至第四存储区域中的至少一个存储区域输出/输入的数据。

控制器可以检查在预定时间段内第一接口和第二接口的各自的使用中的容量，并且根据检查结果，可以选择第一存储区域至第四存储区域中的每一个是否通过使用第一接口或第二接口来输入/输出数据。

当在预定时间段内通过第一接口输入/输出的数据的大小比在预定时间段内通过第二接口输入/输出的数据的大小大至少预定大小时，控制器可以控制第一存储区域至第三存储区域中的至少两个存储区域通过使用第一接口来输入/输出数据，并且控制第二存储区域至第四存储区域中的至多两个存储区域通过使用第二接口来输入/输出数据。当在预定时间段内通过第一接口输入/输出的数据的大小比在预定时间段内通过第二接口输入/输出的数据的大小小至少预定大小时，控制器可以控制第一存储区域至第三存储区域中的至多两个存储区域通过使用第一接口来输入/输出数据，并且控制第二存储区域至第四存储区域中的至少两个存储区域通过使用第二接口来输入/输出数据。当在预定时间段内通过第一接口输入/输出的数据的大小与在预定时间段内通过第二接口输入/输出的数据的大小的差小于预定大小时，控制器可以实际上控制第一存储区域至第四存储区域使用在进入预定时间段之前已经用于输入/输出数据的第一接口和第二接口。

在预定时间段内通过第一接口输入/输出的数据的大小大于第一参考大小并且在预定时间段内通过第二接口输入/输出的数据的大小小于第二参考大小的情况下，控制器可以控制第一存储区域至第三存储区域中的至少两个存储区域通过使用第一接口来输入/输出数据，并且控制第二存储区域至第四存储区域中的至多两个存储区域通过使用第二接口来输入/输出数据。在预定时间段内通过第一接口输入/输出的数据的大小小于第一参考大小并且在预定时间段内通过第二接口输入/输出的数据的大小大于第二参考大小的情况下，控制器可以控制第一存储区域至第三存储区域中的至多两个存储区域通过使用第一接口来输入/输出数据，并且控制第二存储区域至第四存储区域中的至少两个存储区域通过使用第二接口来输入/输出数据。

当在预定时间段内通过第一接口输入/输出的数据的大小大于第一参考大小并且在预定时间段内通过第二接口输入/输出的数据的大小大于第二参考大小，并且在预定时间段内通过第一接口输入/输出的数据的大小小于第一参考大小并且在预定时间段内通过第二接口输入/输出的数据的大小小于第二参考大小的情况下，控制器可以实际上控制第一存储区域至第四存储区域使用在进入预定时间段之前已经用于输入/输出数据的第一接口和第二接口。

预定时间段的长度对应于预定时间间隔，并且控制器可以在从供给电力时或每当发生预定事件时开始以预定周期重复地施加预定时间段。

控制器可以包括：时钟生成单元，其适于生成第一时钟和第二时钟，第一时钟具有比第二时钟相对更高的频率；以及传送单元，其适于通过响应于第一时钟操作的第一接口向/从主机输入/输出将从第一存储区域至第三存储区域中的至少一个存储区域输出/输入的数据，并且通过响应于第二时钟操作的第二接口向/从主机输入/输出将从第二存储区域至第四存储区域中的至少一个存储区域输出/输入的数据。

控制器可以使用利用第一接口的第一存储区域至第三存储区域中的至少一个存储区域作为主机的主存储器装置，并且可以使用利用第二接口的第二存储区域至第四存储区域中的至少一个存储区域作为主机的存储器。

第一接口可以包括双列直插存储器模块(DIMM)接口，并且第二接口包括高速-PCI(外围组件互连高速：PCI-e)接口。

第一非易失性存储器装置和第二非易失性存储器装置中的每一个可以包括以下存储器中的任意一种存储器：闪速存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、磁阻RAM(MRAM)和自旋转移力矩随机存取存储器(STT-RAM)。

附图说明

参考附图从以下详细描述中，本发明的这些和其他特征及优点对于本发明所属领域的技术人员将变得显而易见，其中：

图1是示出根据本发明的示例性实施例的包括半导体存储器系统的数据处理系统的图。

图2是示出在图1的存储器系统中采用的存储器装置的示例的图。

图3是示出根据本发明的示例性实施例的存储器装置中的存储块的电路图。

图4是示出根据本发明的示例性实施例的存储器装置的配置的图。

图5是示出根据本发明的另一实施例的半导体存储器系统的框图。

图6是示出根据本发明的另一实施例的半导体存储器系统的框图。

图7至图12是示出根据本发明的示例性实施例的半导体存储器系统的各种示例的图。

具体实施方式

以下将参照附图更详细地描述各个实施例。然而，本发明可以不同形式体现，并且不应被理解为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本发明的范围。在整个公开中，在整个本发明的各个附图和实施例中相同的附图标记表示相同的部件。

虽然以下参照附图更详细地描述各种实施例，但是应当理解的是，本发明可以不同形式体现，并且不应被理解为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本发明所属领域的技术人员完全传达本发明。在整个公开中，相同的附图标记在整个本发明的各个附图和实施例中表示相同的部件。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。使用这些术语来将一个元件与另一元件区分。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。

附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可能已经夸大比例。

将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件或也可存在一个或多个中间元件。

本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。

除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如例如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文明确地限定。

在以下描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实践。在其它情况下，为了不使本发明产生不必要模糊，未详细地描述公知的进程结构和/或进程。

同样注意的是，在一些实例中，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。

在下文中，将参照附图详细地描述本发明的各个实施例。

图1示出根据本发明的示例性实施例的包括存储器系统110的数据处理系统100。

参照图1，数据处理系统100可以包括主机102和存储器系统110。

主机102可包括例如诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或例如诸如台式计算机、游戏机、电视(TV)和投影仪的非便携式电子装置。

存储器系统110可响应于来自主机102的请求进行操作。例如，存储器系统110可存储将由主机102访问的数据。存储器系统110可用作主机102的主存储器或辅助存储器。根据将与主机102电联接的主机接口的协议，存储器系统110可利用各种存储装置中的任意一种来实施。存储器系统110可利用例如以下的各种存储装置中的任意一种来实施：固态硬盘(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

形成存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、自旋转移力矩随机存取存储器(STT-RAM)、电阻式RAM(RRAM)以及闪速存储器的非易失性存储器装置来实施。

存储器系统110可以包括存储器装置150和控制器130。存储器装置150可以存储将由主机102访问的数据，并且控制器130可以控制存储器装置150与主机102之间的数据交换。在控制器130的控制下，从主机102接收的数据可以被存储在存储装置150中。

控制器130和存储器装置150可被集成到一个半导体装置中。例如，控制器130和存储器装置150可被集成到一个半导体装置中以形成固态硬盘(SSD)。当存储器系统110用作SSD时，可显著增大与存储器系统110电联接的主机102的操作速度。

控制器130和存储器装置150可被集成到一个半导体装置中以形成例如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪速存储(UFS)装置。

例如，存储器系统110可以被配置为诸如以下的至少一种部件：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于数据中心的存储器、能够在无线环境下传输和接收信息的装置、用于家庭网络的各种电子装置的其中一个、用于计算机网络的各种电子装置的其中一个、用于远程信息处理的各种电子装置的其中一个、RFID装置或用于计算系统的各种组成元件的其中一个。

即使当中断电源时存储器装置150仍然可以保留存储的数据，在写入操作期间存储由主机102提供的数据，并且在读取操作期间将存储的数据提供至主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每一个可包括多个页面。页面中的每一个可包括多个存储器单元，其中多个字线(WL)电联接至多个存储器单元。存储器单元可以是单位单元或多位单元。存储器单元可以被布置成二维堆叠结构或三维堆叠结构。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆叠结构。随后将参照图2至图4详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。

存储器系统110的控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机120提供的数据存储到存储器装置150中。为此，控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。

例如，控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电力管理单元(PMU)140、NAND闪速控制器(NFC)142和存储器144。

主机接口单元132可处理从主机102提供的命令和数据，并且可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及集成驱动电子设备(IDE)。

ECC单元138可在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。

ECC单元138可基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。

PMU 140可提供和管理用于控制器130的电力，即用于在控制器130中包括的组成元件的电力。

NFC 142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器时，特别是当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并且处理数据。

存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储由控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器来实施。如上所述，存储器144可存储由主机102和存储器装置150用于读取操作和写入操作的数据。为了数据的这种存储，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。

处理器134可控制存储器系统110的一般操作，并且可响应于从主机102接收的写入请求或读取请求以控制用于存储器装置150的写入操作或读取操作。处理器134可驱动也被称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可被包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可发现在存储器装置150中包括的坏存储块，即对进一步使用处于令人不满意条件的存储块，并且对坏存储块执行坏块管理。当存储器装置150是闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程至新的存储块中。并且，由于编程失败产生的坏块可使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，从而需要可靠的坏块管理。

图2是在图1中示出的存储器装置150的图。

参照图2，存储器装置150可包括多个存储块，例如，第零存储块(块0)210、第一存储块(块1)220、第二存储块(块2)230和第N-1存储块(块N-1)240。多个存储块210-240中的每一个可包括多个页面，例如2^M个页面(2^M页面)。页面中的每一个可包括电联接至字线的多个存储器单元。

并且，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，例如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据，例如两位数据或更多位数据。包括利用每个能够存储3位数据的存储器单元实施的多个页面的MLC存储块还可被称作三层单元(TLC)存储块。

多个存储块210至240中的每一个可在写入操作期间存储从主机装置102提供的数据，并且可在读取操作期间将存储的数据提供至主机102。

图3是示出在图1中示出的包括存储块的存储器装置150的图。图3示出了单个存储器块330及其相关的电路310和320的配置。

参照图3，存储块330可包括分别电联接至位线BL0至BLm-1的多个单元串340。每一列的单元串340可包括至少一个漏极选择晶体管(即，串选择晶体管)DST和至少一个源极选择晶体管(即，接地选择晶体管)SST。多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由多层单元(MLC)配置，每个多层单元存储多个位的数据信息。单元串340可分别电联接至相应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示串选择线(即，漏极选择线)，“SSL”表示接地选择线(即，源极选择线)并且“CSL”表示共源线。

虽然图3示出作为示例的由NAND闪速存储器单元配置的存储块330，但是应注意的是，根据本发明的示例性实施例的存储器装置150的存储块330不限于NAND闪速存储器，并且可通过NOR闪速存储器、组合至少两种存储器单元的混合闪速存储器或控制器内置于存储器芯片的1-NAND闪速存储器实现。半导体装置的操作特性不仅可应用于其中电荷存储层通过导电浮栅配置的闪速存储器装置而且可应用于其中电荷存储层通过介电层配置的电荷撷取闪存(CTF)。

存储器装置150的电压供应块310可提供将根据操作模式被供应至各自字线的字线电压例如编程电压、读取电压和通过电压并且提供将被供应至体材料(bulk)例如其中形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的其中一个、选择被选择的存储块的字线中的其中一个并且将字线电压提供至选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可通过控制电路控制并且可根据操作模式用作读出放大器或写入驱动器。在验证/标准读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。并且，在编程操作期间，读取/写入电路320可用作根据将存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间，从缓冲器(未示出)接收将被写入存储器单元阵列中的数据，并且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别与列(或位线)或列对(或位线对)对应的多个页面缓冲器(PB)322、324和326，并且多个锁存器(未示出)可被包括在页面缓冲器(PB)322、324和326中的每一个中。

存储器装置150可以被实现为2维存储器装置或3维存储器装置。例如，如图4所示，在存储器装置150被实现为3维存储器装置的情况下，存储器装置150可以包括多个存储块BLK0至BLKN-1。

图4是示出在图3中示出的存储器装置150的存储块的图，并且存储块BLK0至BLKN-1可以被实现为3维结构(或竖直结构)。例如，各个存储块BLK0至BLKN-1可以通过包括在沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构来实现为三维结构。

各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串。多个NAND串可被设置在第一方向和第三方向上。每个NAND串可被电联接至位线BL、至少一个漏极选择线、至少一个接地选择线、多个字线、至少一个虚拟字线和共源线。即，各个存储块BLK0至BLKN-1可被电联接至多个位线、多个漏极选择线SSL、多个接地选择线GSL、多个字线、多个虚拟字线和多个共源线。

图5是示出根据本发明的实施例的半导体存储器系统的框图。注意的是，图5的实施例还可以包括在图1的实施例中示出的元件，然而，为了便于说明，这些元件在本文中不重复。

参照图5，存储器系统110包括可操作地联接到控制器130的非易失性存储器装置150。然而，应当注意的是，两个或更多个非易失性存储器装置也可以被包括在存储器系统110中。

还注意的是，在图1中示出的控制器130与在图5中示出的控制器130之间的差异在于图1中示出的控制器130中包括一个主机接口单元132，而图5中示出的控制器130中包括一个主机接口控制单元1322和1324。两个主机接口控制单元1322和1324可以被包括在如图1的实施例中的单个主机接口单元132中，或可以被实施为如图5的实施例中的两个单独的单元。

因此，在图5中示出的存储器系统110通过两个不同的接口控制单元1322和1324与主机102联接。

非易失性存储器装置150可以是以下存储器中的任意一种存储器：闪速存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、磁阻RAM(MRAM)和自旋转移力矩随机存取存储器(STT-RAM)。以下将基于非易失性存储器件150是相变随机存取存储器(PCRAM)的假设来进行描述。

参照图5，非易失性存储器装置150可以包括多个存储区域1501至1507。每个存储区域可以包括一个或多个存储器块，例如，在图5中示出的两个存储块。非易失性存储器装置150的存储区域可以被划分成容量可以改变的第一存储区域和第二存储区域。例如，在图5中，第一存储区域和第二存储区域中的每一个的容量可以通过改变分配给第一存储区域和第二存储区域中的每一个的存储区域的数量来改变。例如，在多个存储块BLK<0:13>中的第零存储块和第一存储块BLK<0:1>(即，存储区域1501)被识别为属于第一存储区域的情况下，剩余的第二存储块至第十三存储块BLK<2:13>(即，存储区域1502至1507)被识别为属于第二存储区域。又例如，在多个存储块BLK<0:13>中的第零存储块至第三存储块BLK<0:3>(即，存储区域1501和1502)被识别为第一存储区域的情况下，剩余的第四存储块至第十三存储块BLK<4:13>(即，存储区域1503至1507)被识别为第二存储区域。

再例如，在多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>(即，存储区域1501、1502和1503)被识别为第一存储区域的情况下，剩余的第六存储块至第十三存储块BLK<6:13>(即，存储区域1504、1505、1506和1507)被识别为第二存储区域。再例如，在多个存储块BLK<0:13>中的第零存储块至第七存储块BLK<0:7>(即，存储区域1501、1502、1503和1504)被识别为第一存储区域的情况下，剩余的第八存储块至第十三存储块BLK<8:13>(即，存储区域1505、1506和1507)被识别为第二存储区域。

再例如，在多个存储块BLK<0:13>中的第零存储块至第九存储块BLK<0:9>(即，存储区域1501、1502、1503、1504和1505)被识别为第一存储区域的情况下，剩余的第十存储块至第十三存储块BLK<10:13>(即，存储区域1506和1507)被识别为第二存储区域。再例如，在多个存储块BLK<0:13>中的第零存储块至第十一存储块BLK<0:11>(即，存储区域1501、1502、1503、1504、1505和1506)被识别为第一存储区域的情况下，剩余的第十二存储块至第十三存储块BLK<12:13>(即，存储区域1507)被识别为第二存储区域。

控制器130可以包括用于在控制器130和主机102之间输入/输出数据的第一接口1ST_I/F和第二接口2ND_I/F。控制器130可以通过使用第一接口1ST_I/F向/从主机102输入/输出将从/向非易失性存储器装置150的第一存储区域(例如，用于存储区域1501至1506中的至少一个)输出/输入的数据，并且可以通过使用第二接口2ND_I/F向/从主机102输入/输出将从/向非易失性存储器装置150的第二存储区域(例如，用于存储区域1502至1507中的至少一个)输出/输入的数据。

即，控制器130可以通过第一接口1ST_I/F向/从主机102输入/输出将从/向包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第一区域(例如，存储区域1501至1506中的至少一个)中包括的存储块输出/输入的数据。以相同的方式，控制器130可以通过第二接口2ND_I/F向/从主机102输入/输出将从/向包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第二区域(例如，存储区域1502至1507中的至少一个)中包括的存储块输出/输入的数据。

控制器130可以检查和比较在预定时间段内第一接口1ST_I/F的使用中的容量和第二接口2ND_I/F的使用中的容量，并且根据比较结果，控制器130可以改变非易失性存储器装置150中的第一存储区域(例如，存储区域1501至1506中的至少一个)的容量以及非易失性存储器装置150中的第二存储区域(例如，存储区域1502至1507中的至少一个)的容量。

控制器130可以包括第一接口控制单元1322、第二接口控制单元1324、调整单元131、传送单元133和时钟生成单元135。

为了允许通过第一接口1ST_I/F输出/输入将从/向非易失性存储器装置150的第一存储区域输出/输入的数据，传送单元133可以通过第一接口控制单元1322传送将从/向非易失性存储器装置150的第一存储区域输出/输入的数据。并且，为了允许通过第二接口2ND_I/F输出/输入将从/向非易失性存储器装置150的第二存储区域输出/输入的数据，传送单元133可以通过第二接口控制单元1324传送将从/向非易失性存储器装置150的第二存储区域输出/输入的数据。

在非易失性存储器装置150中识别将由第一存储区域占据的容量和将由第二存储区域占用的容量的方法可以通过传送单元133的操作来控制。

例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块和第一存储块BLK<0:1>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第二存储块至第十三存储块BLK<2:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块和第一存储块BLK<0:1>作为第一存储区域(包括1501)以及识别剩余的第二存储块至第十三存储块BLK<2:13>作为第二存储区域(包括1502、1503、1504、1505、1506和1507)的操作。再例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第三存储块BLK<0:3>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第四存储块至第十三存储块BLK<4:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块至第三存储块BLK<0:3>作为第一存储区域(包括1501和1502)以及识别剩余的第四存储块至第十三存储块BLK<4:13>作为第二存储区域(包括1503、1504、1505、1506和1507)的操作。

再例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第六存储块至第十三存储块BLK<6:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>作为第一存储区域(包括1501、1502和1503)以及识别剩余的第六存储块至第十三存储块BLK<6:13>作为第二存储区域(包括1504、1505、1506和1507)的操作。又例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第七存储块BLK<0:7>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第八存储块至第十三存储块BLK<4:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块至第七存储块BLK<0:7>作为第一存储区域(包括1501、1502、1503和1504)以及识别剩余的第八存储块至第十三存储块BLK<8:13>作为第二存储区域(包括1505、1506和1507)的操作。

再例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第九存储块BLK<0:9>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第十存储块至第十三存储块BLK<10:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块至第九存储块BLK<0:9>作为第一存储区域(包括1501、1502、1503、1504和1505)以及识别剩余的第十存储块至第十三存储块BLK<10:13>作为第二存储区域(包括1506和1507)的操作。

再例如，传送单元133可以通过第一接口控制单元1322来传送将向/从包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第十一存储块BLK<0:11>输入/输出的数据，并且可以通过第二接口控制单元1324传送将向/从剩余的第十二存储块至第十三存储块BLK<12:13>输入/输出的数据。传送单元133的这种操作可以对应于识别非易失性存储器装置150中包含的多个存储块BLK<0:13>中的第零存储块至第十一存储块BLK<0:11>作为第一存储区域(包括1501、1502、1503、1504、1505和1506)以及识别剩余的第十二存储块至第十三存储块BLK<12:13>作为第二存储区域(包括1507)的操作。

调整单元131可以检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO，并且可以根据检查结果生成用于控制传送单元133的操作的控制信号UES_VA，并且从而可以改变非易失性存储器装置150中的第一存储区域的容量和第二存储区域的容量。

在调整单元131中检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO可以包括如下所述的第一方法和/或第二方法。

第一方法是直接检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小和通过第二接口2ND_I/F输入/输出的数据的大小并且将两者进行比较。

首先，对于第一方法，第一接口控制单元1322可以将关于在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小的信息1ST_INFO传送到调整单元131。以相同的方式，对于第一方法，第二接口控制单元1324可以将关于在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小的信息2ND_INFO传送到调整单元131。

然后，调整单元131可以通过参照从第一接口控制单元1322传送的信息1ST_INFO来检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小，并且可以通过参照从第二接口控制单元1324传送的信息2ND_INFO来检查在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小比在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小大至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以将非易失性存储器装置150中的第一存储区域的容量增加预定数量，并且可以将非易失性存储器装置150中的第二存储区域的容量减少预定数量。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小比通过第二接口2ND_I/F输入/输出的数据的大小大至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第七存储块BLK<0:7>作为第一存储区域(包括1501、1502、1503和1504)，并且识别第八存储块至第十三存储块BLK<8:13>作为第二存储区域(包括1505、1506和1507)。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小比在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小小至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以将非易失性存储器装置150中的第一存储区域的容量减少预定数量，并且可以将非易失性存储器装置150中的第二存储区域的容量增加预定数量。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小比通过第二接口2ND_I/F输入/输出的数据的大小小至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第三存储块BLK<0:3>作为第一存储区域(包括1501和1502)，并且识别第四存储块至第十三存储块BLK<8:13>作为第二存储区域(包括1503、1504、1505、1506和1507)。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小与在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小具有小于预定大小的差时，调整单元131不将控制信号UES_VA传送到传送单元133，并且传送单元133保持将由非易失性存储器装置150中的第一存储区域和第二存储区域占用的容量与在进入预定时间段之前确定的容量相同。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小与通过第二接口2ND_I/F输入/输出的数据的大小具有小于预定大小的差时，调整单元131不将控制信号UES_VA传送到传送单元133，并且以与进入预定时间段之前相同的方式，传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>作为第一存储区域(包括1501、1502和1503)，并且识别第六存储块至第十三存储块BLK<6:13>作为第二存储区域(包括1504、1505、1506和1507)。

第二种方法是将在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小与第一参考大小进行比较，将在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小与第二参考大小进行比较，并基于两个比较结果来限定第一存储区域和第二存储区域。

首先，对于第二方法，第一接口控制单元1322可以将关于在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小的信息1ST_INFO传送到调整单元131。以相同的方式，对于第二方法，第二接口控制单元1324可以将关于在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小的信息2ND_INFO传送到调整单元131。

在调整单元131中，作为用于通过第一接口1ST_I/F输入/输出的数据的大小的比较参考的第一参考大小被预先设置，并且作为用于通过第二接口2ND_I/F输入/输出的数据的大小的比较参考的第二参考大小被预先设置。

因此，调整单元131可以通过参照从第一接口控制单元1322传送的信息1ST_INFO来检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小是否大于或者小于第一参考大小，并且还可以通过参照从第二接口控制单元1324传送的信息2ND_INFO来检查在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小是否大于或者小于第二参考大小。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以将非易失性存储器装置150中的第一存储区域的容量增加预定数量，并且可以将非易失性存储器装置150中的第二存储区域的容量减少预定数量。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第七存储块BLK<0:7>作为第一存储区域(包括1501、1502、1503和1504)，并且识别第八存储块至第十三存储块BLK<8:13>作为第二存储区域(包括1505、1506和1507)。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以将非易失性存储器装置150中的第一存储区域的容量减少预定数量，并且可以将非易失性存储器装置150中的第二存储区域的容量增加预定数量。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第三存储块BLK<0:3>作为第一存储区域(包括1501和1502)，并且识别第四存储块至第十三存储块BLK<4:13>作为第二存储区域(包括1503、1504、1505、1506和1507)。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131不将控制信号UES_VA传送到传送单元133，并且传送单元133保持将由非易失性存储器装置150中的第一存储区域和第二存储区域占用的容量与在进入预定时间段之前确定的容量相同。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131不将控制信号UES_VA传送到传送单元133，并且以在进入预定时间段之前相同的方式，传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>作为第一存储区域(包括1501、1502和1503)，并且识别第六存储块至第十三存储块BLK<6:13>作为第二存储区域(包括1504、1505、1506和1507)。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131不将控制信号UES_VA传送到传送单元133，并且传送单元133保持将由非易失性存储器装置150中的第一存储区域和第二存储区域占用的容量与在进入预定时间段之前确定的容量相同。

例如，可以假设的是，在进入预定时间段之前，包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>可以被识别为第一存储区域(包括1501、1502和1503)，并且第六存储块至第十三存储块BLK<6:13>可以被识别为第二存储区域(包括1504、1505、1506和1507)。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131不将控制信号UES_VA传送到传送单元133，并且以在进入预定时间段之前相同的方式，传送单元133识别包含在非易失性存储器装置150中的多个存储块BLK<0:13>中的第零存储块至第五存储块BLK<0:5>作为第一存储区域(包括1501、1502和1503)，并且识别第六存储块至第十三存储块BLK<6:13>作为第二存储区域(包括1504、1505、1506和1507)。

作为用于调整单元131的操作的参考的预定时间段可以对应于预定时间间隔。可以从向存储器系统110供给电力的时间开始以预定周期重复地进入作为用于调整单元131的操作的参考的预定时间段。可选地，可以在每次发生预定事件时进入作为用于调整单元131的操作的参考的预定时间段。可以根据设计以各种方式改变预定时间间隔的值和预定周期的大小。并且，可以根据设计以各种方式改变预定事件对应的操作。

从以上描述可见，在本实施例中，当传送单元133改变非易失性存储器装置150的第一存储区域的大小和第二存储区域的大小时，作为用于传送单元133的操作的参考的预选大小可以是与两个存储块相对应的每个存储区域1501、1502、1503、1504、1505、1506或1507的大小。然而，这仅是示例，并且应当注意的是，根据设计，预选大小可以大于或小于每个存储区域1501、1502、1503、1504、1505、1506或1507的大小。例如，预选大小可以是存储块。

时钟生成单元135可以生成第一时钟1ST_CLK和第二时钟2ND_CLK，其中第一时钟1ST_CLK具有比第二时钟2ND_CLK相对更高的频率。时钟生成单元135可以同时生成具有不同频率的第一时钟1ST_CLK和第二时钟2ND_CLK。第一时钟1ST_CLK可以具有高于第二时钟2ND_CLK的频率。

以该方式，由时钟生成单元135生成并且具有相对较高频率的第一时钟1ST_CLK可被传送到第一接口控制单元1322。因此，与通过第二接口2ND_I/F传送的数据相比，可以加快通过第一接口1ST_I/F传送数据的速度。

因此，可以相对地加快通过第一接口1ST_I/F向/从主机102输入/输出将从/向非易失性存储器装置150的第一存储区域输出/输入并且通过传送单元133的操作经由第一接口控制单元1322传送的数据的速度。

此外，由时钟生成单元135生成并且具有相对较低频率的第二时钟2ND_CLK可以被传送到第二接口控制单元1324。因此，可以相对地减缓通过第二接口2ND_I/F向/从主机102输入/输出将从/向非易失性存储器装置150的第二存储区域输出/输入并且通过传送单元133的操作经由第二接口控制单元1324传送的数据的速度。

换言之，时钟生成单元135和传送单元133可以操作，使得通过第一接口1ST_I/F传送将从/向非易失性存储器装置150的第一存储区域输出/输入的数据的速度可以高于通过第二接口2ND_I/F传送将从/向非易失性存储器装置150的第二存储区域输出/输入的数据的速度。

因此，控制器130可以通过响应于第一时钟1ST_CLK操作的第一接口1ST_I/F向/从主机输入/输出将从/向非易失性存储器装置150的第一存储区域输出/输入的数据。进一步地，控制器130可以通过响应于第二时钟2ND_CLK操作的第二接口2ND_I/F向/从主机输入/输出将从/向非易失性存储器装置150的第二存储区域输出/输入的数据。

由于第一时钟1ST_CLK由时钟生成单元135生成以具有高于第二时钟2ND_CLK的频率，因此通过第一接口1ST_I/F传送将从/向非易失性存储器装置150的第一存储区域输出/输入的数据的速度高于通过第二接口2ND_I/F传送将从/向非易失性存储器装置150的第二存储区域输出/输入的数据的速度。

因此，控制器130可以以相对高于控制器130可以向/从主机102输入/输出将从/向非易失性存储器装置150的第二存储区域输出/输入的数据的速度的速度向/从主机102输入/输出将从/向非易失性存储器装置150的第一存储区域输出/输入的数据。

另外，控制器130可以根据检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO的结果来改变非易失性存储器装置150中的第一存储区域的容量(例如，大小)和第二存储区域的容量(例如，大小)。

因此，控制器130可以根据非易失性存储器装置150的第一存储区域的使用中的容量和非易失性存储器装置150的第二存储区域的使用中的容量来改变在非易失性存储器装置150中的第一存储区域的容量和第二存储区域的容量。

如上所述，第一接口1ST_I/F可以以高于第二接口2ND_I/F的速度传送数据。例如，第一接口1ST_I/F可以利用双列直插存储器模块(DIMM)接口来实施，而第二接口2ND_I/F可以用高速-PCI(高速外围组件互连：PCI-e)接口来实施。

控制器130可以使非易失性存储器装置150的第一存储区域作为主机102的主存储器装置来操作，即，可以例如利用DRAM来实施的主存储器。并且，控制器130可以使非易失性存储器装置150的第二存储区域作为主机102的存储器来操作，该存储器可以例如利用NAND闪速存储器来实施。

存储器系统110的非易失性存储器装置150可以包括一个或多个存储器装置，并且可以至少用作主机102的主存储器装置和主机102的存储器中的其中一个。在实施例中，存储器系统110的非易失性存储器装置150可以包括一个或多个存储器装置，并且可以同时用作主机102的主存储器装置和主机102的存储器。

此外，将用作主机102的主存储器装置的存储区域的大小以及将用作主机102的存储器的区域的大小可以被可变地调整。

图6是示出根据本发明的实施例的半导体系统的框图。

参照图6，提供存储器系统110，其包括可操作地联接到主机102的非易失性存储器装置150。存储器系统110包括两个非易失性存储器装置150<1>和150<2>。注意到，这仅仅是示例，并且在其他实施例中，三个或更多个非易失性存储器装置可以被包括在存储器系统110中。

进一步地，存储器系统110包括控制器130。为了便于说明，图6的控制器130被示出为仅包括部件1322、1324、131、133和135。然而，注意的是，图6的控制器130还可以包括诸如包括在图1的控制器130中的部件132、134、138、140和142的其它部件。

在图1中示出的控制器130与在图6中示出的控制器130之间的部件的差异在于在图1中示出的控制器130在其中包括一个主机接口单元132，而在图6中示出的控制器130在其中包括两个主机接口控制单元1322和1324。

因此，在图6中示出的存储器系统110可以包括第一非易失性存储器装置150<1>、第二非易失性存储器装置150<2>以及控制器130。

第一非易失性存储器装置150<1>和第二非易失性存储器装置150<2>中的每一个可以是以下存储器中的任意一种：闪速存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、磁阻RAM(MRAM)和自旋转移力矩随机存取存储器(STT-RAM)。然而，应当注意的是，本公开的本实施例不限于此，并且以下将基于第一非易失性存储器装置150<1>和第二非易失性存储器装置150<2>是相变随机存取存储器(PCRAM)的假设进行描述。

第一非易失性存储器装置150<1>可以包括第一存储区域1501<1>和第二存储区域1502<1>。在第一非易失性存储器装置150<1>中，由第一存储区域1501<1>占用的容量和由第二存储区域1502<1>占用的容量可以是可变的。也就是说，包括在第一非易失性存储器装置150<1>的多个存储块BLK1_<0:7>可以被划分并识别为第一存储区域1501<1>和第二存储区域1502<1>。例如，从图6可以看出，在多个存储块BLK1_<0:7>中，第零存储块至第三存储块BLK1_<0:3>被包括在第一存储区域1501<1>中并且第四存储块至第七存储块BLK1_<4:7>被包括在第一存储区域1502<1>中。然而，注意到这只不过是示例。例如(虽然未示出)，至少一个存储块至最多七个存储块BLK1_0、BLK1_<0:1>、BLK1_<0:2>、BLK1_<0:3>、BLK1_<0:4>、BLK1_<0:5>或BLK1_<0:6>可以被包括在第一存储区域1501<1>中，并且，根据包括在第一存储区域1501<1>中的存储块的数量，最多七个存储块至至少一个存储块BLK1_<1:7>、BLK1_<2:7>、BLK1_<3:7>、BLK1_<4:7>、BLK1_<5:7>、BLK1_<6:7>或BLK1_7可以被包括在第二存储区域1502<1>中。

第二非易失性存储器装置150<2>可以包括第三存储区域1501<2>和第四存储区域1502<2>。在第二非易失性存储器装置150<2>中，由第三存储区域1501<2>占用的容量和由第四存储区域1502<2>占用的容量可以是可变的。也就是说，包括在第二非易失性存储器装置150<2>的多个存储块BLK2_<0:7>可以被划分并识别为第三存储区域1501<2>和第四存储区域1502<2>。例如，从图6可以看出，在多个存储块BLK2_<0:7>中，第零存储块至第三存储块BLK2_<0:3>被包括在第三存储区域1501<2>中并且第四存储块至第七存储块BLK2_<4:7>被包括在第二存储区域1502<2>中。然而，这只不过是示例。实际上，不同于图6中的说明，至少一个存储块至最多七个存储块BLK2_0、BLK2_<0:1>、BLK2_<0:2>、BLK2_<0:3>、BLK2_<0:4>、BLK2_<0:5>或BLK2_<0:6>可以被包括在第三存储区域1501<2>中，并且根据被包括在第三存储区域1501<2>中的存储块数量，最多七个存储块至至少一个存储块BLK2_<1:7>、BLK2_<2:7>、BLK2_<3:7>、BLK2_<4:7>、BLK2_<5:7>、BLK2_<6:7>或BLK2_7可以被包括在第四存储区域1502<2>中。

控制器130可以包括用于在控制器130和主机102之间输入/输出数据的第一接口1ST_I/F和第二接口2ND_I/F。控制器130可以通过使用第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域1501<1>至第三存储区域1501<2>中的至少一个存储区域输出/输入的数据，并且可以通过使用第二接口2ND_I/F向/从主机102输入/输出将从/向第二存储区域1502<1>至第四存储区域1502<2>中的至少一个存储区域输出/输入的数据。

换言之，控制器130可以控制将从/向第一非易失性存储器装置150<1>的第一存储区域1501<1>输出/输入的数据通过第一接口1ST_I/F向/从主机102无条件地输入/输出，而控制将从/向第一非易失性存储器装置150<1>的第二存储区域1502<1>输出/输入的数据选择性地通过第一接口1ST_I/F或第二接口2ND_I/F向/从主机102输入/输出。以相同的方式，控制器130可以控制将从/向第二非易失性存储器装置150<2>的第四存储区域1502<2>输出/输入的数据通过第二接口2ND_I/F向/从主机102无条件地输入/输出，而控制将从/向第二非易失性存储器装置150<2>的第三存储区域1501<2>输出/输入的数据选择性地通过第二接口2ND_I/F或第一接口1ST_I/F向/从主机102输入/输出。

控制器130可以检查在预定时间段内第一接口1ST_I/F的使用中的容量和第二接口2ND_I/F的使用中的容量，并且根据检查结果，选择第一非易失性存储器装置150<1>的第二存储区域1502<1>是通过使用第一接口1ST_I/F来输入/输出数据还是通过使用第二接口2ND_I/F来输入/输出数据，并且选择第二非易失性存储器装置150<2>的第三存储区域1501<2>是通过使用第一接口1ST_I/F来输入/输出数据还是通过使用第二接口2ND_I/F来输入/输出数据。

即，控制器130可以检查在预定时间段内第一接口1ST_I/F的使用中的容量和第二接口2ND_I/F的使用中的容量，并且根据检查结果，选择通过第一接口1ST_I/F输入/输出数据的至少一个存储区域是否将是第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>，并且选择通过第二接口2ND_I/F输入/输出数据的至少一个存储区域是否将是第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>。

控制器130可以包括第一接口控制单元1322、第二接口控制单元1324、调整单元131、传送单元133和时钟生成单元135。

为了允许将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据通过第一接口1ST_I/F输出/输入，传送单元133可以通过第一接口控制单元1322传送将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据。并且，为了允许将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据通过第二接口2ND_I/F输出/输入，传送单元133可以通过第二接口控制单元1324传送将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据。

选择第二存储区域1502<1>是将通过使用第一接口1ST_I/F来输入/输出数据还是将通过使用第二接口2ND_I/F来输入/输出数据的操作以及选择第三存储区域1501<2>是将通过使用第一接口1ST_I/F来输入/输出数据还是将通过使用第二接口2ND_I/F来输入/输出数据可以通过由调整单元131控制的传送单元133的操作来控制。

例如，如果传送单元133控制第二存储区域1502<1>和第三存储区域1501<2>两者通过使用第一接口1ST_I/F来输入/输出数据，则可以通过第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的所有数据，并且仅通过第二接口2ND_I/F向/从主机102输入/输出将从/向第四存储区域1502<2>输出/输入的数据。

再例如，如果传送单元133控制第二存储区域1502<1>通过使用第一接口1ST_I/F来输入/输出数据并且控制第三存储区域1501<2>通过使用第二接口2ND_I/F来输入/输出数据，则可以通过第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域1501<1>和第二存储区域1502<1>输出/输入的数据，并且通过第二接口2ND_I/F向/从主机102输入/输出将从/向第三存储区域1501<2>和第四存储区域1502<2>输出/输入的数据。

再例如，如果传送单元133控制第二存储区域1502<1>和第三存储区域1501<2>通过使用第二接口2ND_I/F来输入/输出数据，则可以仅通过第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域1501<1>输出/输入的数据，并且通过第二接口2ND_I/F向/从主机102输入/输出将从/向第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的所有数据。

调整单元131可以检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO，根据检查结果，生成用于控制传送单元133的操作的控制信号UES_VA，并且从而选择第二存储区域1502<1>和第三存储区域1501<2>中的每一个是将通过使用第一接口1ST_I/F来输入/输出数据还是将通过使用第二接口2ND_I/F来输入/输出数据。

在调整单元131中检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO的方案可以被划分为如下所述的两种方法。

第一种方法是直接比较和检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小和通过第二接口2ND_I/F输入/输出的数据的大小。

首先，对于第一种方法，第一接口控制单元1322可以将关于在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小的信息1ST_INFO传送到调整单元131。以相同的方式，对于第一种方法，第二接口控制单元1324可以将关于在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小的信息2ND_INFO传送到调整单元131。

然后，调整单元131可以通过参照从第一接口控制单元1322传送的信息1ST_INFO来检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小，并且通过参照从第二接口控制单元1324传送的信息2ND_INFO来检查在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小比在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小大至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制在第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>中的至少两个存储区域{1501<1>和1502<1>}、{1501<1>和1501<2>}或{1501<1>、1502<1>和1501<2>}通过使用第一接口1ST_I/F来输入/输出数据，并且可以控制在第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>中的至多两个存储区域{1502<2>和1501<2>}、{1502<2>和1502<1>}或1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该情况下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小比通过第二接口2ND_I/F输入/输出的数据的大小大至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133控制第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>通过使用第一接口1ST_I/F来输入/输出数据并且控制第四存储区域1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小比在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小小至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制在第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>中的至多两个存储区域{1501<1>和1502<1>}、{1501<1>和1501<2>}或1501<1>通过使用第一接口1ST_I/F来输入/输出数据，并且可以控制第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>中的至少两个存储区域{1502<2>和1501<2>}、{1502<2>和1502<1>}或{1502<2>、1501<2>和1502<1>}通过使用第二接口2ND_I/F来输入/输出数据。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该情况下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小比通过第二接口2ND_I/F输入/输出的数据的大小小至少预定大小时，调整单元131可以将控制信号UES_VA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133控制第一存储区域1501<1>通过使用第一接口1ST_I/F来输入/输出数据并且控制第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小与在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小具有小于预定大小的差时，调整单元131不将控制信号UES_VA传送到传送单元133，并且传送单元133实际上控制第一存储区域至第四存储区域1501<1>、1502<1>、1501<2>和1502<2>使用在进入预定时间段之前已用于输入/输出数据的第一接口1ST_I/F和第二接口2ND_I/F。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该情况下进入预定时间段时，并且当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小与在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小具有小于预定大小的差时，调整单元131不将控制信号UES_VA传送到传送单元133，并且以与进入预定时间段之前的方式相同的方式，传送单元133控制第一存储区域1501<1>和第二存储区域1502<1>通过使用第一接口1ST_I/F来输入/输出数据并且控制第三存储区域1501<2>和第四存储区域1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

第二种方法是将在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小与第一参考大小进行比较，将在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小与第二参考大小进行比较，并且结合两个比较结果。

首先，对于第二种方法，第一接口控制单元1322可以将关于在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小的信息1ST_INFO传送到调整单元131。以相同的方式，对于第二种方法，第二接口控制单元1324可以将关于在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小的信息2ND_INFO传送到调整单元131。

在调整单元131中，作为用于通过第一接口1ST_I/F输入/输出的数据的大小的比较参考的第一参考大小被预先设置，并且作为用于通过第二接口2ND_I/F输入/输出的数据的大小的比较参考的第二参考大小被预先设置。

因此，调整单元131可以通过参照从第一接口控制单元1322传送的信息1ST_INFO来检查在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小是大于还是小于第一参考大小，并且可以通过参照从第二接口控制单元1324传送的信息2ND_INFO来检查在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小是大于还是小于第二参考大小。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131可以将控制信号UES_UA传送到传送单元133，并且从而可以控制在第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>中的至少两个存储区域{1501<1>和1502<1>}、{1501<1>和1501<2>}或{1501<1>、1502<1>和1501<2>}通过使用第一接口1ST_I/F来输入/输出数据，并且可以控制在第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>中的至多两个存储区域{1502<2>和1501<2>}、{1502<2>和1502<1>}或1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131可以将控制信号UES_UA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133控制第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>通过使用第一接口1ST_I/F来输入/输出数据，并且控制第四存储区域1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131可以将控制信号UES_UA传送到传送单元133，并且从而可以控制在第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>中的至多两个存储区域{1501<1>和1502<1>}、{1501<1>和1501<2>}或1501<1>通过使用第一接口1ST_I/F来输入/输出数据，并且可以控制在第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>中的至少两个存储区域{1502<2>和1501<2>}、{1502<2>和1502<1>}或{1502<2>、1501<2>和1502<1>}通过使用第二接口2ND_I/F来输入/输出数据。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该状态下进入预定时间段时，并且当通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131可以将控制信号UES_UA传送到传送单元133，并且从而可以控制传送单元133，使得传送单元133控制第一存储区域1501<1>通过使用第一接口1ST_I/F来输入/输出数据，并且控制第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131不将控制信号UES_UA传送到传送单元133，并且传送单元133实际上控制第一存储区域至第四存储区域1501<1>、1502<1>、1501<2>和1502<2>使用在进入预定时间段之前已用于输入/输出数据的第一接口1ST_I/F和第二接口2ND_I/F。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该状态下进入预定时间段时，并且当在预定时间段通过第一接口1ST_I/F输入/输出的数据的大小大于第一参考大小并且在预定时间段通过第二接口2ND_I/F输入/输出的数据的大小大于第二参考大小时，调整单元131不将控制信号UES_UA传送到传送单元133，并且以与进入预定时间段之前的方式相同的方式，传送单元133控制第一存储区域1501<1>和第二存储区域1502<1>通过使用第一接口1ST_I/F来输入/输出数据，并且控制第三存储区域1501<2>至第四存储区域1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

由于检查步骤，当在预定时间段内通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且在预定时间段内通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131不将控制信号UES_UA传送到传送单元133，并且传送单元133实际上控制第一存储区域至第四存储区域1501<1>、1502<1>、1501<2>和1502<2>使用在进入预定时间段之前已用于输入/输出数据的第一接口1ST_I/F和第二接口2ND_I/F。

例如，可以假设的是，在进入预定时间段之前，第一存储区域1501<1>和第二存储区域1502<1>通过第一接口1ST_I/F来输入/输出数据，并且第三存储区域1501<2>和第四存储区域1502<2>通过第二接口2ND_I/F来输入/输出数据。在该状态下进入预定时间段时，并且当在预定时间段通过第一接口1ST_I/F输入/输出的数据的大小小于第一参考大小并且在预定时间段通过第二接口2ND_I/F输入/输出的数据的大小小于第二参考大小时，调整单元131不将控制信号UES_UA传送到传送单元133，并且以与进入预定时间段之前的方式相同的方式，传送单元133控制第一存储区域1501<1>和第二存储区域1502<1>通过使用第一接口1ST_I/F来输入/输出数据，并且控制第三存储区域1501<2>至第四存储区域1502<2>通过使用第二接口2ND_I/F来输入/输出数据。

作为用于调整单元131的操作的参考的预定时间段可以对应于预定时间间隔。可以从向存储器系统110供给电力的时间开始以预定周期重复进入作为用于调整单元131的操作的参考的预定时间段。可选地，可以在每次发生预定事件时重复进入作为用于调整单元131的操作的参考的预定时间段。作为参考，可以根据设计，不同地改变预定时间间隔的值和预定周期的大小。同样可以根据设计，不同地改变预定事件可以对应的操作。

时钟生成单元135可以生成第一时钟1ST_CLK和第二时钟2ND_CLK。第一时钟1ST_CLK可以具有比第二时钟2ND_CLK相对更高的频率。时钟生成单元135可以同时生成具有不同频率的第一时钟1ST_CLK和第二时钟2ND_CLK，其中第一时钟1ST_CLK具有高于第二时钟2ND_CLK的频率。

以该方式，由时钟生成单元135生成并且具有相对较高频率的第一时钟1ST_CLK可被传送到第一接口控制单元1322。因此，可以相对地加快通过第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入并且通过传送单元133的操作经由第一接口控制单元1322传送的数据的速度。

此外，由时钟生成单元135生成并且具有相对较低频率的第二时钟2ND_CLK可以被传送到第二接口控制单元1324。因此，可以相对地减缓通过第二接口1ST_I/F向/从主机102输入/输出将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入并且通过传送单元133的操作经由第二接口控制单元1324传送的数据的速度。

换言之，时钟生成单元135和传送单元133可以操作，使得通过第一接口1ST_I/F传送将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据的速度可以高于通过第二接口2ND_I/F传送将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据的速度。

因此，控制器130可以通过响应于第一时钟1ST_CLK操作的第一接口1ST_I/F向/从主机102输入/输出将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据。控制器130可以通过响应于第二时钟2ND_CLK操作的第二接口2ND_I/F向/从主机102输入/输出将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据。

由于第一时钟1ST_CLK由时钟生成单元135生成以具有高于第二时钟2ND_CLK的频率，因此通过第一接口1ST_I/F传送将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据的速度高于通过第二接口2ND_I/F传送将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据的速度。

因此，控制器130可以以相对较高的速度向/从主机102输入/输出将从/向第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>输出/输入的数据。并且，控制器130可以以相对较低的速度向/从主机102输入/输出将从/向第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>输出/输入的数据。

根据检查第一接口1ST_I/F的使用中的容量1ST_INFO和第二接口2ND_I/F的使用中的容量2ND_INFO的结果，控制器130可以选择通过第一接口1ST_I/F输入/输出数据的至少一个存储区域是否将是第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>，并且可以选择通过第二接口2ND_I/F输入/输出数据的至少一个存储区域是否将是第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>。

因此，控制器130可以根据非易失性存储器装置150<1>和150<2>的第一存储区域至第四存储区域1501<1>、1502<1>、1501<2>和1502<2>的使用中的容量来改变使用第一接口1ST_I/F的非易失性存储器装置150<1>和150<2>的物理空间的大小以及使用第二接口2ND_I/F的非易失性存储器装置150<1>和150<2>的物理空间的大小。

如前所述，第一接口1ST_I/F可以以高于第二接口2ND_I/F的速度传送数据。因此，在本公开的本实施例中，第一接口1ST_I/F可以利用双列直插存储器模块(DIMM)接口来实施，并且第二接口2ND_I/F可以用高速-PCI(高速外围组件互连：PCI-e)接口来实施。

此外，控制器130可以使通过第一接口1ST_I/F输入/输出数据的第一存储区域1501<1>、第一存储区域1501<1>和第二存储区域1502<1>、第一存储区域1501<1>和第三存储区域1501<2>或第一存储区域至第三存储区域1501<1>、1502<1>和1501<2>作为主机102的主存储器装置来操作，即可以例如利用DRAM来实施的主存储器。并且，控制器可以使通过第二接口2ND_I/F输入/输出数据的第四存储区域1502<2>、第三存储区域1501<2>和第四存储区域1502<2>、第二存储区域1502<1>和第四存储区域1502<2>或第二存储区域至第四存储区域1502<1>、1501<2>和1502<2>作为主机102的存储器来操作，即，可以例如利用NAND闪速存储器来实施的存储装置。

因此，在根据本公开的第二实施例的存储器系统中，通过适当地划分包括在两个非易失性存储器装置150<1>和150<2>中的第一存储区域至第四存储区域1501<1>、1502<1>、1501<2>和1502<2>，两个非易失性存储器装置150<1>和150<2>可以同时用作主机102的主存储器装置和主机102的存储器。此外，将用作主机102的主存储器装置的区域的大小以及将用作主机102的存储器的区域的大小可以被可变地调整。

在下文中，将根据各种实施例并参照图7至图12描述用于以上参照图1至图6描述的包括存储器系统110的数据处理系统和电子设备。

图7示出存储卡系统6100。

参照图7，存储卡系统6100可以包括存储器控制器6120、存储器装置6130和连接器6110。

存储器控制器6120可以与存储器装置6130连接并且可以访问存储器装置6130。在一些实施例中，存储器装置6130可以利用非易失性存储器(NVM)来实施。例如，存储器控制器6120可以控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可以提供存储器装置6130和主机(未示出)之间的接口，并且可以驱动用于控制存储器装置6130的固件。例如，存储器控制器6120可以对应于以上参考图1描述的存储器系统110中的控制器130，并且存储器装置6130可以对应于以上参照图1描述的存储器系统110中的存储器装置150。

因此，存储器控制器6120可以包括诸如如图1所示的随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元的部件。

存储器控制器6120可以通过连接器6110与外部装置(例如，以上参考图1描述的主机102)通信。例如，如以上参照图1描述的，存储器控制器6120可以被配置为通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)、火线、通用闪速存储(UFS)、无线保真(WI-FI)以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可以应用于例如移动电子设备的有线/无线电子设备。

存储器装置6130可以利用非易失性存储器(NVM)来实施。例如，存储器装置6130可以利用诸如以下的各种非易失性存储器装置来实施：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)、磁阻RAM(MRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。

存储器控制器6120和存储器装置6130可以被集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可以通过集成到单个半导体装置中来构造固态硬盘(SSD)。存储器控制器6120和存储器装置6130可以构造诸如以下的存储卡：PC卡(个人计算机存储卡国际协会；PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型-MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。

图8是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统6200的示例的图。

参照图8，数据处理系统6200可以包括可以利用至少一个非易失性存储器(NVM)来实施的存储器装置6230以及用于控制存储器装置6230的存储器控制器6220。如以上参照图1描述的，数据处理系统6200可以是诸如存储卡(例如，CF、SD和微型SD)的存储介质。存储器装置6230可以对应于以上参照图1描述的存储器系统110中的存储器装置150，并且存储器控制器6220可以对应于以上参照图1描述的存储器系统110中的控制器130。

存储器控制器6220可以响应于从主机6210接收的请求来控制包括用于存储器装置6230的读取操作、写入操作和擦除操作的操作。存储器控制器6220可以包括全部通过内部总线联接的中央处理单元(CPU)6221、作为缓冲存储器6222的随机存取存储器(RAM)、错误校正码(ECC)电路6223、主机接口6224以及作为存储器接口6225的NVM接口。

CPU 6221可以控制用于存储器装置6230的诸如读取、写入、文件系统管理、坏页面管理等的操作。RAM 6222可以根据CPU 6221的控制来操作，并且可以用作工作存储器、缓冲存储器、高速缓冲存储器等。在RAM 6222用作工作存储器的情况下，由CPU 6221处理的数据可以被临时地存储在RAM 6222中。在RAM6222用作缓冲存储器的情况下，RAM 6222可用于缓存将从主机6210传输到存储器装置6230或从存储器装置6230传输到主机6210的数据。在RAM 6222用作高速缓冲存储器的情况下，RAM 6222可以用于使得具有较低速度的存储器装置6230以较高速度操作。

ECC电路6223可以对应于以上参照图1描述的控制器130的ECC单元138。如以上参照图1描述的，ECC电路6223可以生成用于校正从存储器装置6230接收的数据中的失败位或错误位的错误校正码(ECC)。ECC电路6223可以对将提供到存储器装置6230的数据执行错误校正编码，并且可以生成附加有奇偶校验位的数据。奇偶校验位可以被存储在存储器装置6230中。ECC电路6223可以对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可以通过使用奇偶校验位来校正错误。例如，如以上参照图1描述的，ECC电路6223可以通过使用诸如以下的各种编码调制来校正错误：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)以及分组编码调制(BCM)。

存储器控制器6220可以通过主机接口6224将数据传输到主机6210并且从主机6210接收数据，并且可以通过NVM接口6225将数据传输到存储器装置6230并且从存储器装置6230接收数据。主机接口6224可以通过诸如以下的各种接口协议中的至少一种与主机6210连接：并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCI-E)或NAND接口。进一步地，当诸如无线保真(WI-FI)或长期演进(LTE)的无线通信功能或移动通信协议被实现时，存储器控制器6220可以通过与诸如主机6210的外部装置或除主机6210之外的另一外部装置连接来传输和接收数据。具体地，当存储器控制器6220被配置为通过各种通信协议中的至少一种与外部装置通信，根据实施例的存储器系统和数据处理系统可以应用于例如移动电子设备的有线/无线电子设备。

图9是示出根据本发明的示例性实施例的包括存储器系统的数据处理系统6300的示例的图。在图9中，数据处理系统可以是固态硬盘(SSD)6300。

参照图9，SSD 6300可以包括存储器装置6340以及控制器6320，该存储器装置6340可以包括多个非易失性存储器NVM。控制器6320可以对应于以上参考图1描述的存储器系统110中的控制器130，并且存储器装置6340可以对应于以上参照图1描述的存储器系统110中的存储器装置150。

控制器6320可以通过多个通道CH1、CH2、CH3、...和CHi与存储器装置6340连接。控制器6320可以包括通过内部总线联接的处理器6321、缓冲存储器6325、错误校正码(ECC)电路6322、主机接口6324以及作为存储器接口6326的非易失性存储器(NVM)接口。

缓冲存储器6325可以临时地存储从主机6310接收的数据或从包括在存储器装置6340中的多个非易失性存储器NVM接收的数据，或临时地存储多个非易失性存储器NVM的元数据。例如，元数据可以包括含有映射表的映射数据。缓冲存储器6325可以利用诸如但不限于动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、低功率双倍数据速率(LPDDR)SDRAM以及图形随机存取存储器(GRAM)的易失性存储器或者诸如但不限于磁阻随机存取存储器(FRAM)、电阻随机存取存储器(RRAM)、磁阻RAM(MRAM)、自旋转移力矩磁性随机存取存储器(STT-MRAM)以及相变随机存取存储器(PRAM)的非易失性存储器来实施。虽然如图9所示，为了便于说明，缓冲存储器6325被设置在控制器6320内，但是应当注意的是，缓冲存储器6325可以被设置在控制器6320外。

ECC电路6322可以在编程操作中计算将在存储器装置6340中编程的数据的错误校正码值，在读取操作中基于错误校正码值对从存储器装置6340读取的数据执行错误校正操作，并且在对失败数据的恢复操作中对从存储器装置6340恢复的数据执行错误校正操作。

主机接口6324可以提供关于诸如主机6310的外部装置的接口功能。非易失性存储器接口6326可以提供关于通过多个通道CH1、CH2、CH3、...和CHi连接的存储器装置6340的接口功能。

当应用以上参照图1描述的每一个存储器系统的多个SSD 6300被使用时，可以实施诸如独立盘(RAID)系统的冗余阵列的数据处理系统。在RAID系统中，可以包括多个SSD6300和用于控制多个SSD 6300的RAID控制器。在通过从主机6310接收写入命令来执行编程操作的情况下，RAID控制器可以在多个RAID级别(例如，多个SSD 6300)中响应于从主机6310接收的写入命令的RAID级别信息来选择至少一个存储器系统(例如，至少一个SSD6300)并且可以将与写入命令相对应的数据输出到选择的SSD 6300。在通过从主机6310接收读取命令来执行读取操作的情况下，RAID控制器可以在多个RAID级别(例如，多个SSD6300)中响应于从主机6310接收的写入命令的RAID级别信息来选择至少一个存储器系统(例如，至少一个SSD 6300)，并且可以将从选择的SSD 6300输出的数据提供到主机6310。

图10是示出包括根据本发明构思的示例性实施例的存储器系统的数据处理系统6400的另一示例的图。图10示出应用根据实施例的存储器系统的嵌入式多媒体卡(eMMC)6400。

参照图10，eMMC 6400可以包括利用至少一个NAND闪速存储器实施的存储器装置6440以及控制器6430。控制器6430可以对应于以上参照图1描述的存储器系统110中的控制器130，并且存储器装置6440可以对应于以上参照图1描述的存储器系统110中的存储器装置150。

控制器6430可以通过多个通道与存储器装置6440连接。控制器6430可以包括内核6432、主机接口6431以及诸如NAND接口6433的存储器接口。

内核6432可以控制eMMC 6400的操作。主机接口6431可以在控制器6430和主机6410之间提供接口功能。NAND接口6433可以在存储器装置6440和控制器6430之间提供接口功能。例如，主机接口6431可以是诸如以上参照图1描述的MMC接口的并行接口、诸如超高速等级1(UHS-I)/UHS等级2(UHS-II)的串行接口以及通用闪速存储(UFS)接口。

图11是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的另一示例的图。图11示出根据本发明的实施例的通用闪速存储存储(UFS)系统6500。

参照图11，UFS系统6500可以包括UFS主机6510、多个UFS装置6520和6530、嵌入式UFS装置6540和可移动UFS卡6550。UFS主机6510可以是例如移动电子设备的有线/无线电子设备的应用处理器。

UFS主机6510、UFS装置6520和6530、嵌入式UFS装置6540和可移动UFS卡6550可以通过UFS协议分别与诸如有线/无线电子设备(例如，移动电子设备)的外部装置通信。UFS装置6520和6530、嵌入式UFS装置6540和可移动UFS卡6550可以利用以上参照图1描述的存储器系统110来实施，例如，作为以上参照图7描述的存储卡系统6100。嵌入式UFS装置6540和可移动UFS卡6550可以通过除UFS协议以外的另一协议通信。例如，嵌入式UFS装置6540和可移动UFS卡6550可以通过诸如但不限于USB闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)，迷你SD和微型SD的各种卡协议来进行通信。

图12是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的示例的图。图12示出用户系统6600。

参照图12，用户系统6600可以包括应用处理器6630、存储器模块6620、网络模块6640、存储模块6650和用户接口6610。

应用处理器6630可以驱动包括在用户系统6600和操作系统(OS)中的部件。例如，应用处理器6630可以包括用于控制包括在用户系统6600中的部件的控制器、接口、图形引擎等。应用处理器6630可以由片上系统(SoC)提供。

存储器模块6620可以用作用户系统6600的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6620可以包括诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器，或者诸如相位随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁阻RAM(MRAM)，自旋转移力矩随机存取存储器(STT-RAM)和铁电随机存取存储器(FRAM)的非易失性随机存取存储器。应用处理器6630和存储器模块6620可以通过基于堆叠封装(POP)的封装来安装。

网络模块6640可以与外部装置通信。例如，网络模块6640可以不仅支持有线通信还可以支持诸如以下的各种无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)等，并且从而可以与例如移动电子设备的有线/无线电子设备通信。根据该事实，根据实施例的存储器系统和数据处理系统可以应用于有线/无线电子设备。网络模块6640可以包括在应用处理器6630中。

存储模块6650可以存储诸如从应用处理器6530接收的数据的数据，并且将存储在其中的数据传输到应用处理器6530。存储模块6650可以由诸如以下的非易失性半导体存储器装置实现：相变RAM(PRAM)、磁阻RAM(MRAM)、自旋转移力矩随机存取存储器(STT-RAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器以及三维NAND闪速存储器。存储模块6650可以被设置为诸如用户系统6600的存储卡的可移动存储介质和外部驱动器。例如，存储模块6650可以对应于以上参照图1描述的存储器系统110，并且可以利用以上参照图9至图11描述的SSD、eMMC和UFS来实施。

用户接口6610可以包括用于将数据或命令输入到应用处理器6630或用于将数据输出到外部装置的接口。例如，用户接口6610可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和马达的用户输出接口。

在以上参考图1描述的存储器系统110被应用于根据实施例的用户系统6600的移动电子设备的情况下，应用处理器6630可以控制移动电子设备的操作，并且如上所述，作为通信模块的网络模块6640可以控制与外部装置的有线/无线通信。作为移动电子设备的显示/触摸模块的用户接口6610显示由应用处理器6630处理的数据或支持输入来自触摸面板的数据。

本技术包括用于向/从主机输入/输出将从/向非易失性存储器装置输出/输入的数据的第一接口和第二接口，并且可以控制非易失性存储器装置的一个区域通过使用第一接口向/从主机输入/输出数据，并且可以控制非易失性存储器装置的其它区域通过使用第二接口向/从主机输入/输出数据。由此，可以实现非易失性存储器装置同时用于两种用途的效果。

并且，在非易失性存储器装置中，可以根据第一接口和第二接口的使用中的容量来可变地应用将由一个区域占用的容量和将由其它区域占用的容量。由此，可以延长非易失性存储器装置的寿命，并且可以扩展其用途。

虽然已经为了说明的目的描述各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和变型。

Claims (20)

1.一种存储器系统，其包括：

非易失性存储器装置，其包括第一存储区域和第二存储区域；以及

控制器，其包括第一接口和第二接口，所述第一接口适于在所述第一存储区域和主机之间交换数据，并且所述第二接口适于在所述第二存储区域和所述主机之间交换数据。

2.根据权利要求1所述的存储器系统，其中所述控制器进一步适于在预定时间段内检查所述第一接口和所述第二接口中的每一个的使用中的容量，并且适于基于所述第一接口和所述第二接口的所述检查的使用中的容量来改变所述非易失性存储器装置中的所述第一存储区域和所述第二存储区域中的每一个的容量。

3.根据权利要求2所述的存储器系统，

其中当在所述预定时间段内通过所述第一接口输入/输出的第一数据的第一大小比在所述预定时间段内通过所述第二接口输入/输出的第二数据的第二大小大至少预定大小时，所述控制器将所述非易失性存储器装置中的所述第一存储区域的所述容量增加预定数量，并且将所述非易失性存储器装置中的所述第二存储区域的所述容量减少所述预定数量，

其中，当在所述预定时间段内通过所述第一接口输入/输出的第一数据的第一大小比在所述预定时间段内通过所述第二接口输入/输出的第二数据的第二大小小至少预定大小时，所述控制器将所述非易失性存储器装置中的所述第一存储区域的所述容量减少预定数量，并且将所述非易失性存储器装置中的所述第二存储区域的所述容量增加所述预定数量，并且

其中，当在所述预定时间段内通过所述第一接口输入/输出的第一数据的第一大小与在所述预定时间段内通过所述第二接口输入/输出的第二数据的第二大小的差小于预定大小时，所述控制器将所述非易失性存储器装置中的所述第一存储区域和所述第二存储区域的所述容量保持为与在进入所述预定时间段之前确定的容量相同。

4.根据权利要求2所述的存储器系统，

其中当在所述预定时间段内通过所述第一接口输入/输出的第一数据的第一大小大于第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的第二数据的第二大小小于第二参考大小时，所述控制器将所述非易失性存储器装置中的所述第一存储区域的所述容量增加预定数量，并且将所述非易失性存储器装置中的所述第二存储区域的所述容量减少预定数量，并且

其中当在所述预定时间段内通过所述第一接口输入/输出的所述第一数据的所述第一大小小于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的所述第二数据的所述第二大小大于所述第二参考大小时，所述控制器将所述非易失性存储器装置中的所述第一存储区域的所述容量减少所述预定数量，并且将所述非易失性存储器装置中的所述第二存储区域的所述容量增加所述预定数量。

5.根据权利要求4所述的存储器系统，

其中当在所述预定时间段内通过所述第一接口输入/输出的所述第一数据的所述第一大小大于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的所述第二数据的所述第二大小大于所述第二参考大小时，并且在所述预定时间段内通过所述第一接口输入/输出的所述第一数据的所述第一大小小于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的所述第二数据的所述第二大小小于所述第二参考大小的情况下，所述控制器将所述非易失性存储器装置中的所述第一存储区域和所述第二存储区域的所述容量保持为与在进入所述预定时间段之前确定的容量相同。

6.根据权利要求2所述的存储器系统，

其中所述预定时间段的长度对应于预定时间间隔，并且

其中所述控制器在从供给电力时或每当发生预定事件时开始以预定周期重复地应用所述预定时间段。

7.根据权利要求1所述的存储器系统，其中所述控制器包括：

时钟生成单元，其适于生成第一时钟和第二时钟，所述第一时钟具有比所述第二时钟相对更高的频率；以及

传送单元，其适于通过响应于所述第一时钟操作的所述第一接口向/从所述主机输入/输出所述第一存储区域的输出/输入数据，并且适于通过响应于所述第二时钟操作的所述第二接口向/从所述主机输入/输出所述第二存储区域的输出/输入数据。

8.根据权利要求1所述的存储器系统，

其中所述控制器使用所述第一存储区域作为所述主机的主存储器装置，并且使用所述第二存储区域作为所述主机的存储器。

9.根据权利要求8所述的存储器系统，

其中所述第一接口包括双列直插存储器模块接口，即DIMM接口，并且第二接口包括高速-PCI接口，即高速外围组件互连：PCI-e接口。

10.根据权利要求9所述的存储器系统，

其中所述非易失性存储器装置包括以下存储器中的任意一种存储器：闪速存储器、相变随机存取存储器，即PCRAM、电阻随机存取存储器，即RRAM、铁电随机存取存储器，即FRAM、磁阻RAM，即MRAM和自旋转移力矩随机存取存储器，即STT-RAM。

11.一种存储器系统，其包括：

第一非易失性存储器装置，其包括第一存储区域和第二存储区域；

第二非易失性存储器装置，其包括第三存储区域和第四存储区域；以及

控制器，其包括用于关于主机输入/输出数据的第一接口和第二接口，并且其适于通过使用所述第一接口向/从所述主机输入/输出将从/向所述第一存储区域至所述第三存储区域中的至少一个存储区域输出/输入的数据，以及适于通过使用所述第二接口向/从所述主机输入/输出将从/向所述第二存储区域至所述第四存储区域中的至少一个存储区域输出/输入的数据。

12.根据权利要求11所述的存储器系统，

其中所述控制器检查在预定时间段内所述第一接口和所述第二接口的各自的使用中的容量，并且根据检查结果，选择所述第一存储区域至所述第四存储区域中的每一个是否通过使用所述第一接口或所述第二接口来输入/输出数据。

13.根据权利要求12所述的存储器系统，

其中，当在所述预定时间段内通过所述第一接口输入/输出的数据的大小比在所述预定时间段内通过所述第二接口输入/输出的数据的大小大至少预定大小时，所述控制器控制所述第一存储区域至所述第三存储区域中的至少两个存储区域通过使用所述第一接口来输入/输出数据，并且控制所述第二存储区域至所述第四存储区域中的至多两个存储区域通过使用所述第二接口来输入/输出数据，

其中，当在所述预定时间段内通过所述第一接口输入/输出的数据的大小比在所述预定时间段内通过所述第二接口输入/输出的数据的大小小至少所述预定大小时，所述控制器控制所述第一存储区域至所述第三存储区域中的至多两个存储区域通过使用所述第一接口来输入/输出数据，并且控制所述第二存储区域至所述第四存储区域中的至少两个存储区域通过使用所述第二接口来输入/输出数据，并且

其中，当在所述预定时间段内通过所述第一接口输入/输出的数据的大小与在所述预定时间段内通过所述第二接口输入/输出的数据的大小的差小于所述预定大小时，所述控制器实际上控制所述第一存储区域至所述第四存储区域使用在进入所述预定时间段之前已用于输入/输出数据的所述第一接口和所述第二接口。

14.根据权利要求12所述的存储器系统，

其中，在所述预定时间段内通过所述第一接口输入/输出的数据的大小大于第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的数据的大小小于第二参考大小的情况下，所述控制器控制所述第一存储区域至所述第三存储区域中的至少两个存储区域通过使用所述第一接口来输入/输出数据，并且控制所述第二存储区域至所述第四存储区域中的至多两个存储区域通过使用所述第二接口来输入/输出数据，并且

其中，在所述预定时间段内通过所述第一接口输入/输出的数据的大小小于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的数据的大小大于所述第二参考大小的情况下，所述控制器控制所述第一存储区域至所述第三存储区域中的至多两个存储区域通过使用所述第一接口来输入/输出数据，并且控制所述第二存储区域至所述第四存储区域中的至少两个存储区域通过使用所述第二接口来输入/输出数据。

15.根据权利要求14所述的存储器系统，

其中，当在所述预定时间段内通过所述第一接口输入/输出的数据的大小大于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的数据的大小大于所述第二参考大小，并且在所述预定时间段内通过所述第一接口输入/输出的数据的大小小于所述第一参考大小并且在所述预定时间段内通过所述第二接口输入/输出的数据的大小小于所述第二参考大小的情况下，所述控制器实际上控制所述第一存储区域至所述第四存储区域使用在进入所述预定时间段之前已经用于输入/输出数据的所述第一接口和所述第二接口。

16.根据权利要求12所述的存储器系统，

其中所述预定时间段的长度对应于预定时间间隔，并且

其中所述控制器在从供给电力时或每当发生预定事件时开始以预定周期重复地施加所述预定时间段。

17.根据权利要求11所述的存储器系统，其中所述控制器包括：

时钟生成单元，其适于生成第一时钟和第二时钟，所述第一时钟具有比所述第二时钟相对更高的频率；以及

传送单元，其适于通过响应于所述第一时钟操作的所述第一接口向/从所述主机输入/输出将从所述第一存储区域至所述第三存储区域中的至少一个存储区域输出/输入的数据，并且通过响应于所述第二时钟操作的所述第二接口向/从所述主机输入/输出将从所述第二存储区域至所述第四存储区域中的至少一个存储区域输出/输入的数据。

18.根据权利要求11所述的存储器系统，

其中所述控制器使用利用所述第一接口的所述第一存储区域至所述第三存储区域中的至少一个存储区域作为所述主机的主存储器装置，并且使用利用所述第二接口的所述第二存储区域至所述第四存储区域中的至少一个存储区域作为所述主机的存储器。

19.根据权利要求18所述的存储器系统，

其中所述第一接口包括双列直插存储器模块接口，即DIMM接口，并且

其中所述第二接口包括高速-PCI接口，即高速外围组件互连：PCI-e接口。

20.根据权利要求19所述的存储器系统，

其中所述第一非易失性存储器装置和所述第二非易失性存储器装置中的每一个包括以下存储器中的任意一种存储器：闪速存储器、相变随机存取存储器，即PCRAM、电阻随机存取存储器，即RRAM、铁电随机存取存储器，即FRAM、磁阻RAM，即MRAM和自旋转移力矩随机存取存储器，即STT-RAM。