JP4497957B2 - 記憶制御システム - Google Patents

Description

本発明は、記憶制御システムに関する。

例えば、データセンタ等のような大規模なデータを取り扱うデータベースシステムでは、ホストコンピュータとは別に構成された記憶制御システムを用いてデータを管理する。この記憶制御システムは、例えば、多数の記憶デバイスをアレイ状に配設して構成されたRAID（Redundant Array of Independent Inexpensive Disks）のようなディスクアレイシステムである。

情報化社会の進展等につれて、データベースで管理すべきデータは、日々増大する。このため、より高性能、より大容量の記憶制御システムが求められており、この市場要求に応えるべく、新型の記憶制御システムが開発されている。新型の記憶制御システムを記憶システムに導入する方法としては、２つ考えられる。その一つは、旧型の記憶制御システムと新型の記憶制御システムとを完全に入れ替え、全て新型の記憶制御システムから記憶システムを構成する方法である（特許文献１：特表平１０−５０８９６７号公報）。他の一つは、旧型の記憶制御システムからなる記憶システムに新型の記憶制御システムを新たに追加し、新旧の記憶制御システムを併存させる方法である。

なお、物理デバイスの記憶領域をセクタ単位で管理し、論理デバイスをセクタ単位で動的に構成する技術も知られている（特許文献２：特開２００１−３３７８５０号公報）。

特表平１０−５０８９６７号公報 特開２００１−３３７８５０号公報

旧型の記憶制御システムから新型の記憶制御システムに完全に移行する場合（特許文献１）は、新型の記憶制御システムの機能、性能を利用することができるが、旧型の記憶制御システムを有効に利用することができず、導入コストも増大する。他方、旧型の記憶制御システムと新型の記憶制御システムとの併存を図る場合は、記憶システムを構成する記憶制御システムの数が増大し、新旧の記憶制御システムを管理し運用する手間が大きい。

また、旧型の記憶制御システムが備える記憶デバイスの応答性が低い場合、この旧型の記憶デバイスを記憶システムに接続することにより、システム全体の性能が低下する。例えば、旧型の記憶デバイスが機械的な動作（ヘッドシーク等）を伴う装置であって、機械的動作時間が長い場合や、旧型の記憶デバイスの備えるデータ転送用バッファの容量が少ない場合等である。

さらに、オープン系記憶デバイスとメインフレームや、特定の機能を備えた記憶デバイスのみ接続可能なサーバ等のように、旧型の記憶デバイスをそのままでは利用できない場合もある。

このような問題点を解決するための一つの方法として、例えば、第１と第２の記憶制御システムを連携させることにより、記憶資源を有効に利用できるようにする方法が考えられる。

しかし、この方法において、例えば、第１の記憶制御システムが、第２の記憶制御システムに関する制御システム情報をその第２の記憶制御システムから受信し、第１の記憶制御システムの制御プロセッサ（例えばマイクロプロセッサ）が、上記受信した制御システム情報に基づいて種々の処理を行うようになっている場合、第２の記憶制御システムの種類（例えば、機種或いはベンダ等）が変更されると、第１の記憶制御システムの制御プロセッサのマイクロプログラムを変更する必要が生じる。なぜなら、機種又はベンダ等が異なると、制御システム情報における各情報項目（例えばベンダＩＤや装置名称等）の位置、並び順、及びデータサイズが異なることがあり、或る第２記憶制御システム種類に対応したマイクロプログラムでは、別の第２記憶制御システム種類の外部記憶制御システムが出力する制御システム情報を取扱うことができない虞があるためである。

また、上記方法において、第１の記憶制御システムに上位装置が接続されている場合、第１の記憶制御システムに第２の記憶制御システムが連携されているからといって、上位装置が第１の記憶制御システムを介して第２の記憶制御システムに自由にアクセスできてしまうと、セキュリティの面で問題がある。

また、上記方法において、第１の記憶制御システムに上位装置が接続されている場合、上位装置が第１の記憶制御システムを介して第２の記憶制御システムの記憶容量の消費する場合、セキュリティを保ちつつ、消費する記憶容量に応じた課金ができると便利である。

従って、本発明は少なくとも次のいずれかの目的を達成するものである。
(１) 第２記憶制御システム種類が異なっても、第１の記憶制御システムの制御プロセッサのマイクロプログラムを変更する必要の無い第１の記憶制御サブシステムを提供する。
(２)第１の記憶制御システムに第２の記憶制御システム及び上位装置が接続されている場合、上位装置を第２の記憶制御システムに自由にアクセスさせない第１の記憶制御サブシステムを提供する。
(３)第１の記憶制御システムに第２の記憶制御システム及び上位装置が接続されていて、上位装置が第１の記憶制御システムを介して第２の記憶制御システムの記憶容量の消費する場合、セキュリティを保ちつつ、消費する記憶容量に応じた課金が行なわれるようにする第１の記憶制御システムを提供する。

本発明の更なる目的は、後の記載から明らかになるであろう。

本発明の第１の観点に従う記憶制御システムは、外部記憶制御システム及び上位装置と接続され、前記上位装置が前記外部記憶制御システム内の記憶資源にアクセスすることを制御する。前記記憶制御システムは、前記上位装置との間でやり取りされるデータを記憶する複数の論理記憶デバイスと、前記複数の論理記憶デバイスを備えた１又は複数の物理記憶デバイスと、前記上位装置と前記物理記憶デバイスとの間でやり取りされるデータを格納するキャッシュメモリと、前記データに関する制御情報が格納される共有メモリと、前記上位装置及び前記外部記憶制御システムの少なくとも一方と前記キャッシュメモリとの間のデータ通信を制御するチャネル制御部と、前記キャッシュメモリと前記物理記憶デバイスとの間のデータ通信を制御するディスク制御部と、一定の構成を有する１又は複数のキー情報を記憶するキー情報格納領域とを備える。前記１又は複数のキー情報の各々は、前記外部記憶制御システムの種類に対応しており、前記外部記憶制御システムに関する制御システム情報が有する複数の情報項目のうちのどの情報項目が前記制御システム情報中のどの場所に存在するかを示す情報要素を、前記キー情報中の所定場所に有する。前記チャネル制御部の制御プロセッサが、前記１又は複数のキー情報から選択されたキー情報中の前記情報要素が示す、前記受信した制御システム情報中の場所に、前記選択されたキー情報中の前記情報要素が示す情報項目に適合する情報項目が存在するか否かの判断を行い、肯定的な判断結果が得られた場合には、前記上位装置と前記外部記憶制御システム内の記憶資源との間の論理パスを形成し、一方、否定的な判断結果が得られた場合には、前記論理パスを形成しない。

本発明の第１の観点に従う第１の実施態様では、前記キー情報には、そのキー情報に対応する外部記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方を示す情報要素と、前記ベンダＩＤ及び前記装置名称の少なくとも一方の、前記制御システム情報中の存在場所を示す情報要素と、前記ベンダＩＤ及び前記装置名称の少なくとも一方のデータサイズを示す情報要素とが含まれている。

本発明の第１の観点に従う第２の実施態様では、前記チャネル制御部には、前記記憶制御システムを保守又は管理するための保守管理システムが接続されている。前記チャネル制御部の制御プロセッサは、前記肯定的な判断結果が得られた場合には、前記受信した制御システム情報が有する全ての情報項目を前記保守管理システムに送信して表示させ、前記保守管理システムから論理パス形成要求を受けた場合に、前記論理パスを形成する。

本発明の第１の観点に従う第３の実施態様では、前記キー情報の所定の場所には、そのキー情報に対応する外部記憶制御システム内の記憶資源のうちの使用可能な記憶容量を示す情報要素が含まれている。前記チャネル制御部の制御プロセッサは、前記上位装置から書込み対象データを受けた場合、前記書込み対象データのデータサイズと、前記外部記憶制御システム内に蓄積されている１又は複数のデータのトータルデータサイズとの合計値が、前記外部記憶制御システムに対応したキー情報中の記憶容量が越えるか否かを判断し、超えない場合に、前期書込み対象データを前記外部記憶制御システム内の記憶資源に格納する。

本発明の第１の観点に従う第４の実施態様では、前記第３の実施態様において、前記チャネル制御部の制御プロセッサは、前記合計値が前記記憶容量を超えた場合、前記上位装置に、前記キー情報中の情報要素が示す記憶容量を増やすことが必要であることを通知し、その後、前記記憶容量を増やすためのデータを受信したならば、前記キー情報中の記憶容量の値を増やす。

本発明の第１の観点に従う第５の実施態様では、前記チャネル制御部の制御プロセッサは、前記論理パスを形成した後、所定のイベントが発生した場合には、前記外部記憶制御システムから前記制御システム情報を受信して、前記判断を行い、否定的な判断結果が得られたならば、前記論理パスを消去する。

本発明の第１の観点に従う第６の実施態様では、前記チャネル制御部には、前記記憶制御システムを保守又は管理するための保守管理システムが接続されている。前記保守管理システムは、データを記憶する保守管理記憶部を備えている。前記キー情報は、複数種類の外部記憶制御システムにそれぞれ対応した複数のキー情報を蓄積するキー管理データベースから前記保守管理システムにダウンロードされて前記キー情報格納領域に格納されたものである。前記キー情報格納領域は、前記共有メモリ、前記チャネル制御部の制御プロセッサが使用するローカルメモリ、及び前記保守管理記憶部のうちの少なくとも１つに設けられている。

本発明の第１の観点に従う第７の実施態様では、前記チャネル制御部には、ファイバチャネルアダプタ（例えばファイバチャネルスイッチに接続されるアダプタ）又はｉＳＣＳＩアダプタが含まれている。前記制御プロセッサは、前記ファイバチャネルアダプタ又は前記ｉＳＣＳＩアダプタに搭載されている。なお、前記ファイバチャネルアダプタが含まれる場合、それに接続されるファイバチャネルスイッチには、外部記憶制御システムが接続されていても良い。

本発明の第１の観点に従う第８の実施態様では、前記第７の実施態様において、前記ファイバチャネルアダプタ又は前記ｉＳＣＳＩアダプタは、ＳＣＳＩプロトコルに従う照会コマンド（例えばinquiryコマンド）を、前記外部記憶制御システムに送信し、前記照会コマンドに応答して、前記制御システム情報を前記外部記憶制御システムから受信する。

本発明の第１の観点に従う第９の実施態様では、前記論理記憶デバイスと前記物理記憶デバイスとの間に仮想中間記憶デバイスを備える。前記チャネル制御部の制御プロセッサは、前記仮想中間記憶デバイスにおける論理的な場所に対して、前記論理記憶デバイスと、前記外部記憶制御システム内の記憶資源である外部論理記憶デバイスとを対応付けることにより、前記論理パスを形成する。

本発明の第２の観点に従う記憶システムは、上位装置に接続される第１の記憶制御システムと、前記第１の記憶制御システムに接続される第２の記憶制御システムとを備える。

前記第２の記憶制御システムは、前記第１の記憶制御システムとの間のデータ通信を制御するチャネル制御部と、一定の構成を有する１又は複数のキー情報を記憶するキー情報格納領域とを備える。前記１又は複数のキー情報の各々は、前記第２の記憶制御システムの種類に対応しており、前記第２の記憶制御システムに関する制御システム情報が有する複数の情報項目のうちのどの情報項目が前記制御システム情報中のどの場所に存在するかを示す情報要素を、前記キー情報中の所定場所に有する。前記チャネル制御部の制御プロセッサが、前記１又は複数のキー情報から選択されたキー情報中の前記情報要素が示す、前記受信した制御システム情報中の場所に、前記選択されたキー情報中の前記情報要素が示す情報項目に適合する情報項目が存在するか否かの判断を行い、肯定的な判断結果が得られた場合には、前記制御システム情報に含まれる全ての情報項目を前記第１の記憶制御システムに送信し、一方、否定的な判断結果が得られた場合には、前記制御システム情報を送信しない、或いは、適合しない情報項目を除く情報項目のみを前記第１の記憶制御システムに送信する。

前記第１の記憶制御システムは、前記制御システム情報に含まれる全ての情報項目を前記第２の記憶制御システムから受信した場合、前記受信した情報項目を基に、前記上位装置と前記第２の記憶制御システム内の記憶資源との間の論理パスを形成し、一方、前記制御システム情報に含まれる全ての情報項目を受信しない又は一部の情報項目のみを受信した場合は、前記論理パスを形成しない。

ここで、第１及び第２の記憶制御システムの少なくとも一方としては、例えば、ディスクアレイ装置やファイバチャネルスイッチ等を挙げることができる。上位装置としては、例えば、パーソナルコンピュータ、メインフレーム等のコンピュータを挙げることができる。第１の記憶制御システムと第２の記憶制御システムとは、通信ネットワークを介して双方向通信可能に接続されており、第１の記憶制御システムと上位装置も通信ネットワークを介して双方向通信可能に接続されている。また、第２の記憶制御システムと上位装置との間も双方向通信可能に接続することができる。通信ネットワークとしては、例えば、ＬＡＮ（Local Area Network）、ＳＡＮ（Storage Area Network）、専用回線、インターネット等を挙げることができる。上位装置からのリクエストに応じたデータ処理としては、例えば、データの読み出し処理、データの書込み処理等を挙げることができる。第１の記憶制御システムと第２の記憶制御システムとは、同一サイト内に設置されてもよいし、それぞれ異なるサイトに設置されてもよい。また、第１の記憶制御システムが記憶デバイスを備えている場合、この記憶デバイスも中間記憶階層を介して論理ユニットに接続される。

本発明の第３の観点に従う記憶制御システムの制御方法は、以下の記憶制御システム、すなわち、
外部記憶制御システム及び上位装置と接続され、前記上位装置が前記外部記憶制御システム内の記憶資源にアクセスすることを制御する記憶制御システムに適用されるものである。その記憶制御システムは、一定の構成を有する１又は複数のキー情報を記憶するキー情報格納領域を備える。前記１又は複数のキー情報の各々は、前記外部記憶制御システムの種類に対応しており、前記外部記憶制御システムに関する制御システム情報が有する複数の情報項目のうちのどの情報項目が前記制御システム情報中のどの場所に存在するかを示す情報要素を、前記キー情報中の所定場所に有する。

前記制御方法は、前記１又は複数のキー情報から選択されたキー情報中の前記情報要素が示す、前記受信した制御システム情報中の場所に、前記選択されたキー情報中の前記情報要素が示す情報項目に適合する情報項目が存在するか否かの判断を行うステップと、肯定的な判断結果が得られた場合には、前記上位装置と前記外部記憶制御システム内の記憶資源との間の論理パスを形成するステップと、否定的な判断結果が得られた場合には、前記論理パスを形成しないステップとを有する。

本発明の第４の観点に従う記憶制御システムの制御方法は、以下の記憶制御システム、すなわち、上位装置に接続される第１の記憶制御システムと、前記第１の記憶制御システムに接続される第２の記憶制御システムとを備えた記憶システムにおける、前記第２の記憶制御システムに適用されるものである。前記第２の記憶制御システムは、一定の構成を有する１又は複数のキー情報を記憶するキー情報格納領域を備える。前記１又は複数のキー情報の各々は、前記外部記憶制御システムの種類に対応しており、前記外部記憶制御システムに関する制御システム情報が有する複数の情報項目のうちのどの情報項目が前記制御システム情報中のどの場所に存在するかを示す情報要素を、前記キー情報中の所定場所に有する。

前記制御方法は、前記１又は複数のキー情報から選択されたキー情報中の前記情報要素が示す、前記受信した制御システム情報中の場所に、前記選択されたキー情報中の前記情報要素が示す情報項目に適合する情報項目が存在するか否かの判断を行うステップと、肯定的な判断結果が得られた場合には、前記制御システム情報に含まれる全ての情報項目を前記第１の記憶制御システムに送信するステップと、否定的な判断結果が得られた場合には、前記制御システム情報を送信しない、或いは、適合しない情報項目を除く情報項目のみを前記第１の記憶制御システムに送信するステップとを有する。その場合、前記第１の記憶制御システムでは、例えば、前記制御システム情報に含まれる全ての情報項目を基に、前記上位装置と前記第２の記憶制御システム内の記憶資源との間の論理パスを形成するステップと、前記制御システム情報に含まれる全ての情報項目を受信しない又は一部の情報項目のみを受信した場合、前記論理パスを形成しないステップとが実行される。

以下、図面を参照して本発明の実施形態を説明する。

図１は、本実施形態に係る記憶システムの構成を示すブロック図である。

ホスト装置１０は、例えば、ＣＰＵ（Central Processing Unit）やメモリ等の情報処理資源を備えたコンピュータ装置であり、例えば、パーソナルコンピュータ、ワークステーション、メインフレーム等として構成される。ホスト装置１０は、例えば、キーボードスイッチやポインティングデバイス、マイクロフォン等の情報入力装置（図示せず）と、例えば、モニタディスプレイやスピーカー等の情報出力装置（図示せず）とを備えている。さらに、ホスト装置１０には、例えば、第１の記憶制御システム６００が提供する記憶領域を使用するデータベースソフトウェア等のアプリケーションプログラム１１と、通信ネットワークＣＮ１を介して第１の記憶制御システム６００にアクセスするためのアダプタ１２とが設けられている。

ホスト装置１０は、通信ネットワークＣＮ１を介して第１の記憶制御システム６００に接続されている。通信ネットワークＣＮ１（及び、後述の通信ネットワークＣＮ３及びＣＮ４）としては、例えば、ＬＡＮ、ＳＡＮ（Storage Area Network）、インターネット、専用回線、公衆回線等を場合に応じて適宜用いることができる。ＬＡＮを介するデータ通信は、例えば、TCP/IP（Transmission
Control Protocol/Internet Protocol）プロトコルに従って行われる。ホスト装置１０がＬＡＮを介して記憶制御システム６００に接続される場合、ホスト装置１０は、ファイル名を指定してファイル単位でのデータ入出力を要求する。一方、ホスト装置１０がＳＡＮを介して第１の記憶制御システム６００に接続される場合、ホスト装置１０は、ファイバチャネルプロトコルに従って、複数のディスク記憶装置（例えばハードディスクドライブ）により提供される記憶領域のデータ管理単位であるブロックを単位としてデータ入出力を要求する。通信ネットワークＣＮ１がＬＡＮである場合、アダプタ１２は、例えばＬＡＮ対応のネットワークカードである。通信ネットワークＣＮ１がＳＡＮの場合、アダプタ１２は、例えばホストバスアダプタである。

なお、図中では、ホスト装置１０は、通信ネットワークＣＮ１を介して第１の記憶制御システム６００のみに接続されているが、ホスト装置１０と第２の記憶制御システム４０とを通信ネットワークＣＮ２を介して接続してもよい。第２の通信ネットワークＣＮ２は、例えば、ＳＡＮ、ＬＡＮ、インターネット、専用回線、公衆回線等から構成できるが、本実施形態では、ファイバチャネルスイッチ（以下、「ＦＣ−ＳＷ」と略記）２によって構成されるものとする。

第１の記憶制御システム６００は、例えば、アレイ状に配列された多数のディスク記憶装置を備えるＲＡＩＤシステムである。但し、これに限らず、第１の記憶制御システム６００を、高機能化されたインテリジェント型のファイバチャネルスイッチとして構成することもできる。第１の記憶制御システム６００は、後述のように、第２の記憶制御システム４０の有する記憶資源を自己の論理ボリューム（Logical Unit）としてホスト装置１０に提供するものであるから、自己が直接支配するローカルな記憶デバイスを有していなくても良い。

第１の記憶制御システム６００は、記憶制御サブシステム２０と、ディスクユニット３０とに大別することができる。記憶制御サブシステム２０は、例えば、チャネル制御部２１と、ディスク制御部８００と、ＳＶＰ（Service Processor）２３と、キャッシュメモリ２４と、共有メモリ２５と、接続部２６とを備えている。チャネル制御部２１には、例えば、１以上のチャネルアダプタ（ＣＨＡ）２１Ａと、１以上のファイバチャネルアダプタ（ＣＨＦ）２１Ｂとが含まれる。ディスク制御部８００には、複数のディスクアダプタ（ＤＫＡ）２２が含まれる。

ＣＨＡ２１Ａは、ホスト装置１０との間のデータ通信を行うものである。ＣＨＡ２１は、ホスト装置１０と通信を行うための通信ポート２０７Ａを備えている。また、ＣＨＡ２１Ａは、例えば、ＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されており、ホスト装置１０から受信した各種コマンドを解釈して実行する。ＣＨＡ２１Ａには、そのＣＨＡ２１Ａを識別するためのネットワークアドレス（例えば、ＩＰアドレスやＷＷＮ）が割り当てられている。ＣＨＡ２１Ａは、例えば、通信ネットワークＣＮ１がＬＡＮであれば、ホスト装置１０からファイルアクセス要求（例えば、ファイル名と、そのファイル名を持つファイルをリード又はライトする命令とを含んだ要求）を受けて、そのファイルアクセス要求を処理するＮＡＳ（Network Attached Storage）として振る舞うことができるようになっている。或いは、ＣＨＡ２１Ａは、例えば、通信ネットワークＣＮ１がＳＡＮであれば、ホスト装置１０からブロックアクセス要求（ブロック単位のデータアクセス要求）を受け、そのブロックアクセス要求を処理することができるようになっている。なお、ブロック単位とは、後述のディスク記憶装置４００上の記憶領域におけるデータの管理単位である。

ＣＨＦ２１Ｂは、通信ポート２０７Ｂを介してＦＣ−ＳＷ２に接続される。ＣＨＦ２１Ｂは、例えば、ＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されており、ＦＣ−ＳＷ２を介して、第２の記憶制御システム４０から受信したデータを処理する。ＣＨＦ２１Ｂの構成及び機能については、後に詳述する。

各ＤＫＡ２２は、ディスクユニット３０内の論理的な記憶デバイス（以下、ＬＤＥＶ）３１，３２との間のデータ授受を行うものである。各ＤＫＡ２２は、ＬＤＥＶ３１，３２を備えるディスク型記憶装置４００に接続するための通信ポート２２Ａを備えている。また、各ＤＫＡ２２は、ＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されている。各ＤＫＡ２２は、ＣＨＮ２１Ａ或いはＣＨＡ２１Ｃから受信したデータをＬＤＥＶ３１、３２に書込んだり、また、ＬＤＥＶ３１，３２から読み出したデータをＣＨＮ２１Ａ或いはＣＨＡ２１Ｃに送信したりする。各ＤＫＡ２２は、ＬＤＥＶ３１，３２との間でデータ入出力を行う場合、論理的なアドレスを物理的なアドレスに変換する。

キャッシュメモリ（以下、「ＣＭ」と略記する場合有り）２４は、例えば揮発性又は不揮発性のメモリであり、ホスト装置１０から受信したデータや、ＬＤＥＶ３１，３２から読出されたデータを一時的に記憶するものである。

共有メモリ（以下、「ＳＭ」と略記する場合有り）２５は、例えば不揮発性のメモリであり、ホスト装置との間でやり取りされるデータに関する制御情報等が格納される。また、共有メモリ２５には、ワーク領域（例えば、ＣＨＡ２１Ａ、ＣＨＦ２１Ｂ及びＤＫＡ２２のＣＰＵ間でやり取りされるメッセージを一時的に記憶する領域）が設定されるほか、後述するマッピングテーブルＴｍ等の各種テーブル類も格納される。なお、ＬＤＥＶ３１，３２のいずれか１つあるいは複数を、キャッシュ用のディスクとして使用してもよい。

接続部２６は、ＣＨＡ２１Ａ、ＣＨＦ２１Ｂ、各ＤＫＡ２２、キャッシュメモリ２４及び共有メモリ２５を相互に接続させる。接続部２６は、例えば、高速スイッチング動作によってデータ伝送を行う超高速クロスバスイッチ等のような高速バスとして構成することができる。

ディスユニット３０には、アレイ状に配列された複数のディスク記憶装置４００が含まれている。ディスク記憶装置４００としては、例えば、ハードディスク、フレキシブルディスク、磁気テープ、半導体メモリ、光ディスク等のようなデバイスを用いることができる。ディスク記憶装置４００の記憶領域上には、ＬＤＥＶ３１、３２が備えられている。なお、点線で示されるＬＤＥＶ３２は、第２の記憶制御システム４０の有するＬＤＥＶ４２を、第１の記憶制御システム６００に取り込んだ状態を示すものである。換言すれば、第１の記憶制御システム６００から見て外部に存在するＬＤＥＶ（以下、「外部ＬＤＥＶ」と言う）４２が、第１の記憶制御システム６００の内部ＬＤＥＶ３２としてホスト装置１０に提供される。

ＳＶＰ２３は、第１の記憶制御システム６００の保守又は管理を行うための情報処理端末（例えばノート型のパーソナルコンピュータ）である。ＳＶＰ２３には、例えば、管理用のコンソール（図示せず）が接続される。ＳＶＰ２３は、第１の記憶制御システム６００内の障害発生を監視してコンソールに表示させたり、コンソールからの指令に基づいてディスク記憶装置４００の閉塞処理等を指示したりするようになっている。また、ＳＶＰ２３は、通信ネットワークＣＮ４を介して第２の記憶制御システム４０と通信することができる。また、ＳＶＰ２３は、通信ネットワークＣＮ３を介してキー管理サーバ８及びストレージ管理端末６と通信することができる。キー管理サーバ８及びストレージ管理端末６については後に詳述する。

第２の記憶制御システム４０は、第１の記憶制御システム６００のような構成であっても良いし、第１の記憶制御システム６００よりも簡易な構成であっても良い。例えば、第２の記憶制御システム４０は、例えば、通信ポート４１を持ったＣＨＦ２１７と、１又は複数のディスク記憶装置４０１とを備えている。ディスク記憶装置４０１の記憶領域上には、ＬＤＥＶ４２が備えられている。第２の記憶制御システム４０は、ＦＣ−ＳＷ２を介して第１の記憶制御システム６００に接続されており、第２の記憶制御システム４０のＬＤＥＶ（つまり外部ＬＤＥＶ）４２は、第１の記憶制御システム６００の内部ＬＤＥＶ３２として扱われるようになっている。

以上が、本実施形態に係る記憶システム１についての概要である。なお、参照番号８０１は、第１の記憶制御システム６００を保守又は管理するための保守管理システムであり、例えば、ＳＶＰ２３及びストレージ管理端末６を含む。

図２は、第１の記憶制御システム６００と第２の記憶制御システム４０との論理的な接続構造を示す模式図である。

図示のように、第１の記憶制御システム６００は、下層側から順番に、ＶＤＥＶ１０１と、ＬＤＥＶ３１と、ＬＵＮ１０３とからなる３層の記憶階層を有している。

ＶＤＥＶ１０１は、論理的な記憶階層の最下位に位置する仮想デバイス（Virtual
Device）である。ＶＤＥＶ１０１は、物理的な記憶資源を仮想化したものであり、RAID構成を適用することができる。即ち、１つのディスク記憶装置４００から複数のＶＤＥＶ１０１を形成することもできるし（スライシング）、複数のディスク記憶装置４００から１つのＶＤＥＶ１０１を形成することもできる（ストライピング）。図２中の左側に示すＶＤＥＶ１０１は、例えば、所定のRAID構成に従ってディスク記憶装置４００を仮想化している。

一方、図２中の右側に示すＶＤＥＶ１０１は、第２の記憶制御システム４０のディスク記憶装置４０１により提供される外部ＬＤＥＶ４２を、後述のマッピングテーブルＴｍを用いてＶＤＥＶ１０１にマッピングすることにより、第１の記憶制御システム６００の内部ＬＤＥＶ３２として使用できるようになっている。図に示す例では、４つの第２記憶制御システム４０Ａ〜４０Ｄにそれぞれ存在する４つの外部ＬＤＥＶ４２Ａ〜４２Ｄをストライピングすることにより、ＶＤＥＶ１０１を構築している。各外部ＬＤＥＶ４２Ａ〜４２Ｄには、それぞれの通信ポート４１Ａ〜４１ＤからそれぞれのＬＵＮ（Logical Unit Number）４３Ａ〜４３Ｄを特定することにより、それぞれ個別にアクセスすることができる。各通信ポート４１Ａ〜４１Ｄには、ユニークな識別情報であるＷＷＮ（World
Wide Name）が割り当てられている。このため、第１の記憶制御システム６００は、ＷＷＮ及びＬＵＮの組合せをＦＣ−ＳＷ２に指定すれば、ＦＣ−ＳＷ２を介して、その組合せに含まれるＬＵＮに属する外部ＬＤＥＶ４２を見ることができる。なお、ＬＵＮに属するＬＤＥＶが複数個有る場合には、複数のＬＤＥＶが１つの論理的な記憶デバイスとして、第１の記憶制御システム６００からホスト装置１０に提供される。

さて、ＶＤＥＶ１０１の上位には、内部ＬＤＥＶ３２が設けられている。内部ＬＤＥＶ３２は、仮想デバイス（ＶＤＥＶ）を仮想化した論理デバイスである。１つのＶＤＥＶ１０１から２つの内部ＬＤＥＶ３２に接続することもできるし、複数のＶＤＥＶ１０１から１つの内部ＬＤＥＶ３２に接続することもできる。内部ＬＤＥＶ３２には、それぞれのＬＵＮ１０３を介してアクセスすることができる。このように、本実施形態では、ＬＵＮ１０３と外部ＬＤＥＶ４２との間に位置する中間記憶階層（ＶＤＥＶ１０１及び内部ＬＤＥＶ３２）に外部ＬＤＥＶ４２を接続することにより、外部ＬＤＥＶ４２を第１の記憶制御システム６００の内部ＬＤＥＶ３２の１つとして利用できるようにしている。

図３は、他の論理的接続構造を示す模式図である。

図３では、第２の記憶制御システム４０のディスク記憶装置４０１により提供される外部ＬＤＥＶ４２は、複数の経路を備えた交代パス構成を有している。例えば、外部ＬＤＥＶ４２には、２つの経路（アクセスデータパス）を介してそれぞれアクセスすることができる。一方の経路は、第１の通信ポート４１（１）からＬＵＮ４３を介して外部ＬＤＥＶ４２に到達し、他方の経路は、第２の通信ポート４１（２）から別のＬＵＮ４３を介して外部ＬＤＥＶ４２に到達する。従って、仮にいずれか一方の経路が障害等で使用不能な場合でも、他方の経路を介して外部ＬＤＥＶ４２にアクセスすることができる。複数の経路からそれぞれアクセス可能な場合、一方の経路からデータを利用中に、他方の経路からアクセスしてデータを更新等することがないように、必要なデータ保護等が行われる。

なお、図３に示す例では、第１の記憶制御システム６００は、第２の記憶制御システム４０の記憶資源（外部ＬＤＥＶ４２）を自己のＶＤＥＶ１０１にマッピングすることにより、外部ＬＤＥＶ４２を内部ＬＤＥＶ３２として利用している。また、複数のＬＤＥＶ３２を１つのＶＤＥＶ１０１上に設定し、このＶＤＥＶ１０１には外部ＬＤＥＶ４２が複数の経路を介してマッピングされている。ホスト装置１０は、ＬＵＮ１０３のみを認識しており（結果的に内部ＬＤＥＶ３２まで認識しており）、ＬＵＮ１０３よりも下の構造は、ホスト装置１０に対して隠されている。複数の内部ＬＤＥＶ３２は、それぞれ同一のＶＤＥＶ１０１を利用し、このＶＤＥＶ１０１は複数の経路を介して同一の外部ＬＤＥＶ３２に接続されている。従って、図３に示す例では、第２の記憶制御システム４０の有する交代パス構造を利用して、第１の記憶制御システム６００の冗長性を高めることができる。

図４は、共有メモリ２５に格納されたマッピングテーブルの構造例を示す。

マッピングテーブルＴｍには、ＶＤＥＶ１０１をそれぞれ識別するためのＶＤＥＶ識別情報（以下、「ＶＤＥＶ＃」と示す）と、外部ＬＤＥＶ４２に関する情報（以下、「外部デバイス情報」と言う）とが対応付けられる。外部デバイス情報には、例えば、システム識別情報と、外部ＬＤＥＶ４２の記憶容量と、デバイスの種別を示す情報と（例えば、テープ系デバイスかディスク系デバイスか等）、外部ＬＤＥＶ４２へのパス情報とが含まれている。システム識別情報は、例えば、第２の記憶制御システム４０のベンダＩＤ、機種、及び製造番号を含んだ情報である。パス情報は、例えば、各通信ポート４１に固有の識別情報（ＷＷＮ）と、ＬＵＮ４とを含んで構成できる。なお、図４中に示すシステム識別情報やＷＷＮ等は、説明の便宜上の値であって特に意味はない。また、図４中の下側に示すＶＤＥＶ番号「３」のＶＤＥＶ１０１には、３個のパス情報が対応付けられている。即ち、このＶＤＥＶ１０１（＃３）にマッピングされる外部ＬＤＥＶ４２は、その内部に３つの経路を有する交代パス構造を備えているが、ＶＤＥＶ１０１（＃３）には、この交代パス構造を認識してマッピングされている。これら３つの経路のいずれを通っても同一の記憶領域にアクセスできることが判明しているため、いずれか１つまたは２つの経路に障害等が発生した場合でも、残りの正常な経路を介して所望のデータにアクセスできる。

図４に示すようなマッピングテーブルＴｍを採用することにより、第１の記憶制御システム６００内の１つ以上の内部ＶＤＥＶ３２に対し、１つまたは複数の外部ＬＤＥＶ４２をマッピングすることができる。

さて、この実施形態では、上述した外部デバイス情報のうちの少なくともデバイス識別情報は、マッピングテーブルＴｍに登録することが許可された場合にのみ、マッピングテーブルＴｍに登録される。デバイス識別情報をマッピングテーブルＴｍに登録することを許可するか否かは、後述するキー情報を用いて判断される。以下、それについて詳述する。

図５は、キー情報が第１の記憶制御システム６００に取り込まれるまでの処理流れを示す。

キー管理サーバ８には、キー管理データベース（以下、「キー管理ＤＢ」と略記）２０１が備えられる。キー管理ＤＢ２０１には、１又は複数種類の第２の記憶制御システム４０にそれぞれ対応した１又は複数のキー情報が登録される。新種類の第２記憶制御システム４０が販売される場合、その新種類の第２記憶制御システム４０に対応したキー情報が新たにキー管理ＤＢ２０１に登録される。ここで、第２の記憶制御システム４０の「種類」とは、例えば、ベンダ、装置名称及び装置バージョンの少なくとも１つを含む意味である。従って、例えば、２つの第２記憶制御システム４０のベンダ、装置名称及び装置バージョンのうちの少なくとも１つが違っていれば、それら２つの第２記憶制御システム４０は互いに種類が異なるということになる。

キー情報は、それに対応する種類の第２の記憶制御システム４０が出力する制御システム情報のどこにどんな情報項目が書かれているかを示す情報である。具体的には、例えば、キー情報には、制御システム情報が有するベンダＩＤ及び装置名称がそれぞれどんなエントリ名であってどのバイト位置から何バイト分書かれているかが記録されている。キー情報には、図示のように、課金容量が含まれていても良い。課金容量とは、そのキー情報に対応した第２の記憶制御システム４０が有する記憶容量のうちの、そのキー情報を購入した場合に使用可能になる記憶容量である。

ストレージ管理端末６は、ＳＶＰ２３を介して第１の記憶制御システム６００を管理するための情報処理端末（例えばパーソナルコンピュータ又はワークステーション）である。ストレージ管理端末６は、例えば、第１の記憶制御システム６００を介して第２の記憶制御システム４０にアクセスするクライアントが使用する端末である。ストレージ管理端末６は、例えば、ＣＰＵ及び管理端末記憶部（例えばメモリ又はハードディスク）２０５等のハードウェア資源と、ＯＳ（オペレーティングシステム）及びＯＳ上で動作するＷＥＢコンソール２０３等のソフトウェアとを備える。

ＦＣ−ＳＷ２には、複数の接続ポート２１５が備えられ、各接続ポート２１５に、第１の記憶制御システム６００及び第２の記憶制御システム４０が接続される。

この図５を参照して、キー情報がキー管理サーバからダウンロードされて第１の記憶制御システム６００に格納されるまでの流れを説明する。

例えば、第２の記憶制御システム４０Ａが新発売される場合（Ｓ１０１）、その第２の記憶制御システム４０Ａに対応したキー情報（以下、参照符号を用いて「４０Ａキー情報」と言う）が新たにキー管理ＤＢ２０１に登録される（Ｓ１０２）。

ストレージ管理端末６のＷＥＢコンソール２０３は、クライアントの操作に従って、キー管理サーバ６にアクセスする（Ｓ１０３Ａ）。キー管理サーバ８は、そのアクセスに応答して、キー管理ＤＢ２０１に登録されている１又は複数のキー情報のうちの所望のキー情報を選択を受け付けるためのキー情報メニュー画面２２５をストレージ管理端末６に提供する（Ｓ１０３Ｂ）。

ＷＥＢコンソール２０３は、提供されたキー情報メニュー画面２２５を、ストレージ管理端末６のディスプレイ画面に表示する（Ｓ１０４）。その後、キー情報メニュー画面２２５に表示されている１又は複数のキー情報からクライアント所望のキー情報（以下、「４０Ａキー情報」であるとする）が選択された場合（Ｓ１０５）、ＷＥＢコンソール２０３は、選択されたキー情報が４０Ａキー情報であることをキー管理サーバ８に通知する。キー管理サーバ８は、その通知に応答して、クライアントに選択された４０Ａキー情報をキー管理ＤＢ２０１からストレージ管理端末６にダウンロードする（Ｓ１０６）。

ストレージ管理端末６は、ダウンロードされた４０Ａキー情報を管理端末記憶部２０５に格納する。管理端末記憶部２０５には、過去に１又は複数の別のキー情報がダウンロードされていれば、その１又は複数の別のキー情報が蓄積されていても良い。

ストレージ管理端末６は、管理端末記憶部２０５に格納された４０Ａキー情報を読み出してＳＶＰ２３に転送する（Ｓ１０７）。

ＳＶＰ２３は、ストレージ管理端末６から受信した４０Ａキー情報をＳＶＰ記憶部（例えばメモリ又はハードディスク）２０７に格納する。ＳＶＰ記憶部２０７には、過去に１又は複数の別のキー情報が受信されていれば、点線で示すように、その１又は複数の別のキー情報が蓄積されていても良い。

ＳＶＰ２３は、ＳＶＰ記憶部２０７に格納した４０Ａキー情報を読出し、その４０Ａキー情報を、ＬＡＮ等の内部通信ネットワークを介して、ＣＨＡ２１Ａ及びＣＨＦ２１Ｂに送信する（Ｓ１０８及びＳ１０９）。

ＣＨＦ２１Ｂに搭載されているチャネルプロセッサ（例えばマイクロプロセッサ、以下、「ＣＨＰ」と言う）２０９は、受信した４０Ａキー情報を、接続部２６を介してＳＭ２５に格納する（Ｓ１１０）。ＳＭ２５には、過去に１又は複数の別のキー情報が受信されていれば、点線で示すように、その１又は複数の別のキー情報が蓄積されていても良い。このＳ１１０の処理は、ＣＨＦ２１Ｂに代えて又は加えて、ＣＨＡ２１Ａに搭載されている図示しないＣＨＰが行っても良い。

ＣＨＢ２１に搭載されているＣＨＰ２０９は、受信した４０Ａキー情報を、ＣＨＦ２１Ｂに搭載されているローカルメモリ（以下、「ＬＭ」と略記する場合有り）２１１にも格納する（Ｓ１１１）。ＬＭ２１１には、過去に１又は複数の別のキー情報が受信されていれば、点線で示すように、その１又は複数の別のキー情報が蓄積されていても良い。

以上の一連の処理流れによって、キー管理ＤＢ２０１に登録されている１又は複数のキー情報のうちのクライアント所望の４０Ａキー情報が、第１の記憶制御システム６００に格納される。

なお、４０Ａキー情報は、第２の記憶制御システム４０Ａに転送されて、４０Ａキー情報が、第１の記憶制御システム６００と、第２の記憶制御システム４０Ａ〜４０Ｃとの間で共有されても良い。

具体的には、例えば、ＣＨＦ２１ＢのＣＨＰ２０９が、ＬＭ２１１又はＳＭ２５から４０Ａキー情報を読出し、その４０Ａキー情報を、通信ポート２０７Ｂ及びＦＣ−ＳＷ２を介して（つまりファイバチャネル経由で）、そのＦＣ−ＳＷ２に接続されている第２の記憶制御システム４０Ａ〜４０Ｃに送信する。その場合、例えば、第２の記憶制御システム４０ＡのＣＨＦ２１７に搭載されているＣＨＰ２１９が、受信した４０Ａキー情報を、ＣＨＦ２１７から離れた場所にあるメモリ（例えばＳＭ）２２３、又は、ＣＨＦ２１７に搭載のＬＭ２２１に格納する。

また、例えば、ＳＶＰ２３が、ＳＶＰ記憶部２０７に格納されている４０Ａキー情報を読出し、その４０Ａキー情報を、通信ネットワークＣＮ４（図１参照、例えばイーサネット（登録商標））を介して、第２の記憶制御システム４０Ａ〜４０Ｃに送信する。その場合、例えば、第２の記憶制御システム４０ＡのＣＨＦ２１７に搭載されているＣＨＰ２１９が、受信した４０Ａキー情報を、ＣＨＦ２１７から離れた場所にあるメモリ（例えばＳＭ）２２３、又は、ＣＨＦ２１７に搭載のＬＭ２２１に格納する。

さて、第１の記憶制御システム４００に搭載のＣＨＦ（以下、第１ＣＨＦ）２１Ｂが有するＣＨＰ２０９は、後述するように、第２の記憶制御システム４０Ａに搭載のＣＨＦ（以下、第２ＣＨＦ）２１７から制御システム情報を受信するが、その際に、ＬＭ２１１又はＳＭ２５に格納されたキー情報を用いて、ＶＤＥＶ＃と制御システム情報とを対応付けても良いか否かを判断する（或いは、制御システム情報に含まれている複数の情報項目のうちどの情報項目を受け取るかを制御する）。

キー情報は、所定のファーマットになっている。具体的には、例えば、キー情報のどの場所にどんな種類の情報が書かれているかが予め決まっている。

そして、ＣＨＰ２０９は、ＬＭ２１１から読込んだマイクロプログラム（以下、ＣＨＰプログラム）２１３により、キー情報を用いて、ＶＤＥＶ＃と、第２記憶制御システム４０から受信した制御システム情報との対応付けを許可するか否かの判断を行う。なお、ＣＨＰプログラム２１３は、キー情報の構成に基づいて作成されたものである。例えば、キー情報のどの場所にどんな種類の情報が書かれているかは予め決まっている。そのため、ＣＨＰプログラム２１３には、ベンダＩＤ及び装置名称のエントリ名、バイト位置及びバイト数を取得するために参照すべきキー情報中の場所や、取得したバイト位置及びバイト数に従って制御システム情報からベンダＩＤ及び装置名称を取得することが予め定められている。これ故、例えば、ＦＣ−ＳＷ２に接続される第２の記憶制御システム４０の種類が新たに追加されても、追加された種類の第２の記憶制御システム４０に対応したキー情報の構成は同じなので、ＣＨＰプログラム２１３を変更する必要はない。

以下、図６を参照して、第１の記憶制御システム６００（例えば第１ＣＨＦ２１Ｂ）が、ＬＭ２１１又はＳＭ２５に格納されている１又は複数のキー情報を用いて、第２の記憶制御システム４０Ａから受信した制御システム情報をマッピングテーブルＴｍに登録する処理流れを説明する。

第１ＣＨＦ２１Ｂは、ＦＣ−ＳＷ２に調査コマンドを発行する（ステップＳ０Ａ）。ＦＣ−ＳＷ２は、その調査コマンドに応答して、ＦＣ−ＳＷ２に接続されている第２記憶制御システム４０にログインするために必要なログイン必要情報（例えば、ＦＣ−ＳＷ２に接続されている通信ポート４１のＷＷＮ）を、第１ＣＨＦ２１Ｂに送信する（Ｓ０Ｂ）。

第１ＣＨＦ２１Ｂは、ＦＣ−ＳＷ２から受信した各第２記憶制御システム４０毎のログイン必要情報をＬＭ２１１に登録する（Ｓ０Ｃ）。

第１ＣＨＦ２１Ｂは、例えば、ＶＤＥＶ１０１と外部ＬＤＥＶ４２とを対応付けることの要求をＳＶＰ２３から受けた場合、ＬＭ２１１に登録されたログイン必要情報を用い、第１ＣＨＦ２１Ｂのイニシエータポート（２０７Ｂ）を介して、第２の記憶制御システム４０Ａにログインする（Ｓ１）。第２の記憶制御システム４０のＣＨＦ（以下、第２ＣＨＦ）２１７が、第１ＣＨＦ２１Ｂからのログインに対して応答を返すことにより（Ｓ２）、ログインが完了する。

次に、第１ＣＨＦ２１Ｂは、例えば、SCSI（Small Computer
System Interface）規格で定められている照会コマンド（inquiryコマンド）を、第２ＣＨＦ２１７に送信する（Ｓ３）。ここで言う照会コマンドは、照会先の装置の種類及び構成を明らかにするために用いられるもので、照会コマンド発行元は、照会先装置の有する物理的構造を把握することができる。

例えば、照会コマンドを受信した第２ＣＨＦ２１７は、第２記憶制御システム４０Ａに関する制御システム情報をメモリ２２３等から取得し、その制御システム情報を第１ＣＨＦ２１Ｂに送信し（Ｓ４）、所定の応答を返す（Ｓ５）。なお、ここで送信される制御システム情報には、例えば、第２記憶制御システム４０ＡのベンダＩＤ、装置名称及び製造番号と、照会コマンドを受けた通信ポート４１ＡのＷＷＮと、そのＷＷＮに属するＬＵＮと、そのＬＵＮに属するＬＤＥＶ番号と、そのＬＤＥＶを備えているディスク種類とが含まれている。

第１ＣＨＦ２１Ｂは、読み込んだＣＨＰプログラム２１３により、ＳＭ２５又はＬＭ２１１に登録されている１又は複数のキー情報から選択したキー情報を用いて、受信した制御システム情報をＶＤＥＶ＃にマッピングすることを許可するか否かを判断する（Ｓ６）。具体的には、例えば、第１ＣＨＦ２１Ｂは、選択したキー情報から、ベンダＩＤ及び装置名称のエントリ名、バイト位置及びバイト数を把握する。次に、第１ＣＨＦ２１Ｂは、受信した制御システム情報から、上記把握されたバイト位置及びバイト数に従うデータ内容を把握する。そして、第１ＣＨＦ２１Ｂは、上記把握されたデータ内容と、装置名称及びベンダＩＤのエントリ名とが適合するか否かの判断（以下、「キー／システム適合性判断」と言う）を行う。

Ｓ６のキー／システム適合性判断の結果、否定的な結果が得られた場合（Ｓ７でＮ）、第１ＣＨＦ２１Ｂは、ＳＭ２５又はＬＭ２１１に登録されている他の１以上のキー情報を用いて、Ｓ６の処理を行う（Ｓ８でＮ）。そして、第１ＣＨＦ２１Ｂは、ＳＭ２５又はＬＭ２１１に登録されている全てのキー情報を用いてＳ６を行っても、否定的な結果が得られた場合（Ｓ７でＮ、Ｓ８でＹ）、ＶＤＥＶ＃に、制御システム情報を対応付けることを拒否する（Ｓ９）。その場合、例えば、第１ＣＨＦ２１Ｂは、受信した制御システム情報を消去しても良い。また、例えば、第１ＣＨＦ２１Ｂは、ＳＶＰ２３を介してストレージ管理端末６に、第２の記憶制御システム４０Ａに対応する４０Ａキー情報を購入することを促す情報を表示させても良い（Ｓ１０）。その促す情報としては、例えば、キー情報を購入することを指示したメッセージであっても良いし、受信した制御システム情報のうちの、キー情報との適合性が得られなかった部分を除く部分のみであっても良い。後者の場合、制御システム情報の一部しか表示されないので、クライアントは、キー情報を購入する必要があることを推測することができる。

さて、Ｓ６のキー／システム適合性判断の結果、肯定的な結果が得られた場合（Ｓ７でＹ）、第１ＣＨＦ２１Ｂは、受信した制御システム情報（例えば、第２記憶制御システム４０ＡのベンダＩＤ、装置名称及び製造番号を含んだシステム識別情報と、ＷＷＮ及びＬＵＮと、ディスク種類）を、マッピングテーブルＴｍの所定箇所（例えば、クライアントから指定されたＶＤＥＶ＃に対応した場所）に登録する（Ｓ１１）。

次に、第１ＣＨＦ２１Ｂは、受信した制御システム情報中のＬＵＮに属する外部ＬＤＥＶ４２の記憶容量の問合せ（例えば、ＳＣＳＩプロトコルに基づくリードキャパシティコマンド）を第２ＣＨＦ２１７に送信する（Ｓ１２）。第２ＣＨＦ２１７は、メモリ２２３に登録されている記憶容量情報（例えば、ＬＵＮに属する１以上の外部ＬＤＥＶ４２のトータル記憶容量）を参照し、問合せされた記憶容量（すなわち、外部ＬＤＥＶ４２の記憶容量）を第１ＣＨＦ２１Ｂに返信し（Ｓ１３）、応答を返す（Ｓ１４）。第１ＣＨＦ２１Ｂは、受信した記憶容量を、マッピングテーブルＴｍの所定箇所（例えば、クライアントから指定されたＶＤＥＶ＃に対応した場所）に登録する（Ｓ１５）。

以上の処理を行うことにより、ＶＤＥＶ＃と制御システム情報及び記憶容量との対応付けが行われる。上述の説明によれば、キー情報は一種の情報フィルタであり、情報フィルタに対して入力された制御システム情報に含まれる複数の情報項目のうち、その情報フィルタを通過することができた情報項目のみが、マッピングテーブルＴｍに登録される。この観点から言えば、Ｓ６のキー／システム適合性判断の結果、否定的な結果が得られた場合は、制御システム情報中の情報項目のうちベンダＩＤ及び装置名称は、情報フィルタであるキー情報を通過することはできない。一方、肯定的な結果が得られた場合は、制御システム情報のうち、ベンダＩＤ及び装置名称を含む全ての情報項目が、キー情報を通過することができる。

ところで、上述したＳ６〜Ｓ９の処理は、第１ＣＨＦ２１Ｂに代えて又は加えて、第１ＣＨＦ２１Ｂのログイン先の第２ＣＨＦ２１７が行っても良い。以下、図７を参照して、その場合に行なわれる処理流れの一例について説明する。

図７は、第１ＣＨＦ２１Ｂが、ＬＭ２２１又はメモリ２２３に格納されている１又は複数のキー情報を用いて、制御システム情報をＶＤＥＶ＃に対応付けても良いか否かを判断する場合の処理流れの一例を示す。

第１ＣＨＦ２１Ｂは、上述したＳ０Ａ〜Ｓ３の処理を行う（Ｓ２０Ａ〜Ｓ２３）。

第２ＣＨＦ２１７は、メモリ２２３又はＬＭ２２１に登録されている１又は複数のキー情報から選択したキー情報を用いて、例えばメモリ２２３に格納されている制御システム情報をＶＤＥＶ＃にマッピングすることを許可するか否かを判断する（Ｓ２４）。具体的には、例えば、第２ＣＨＦ２１７は、選択したキー情報から、ベンダＩＤ及び装置名称のエントリ名、バイト位置及びバイト数を把握する。次に、第２ＣＨＦ２１７は、制御システム情報から、上記把握されたバイト位置及びバイト数に従うデータ内容を把握する。そして、第２ＣＨＦ２１７は、上記把握されたデータ内容と、装置名称及びベンダＩＤのエントリ名とを用いて上述したキー／システム適合性判断を行う。

Ｓ２４のキー／システム適合性判断の結果、否定的な結果が得られた場合（Ｓ２７でＮ）、第２ＣＨＦ２１７は、メモリ２２３又はＬＭ２２１に登録されている他の１以上のキー情報を用いて、Ｓ２４の処理を行う（Ｓ２８でＮ）。そして、第２ＣＨＦ２１７は、メモリ２２３又はＬＭ２２１に登録されている全てのキー情報を用いてＳ２４を行っても、否定的な結果が得られた場合（Ｓ２７でＮ、Ｓ２８でＹ）、ＶＤＥＶ＃に、制御システム情報を対応付けることを拒否する（Ｓ２９）。その場合、例えば、第２ＣＨＦ２１Ｂは、制御システム情報の全てを第１ＣＨＦ２１Ｂに送信しないか、或いは、適合性の無かったベンダＩＤ及び装置名称以外の情報項目（例えばＷＷＮ及びＬＵＮ等）を第１ＣＨＦ２１Ｂに送信しても良い。そのような情報項目が送信されても、マッピングテーブルＴｍには、必要な外部デバイス情報の全てが登録されるわけではないので、結局は、ＶＤＥＶ＃と外部デバイス情報とは対応付けられない。

その後、第２ＣＨＦ２１７は、上述したＳ１０を行っても良い。

Ｓ２４のキー／システム適合性判断の結果、肯定的な結果が得られた場合（Ｓ２７でＹ）、第２ＣＨＦ２１Ｂは、上述したＳ４及びＳ５を行う（Ｓ３１及びＳ３２）。その後、Ｓ１１〜Ｓ１５と同様の処理が行われる（Ｓ３３〜Ｓ３７）。

さて、ＶＤＥＶ＃と外部システム情報とのマッピングが行われた後、ホスト装置１０が第１の記憶制御システム６００を介して外部ＬＤＥＶ４２との間でデータの入出力を行う場合は、後述する他のテーブルを参照してアドレス変換等が行われる。

図８〜図１０を参照して、第１の記憶制御システム６００と第２の記憶制御システム４０との間のデータ入出力について説明する。まず、データを書き込む場合について、図８及び図９に基づいて説明する。図８は、データ書込み時の処理を示す模式図である。図９は、図８中の処理の流れを各種テーブルとの関係で示す説明図である。

ホスト装置１０は、第１の記憶制御システム６００から提供された内部ＬＤＥＶ３１又は３２にデータを書き込むことができる。例えば、ＳＡＮの中に仮想的なＳＡＮサブネットを設定するゾーニングや、アクセス可能なＬＵＮのリストをホスト装置１０が保持するＬＵＮマスキングという手法により、ホスト装置１０を特定の内部ＬＤＥＶ３２に対してのみアクセスさせるように設定できる。

ホスト装置１０がデータを書き込もうとする内部ＬＤＥＶが、ＶＤＥＶ１０１を介して内部のディスク記憶装置４００に接続されている内部ＬＤＥＶ３１の場合、通常の処理によってデータが書き込まれる。即ち、ホスト装置１０からのデータは、いったんキャッシュメモリ２４に格納され、キャッシュメモリ２４からＤＫＡ２２を介して、所定のディスク記憶装置４００の所定アドレスに格納される。この際、ＤＫＡ２２は、論理的なアドレスを物理的なアドレスに変換する。また、RAID構成の場合、同一のデータが複数のディスク記憶装置４００に記憶される。

これに対し、ホスト装置１０が書き込もうとする内部ＬＤＥＶが、ＶＤＥＶ１０２を介して外部の記憶デバイス４２に接続されている内部ＬＤＥＶ３２の場合、図８に示すような流れでデータが書き込まれる。図８（ａ）は記憶階層を中心に示す流れ図であり、図８（ｂ）はキャッシュメモリ２４の使われ方を中心に示す流れ図である。

ホスト装置１０は、書込み先の内部ＬＤＥＶ３２を特定するＬＤＥＶ番号とこの内部ＬＤＥＶ３２にアクセスするための通信ポート２０７Ａを特定するＷＷＮとを明示して、書込みコマンド（Write）を発行する（Ｓ１２１）。第１の記憶制御システム６００は、ホスト装置１０からの書込みコマンドを受信すると、第２の記憶制御システム４０に送信するための書込みコマンドを生成し、第２の記憶制御システム４０に送信する（Ｓ１２２）。第１の記憶制御システム６００は、ホスト装置１０から受信した書込みコマンド中の書込み先アドレス情報等を、外部ＬＤＥＶ４２に合わせて変更することにより、新たな書込みコマンドを生成する。

次に、ホスト装置１０は、書き込むべきデータを第１の記憶制御システム４０に送信する（Ｓ１２３）。第１の記憶制御システム６００に受信されたデータは、内部ＬＤＥＶ３２からＶＤＥＶ１０１を介して（Ｓ１２４）、外部ＬＤＥＶ４２に転送される（Ｓ１２６）。ここで、第１の記憶制御システム６００は、ホスト装置１０からのデータをキャッシュメモリ２４に格納した時点で、ホスト装置１０に対し書込み完了の応答（Good）を返す（Ｓ１２５）。第２の記憶制御システム４０は、第１の記憶制御システム６００からデータを受信した時点で（あるいは記憶デバイス４２に書込みを終えた時点で）、書込み完了報告を第１の記憶制御システム６００に送信する（Ｓ１２６）。即ち、第１の記憶制御システム６００がホスト装置１０に対して書込み完了を報告する時期（Ｓ１２５）と、実際にデータが記憶デバイス４２に記憶される時期とは相違する（非同期方式）。従って、ホスト装置１０は、実際にデータが記憶デバイス４２に格納される前にデータ書込み処理から解放され、別の処理を行うことができる。

図８（ｂ）を参照する。キャッシュメモリ２４には、多数のサブブロック２４Ａが設けられている。第１の記憶制御システム６００は、ホスト装置１０から指定された論理ブロックアドレスをサブブロックのアドレスに変換し、キャッシュメモリ２４の所定箇所にデータを格納する（Ｓ１２４）。

図９を参照して、各種テーブルを利用してデータが変換される様子を説明する。図９の上部に示すように、ホスト装置１０は、所定の通信ポート２０７Ａに対し、ＬＵＮ及び論理ブロックアドレス（ＬＢＡ）を指定してデータを送信する。第１の記憶制御システム６００は、内部ＬＤＥＶ３２用に入力されたデータ（ＬＵＮ＋ＬＢＡ）を、図９（ａ）に示す第１の変換テーブルＴ１に基づいて、ＶＤＥＶ１０１用のデータに変換する。第１の変換テーブルＴ１は、内部のＬＵＮ１０３を指定するデータをＶＤＥＶ１０１用データに変換するための、ＬＵＮ−ＬＤＥＶ−ＶＤＥＶ変換テーブルである。このテーブルＴ１は、例えばＳＭ２５に格納されている（後述のテーブルＴ２及びＴ２ａについても同様である）。このテーブルＴ１は、例えば、ＬＵＮと、そのＬＵＮ１０３に対応するＬＤＥＶ３２の番号（ＬＤＥＶ＃）及び最大スロット数と、ＬＤＥＶ１０２に対応するＶＤＥＶ１０１の番号（ＶＤＥＶ＃）及び最大スロット数等を対応付けることにより構成される。また、図示しないが、このテーブルＴ１には、どのＬＤＥＶ３２のどのＬＢＡが、キャッシュメモリ２４のどのスロットのどのサブブロックに対応するか等も登録されていても良い。このようなテーブルＴ１を第１の記憶制御システム６００（例えば第１ＣＨＦ２１Ｂ）が参照することにより、ホスト装置１０からのデータ（ＬＵＮ＋ＬＢＡ）は、ＶＤＥＶ１０１用のデータ（ＶＤＥＶ＃＋ＳＬＯＴ＃＋ＳＵＢＢＬＯＣＫ＃）に変換される。

次に、第１の記憶制御システム６００は、図９（ｂ）に示す第２の変換テーブルＴ２を参照して、ＶＤＥＶ１０１用のデータを、第２の記憶制御システム４０の外部ＬＵＮ（外部ＬＤＥＶ４２）用に送信して記憶させるためのデータに変換する。第２の変換テーブルＴ２には、例えば、ＶＤＥＶ１０１の番号（ＶＤＥＶ＃）と、そのＶＤＥＶ１０１からのデータを第２の記憶制御システム４０に送信するためのイニシエータポートの番号と、データ転送先の通信ポート４１を特定するためのＷＷＮと、その通信ポートを介してアクセス可能なＬＵＮとが対応付けられている。この第２の変換テーブルＴ２に基づいて、第１の記憶制御システム６００は、記憶させるべきデータの宛先情報を、イニシエータポート番号＃＋ＷＷＮ＋ＬＵＮ＋ＬＢＡの形式に変換する。このように宛先情報が変更されたデータは、指定されたイニシエータポートから通信ネットワークＣＮ２を介して、指定された通信ポート４１に到達する。そして、データは、指定されたＬＵＮ４３でアクセス可能な外部ＬＤＥＶ４２の所定の場所に格納される。外部ＬＤＥＶ４２は、複数のディスク記憶装置４０１上に仮想的に構築されているので、データのアドレスは物理アドレスに変換されて、所定のディスクの所定アドレスに格納される。

図９（ｃ）は、別の第２の変換テーブルＴ２ａを示す。この変換テーブルＴ２ａは、外部記憶デバイス４２に由来するＶＤＥＶ１０１に、ストライプやRAIDを適用する場合に使用される。変換テーブルＴ２ａは、ＶＤＥＶ番号（ＶＤＥＶ＃）と、ストライプサイズと、RAIDレベルと、第２の記憶制御システム４０を識別するための番号（ＳＳ＃（ストレージシステム番号））と、イニシエータポート番号と、通信ポート４１のＷＷＮ及びＬＵＮ４３の番号とを対応付けることにより構成されている。図９（ｃ）に示す例では、１つのＶＤＥＶ１０１は、ＳＳ＃（１，４，６，７）で特定される合計４つの外部記憶制御システムを利用してRAID１を構成する。また、ＳＳ＃１に割り当てられている３個のＬＵＮ（＃０，＃０，＃４）は、同一デバイス（ＬＤＥＶ＃）に設定されている。なお、ＬＵＮ＃０のボリュームは、２個のアクセスデータパスを有する交代パス構造を備えている。このように、本実施例では、外部に存在する複数の論理ボリューム（ＬＤＥＶ）からＶＤＥＶ１０１を構成することにより、ストライピングやRAID等の機能を追加した上でホスト装置１０に提供することができる。

図１０を参照して、第２の記憶制御システム４０の外部ＬＤＥＶ４２からデータを読み出す場合の流れを説明する。

まず、ホスト装置１０は、通信ポート２０７Ａを指定して第１の記憶制御システム６００にデータの読み出しコマンドを送信する（Ｓ１３１）。第１の記憶制御システム６００は、読み出しコマンドを受信すると、要求されたデータを第２の記憶制御システム４０から読み出すべく、読み出しコマンドを生成する。第１の記憶制御システム６００は、生成した読み出しコマンドを第２の記憶制御システム４０に送信する（Ｓ１３２）。第２の記憶制御システム４０は、第１の記憶制御システム６００から受信した読み出しコマンドに応じて、要求されたデータを外部ＬＤＥＶ４２から読み出して、第１の記憶制御システム６００に送信し（Ｓ１３３）、正常に読み出しが完了した旨を報告する（Ｓ１３５）。第１の記憶制御システム６００は、図１０（ｂ）に示すように、第２の記憶制御システム４０から受信したデータを、キャッシュメモリ２４の所定の場所に格納する（Ｓ１３４）。

第１の記憶制御システム６００は、キャッシュメモリ２４に格納されたデータを読み出し、アドレス変換を行った後、ＬＵＮ１０３等を介してホスト装置１０にデータを送信し（Ｓ１３６）、読み出し完了報告を行う（Ｓ１３７）。これらデータ読み出し時の一連の処理では、図９と共に述べた変換操作が逆向きで行われる。

図１０では、ホスト装置１０からの要求に応じて、第２の記憶制御システム４０からデータを読み出し、キャッシュメモリ２４に保存するかのように示している。しかし、これに限らず、外部のＬＤＥＶ４２に記憶されているデータの全部または一部を、予めキャッシュメモリ２４に記憶させておくこともできる。この場合、ホスト装置１０からの読み出しコマンドに対し、直ちにキャッシュメモリ２４からデータを読み出してホスト装置１０に送信することができる。

以上、上述した実施形態によれば、第１ＣＨＦ２１Ｂに搭載されたＣＨＰ２０９のＣＨＰプログラム２１３は、キー情報の構成に基づいて作成されたものである。そして、キー情報は、第２の記憶制御システム４０の種類に関わらず一定のフォーマットになっている（すなわち、キー情報のどの場所にどんな種類の情報が書かれているかは予め決まっている）。そのため、一旦そのキー情報の構成に基づいてＣＨＰプログラム２１３が作成された後は、例えば、ＦＣ−ＳＷ２に接続される第２の記憶制御システム４０の種類が新たに追加されても、追加された種類の第２の記憶制御システム４０に対応したキー情報の構成は同じなので、ＣＨＰプログラム２１３を変更する必要はない。

また、上述した実施形態によれば、キー情報は一種の情報フィルタであり、情報フィルタに対して入力された制御システム情報に含まれる複数の情報項目のうち、その情報フィルタを通過することができた情報項目のみが、ＶＤＥＶ１０１に対応付けられる。その結果、ホスト装置１０は第２の記憶制御システム４０内の外部ＬＤＥＶ４２にアクセスすることができる。換言すれば、アクセスしたい外部ＬＤＥＶ４２を備えた第２の記憶制御システム４０の種類に対応するキー情報が第１の記憶制御システム６００に無いと、ホスト装置１０がその外部ＬＤＥＶ４２にアクセスすることはできない。それ故、高いセキュリティが保たれる。

上述した実施形態に対し、上述した特許文献２（特開２００１−３３７８５０号公報）は、記憶制御システムが直接支配下に置いている内部のディスク記憶装置の論理ボリュームをセクタ単位で再構成するだけのものであり、本実施形態のように、外部ＬＤＥＶ４２を仮想的な内部のＬＤＥＶ３２として取り扱うものではない。

また、上述した実施形態によれば、キー管理サーバ８からダウンロードされたキー情報は、ＳＶＰ２３のＳＶＰ記憶部２０７、ＳＭ２５及びＬＭ２１１の少なくとも１つに格納される。例えば、ＳＶＰ２３のＳＶＰ記憶部２０７にキー情報が格納された場合は、キー情報を複数の記憶制御システムに送信し易い、換言すれば、複数の記憶制御システム間でキー情報を共有し易い。ＳＭ２５又はＬＭ２１１にキー情報が格納された場合は、キー情報を使用した処理を行う際、キー情報をＳＭ２５又はＬＭ２１１から読み出せば良いので、ＳＶＰ２３のＳＶＰ記憶部２０７からキー情報を取得して行う場合に比べて処理を高速に行える。

ところで、上述した実施形態については、幾つかの変形例が考えられる。以下、それについて詳述する。

（１）第１の変形例。

図１１は、本実施形態の第１変形例に係る処理流れの一例を示す。

第１の記憶制御システム６００（例えば第１ＣＨＦ２１Ｂ）は、図６のＳ７でＹ、又は、図７のＳ３２の後、取得したデータ（すなわち、キー情報を通過した情報項目の全て）を、ストレージ管理端末６（又はＳＶＰ２３）に転送する（Ｓ５０）。

ストレージ管理端末６（又はＳＶＰ２３）は、受信したデータ（すなわち、キー情報を通過した情報項目の全て）を表示し、クライアント所望のＶＤＥＶ＃と受信したデータとの対応付けをするか否かをクライアントから受け付ける（Ｓ５１）。

ストレージ管理端末６（又はＳＶＰ２３）が対応付け要求をクライアントから受けた場合に（Ｓ５２）、第１の記憶制御システム６００は、図６のＳ１１又は図７のＳ３３の処理を実行する。

この第１の変形例によれば、ＶＤＥＶ１０１に対応付ける情報項目をクライアントに報知し、クライアントの意思に従って、ＶＤＥＶ１０１と制御システム情報との対応付けを行うことができる。

（２）第２の変形例。

図１２は、本実施形態の第２変形例に係る処理流れの一例を示す。

この第２変形例では、キー情報に含まれている課金容量に従って、ホスト装置１０が使用できる、第２の記憶制御システム４０の記憶容量が制限される。以下、詳述する。

ホスト装置１０が、第１の記憶制御システム６００のＣＨＡ２１Ａに、外部ＬＤＥＶ４２に対する書込みコマンドを送信した場合（Ｓ６１）、ＣＨＡ２１Ａは、ＳＭ２５を介して第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）に書込みメッセージを送信すると共に（Ｓ６２）、ＣＭ２４上にバッファ領域を確保し、確保されたバッファ領域に、受信した書込みコマンドに含まれる書込み対象データを格納する（Ｓ６３）。

第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）は、書込み対象データのデータサイズと、外部ＬＤＥＶ４２に蓄積されている１又は複数のデータのトータルデータサイズとの合計値を算出する（Ｓ６４）。そして、第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）は、算出された合計値と、外部ＬＤＥＶ４２を有する第２記憶制御システム４０に対応したキー情報に含まれている記憶容量とを比較する（Ｓ６５）。

Ｓ６５の比較の結果、合計値が課金容量以下であれば（Ｓ６６でＹ）、第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）は、ライト処理を実行する（Ｓ６７）。例えば、第１ＣＨＦ２１Ｂは、キャッシュメモリ２４内の書込み対象データを第２の記憶制御システム４０に転送する。

一方、Ｓ６５の比較の結果、合計値が課金容量を超えていれば（Ｓ６６）、第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）は、ライト処理を行わない（Ｓ６８）。その場合、例えば、第１ＣＨＦ２１Ｂ（又は第２ＣＨＦ２１７）は、ホスト装置１０に、ライト処理を行わない旨と、キー情報の追加購入のメッセージとを表示させる（Ｓ６９）。

なお、キー情報の追加購入のメッセージに従って、キー情報が追加購入される場合には、以下の処理が行われる。

図１３は、キー情報が追加購入される場合に行なわれる処理流れの一例を示す。

ストレージ管理端末６が、キー管理サーバ８にアクセスし（Ｓ９１）、キー管理サーバ８からキー情報メニュー画面を受けて表示する（Ｓ９２）。そして、ストレージ管理端末６が、キー情報メニュー画面から選択されたキー情報についての追加購入をキー管理サーバ８に指示し（Ｓ９３）、それに応答して、追加購入されたキー情報を取得する（Ｓ９４）。

次に、ストレージ管理端末６は、ＳＶＰ２３に、追加購入されたキー情報を転送する（Ｓ９５Ａ）。ＳＶＰ２３は、受信したキー情報をＳＶＰ記憶部２０７に格納して、そのキー情報を第１又は第２の記憶制御システム６００又は４０（例えばＣＨＦ）に転送する（Ｓ９５Ｂ）。

第１又は第２の記憶制御システム６００又は４０（例えばＣＨＦ）は、受信したキー情報が既にＳＭ２５等に格納されていて、そのキー情報が追加購入されたものでなければ（例えば、追加購入された旨のコードが受信したキー情報に付加されていなければ）（Ｓ９６でＮ）、ＳＭ２５等に登録されているキー情報中の記憶容量を追加することを行わない（Ｓ９７）。一方、第１又は第２の記憶制御システム６００又は４０（例えばＣＨＦ）は、受信したキー情報が既にＳＭ２５等に格納されていて、そのキー情報が追加購入されたものであれば（例えば、追加購入された旨のコードが受信したキー情報に付加されていれば）（Ｓ９６でＹ）、ＳＭ２５等に登録されているキー情報中の記憶容量を追加する（Ｓ９８）。

以上、上述した第２変形例によれば、第２の記憶制御システム４０が有する記憶容量のうちの使用可能な記憶容量を、その第２の記憶制御システム４０の種類に対応したキー情報中の記憶容量に制限することができる。

また、上述した第２変形例によれば、使用可能な記憶容量は、キー情報を追加購入することによって、増やすことができる。

なお、使用可能な記憶容量を増やすことは、同一のキー情報を追加購入する以外の方法によって行われても良い。また、キー情報中で、課金容量は、第２の記憶制御システム単位、ＷＷＮ単位、或いはＬＵＮ単位毎に細かく設定することもできる。また、例えば、キー情報の追加購入処理は、ホスト装置１０が行っても良い。

（３）第３変形例。

キー情報に含まれる情報項目の種類は、ベンダＩＤ及び装置名称の少なくとも１つに代えて又は加えて、他種の情報項目を採用することができる。

図１４は、本実施形態の第３変形例に係るキー情報の構成例を示す。

第３変形例では、キー情報中の情報項目として、ベンダＩＤ及び装置名称に加えて、第２記憶制御システム４０の製造番号、ＷＷＮ、及びそのＷＷＮに属するＬＵＮが採用される。なお、追加された情報項目である製造番号、ＷＷＮ及びＬＵＮの各々について、エントリ名（その情報項目の内容）や、制御システム情報におけるバイト位置及びバイト数が記録される。

この第３変形例によれば、キー情報に含まれる情報項目の種類が増えるので、より高いセキュリティを実現することができる。

（４）第４変形例。

図１５は、本実施形態の第４変形例に係る処理流れを示す。

第４変形例では、ＶＤＥＶ１０１と外部デバイス情報との対応付けが行われた後、その対応付けの正当性が判断される。

例えば、所定のイベントが発生した場合（例えば定期的に或いはクライアントからの要求に応答して）（Ｓ８１）、図６のＳ１〜Ｓ５が行われる（Ｓ８３〜Ｓ８７）。

その後、第１の記憶制御システム６００（例えば第１ＣＨＦ２１Ｂ）は、第２の記憶制御システム４０から受信した制御システム情報と、その第２の記憶制御システム４０の種類に対応したキー情報とを用いて、第２の記憶制御システム４０が第１の記憶制御システム６００に接続されていることの正当性の判断を行う（Ｓ８８）。具体的には、例えば、第１の記憶制御システム６００は、受信した制御システム情報の全ての情報項目が、情報フィルタであるキー情報を通過することができるか否かをチェックする。

Ｓ８８の結果、第１の記憶制御システム６００は、受信した制御システム情報の全ての情報項目がキー情報を通過することができる場合、上記接続は正当であると判断し（Ｓ８９でＹ）、第２の記憶制御システム４０（厳密には例えば外部ＬＤＥＶ４２）との接続を維持する（Ｓ９１）。

一方、Ｓ８８の結果、第１の記憶制御システム６００は、受信した制御システム情報中の一部の情報項目（例えばベンダＩＤ及び装置名称）がキー情報を通過できない場合、上記接続は不当であると判断する（Ｓ８９でＮ）。第１の記憶制御システム６００は、ＳＭ２５等に格納されている他の１以上のキー情報についても、Ｓ８８の処理を実行する（Ｓ９０でＮ）。他の１以上のキー情報についても、Ｓ８９でＮとなれば（Ｓ９０でＹ）、第１の記憶制御システム６００は、第２の記憶制御システム４０（厳密には例えば外部ＬＤＥＶ４２）との接続は不当と判断し、その接続を解除する（Ｓ９２）。具体的には、例えば、第１の記憶制御システム６００は、その第２の記憶制御システム４０に関する外部デバイス情報をマッピングテーブルＴｍから消去する。

上述した第４変形例によれば、ＶＤＥＶ１０１と外部デバイス情報との対応付けが行われた後、その対応付けの正当性が判断され、不当と判断された場合には、その対応付けを解除することができる。

（５）第５変形例。

図１６は、本実施形態の第５変形例に係る記憶システムの構成例を示す。

この第５変形例では、ホスト装置１０は、ＦＣ−ＳＷ２に接続され、ＦＣ−ＳＷ２を介して、第１記憶制御システム６００に対するアクセス、及び、第１の記憶制御システム６００を介しての第２の記憶制御システム４０に対するアクセスが行われる。また、この場合、ホスト装置１０には、ＦＣ−ＳＷ２と通信を行うためのファイバチャネルインターフェース（ＦＣ／ＩＦ）３０３が設けられる。

この第５変形例によれば、第１の記憶制御システム６００において使用される通信ポートの数を減らすことができる。

（６）第６変形例。

図１７は、本実施形態の第６変形例に係る記憶システムの構成例を示す。

第６変形例では、チャネル制御部２１に、１以上のチャネルアダプタｉＳＣＳＩ（以下、ＣＨＩ）２１Ｃが含まれる。ＣＨＮ２１Ｃには、ｉＳＣＳＩプロトコル及びＳＣＳＩプロトコルに従って、通信ネットワーク（例えば、ゲートウェイ、ファイアウォール又はインターネット）ＣＮ５に接続された外部機器と通信を行うことができる。ＣＨＮ２１Ｃには、ｉＳＣＳＩネーム（ｉＳＣＳＩプロトコルにおけるユニークなＩＤ）が割当てられた通信ポート２０７Ｃが備えられている。通信ポート２０７Ｃは、通信ネットワークＣＮ５に接続されている。

また、この第６変形例では、ＣＨＩ２１７Ｓを有する第２の記憶制御システム４０Ｓが備えられる。ＣＨＩ２１７Ｓには、ｉＳＣＳＩネームが割当てられた通信ポート４１Ｓが備えられている。通信ポート４１Ｓは、通信ネットワークＣＮ５に接続されている。

以上の構成により、第１の記憶制御システム６００のＣＨＩ２１Ｃと、第２の記憶制御システム４０ＳのＣＨＩ２１７Ｓとが、通信ネットワークＣＮ５を介して互いに通信することができる。

この第６変形例では、上述した実施形態と同様の処理を行うことができる。その際、ＷＷＮがｉＳＣＳＩネームに置き換わる。

図１８は、第６変形例において、第１の記憶制御システム６００がキー情報を用いて制御システム情報をマッピングテーブルに登録する処理流れを示す。

この図１８と、前述した図６とを比較すれば分かるように、ＷＷＮがｉＳＣＳＩネームに置き換わるが、この処理流れＳ５０１〜Ｓ５１４では、図６を参照して説明した処理流れＳ１〜Ｓ１４と同様になる。これにより、図１９に例示するようなマッピングテーブルＴｍｍが構築される。

以上の例から分かるように、上述した実施形態は、第１の記憶制御システム６００と第２の記憶制御システム４０ＳとがｉＳＣＳＩプロトコルに基づいて通信し合う場合にも適用することができる。

（７）第７変形例。

図２０は、本実施形態の第７変形例に係る記憶システムの構成例を示す。

第７変形例では、第２の記憶制御システム４０に、第１の記憶制御システム６００が接続されていない通信ネットワーク（第１の記憶制御システム６００が接続されていても良い）ＣＮ６を介して第３の記憶制御システム８０に接続されている。この場合、上述した実施形態を適用することで、ホスト装置１０には、第３の記憶制御システム内の外部ＬＤＥＶ４３を、第１の記憶制御システム６００の内部ＬＤＥＶ３２として認識させることができる。

また、この第７変形例では、例えば、第２の記憶制御システム４０ＡのＣＨＦ２１７が、第３の記憶制御システム８０内の外部ＬＤＥＶ４３を第１の記憶制御システム６００の内部ＬＤＥＶ３２に対応付けるか否かを制御することができる。具体的には、例えば、図６において、第１の記憶制御システム６００のＣＨＦ２１Ｂが、キー情報を有している第２の記憶制御システム４０のＣＨＦ２１７に置き換わり、第２の記憶制御システム４０ＡのＣＨＦ２１７が、第３の記憶制御システム８０のＣＨＦ２１７Ｃに置き換われば、外部ＬＤＥＶ４３の対応付けに関する上述した制御を行うことができる。

なお、この第７変形例でも、第６の変形例を適用することができる。

以上、本発明の実施形態及び変形例を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこの実施形態及び変形例にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。例えば、上述した実施形態では、ディスクアレイ装置を中心に説明したが、これに限らず、インテリジェント化されたファイバチャネルスイッチにも適用することができる。また、例えば、図６及び図７で説明した第１ＣＨＦ２１Ｂの処理は、第１ＣＨＦ２１Ｂに代わって、第１の記憶制御システム６００の他の構成要素（例えばＣＨＡ２１Ａ又はＤＫＡ２２）が行っても良い。同様に、例えば、図６及び図７で説明した第２ＣＨＦ２１７の処理は、第２ＣＨＦ２１７に代わって、第２の記憶制御システム４０の他の構成要素（例えばＣＨＡ又はＤＫＡ）が行っても良い。また、例えば、共有メモリ２５及びキャッシュメモリ２４は、物理的に分離せずに一体となっていても良い。また、例えば、第１ＣＨＦ２１Ｂは、ＦＣ−ＳＷ２だけでなくホスト装置１０に接続されても良い。また、例えば、チャネル制御部２１とディスク制御部８００は一体となっていても良い。

本発明の一実施形態に係る記憶システムの構成を示すブロック図。 第１の記憶制御システム６００と第２の記憶制御システム４０との論理的な接続構造を示す模式図。 他の論理的構成の概要を示す模式図である。 マッピングテーブルの概要を示す説明図である。 キー情報が第１の記憶制御システム６００に取り込まれるまでの処理流れを示す。 第１の記憶制御システム６００がキー情報を用いて制御システム情報をマッピングテーブルに登録する処理流れを示す。 第１ＣＨＦ２１Ｂが、ＬＭ２２１又はメモリ２２３に格納されている１又は複数のキー情報を用いて、制御システム情報をＶＤＥＶ＃に対応付けても良いか否かを判断する場合の処理流れの一例を示す。 外部ＬＤＥＶにデータを書き込む場合の概念図。 書込みデータのアドレス変換の様子を模式的に示す説明図。 外部ＬＤＥＶからデータを読み出す場合の概念図である。 本実施形態の第１変形例に係る処理流れの一例を示す。 本実施形態の第２変形例に係る処理流れの一例を示す。 本実施形態の第２変形例において、キー情報が追加購入される場合に行なわれる処理流れの一例を示す。 本実施形態の第３変形例に係るキー情報の構成例を示す。 本実施形態の第４変形例に係る処理流れを示す。 本実施形態の第５変形例に係る記憶システムの構成例を示す。 本実施形態の第６変形例に係る記憶システムの構成例を示す。 第６変形例において、第１の記憶制御システム６００がキー情報を用いて制御システム情報をマッピングテーブルに登録する処理流れを示す。 第６変形例におけるマッピングテーブルＴｍｍの構成例を示す。 本実施形態の第７変形例に係る記憶システムの構成例を示す。

符号の説明

２…ファイバチャネルスイッチ（ＦＣ−ＳＷ）、６…ストレージ管理端末、８…キー管理サーバ、１０…ホスト装置、１１…アプリケーションプログラム、１２…アダプタ、２０…記憶制御サブシステム、２１…チャネル制御部、２１Ａ…チャネルアダプタ（ＣＨＡ）、２１Ｂ…ファイバチャネルアダプタ（ＣＨＦ）、２２…ディスクアダプタ、２３…ＳＶＰ（Service Processor）、２４…キャッシュメモリ、２５…共有メモリ、２６…接続部、３０…ディスクユニット、３１、３２…内部ＬＤＥＶ、４０…第２の記憶制御システム、４１…通信ポート、４２…外部ＬＤＥＶ、１０１…ＶＤＥＶ（仮想デバイス）、１０２…ＬＤＥＶ（論理デバイス）、１０３…ＬＵＮ、６００…第１の記憶制御システム、８００…ディスク制御部、８０１…保守管理システム、Ｔｍ…マッピングテーブル

Claims (10)

1. 外部記憶制御システム及び上位装置と接続され、前記上位装置が前記外部記憶制御システム内の記憶資源にアクセスすることを制御する記憶制御システムにおいて、
   複数の物理記憶デバイスと、
   前記上位装置と前記物理記憶デバイスとの間でやり取りされるデータを格納するキャッュメモリと、
   前記データに関する制御情報と、一定の構成を有する１又は複数のキー情報と、が格納される共有メモリと、
   前記上位装置及び前記外部記憶制御システムの少なくとも一方と前記キャッシュメモリとの間のデータ通信を制御するチャネル制御部と、
   前記キャッシュメモリと前記物理記憶デバイスとの間のデータ通信を制御し、前記複数の物理記憶デバイスを用いて複数の論理記憶デバイスを前記上位装置に提供するディスク制御部と、
   を備え、
   前記外部記憶制御システムは、前記外部記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方を示す第１情報項目と、前記外部記憶制御システム内の論理記憶デバイスの識別子であるＬＵＮを示す第２情報項目とを含む制御システム情報を有し、
   前記１又は複数のキー情報の各々は、
   そのキー情報に対応する外部記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方とＬＵＮとを示す第１情報要素と、前記制御システム情報中の前記第1情報項目と前記第２情報項目の格納位置を示す第２情報要素と、前記制御システム情報中の前記第1情報項目と前記第２情報項目のデータサイズを示す第３情報要素とを含み、
   前記外部記憶制御システムから前記制御システム情報を受信すると、
   前記チャネル制御部が、
   前記１又は複数のキー情報各々ついて、当該キー情報に含まれる前記第２情報要素が示す、前記受信した制御システム情報中の格納位置に、当該キー情報に含まれる前記第１要素中の前記第1情報項目および前記第２情報項目が示す前記外部記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方とＬＵＮとが、前記受信した制御システム情報の前記第１情報項目および前記第２情報項目として、当該キー情報に含まれる前記第３情報要素が示す前記第１情報項目および前記第２情報項目のデータサイズで、含まれるか否かの判断を行い、
   前記１又は複数のキー情報のいずれかにおいて肯定的な判断結果が得られた場合には、前記上位装置と前記外部記憶制御システム内の前記論理記憶デバイスとの間の論理パスを形成し、
   前記１又は複数のキー情報のいずれにおいても否定的な判断結果が得られた場合には、前記論理パスを形成しない、
   記憶制御システム。
2. 前記チャネル制御部には、前記記憶制御システムを保守又は管理するための保守管理システムが接続されており、
   前記チャネル制御部の制御プロセッサは、前記肯定的な判断結果が得られた場合には、前記受信した制御システム情報が有する全ての情報項目を前記保守管理システムに送信して表示させ、前記保守管理システムから論理パス形成要求を受けた場合に、前記論理パスを形成する、
   請求項１記載の記憶制御システム。
3. 前記キー情報の所定の場所には、そのキー情報に対応する外部記憶制御システム内の記憶資源のうちの使用可能な記憶容量を示す情報要素が含まれており、
   前記チャネル制御部の制御プロセッサは、前記上位装置から書込み対象データを受けた場合、前記書込み対象データのデータサイズと、前記外部記憶制御システム内に蓄積されている１又は複数のデータのトータルデータサイズとの合計値が、前記外部記憶制御システムに対応したキー情報中の記憶容量が越えるか否かを判断し、超えない場合に、前期書込み対象データを前記外部記憶制御システム内の記憶資源に格納する、
   請求項１記載の記憶制御システム。
4. 前記チャネル制御部の制御プロセッサは、前記合計値が前記記憶容量を超えた場合、前記上位装置に、前記キー情報中の情報要素が示す記憶容量を増やすことが必要であることを通知し、その後、前記記憶容量を増やすためのデータを受信したならば、前記キー情報中の記憶容量の値を増やす、
   請求項３記載の記憶制御システム。
5. 前記チャネル制御部の制御プロセッサは、前記論理パスを形成した後、所定のイベントが発生した場合には、前記外部記憶制御システムから前記制御システム情報を受信して、前記判断を行い、否定的な判断結果が得られたならば、前記論理パスを消去する、
   請求項１記載の記憶制御システム。
6. 前記チャネル制御部には、前記記憶制御システムを保守又は管理するための保守管理システムが接続されており、
   前記保守管理システムは、データを記憶する保守管理記憶部を備えており、
   前記キー情報は、複数種類の外部記憶制御システムにそれぞれ対応した複数のキー情報を蓄積するキー管理データベースから前記保守管理システムにダウンロードされて前記キー情報格納領域に格納されたものであり、
   前記キー情報格納領域は、前記共有メモリ、前記チャネル制御部の制御プロセッサが使用するローカルメモリ、及び前記保守管理記憶部のうちの少なくとも１つに設けられている、
   請求項１記載の記憶制御システム。
7. 前記チャネル制御部には、前記外部記憶制御システムに接続されるファイバチャネルアダプタ又はｉ Ｓ Ｃ Ｓ Ｉ アダプタが含まれており、
   前記制御プロセッサは、前記ファイバチャネルアダプタ又は前記ｉ Ｓ Ｃ Ｓ Ｉ アダプタに搭載されている、
   請求項１記載の記憶制御システム。
8. 前記ファイバチャネルアダプタ又は前記ｉ Ｓ Ｃ Ｓ Ｉ アダプタは、Ｓ Ｃ Ｓ Ｉ プロトコルに従う照会コマンドを前記外部記憶制御システムに送信し、前記照会コマンドに応答して、前記制御システム情報を前記外部記憶制御システムから受信する、
   請求項７記載の記憶制御システム。
9. 前記論理記憶デバイスと前記物理記憶デバイスとの間に仮想中間記憶デバイスを備え、
   前記チャネル制御部の制御プロセッサは、前記仮想中間記憶デバイスにおける論理的な場所に対して、前記論理記憶デバイスと、前記外部記憶制御システム内の記憶資源である外部論理記憶デバイスとを対応付けることにより、前記論理パスを形成する、
   請求項１記載の記憶制御システム。
10. 上位装置に接続される第１の記憶制御システムと、前記第１の記憶制御システムに接続される第２の記憶制御システムとを備えた記憶システムにおいて、
    前記第２の記憶制御システムは、
    前記第１の記憶制御システムとの間のデータ通信を制御するチャネル制御部と、
    一定の構成を有する１又は複数のキー情報が格納される共有メモリと、
    を備え、
    前記第２の記憶制御システムは、前記第２の記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方を示す第１情報項目と、前記第２の記憶制御システム内の論理記憶デバイスの識別子であるＬＵＮを示す第２情報項目とを含む複数の情報項目を有する制御システム情報を備え、
    前記１又は複数のキー情報の各々は、
    そのキー情報に対応する第２の記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方とＬＵＮとを示す第１情報要素と、前記制御システム情報中の前記第１情報項目と前記第２情報項目の格納位置を示す第２情報要素と、前記制御システム情報中の前記第１情報項目と前記第２情報項目のデータサイズを示す第３情報要素とを含み、
    前記第１の記憶制御システムが、前記第２の記憶制御システムから前記制御システム情報を受信すると、
    前記チャネル制御部の制御プロセッサが、
    前記１又は複数のキー情報各々ついて、当該キー情報に含まれる前記第２情報要素が示す、前記受信した制御システム情報中の格納位置に、当該キー情報に含まれる前記第１要素中の前記第1情報項目および前記第２情報項目が示す前記第２の記憶制御システムのベンダＩＤ及び装置名称の少なくとも一方とＬＵＮとが、前記受信した制御システム情報の前記第１情報項目および前記第２情報項目として、当該キー情報に含まれる前記第３情報要素が示す前記第１情報項目および前記第２情報項目のデータサイズで、含まれるか否かの判断を行い、
    前記１又は複数のキー情報のいずれかにおいて肯定的な判断結果が得られた場合には、前記制御システム情報に含まれる全ての情報項目を前記第１の記憶制御システムに送信し、
    前記１又は複数のキー情報のいずれにおいても否定的な判断結果が得られた場合には、前記制御システム情報を送信しない、或いは、適合しない情報項目を除く情報項目のみを前記第１の記憶制御システムに送信し、
    前記第１の記憶制御システムは、前記制御システム情報に含まれる全ての情報項目を前記第２の記憶制御システムから受信したとき、前記受信した情報項目を基に、前記上位装置と前記第２の記憶制御システム内の前記論理記憶デバイスとの間の論理パスを形成し、一方、前記制御システム情報に含まれる全ての情報項目を受信しない又は一部の情報項目のみを受信したときは、前記論理パスを形成しない、
    記憶システム。