CN107919157A - 存储器装置及存储器装置的操作方法 - Google Patents

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Abstract

本发明涉及一种存储器装置及其操作方法。存储器装置包括：存储器单元阵列，其包括多个块；供电单元，其适于生成至少一个擦除电压并将该至少一个擦除电压供应给存储器单元阵列；控制逻辑，其适于接收针对同一平面的多块擦除信息，将包括在多块擦除信息中的块地址信息顺序地传输到行解码器，并且当最后一个块地址信息被传输时，将擦除控制信号输出到供电单元；以及行解码器，其适于解码块地址，并选择存储器单元阵列的擦除块。在存储器单元阵列的相同平面中所选的多个块可以被同时擦除。

Description

存储器装置及存储器装置的操作方法
相关申请的交叉引用
本申请要求于2016年10月10日提交的申请号为10-2016-0130546的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种存储器装置及其操作方法，更特别地，涉及一种能够同时擦除存储器装置中的多个块的存储器装置及其操作方法。
背景技术
近来，计算机环境范例转变为普适计算环境，其允许用户随时随地访问计算机系统。因此，诸如手机、数码相机、膝上型计算机等的便携式电子装置的使用正在急剧增长。便携式电子装置通常采用使用存储器装置作为数据存储装置的存储器系统。数据存储装置可用作便携式电子装置的主存储器装置或辅助存储器装置。
因为数据存储装置不包括机械驱动单元，所以使用存储器装置的数据存储装置具有优异的稳定性和耐久性。此外，使用存储器装置的数据存储装置的优点在于它可快速地访问数据并消耗少量的电力。具有这些优点的数据存储装置的非限制性示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)等。
非易失性存储器装置可被划分成多个存储区域。编程操作或擦除操作可以存储区域为单位执行。例如，非易失性存储器装置可以页面为单位执行读取操作和编程操作，并且可以块为单位执行擦除操作。存储器装置无法被覆盖。也就是说，在存储器装置中，数据仅能够被编程到擦除区域(例如，页面)中。为了将数据写入不为空白的区域中，需要在相应区域的数据被擦除之后进行编程操作。
擦除存储器装置中的数据所花费的时间比编写和读取数据所花费的时间更慢。例如，擦除数据所用的时间可比编程数据所花费的时间长10倍。当存储器装置中的数据被擦除后，可执行编程和读取数据的操作。在擦除数据时，存储器装置可以块为单位执行擦除操作。
发明内容
本发明的各个实施例涉及一种装置和方法，其能够在存储器装置执行擦除操作时选择多块并擦除所选块的数据。
本发明的各个实施例提出了一种装置和方法，其能够在用于同时擦除一些块的命令被输入到相同平面时选择位于相同平面中的一些块即擦除对象，执行同时擦除一些块的操作，并对每个块执行擦除验证操作。
在实施例中，存储器装置包括包含多个块的存储器单元阵列。每一个块可包括：块选择单元和块单元阵列；供电单元，其适于生成至少一个擦除电压并将该至少一个擦除电压供应给存储器单元阵列；控制逻辑，其适于接收针对相同平面的多块擦除信息，将包括在多块擦除信息中的块地址信息顺序地传输到行解码器，并且当最后一个块地址信息被传输时，将擦除控制信号输出到供电单元。存储器装置可同时擦除在存储器单元阵列的相同平面中选择的多个块。
在实施例中，存储器装置的操作方法可包括：接收针对包括多个块的存储器单元阵列的同一平面的多块擦除信息；解码包括在针对存储器单元阵列的同一平面的多块擦除信息中的块地址信息；基于解码的块地址信息将擦除电压供应给存储器单元阵列的同一平面的块；以及使用擦除电压同时擦除在存储器单元阵列的同一平面中选择的多个块。
附图说明
通过参照附图的下列详细描述，本发明的上述和其它特征及优点将对本发明所属领域的技术人员变得更加显而易见，其中：
图1是说明根据本发明的实施例的包括存储器系统的数据处理系统的示例的框图。
图2说明根据本发明的实施例的存储器系统中的存储器装置的示例。
图3是说明根据本发明的实施例的存储器装置中的存储块的存储器单元阵列电路的示意图。
图4说明根据本发明的实施例的存储器系统中的存储器装置的三维结构。
图5是说明根据本发明的各个实施例的被输入到存储器装置的多块擦除信息的示例的简图。
图6是说明根据本发明的各个实施例的存储器装置的配置的简图。
图7是说明根据本发明的各个实施例的存储器装置中的块配置的示例的简图。
图8是说明根据本发明的各个实施例的存储器装置中的块选择单元和块的操作的示例的简图。
图9是说明根据本发明的各个实施例的存储器装置的擦除操作的流程图。
图10至图15是说明根据本发明的实施例的包括存储器系统的数据处理系统的示例的框图。
具体实施方式
参照附图将更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能已经被夸大，以便更清楚地说明所示实施例的某些特征。
进一步注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，注意的是，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。
还应注意，在一些情况下，对于相关领域的技术人员显而易见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。
在下文中，将参照附图详细描述本发明的各个实施例。
图1说明了根据本发明的实施例的包括存储器系统100的数据处理系统110。
参照图1，数据处理系统100可包括可操作地联接到存储器系统110的主机102。
主机102可以是任何适当的电子装置。主机102可以是或包括例如诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机(TV)和投影仪的非便携式电子装置。
存储器系统110可响应于来自主机102的请求操作。例如，存储器系统110可存储由主机102提供的数据，并且存储器系统110还可将存储的数据提供给主机102。存储在存储器系统中的数据可被主机102访问。存储器系统110可用作主机102的主存储器或辅助存储器。根据待与主机102电联接的主机接口的协议，存储器系统110可利用各种存储装置中的任何一种来实施。存储器系统110可利用诸如以下的各种存储装置中的任何一个来实施：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)存储装置、通用闪存存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
形成存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置实施。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可存储可由主机102访问的数据。控制器130可控制存储器装置150和主机102之间的数据交换。例如，在控制器130的控制下，从主机接收的数据可被存储在存储设备150中，并且在存储器装置150中存储的数据可被读取并被传输到主机102。
控制器130和存储器装置150可被集成到一个半导体装置中。例如，控制器130和存储器装置150可被集成到一个半导体装置中以形成固态驱动器(SSD)。当存储器系统110用作SSD时，与存储器系统110电联接的主机102的操作速度可得到显著提高。
控制器130和存储器装置150可被集成到一个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC、微型MMC、安全数字(SD)卡、迷你-SD、微型-SD、SDHC和通用闪存存储(UFS)装置。
存储器装置150可在即使电力受阻的情况下保留所存储的数据，在写入操作期间存储从主机102提供的数据，并且在读取操作期间将存储的数据提供给主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每一个可包括多个页面。页面中的每一个可包括电联接到字线(WL)的多个存储器单元。存储器单元可以是单个位单元或多位单元。存储器单元可被布置在二维或三维堆叠结构中。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪存控制器(NFC)142和存储器144。
主机接口单元132可处理从主机102提供的命令和数据，并且可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
ECC单元138可检测并校正在读取操作期间从存储器装置150读取的数据中的错误。当错误位的数量大于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于包括诸如以下的编码调制的任何适当的方法来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。
PMU 140可提供和管理用于控制器130的电力，即用于包括在控制器130中的部件元件的电力。
NFC 142可用作控制器130和存储器装置150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器时，具体地，当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理数据。注意的是，根据所采用的存储器装置的类型，可采用不同的存储器接口。
存储器144可用作存储器系统110和控制器130的工作存储器。存储器144可存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将由主机102提供的数据存储到存储器装置150中。当控制器130控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的操作时，存储器144可存储由控制器130和存储器装置150使用的用于操作的数据。
存储器144可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器来实施。如上所述，存储器144可存储由主机102和存储器装置150使用的用于包括读取操作和写入操作的操作的数据。为了存储数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器系统110的一般操作，并且分别响应于从主机102接收到的写入请求或读取请求来控制存储器装置150的写入操作或读取操作。例如，处理器134可驱动被称为闪存转换层(FTL)的固件来控制存储器系统110的一般操作。处理器134可例如利用微处理器或中央处理单元(CPU)来实施。
图2说明根据本发明的实施例的存储器系统中的存储器装置的示例。图3是说明根据本发明的实施例的存储器装置中的存储块的存储器单元阵列电路的示意图。图4说明根据本发明的实施例的存储器系统中的存储器装置的三维结构，并且示出存储器装置可被实现为三维非易失性存储器装置。
参照图2，存储器装置150可包括多个存储块。例如，存储器装置150可包括第零存储块(BLOCK0)210、第一存储块(BLOCK1)220、第二存储块(BLOCK2)230和第N-1存储块(BLOCKN-1)240。存储块210至240中的每一个可包括多个页面，例如2M个页面。页面中的每一个可包括电联接到字线的多个存储器单元。
此外，根据可在每个存储器单元中存储或表示的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储多位数据(例如两位或多位数据)的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块也可被称为三层单元(TLC)存储块。
存储块210至240中的每一个可在写入操作期间存储从主机102提供的数据，并在读取操作期间将存储的数据提供给主机102。
参照图3，存储块330可包括分别电联接到多个相应位线BL0至BLm-1的多个单元串340。每列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元晶体管MC0至MCn-1可串联地被电联接在选择晶体管SST和DST之间。各个存储器单元MC0至MCn-1可由每一个都存储多个位的数据信息的多层单元(MLC)来配置。作为参照，在图3中，“DSL”表示漏极选择线(即，串选择线)，“SSL”表示源极选择线(即地选择线)，“CSL”表示共源线。
存储器装置300的读取/写入电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被写入到存储器单元阵列中的数据，并且可根据输入的数据来驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器(PB)322、324和326，并且页面缓冲器322、324和326中的每一个可包括多个锁存器(未示出)。
存储器装置150可被实现为二维或三维存储器装置。例如，如图4所示，在存储器装置150被实现为3维非易失性存储器装置的情况下，存储器装置150可包括多个存储块BLK0至BLKN-1。例如，各个存储块BLK0至BLKN-1可通过包括在第一至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构来被实现为三维结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串。多个NAND串可被设置在第一方向和第三方向上。每一个NAND串可被电联接到位线、至少一个串选择线、至少一个源极选择线、多个字线、至少一个虚拟字线和共源线，并且包括多个晶体管结构。
如上所述，非易失性存储器装置(例如，闪速存储器装置)可包括多个存储区域。例如，如图2所示，每一个存储区域可具有页面和块的结构。一个块可包括多个页面。例如，1个页面可具有4KB的大小，1个块可具有512KB的大小。存储器装置可以页面为单位处理读取操作和写入操作，并且可在存储器装置中的单个块中或同时在多个块中执行擦除操作。当执行写入操作时，存储器装置可仅将数据写入空白页面中。也就是说，为了将数据写入不为空白的页面中，存储器装置可能首先擦除对应页面的数据，然后将数据写入对应的页面中。存储器装置可能具有快速的读取速度和写入速度，但是可能具有相对慢的擦除速度。例如，对页面的读取速度可以是20μsec，对页面的写入速度可以是200μsec，且单个块的擦除速度可以是2msec。因此，为了提高存储器装置的访问速度，可提高擦除速度。
本发明的各个实施例提供能够一次擦除相同平面内的多个块的装置和方法。为了提高擦除速度，存储器装置提供了多块擦除方案，以用于在执行单个擦除操作时擦除多个块。例如，存储器装置可从相同平面选择至少两个块，并且同时擦除所选块。根据这种多块擦除操作，因为在擦除操作的单位时间内可擦除更多的存储区，所以可减少每单元位的擦除时间。
存储器装置可从控制单元接收待擦除的多块的地址。从控制单元接收的信息可以是针对相同平面的多块擦除信息。根据一个实施例，控制单元可以是电子装置的控制单元。根据一个实施例，控制单元可以是联接到主机装置的固态驱动器(SSD)，诸如图1所示。在SSD的情况下，主机装置可以是电子装置。在下面的描述中，以SSD为例进行描述。
存储器装置(例如，图1的150)可通过控制器(例如，图1的130)接收由主机(例如，图1的主机102)传输的相同平面的多块擦除信息。存储器装置可基于接收到的相同平面的多块擦除信息来新指定用于擦除相同平面内的多个块的命令集，并且可基于指定的命令集在相同平面内选择待擦除的块。当同时擦除多个块的擦除命令被输入到相同平面时，存储器装置可将擦除电压一次施加到位于一个平面中的多个块即擦除对象。在执行擦除操作之后，存储器装置可对每个块执行擦除验证操作。存储器装置可基于验证的结果来确定其是否将施加下一擦除电压，并且可仅将擦除电压施加到需要额外擦除电压的块(即，多块擦除操作已经失败的擦除块)。在对多块擦除操作的所有目标块都执行(即，通过)了擦除验证后，存储器装置可终止擦除操作。
图5是说明根据本发明的各个实施例的在存储器装置上执行的多块擦除信息的示例的简图。
参照图5，多块擦除信息可通过电子装置的控制单元或存储器系统(例如，SSD)控制器(例如，图1的130)被传输到存储器装置。多块擦除命令可包括关于在一个平面(或相同平面)中待擦除的多个块的信息。关于待擦除的多个块的信息可包括至少一条先前块擦除信息510和最后块擦除信息550。至少一条先前块擦除信息510可包括第一擦除命令(即块擦除设置命令1)511、关于待擦除的块的地址信息513(例如，R1、R2、R2)和第二擦除命令515(即块擦除设置命令2)。在这种情况下，第一擦除命令511(例如，60h)可指示擦除块的起始端。第二擦除命令515(例如，Dxh)可指示待擦除的块的地址信息的末端，并且可以是指示相同平面的另一条块擦除信息是连续的的信息。
多块擦除信息的最后块擦除信息550可包括第一擦除命令551、最后块的地址信息553和擦除确认命令555。最后块擦除信息550的擦除确认命令555可以是表示最后块的地址的末端和多块擦除信息的末端的命令。例如，擦除确认命令555(例如，Dxh)可指示多块擦除信息的最后擦除块。当识别擦除确认命令555时，存储器装置可通过将擦除电压提供给待选择的多块来一次擦除多个所选块。
当接收到具有诸如图5所示结构的多块擦除信息时，存储器装置可分析包括在接收到的擦除信息中的块地址，可基于分析结果选择相应的块，并且当擦除确认命令555被识别时可一次(或同时)擦除所选块的数据。
图6是说明根据本发明的各个实施例的存储器装置的配置的简图。
参照图6，存储器装置(例如，图1的存储器装置150)可包括控制逻辑(或命令接口逻辑)610、存储器单元阵列(例如，NAND闪存阵列)620、行地址寄存器(或X解码器地址寄存器)630、行解码器(或X解码器)635、列地址寄存器(或Y解码器地址寄存器)640、读出放大器643、列解码器(或Y解码器)645、供电单元(或编程擦除控制器)650和缓冲单元(或输入/输出缓冲器和锁存器)660。
在存储器装置中，控制逻辑610可响应于外部控制信号ALE、CLE、CE#、RE#、WE#和WP#而接收命令信号CMD和/或地址信号ADD。控制逻辑610可响应于命令信号CMD来控制对应于读取命令READ、编程命令PGM和擦除命令ERS中的一个操作的执行。控制逻辑610可基于地址信号ADDR生成X(或行)地址信号和/或Y(或列)地址信号。
供电单元650可包括体电压发生器(generator)和至少一个偏置电压发生器。体电压发生器可响应于控制逻辑610的读取命令READ、编程命令PGM和擦除命令ERS中的一个而生成体电压，并且可将体电压供应给存储器单元阵列620的P阱。例如，体电压发生器可响应于读取命令READ或编程命令PGM而生成具有较低电压电平(例如，0V)的体电压。对于另一示例，体电压发生器可响应于擦除命令ERS而生成具有较高电压电平的体电压(以下称为“擦除电压”，例如20V)。在擦除操作之后，如果存在基于通过列解码器645输出的数据尚未正常执行擦除操作的单元，则体电压发生器可控制体电压(即擦除电压)的电平。作为示例，如果尚未正常地执行擦除操作，则体电压发生器可更新擦除电压的电平(例如，以0.5V或1V的间隔增加电平)并输出更新的擦除电压。
行地址寄存器630可在控制逻辑610的控制下临时存储X(或行)地址信息。例如，当诸如图5的多块擦除信息的多块擦除信息被接收时，行地址寄存器630可缓冲X地址(例如，A14至A35)，直到选择到擦除块为止(例如，直到行解码器635对块地址进行解码并选择存储器单元阵列620的相应块为止)。行解码器635通过字线WL联接到存储器单元阵列620，并且可响应于X(或行)地址来选择至少一个字线。根据一个实施例，在擦除模式中，行解码器635可对行地址寄存器630的X地址进行解码，并且施加用于选择存储器单元阵列620的块的解码信号。
存储器单元阵列620可包括块选择单元(例如，图7的711至711N和751至75N，图8的810和820)和多个存储区域。在这种情况下，存储区域可以是块和/或页面，并且可具有诸如图2所示的结构。存储器单元阵列620的块选择单元可响应于行解码器635的解码信号而选择相应的存储器单元块的块。例如，块选择单元可将所选块(或存储器单元块)的本地字线联接到各个全局(global)字线。此外，块选择单元可将选择的存储器单元块的漏极选择线联接到全局漏极选择线，并将选择的存储器单元块的源极选择线联接到全局源极选择线。
列地址寄存器640可在控制逻辑610的控制下临时存储Y(或列)地址信息。例如，当在多块被擦除之后执行擦除验证时，列地址寄存器640可缓冲Y(或列)地址(例如，A0至A13)，直到擦除验证块被选择为止(例如，直到列解码器645对擦除验证块进行解码为止)。读出放大器643可读出和放大存储器单元阵列620的微弱信号。列解码器645通过位线联接到存储器单元阵列620，并且可响应于列地址寄存器640的输出而选择至少一个位线。在一个实施例中，列解码器645可在擦除验证模式中选择用于选择擦除块的验证结果(即，通过或失败)的块。
缓冲单元660可在控制逻辑610的控制下接收用于将外部数据DATA编程(或写入)到存储器单元阵列620中的数据。此外，缓冲单元660可读出被编程到存储器单元阵列620中的数据，并将读出的数据输出到外部(例如，图1的控制器130)。此外，缓冲单元660可将编程或读取的结果提供给控制逻辑610。例如，作为验证电路的缓冲单元660可执行验证操作以检测操作的结果，并将验证结果，例如通过或失败(P/F)信号提供给控制逻辑610。
具有这种配置的存储器装置可根据以下操作同时擦除多块。
当诸如图5所示的多块擦除信息的多块擦除信息被接收时，控制逻辑610可检测第一擦除命令511和第二擦除命令515，并且可控制包括在相应的块擦除信息中的地址信息513，使得其被施加到行地址寄存器630。响应于被施加的行地址信息513，行解码器635可对行地址寄存器630的X地址进行解码，并生成待擦除的块的块选择信号。因此，存储器单元阵列620的相应的块选择单元变为接通，并且相应的块可被选择为擦除块。如果地址信息之后的第二擦除命令515不是擦除确认命令，则控制逻辑610可识别存在另一后续擦除块，并且可执行控制使得通过重复上述操作而选择待擦除的下一块。控制逻辑610执行控制使得包括在先前块的擦除信息中的地址信息被施加到行地址寄存器630，直到最后块的擦除信息被接收为止。行解码器635可对存储在行地址寄存器630中的多条地址信息进行解码，并选择存储器单元阵列620的相应块。也就是说，控制逻辑610可执行控制使得基于多块擦除信息选择存储器单元阵列620的相应块。
当在诸如图5所示的多块擦除信息的多块擦除信息中检测到擦除确认命令555时，控制逻辑610可识别擦除确认命令555是待擦除的多块的最后块擦除信息。行解码器635可对行地址寄存器630中的最后擦除块的地址进行解码，并选择相应的擦除块。当在多块擦除信息中检测到最后块擦除信息时，控制逻辑610可控制供电单元650使得擦除电压被供应给存储器单元阵列620。响应于此，存储器单元阵列620可响应于提供的擦除电压同时(即，一次)擦除所选块的数据。
图7是说明根据本发明的各个实施例的存储器装置中的块配置的示例的简图。
参照图7，块可被布置在多个平面1至平面N中。平面中的每一个可包括多个块721至72N，……，761至76N。块中的每一个可包括多个页面。块721至72N和761至76N可包括各个块选择单元(或块开关)711至71N和751至75N。可通过图6的X解码器635的解码信号选择块选择单元711-71N和751-75N。例如，在擦除模式下，即当存储器装置接收到多块擦除命令时，块选择单元710和750可响应于X解码器635的输出而变为接通或断开，并且选择相应的块作为擦除块或非擦除块。
图8是说明根据本发明的各个实施例的存储器装置中的块选择单元和块的操作的示例的简图。
参照图8，第一块可包括块选择单元810和存储器单元块820，第二块可包括块选择单元850和存储器单元块860。在下面的描述中，例如，第一块可被描述为被选择为擦除块，第二块可被描述为未被选择为擦除块(即，非擦除块)。当执行擦除操作时，块选择信号BKSEL1和BKSEL2可成为由图6的X解码器635解码的信号。块选择信号BKSEL1可成为选择(即，接通)第一块作为擦除块的信号，并且块选择信号BKSEL2可成为选择(即，断开)第二块作为非擦除块的信号。
当执行擦除操作时，0V的偏置电压Vb可被施加到全局字线GWL，并且由图6的编程擦除控制器650提供的擦除电压(例如，20V的体电压)VBK1可被施加到存储器单元CA1至CAn和CB1至CBn(其中n为整数)的P阱。存储器单元CA1至CAn和CB1至CBn的源极和漏极可变为浮置状态。此外，电压(Vcc)电平的块选择信号BKSEL1可被施加到联接在全局字线GWL和所选存储器单元块820(即待擦除的)的本地字线WL1之间的NMOS晶体管NM1的栅极。0V的体电压VBK2被施加到NMOS晶体管NM1的基板(未示出)上。NMOS晶体管NM1响应于块选择信号BKSEL1而接通，因此本地字线WL1可被联接到全局字线GWL。因此，本地字线WL1的电压变为0V，因此可能在分别联接到本地字线WL1和存储器单元CA1至CAn的P阱的存储器单元CA1至CAn的控制栅极(未示出)之间生成20V的电压差。因此，存储器单元CA1至CAn的浮置栅极的电子被释放到P阱，所以可对存储器单元块820执行擦除操作。
0V的块选择信号BKSEL2可被输入到NMOS晶体管NM2的栅极，其被联接在全局字线GWL与未被选择(即，将不被擦除)的存储器单元块860的本地字线WL2之间。此外，0V的体电压VBK2被施加到NMOS晶体管NM2的基板上。NMOS晶体管NM2响应于块选择信号BKSEL2而断开，因此本地字线WL2可与全局字线GWL分离。因此，本地字线WL2可变为浮置状态。此后，由于电容联接现象，被施加到存储器单元CB1至CBn的P阱的20V的体电压VBK1被感应到本地字线WL2，因此本地字线WL2的电压电平可升高至约19V。因此，在本地字线WL2和存储器单元CB1至CBn的P阱之间生成约1V的电压差，因此电子可能不会被从存储器单元CB1-CBn的浮置栅极释放。因此，当对存储器单元块820执行擦除操作时，可能不会对存储器单元块860执行擦除操作。
根据本发明的各个实施例的存储器装置的擦除方法可包括基于多块擦除信息接收多条块擦除信息，分别基于多条块擦除信息连续地选择块，并且电联接所选块的本地字线和全局字线。此后，当包括在多块擦除信息中的最后块擦除信息被检测到时，存储器装置可响应于批量擦除命令通过将正电位的擦除电压施加到全局字线，并将大于擦除电压的体电压施加到大部分对应的存储器单元来执行同时擦除所选块的数据的操作。
图9是说明根据本发明的各个实施例的存储器装置的擦除操作的流程图。
参照图9，存储器装置可在步骤911处接收多块擦除信息。存储器装置可被联接到电子装置或存储器系统(例如，SSD)。电子装置的控制单元或存储器系统的控制器可生成多块擦除信息并将其传输到存储器装置。多块擦除信息可具有如图5所示的结构。如图7所示，各个块的擦除信息可以是针对位于相同平面中的块的擦除信息。此外，针对块中的每一个的擦除信息可具有与先前块连续的块的地址信息，并且可具有与先前块不连续的块的地址信息。
当多块擦除信息被接收到时，存储器装置可在步骤913处顺序地解码包括在多块擦除信息中的地址信息，并选择存储器单元阵列620的相应块。多块擦除信息可包括例如图5的510的至少一条先前块擦除信息，以及例如图5的550的最后块擦除信息。存储器装置可通过接通存储器单元阵列620内的对应的块选择单元并基于先前块擦除信息510来选择擦除块，并且可识别存在与第二擦除命令515连续的另一擦除块。此外，存储器装置可通过接通存储器单元阵列620内的对应的块选择单元并基于最后块擦除信息550来选择最后擦除块。当如图5所示在多块擦除信息中检测到擦除确认命令555时(即，当选择了对应于最后块地址的块时)，存储器装置可识别多块选择已经完成。存储器装置可在步骤915处控制供电单元650，使得擦除电压被施加到存储器单元阵列620。因此，擦除电压可被施加到存储器单元阵列620的所选块，因此所选块的数据可被同时擦除。也就是说，可通过提供单个擦除电压对存储器单元阵列620的多块执行擦除操作。
例如，当在多块擦除信息中包括四条擦除块信息时，第一至第三块的擦除信息中的每一条可具有诸如先前块擦除信息510的结构，并且第四块的擦除信息可具有诸如最后块擦除信息550的结构。存储器装置可顺序地分析第一至第三块的擦除信息，可对相应的块地址进行解码，并且可顺序地接通存储器单元阵列620中的相应的块选择单元。此后，当分析第四块的擦除信息时，存储器装置可基于擦除确认命令555识别第四块的擦除信息是多块擦除信息的最后块擦除信息，可对最后块地址进行解码，并且可接通存储器单元阵列620的对应的块选择单元。在这种情况下，在存储器单元阵列620中，该四个块可能已基于多块擦除信息被选择为在同一平面中的擦除块，并且剩余的块可能已被选择为非擦除块。在选择最后擦除块之后，存储器装置可控制供电单元650，使其生成擦除电压。所生成的擦除电压可被供应给存储器单元阵列620。因此，形成了其中对应的块选择单元已经变为接通的块的电流通路，因此可擦除所选的四个块的数据。
此后，存储器装置可在执行步骤917和步骤919的同时对擦除的多块执行擦除验证操作。首先，当存储器装置选择被擦除的第一块时，读出放大器643可读出第一块的数据。存储器装置可通过分析由读出放大器643读出的信号来读出被擦除的第一块是通过或失败。此后，存储器装置可选择被擦除的第二块并重复执行上述操作。也就是说，存储器装置可顺序地选择擦除块的第一块中的最后块，并对所选块执行擦除验证操作。如果在步骤917处执行擦除验证操作时擦除通过，则存储器装置可断开对应块的块选择单元。如果在步骤917处执行擦除验证操作时擦除失败，则存储器装置可将对应块的选择保持为接通状态。
当对最后擦除块执行擦除验证操作时，存储器装置可在步骤919处识别擦除验证操作，并在步骤921处分析验证结果。此时，如果存在擦除块被读出为失败，则存储器装置可在步骤923处识别这种块，可返回到步骤915中，并且可对擦除操作失败的块重复擦除操作。当再次执行擦除操作时，存储器装置可使用更新的擦除电压。例如，存储器装置可控制供电单元650，使得生成具有电平比先前擦除操作中提供的擦除电压高的擦除电压并将其供应给存储器单元阵列620。此时，在存储器单元阵列620中，擦除失败的块的块选择单元保持为接通状态。因此，因为在步骤915处擦除电压被同时提供给擦除失败的块，所以存储器装置可执行擦除数据的操作。此外，当多块的擦除被验证为成功时，存储器装置可在步骤923处识别多块的擦除成功，并终止擦除操作。
根据本发明的各个实施例的存储器装置可同时擦除一个平面内的一些块。当多块擦除信息被接收时，存储器装置可选择位于一个平面中的一些块，即擦除对象，并且可通过一次对所选块施加较高的擦除电压来对所选块执行擦除操作。在执行擦除操作之后，存储器装置可对每个所选块执行擦除验证操作。在执行擦除验证操作之后，存储器装置可基于验证的结果来确定是否施加下一擦除电压，并且可将下一擦除电压仅施加到需要额外的擦除电压的块。如果对所有目标块的擦除验证操作都通过(步骤923中为是)，则存储器装置可终止擦除操作。
根据本发明的各个实施例的存储器装置可同时擦除一个平面内的多个块。此外，根据本发明的各个实施例的存储器装置可同时擦除多个平面中平行的多个块。例如，在图7中，存储器装置可独立地生成针对平面1的多块擦除信息和针对平面N的多块擦除信息。在这种情况下，存储器装置可基于平面1的多块擦除信息将位于平面1内的相应块选择为擦除块，并且可基于平面N的多块擦除信息连续地将位于平面N内的相应块选择为擦除块。此后，在选择了平面N的最后擦除块之后，存储器装置可将擦除电压提供给平面1和平面N。因此，在存储器单元阵列620的平面1中选择的块的数据和平面N中选择的块的数据可被同时擦除。在同时擦除平面1和平面N的所选块之后，存储器装置可对平面1和平面N中的每一个执行擦除验证操作。
根据本发明的各个实施例的存储器装置可以是非易失性存储器装置，并且非易失性存储器装置可以是NAND闪速存储器。此外，根据本发明的各个实施例的存储器装置的多块擦除方法可被应用于2-D和3-D NAND闪速存储器装置。
根据本发明的上述实施例的存储器系统和存储器系统的操作方法可通过同时擦除存储器装置的更多存储区域来减少每单位存储器容量的擦除时间。例如，NAND闪速存储器装置的读取和写入性能可以通过减少NAND闪速存储器装置的操作所耗费的时间以及擦除操作所占用的时间得到改善。
下面，根据本发明的各个实施例，将参照图10至15详细描述采用存储器系统的电子装置。
图10是说明根据本发明的实施例的包括存储器系统的数据处理系统的示例的简图。具体地，图10说明了根据本发明的实施例的采用存储器系统的存储卡系统6100。
参照图10，根据本发明的实施例，提供了存储卡系统6100。
存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
存储器控制器6120可与存储器装置6130可操作地连接。存储器控制器6120可访问存储器装置6130以控制存储器装置6130的操作。在一些实施例中，存储器装置6130可利用非易失性存储器(NVM)来实施。例如，存储器控制器6120可控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120还被配置成经由连接器6110在存储器装置6130和主机之间提供接口。存储器控制器6120可驱动用于控制存储器装置6130的固件。
存储器控制器6120可对应于上面参照图1描述的存储器系统110中的控制器130，并且存储器装置6130可对应于上面参照图1描述的存储器系统110中的存储器装置150。
因此，存储器控制器6120可包括如图1所示的诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元的部件。
存储器控制器6120可通过连接器6110与诸如上参照图1描述的主机102的外部装置进行通信。例如，如上参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的至少一种与外部装置进行通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(WI-FI)以及蓝牙。存储器系统和数据处理系统可被应用于诸如移动电子设备的有线和/或无线电子设备。
存储器装置6130可以是非易失性存储器(NVM)。例如，存储器装置6130可利用诸如以下的各种非易失性存储器装置中的一个实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、PRAM、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中形成固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(例如，个人计算机存储卡国际协会(PCMCIA))、标准闪存卡(CF)、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图11是说明根据本发明的实施例的包括存储器系统的数据处理系统6200的另一示例的简图。
参照图11，数据处理系统6200可包括由至少一个非易失性存储器NVM实施的存储器装置6230和控制存储器装置6230的存储器控制器6220。如上参照图1所述，数据处理系统6200可以是诸如存储卡(例如，CF、SD或微型SD)的存储介质。存储器装置6230可对应于上面参照图1描述的存储器系统110中的存储器装置150。存储器控制器6220可对应于上面参照图1描述的存储器系统110中的控制器130。
存储器控制器6220可响应于从主机6210接收到的命令来控制存储器装置6230的操作，包括读取操作、写入操作和擦除操作。存储器控制器6220可包括全部经由内部总线电联接的至少一个中央处理单元(CPU)6221、作为缓冲存储器6222的随机存取存储器(RAM)、错误校正码(ECC)电路6223、主机接口6224和作为存储器接口6225的NVM接口。
CPU 6221可控制存储器装置6230的操作，例如读取操作、写入操作、文件系统管理、坏页面管理等。RAM 6222可根据CPU 6221的控制进行操作，并且可被用作工作存储器、缓冲存储器、高速缓冲存储器等。在RAM 6222被用作工作存储器的情况下，由CPU 6221处理的数据被临时存储在RAM 6222中。在RAM 6222被用作缓冲存储器的情况下，RAM 6222可被用于缓冲将从主机6210传输至存储器装置6230或从存储器装置6230传输至主机6210的数据。在RAM 6222被用作高速缓冲存储器的情况下，RAM 6222可被用于使低速的存储器装置6230高速运行。
ECC电路6223可对应于上面参照图1描述的控制器130的ECC单元138。如上参照图1所述，ECC电路6223可生成用于校正从存储器装置6230接收的数据的失效位或错误位的错误校正码(ECC)。此外，ECC电路6223可对待提供给存储器装置6230的数据执行错误校正编码，并且可生成添加了奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可通过使用奇偶校验位来校正错误。例如，如上参照图1所述，ECC电路6223可通过使用诸如以下的各种编码调制中的一个来校正错误：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。
存储器控制器6220可通过主机接口6224向主机6210传输数据和接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据和接收来自存储器装置6230的数据。主机接口6224可通过诸如以下的各种接口协议中的至少一种与主机6210联接：并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口。进一步地，由于实施了诸如无线保真(WI-FI)或长期演进(LTE))的无线通信功能或移动通信协议，因此存储器控制器6220可通过与诸如主机6210或除主机6210之外的另一外部装置的外部装置连接来传输和接收数据。具体地，由于存储器控制器6220被配置成通过各种通信协议中的至少一个与外部装置进行通信，因此根据实施例的存储器系统和数据处理系统可被应用于有线和/或无线电子设备特别是移动电子设备。
图12是说明根据本发明的实施例的包括存储器系统的数据处理系统的另一示例的简图。例如，在图12中，示出了采用存储器系统的固态驱动器(SSD)6300。
参照图12，SSD 6300可包括包含多个非易失性存储器NVM的存储器装置6340以及控制器6320。控制器6320可对应于上面参照图1描述的存储器系统110中的控制器130。存储器装置6340可对应于上面参照图1描述的存储器系统110中的存储器装置150。
控制器6320可通过多个通道CH1、CH2、CH3……和CHi与存储器装置6340连接。控制器6320可包括经由内部总线联接的至少一个处理器6321、缓冲存储器6325、错误校正码(ECC)电路6322、主机接口6324、以及作为存储器接口6326的非易失性存储器(NVM)接口。
缓冲存储器6325可临时存储从主机6310接收到的数据或从包括在存储器装置6340中的多个非易失性存储器NVM接收的数据，或者临时存储多个非易失性存储器NVM的元数据。例如，元数据可包括包含映射表的映射数据。缓冲存储器6325可由诸如但不限于动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、低功率双倍数据速率(LPDDR)SDRAM和图形随机存取存储器(GRAM)的易失性存储器来实施，或者由诸如但不限于铁电随机存取存储器(FRAM)、电阻式随机存取存储器(ReRAM)、自旋转移扭矩磁性随机存取存储器(STT-MRAM)和相变随机存取存储器(PRAM)的非易失性存储器来实施。作为示例，尽管在图10中示出了缓冲存储器6325被设置在控制器6320的内部，注意的是，缓冲存储器6325可被设置在控制器6320的外部。
ECC电路6322可在编程操作中计算待在存储器装置6340中编程的数据的错误校正码值，在读取操作中，基于错误校正码值对从存储器装置6340读取的数据执行错误校正操作，并且在对失效数据的恢复操作中对从存储器装置6340恢复的数据进行错误校正操作。
主机接口6324可提供关于诸如主机6310的外部装置的接口功能。非易失性存储器接口6326可提供关于通过多个通道CH1、CH2、CH3……和CHi连接的存储器装置6340的接口功能。
由于使用了应用上述参照图1所述的存储器系统110的多个SSD 6300，因此可实施诸如独立磁盘冗余阵列(RAID)的数据处理系统。在RAID系统中，可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。在通过从主机6310接收写入命令来执行编程操作的情况下，响应于从主机6310接收到的写入命令的RAID级别信息，RAID控制器可在多个RAID级别之中(例如，多个SSD 6300)选择至少一个存储器系统(例如，至少一个SSD 6300)，并且可将对应于写入命令的数据输出到所选SSD 6300。在通过从主机6310接收读取命令来执行读取操作的情况下，响应于从主机6310接收到的写入命令的RAID级别信息，RAID控制器可在多个RAID级别之中(例如，多个SSD 6300)选择至少一个存储器系统(例如，至少一个SSD6300)，并且可将从所选SSD 6300输出的数据提供给主机6310。
图13是说明根据本发明的实施例的包括存储器系统的数据处理系统的另一示例的简图。例如，在图13中，示出了采用存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图13，eMMC 6400可包括由至少一个NAND闪速存储器实施的存储器装置6440和控制器6430。控制器6430可对应于上面参照图1描述的存储器系统110中的控制器130。存储器装置6440可对应于上面参照图1描述的存储器系统110中的存储器装置150。
控制器6430可通过多个通道与存储器装置6440连接。控制器6430可包括内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的操作。主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可以是如上参照图1所述的例如MMC接口的并行接口，或者可以是例如超高速等级1(UHS-I)/UHS等级2(UHS-II)和通用闪存(UFS)接口的串行接口。
图14是说明根据本发明的实施例的包括存储器系统的数据处理系统的另一示例的简图。例如，图14说明了根据本发明的实施例的采用存储器系统的通用闪存(UFS)系统6500。
参照图14，UFS系统6500可包括UFS主机6510、多个UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550。UFS主机6510可以是有线和/或无线电子设备，特别是移动电子设备的应用处理器。
UFS主机6510、UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550可例如通过UFS协议分别与诸如有线和/或无线电子设备特别是移动电子设备的外部装置通信。UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550可被实施为上面参照图1描述的存储器系统110，特别是被实施为上面参照图10描述的存储卡系统6100。嵌入式UFS装置6540和可移除UFS卡6550还可通过除UFS协议以外的另一协议进行通信。例如，嵌入式UFS装置6540和可移除UFS卡6550可通过各种卡协议进行通信，例如但不限于：USB闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD。
图15是说明根据本发明的实施例的包括存储器系统的数据处理系统的另一示例的简图。例如，在图15中，示出了采用存储器系统的用户系统6600。
参照图15，用户系统6600可包括用户接口6610、存储器模块6620、应用处理器6630、网络模块6640和存储模块6650。
应用处理器6630可驱动包括在用户系统6600中的部件和操作系统(OS)。例如，应用处理器6630可包括用于控制包括在用户系统6600中的部件的控制器、接口、图形引擎等。应用处理器6630可由片上系统(SoC)提供。
存储器模块6620可用作用户系统6600的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6620可包括诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器，或者诸如相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性随机存取存储器。例如，可基于堆叠式封装(POP)的封装来安装应用处理器6630和存储器模块6620。
网络模块6640可与外部装置通信。例如，网络模块6640不仅可支持有线通信，还可支持各种无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)等，从而可与有线和/或无线电子设备特别是移动电子设备通信。因此，存储器系统和数据处理系统可被应用于有线和/或无线电子设备。网络模块6640可被包括在应用处理器6630中。
存储模块6650可存储诸如从应用处理器6630接收的数据，以及将存储在其中的数据传输到应用处理器6630。存储模块6650可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪速存储器、NOR闪速存储器和3维NAND闪速存储器的非易失性半导体存储器装置实施。存储模块6650可被提供为可移除存储介质，诸如用户系统6600的存储卡和外部驱动器。例如，存储模块6650可对应于上面参照图1描述的存储器系统110，并且可被实施为上面参照图12至图14描述的SSD、eMMC和UFS。
用户接口6610可包括用于向应用处理器6630输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6610可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和电动机的用户输出接口。
在上述参照图1所述的存储器系统110被应用于根据实施例的用户系统6600的移动电子设备的情况下，应用处理器6630可控制移动电子设备的操作，并且如上所述，作为通信模块的网络模块6640控制与外部装置的有线和/或无线通信。作为移动电子设备的显示/触摸模块的用户接口6610显示由应用处理器6630处理的数据或支持从触摸面板输入数据。
虽然为了说明的目的已经描述了各个实施例，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器装置，其包括：
存储器单元阵列，其包括多个块；
供电单元，其适于生成至少一个擦除电压并将所述至少一个擦除电压供应给所述存储器单元阵列；
控制逻辑，其适于接收针对同一平面的多块擦除信息，将包括在所述多块擦除信息中的块地址信息顺序地传输到行解码器，并且当最后一个块地址信息被传输时，将擦除控制信号输出到所述供电单元；以及
行解码器，其适于解码所述块地址，并选择所述存储器单元阵列的擦除块，
其中在所述存储器单元阵列的所述相同平面中所选的多个块被同时擦除。
2.根据权利要求1所述的存储器装置，其中所述控制逻辑适于执行控制从而释放对擦除通过块的选择并保持对擦除失败块的选择，并且适于控制所述供电单元从而在擦除失败块存在的情况下再次施加更新的擦除电压。
3.根据权利要求2所述的存储器装置，其中所述更新的擦除电压高于先前擦除电压。
4.根据权利要求3所述的存储器装置，其中：
所述同一平面的所述多块擦除信息具有其中串联联接多块擦除信息的结构。
所述块擦除信息中的每一个包括第一擦除命令、关于待擦除块的地址的块地址信息和第二擦除命令，并且
所述块擦除信息中的最后块擦除信息包括擦除命令、关于待擦除块的地址的最后块地址信息和擦除确认命令。
5.根据权利要求4所述的存储器装置，其中所述控制逻辑适于：
当在针对所述同一平面的所述多块擦除信息中识别到块结束命令时，将所述块地址信息输出到所述行解码器，
当在针对所述同一平面的所述多块擦除信息中识别到多块结束命令时，将所述块地址信息输出到所述行解码器，并且
控制所述电源单元，使得擦除电压被供应给所述存储器单元阵列。
6.根据权利要求5所述的存储器装置，其中在针对所述同一平面的所述多块擦除信息中，包括在所述块擦除信息中的所述块地址信息包括连续的块地址信息。
7.根据权利要求5所述的存储器装置，其中在针对所述同一平面的所述多块擦除信息中，包括在所述块擦除信息中的所述块地址信息包括不连续的块地址信息。
8.根据权利要求5所述的存储器装置，其进一步包括验证电路，其适于验证所述存储器单元阵列中的至少一个擦除块的擦除状态。
9.根据权利要求8所述的存储器装置，其中所述控制逻辑适于：
基于所述验证电路的输出来执行控制从而释放对擦除通过块的选择并保持对擦除失败块的选择。
10.根据权利要求9所述的存储器装置，其中所述控制逻辑进一步适于：
当所述擦除块的验证完成时，检测是否存在擦除失败块，以及
如果作为所述检测的结果存在擦除失败块，则控制所述电源单元从而提供所述更新的擦除电压。
11.一种存储器装置的操作方法，其包括：
接收针对包括多个块的存储器单元阵列的同一平面的多块擦除信息；
解码包括在针对所述存储器单元阵列的所述同一平面的所述多块擦除信息中的块地址信息；
基于所解码的块地址信息将擦除电压供应给所述存储器单元阵列的所述同一平面的块；以及
使用所述擦除电压同时擦除在所述存储器单元阵列的所述同一平面中选择的多个块。
12.根据权利要求11所述的方法，其进一步包括：
验证所述存储器单元阵列的所述多个块的擦除状态；以及
执行控制从而释放对擦除通过块的选择并保持对擦除失败块的选择。
13.根据权利要求12所述的方法，其进一步包括：如果存在所述擦除失败块，则通过将更新的擦除电压再次供应给所述存储器单元阵列来擦除所述擦除失败块的数据。
14.根据权利要求13所述的方法，其中：
针对所述同一平面的所述多块擦除信息具有其中串联联接多块擦除信息的结构，
所述块擦除信息中的每一个包括第一擦除命令、关于待擦除块的地址的块地址信息和第二擦除命令，并且
包括在所述块擦除信息中的最后块擦除信息包括擦除命令、关于待擦除块的地址的最后块地址信息和擦除确认命令。
15.根据权利要求14所述的方法，其中被包括在针对所述同一平面的所述多块擦除信息中的解码块地址包括：
当在针对所述同一平面的所述多块擦除信息中识别到第二擦除命令时，解码所述块地址信息并接通所述存储器单元阵列的相应块；以及
当在针对所述同一平面的所述多块擦除信息中识别到擦除确认命令时，接通所述存储器单元阵列的相应块，并且将擦除电压供应给所述存储器单元阵列。
16.根据权利要求15所述的方法，其中在针对所述同一平面的所述多块擦除信息中，包括在所述块擦除信息中的所述块地址信息包括连续的块地址信息。
17.根据权利要求15所述的方法，其中在针对所述同一平面的所述多块擦除信息中，包括在所述块擦除信息中的所述块地址信息包括不连续的块地址信息。
18.根据权利要求15所述的方法，进一步包括验证所述存储器单元阵列中的至少一个擦除块的擦除状态。
19.根据权利要求18所述的方法，其中所述擦除块的所述擦除状态的验证包括：
基于所述验证的结果释放对存储器单元阵列的擦除通过块的选择；
基于所述验证的结果保持对存储器单元阵列的擦除失败块的选择；以及
当所述擦除块的验证完成时，将更新的擦除电压供应给所述擦除失败块。
20.根据权利要求19所述的方法，其中所述更新的擦除电压高于先前擦除电压。
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