CN110660441A - 存储器装置中多个块的擦除 - Google Patents

存储器装置中多个块的擦除 Download PDF

Info

Publication number
CN110660441A
CN110660441A CN201910574117.3A CN201910574117A CN110660441A CN 110660441 A CN110660441 A CN 110660441A CN 201910574117 A CN201910574117 A CN 201910574117A CN 110660441 A CN110660441 A CN 110660441A
Authority
CN
China
Prior art keywords
block
blocks
erase
memory
generating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910574117.3A
Other languages
English (en)
Inventor
F·罗里
G·卡列洛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110660441A publication Critical patent/CN110660441A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本申请案涉及存储器装置中的多个块的擦除。各种应用可包含具有一或多个存储器装置的存储器系统，所述存储器装置能够响应于来自主机的命令而对多个存储器块执行存储器操作。举例来说，可通过若干种方法中的一种擦除多个存储器块来实现擦除性能的改进。这些方法可包含响应于单个命令而进行并行擦除，随后接着进行串行验证。其它方法可包含响应于单个命令而对所述多个块进行依序擦除及验证操作。本发明还揭示额外设备、系统及方法。

Description

存储器装置中多个块的擦除
技术领域
本申请案大体来说涉及存储器装置。
背景技术
存储器装置通常作为内部半导体集成电路而设置在计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器需要电力来维持其资料，且易失性存储器的实例包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时仍保有所存储的数据，且非易失性存储器的实例包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)及三维(3D)XPointTM存储器等等。
快闪存储器作为非易失性存储器而用于各种各样的电子应用。快闪存储器装置通常包含单晶体管、浮动栅极或电荷陷获存储器单元的一或多个群组，所述群组允许实现高存储器密度、高可靠性及低功耗。两种常见类型的快闪存储器阵列架构包含与非(NAND)架构及与或(NOR)架构，这两种架构是以对每一者的基本存储器单元配置进行布置的逻辑形式命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列中的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列中的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的存储器单元在源极线与位线之间、源极到漏极地串联耦合在一起。
通过解码器存取NOR架构及NAND架构半导体存储器阵列，所述解码器通过选择耦合到存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元将其数据值置于位线上，从而根据特定单元被编程的状态使不同的电流流动。在NAND架构半导体存储器阵列中，将高偏压电压施加到漏极侧选择栅极(SGD)线。在规定的通道电压(例如，Vpass)下驱动耦合到每一群组的未选定存储器单元的栅极的字线，以将每一群组的未选定存储器单元用作通道晶体管(例如，以使电流以不受未选定存储器单元所存储的数据值限制的方式通过)。接着，电流从源极线通过每一串联耦合群组流动到位线，仅受每一群组的选定存储器单元限制，从而将选定存储器单元的电流编码数据值置于位线上。
可将NOR架构或NAND架构半导体存储器阵列中的每一快闪存储器单元个别地或共同地编程为一个或一定数目个编程状态。举例来说，单电平单元(SLC)可表示两个编程状态中的一者(例如，1或0)，从而表示数据的一个位。然而，快闪存储器单元也可表示多于两个编程状态中的一者，从而允许制造较高密度的存储器而不增加存储器单元的数目，这是因为每一单元可表示多于一个二进制数位(例如，多于一个位)。这些单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且四电平单元(QLC)每单元可存储四个数据位。本文中，MLC在其较广义语境中使用以可指代每单元可存储多于一个数据位(即，可表示多于两个编程状态)的任何存储器单元。
传统存储器阵列是布置在半导体衬底的表面上的二维(2D)结构且可被称为平面存储器阵列。为增加给定区域的存储器容量且为降低成本，已减小了个别存储器单元的大小。然而，减小个别存储器单元的大小存在技术限制，且因此2D存储器阵列的存储器密度存在技术限制。作为响应，正在开发三维(3D)存储器结构(例如，3D NAND架构半导体存储器装置)，以进一步增大存储器密度且降低存储器成本。
这些3D NAND装置通常包含若干串存储单元，这些存储单元在接近源极的一或多个源极侧选择栅极(SGS)与接近位线的一或多个漏极侧选择栅极(SGD)之间串联耦合(例如，漏极到源极)。在实例中，SGS或SGD可包含一或多个场效晶体管(FET)或金属氧化物半导体(MOS)结构装置等。在一些实例中，串将穿过含有相应字线的多个垂直间隔层垂直延伸。半导体结构(例如，多晶硅结构)可邻近一串存储单元延伸以形成用于所述串中的存储单元的通道。在垂直串的实例中，多晶硅结构可呈垂直延伸柱形式。在一些实例中，串可以是“折叠式的”，且因此相对于U形柱布置。在其它实例中，多个垂直结构可彼此堆叠以形成存储单元串的堆叠阵列。
存储器阵列或装置可组合在一起以形成存储器系统的存储卷，例如固态驱动器(SSD)、通用闪存(UFSTM)装置、多媒体卡(MMC)固态存储装置、嵌入式MMC装置(eMMCTM)等。SSD可用作计算机的主存储装置等等，其例如就性能、大小、重量、耐用性、操作温度范围及功耗来说具有优于具有移动部分的传统硬盘驱动器的益处。举例来说，SSD可具有与磁盘驱动(例如，机电等)相关联的缩短的搜索时间、延时或其它延迟。SSD使用非易失性存储器单元(例如，快闪存储器单元)以消除内部电池供应器需要，因此允许驱动器更具通用性且更紧凑。
SSD可包含一定数目个存储器装置，因而包含一定数目个裸片或逻辑单元(例如，逻辑单元数目或LUN)，且可包含一或多个处理器或其它控制器，所述处理器或其它控制器执行操作存储器装置或与外部系统的接口所需的逻辑功能。这些SSD可包含一或多个快闪存储器裸片，快闪存储器裸片上包含一定数目个存储器阵列及外围电路系统。快闪存储器阵列可包含组织成一定数目个物理页的一定数目个块存储器单元。在许多实例中，SSD还将包含DRAM或SRAM(或其它形式的存储器裸片或其它存储器结构)。SSD可从主机接收与存储器操作相关联的命令，例如在存储器装置与主机之间传送数据(例如，用户数据及相关联的完整性数据，例如错误数据及地址数据等)的读取或写入操作；或从存储器装置擦除数据的擦除操作。
为在存储器装置中执行操作，需耗费与完成所述操作相关联的大量时间。存储器装置的单个操作执行其任务所花费的时间越长，使用所述存储器装置的应用就会运行得越慢。因此，推动存储器行业朝向结构性存储器装置发展，来以尽可能缩短许多存储器操作的时间的方式执行操作。
发明内容
在一个方面中，本申请案提供一种系统，所述系统包括：控制器；存储器装置；及固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：产生用于擦除所述存储器装置的多个存储器块的一组初始参数；及通过响应于所述控制器接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
在另一方面中，本申请案提供一种方法，所述方法包括：产生用于擦除存储器装置的多个存储器块的一组初始参数；及通过响应于接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
在另一方面中，本申请案提供一种系统，所述系统包括：控制器；存储器装置；及固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：产生用于擦除所述存储器装置的多个存储器块的一组初始参数；将擦除脉冲同时提供到所述多个块中的每一块；及在发出所述擦除脉冲之后，串行验证对所述多个块中的每一块的擦除。
在另一方面中，本申请案提供一种方法，所述方法包括：产生用于擦除存储器装置的多个存储器块的一组初始参数；将擦除脉冲同时提供到所述多个块中的每一块；在发出所述擦除脉冲之后，串行验证对所述多个块中的每一块的擦除。
附图说明
图式通常以实例方式而非限制方式图解说明本文件中所论述的各种实施例，所述图式未必按比例绘制。
图1图解说明根据各种实施例的包含存储器装置的环境的实例。
图2及3图解说明根据各种实施例的三维NAND架构半导体存储器阵列的实例的示意图。
图4图解说明根据各种实施例的存储器模块的实例性框图。
图5是图解说明根据各种实施例的实例性机器的框图，可在所述机器上实施一或多个实施例。
图6是图解说明根据各种实施例的实例性系统的框图，所述系统具有耦合到存储器系统的主机。
图7是根据各种实施例的擦除存储器装置的多个存储器块的实例性方法的特征的流程图。
图8是根据各种实施例的擦除存储器装置的多个存储器块的实例性方法的特征的流程图。
图9是根据各种实施例的依序擦除存储器装置的多个存储器块的实例性方法的特征的流程图。
图10是根据各种实施例的擦除存储器装置的多个存储器块的实例性方法的特征的流程图，所述方法具有并行擦除操作。
图11是图解说明根据各种实施例的块停用锁存器的实施例的框。
图12是根据各种实施例的对使用具有并行擦除操作的实例性方法的两种不同类型的存储器组件的擦除时间模拟，所述方法擦除存储器装置的多个存储器块。
图13图解说明根据各种实施例的用于列表式多块擦除的实例性命令结构。
图14图解说明根据各种实施例的用于范围式多块擦除的实例性命令结构。
具体实施方式
以下详细说明参考以图解说明方式展示本发明的各种实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构、逻辑及电改变。各种实施例未必相互排斥，这是因为一些实施例可与一或多个其它实施例组合以形成新实施例。因此，不应在限制意义上理解以下详细说明。
在各种实施例中，可通过缩短存储器装置执行与存储器装置的存储元件相关联的功能所花费的时间来实现存储器装置能力的改进，缩短时间是通过使用单个命令对所述存储器装置的多个存储元件执行功能来达成。举例来说，可通过以关于多块擦除(MBE)且关于芯片擦除(CE)的若干种方法擦除多个存储器块来实现擦除性能的改进。这些操作方法中的每一者可包含响应于单个命令的并行擦除操作或响应于单个命令的依序擦除操作。可以一定数目个不同算法实施这些方法。算法简单来说是基于进行一定数目个规定的动作来完成任务的程序。可使用在存储器装置中操作的固件来执行这些算法。
范围式MBE(RMBE)提供一种擦除处于起始及停止限制内的一组连续存储器块的方法。列表式MBE(LMBE)提供一种擦除块列表内的一组存储器块的方法。存储器装置的CE提供一种擦除存储器装置的用户可存取的所有存储元件的方法，其中用于存储器装置的维护及操作的存储元件被有效地掩蔽在擦除操作之外。这些存储元件可被配置为存储器元件阵列。这些方法的实施算法可包含对存储器装置的用于RMBE的范围中、用于LMBE的列表中或用户可用块中的每一块依序执行擦除及验证操作以实现CE。这些方法的另一实施算法可包含对存储器装置的用于RMBE的范围中、用于LMBE的列表中或用户可用块中的所有块并行发出擦除脉冲，以实现CE。在发出脉冲之后，可依序地验证所述块，其中禁止通过验证的块接收额外的脉冲。禁止操作可包含对通过验证操作的块使用标记。可使用特征地址(FA)来启用并管理MBE及CE算法。
实施这些算法或类似算法的系统可经历关于用户模式命令的延时改进。举例来说，可缩短用于抹除装置命令的执行时间，其中存储器装置的用户区域中的所有块被一次性擦除。在另一实例中，可缩短用于清除命令、删除命令或安全擦除的执行时间，其中无用单元列表中的所有块被一次性擦除。另外，在存储器装置容量已满的存储器系统中，可实现存储器装置的写入工作负荷的性能改进。与此存储器系统相关联的固件可积累几个无用单元块并将其并行擦除。
用以擦除多个存储器块的这些算法或类似算法在基于存储器的系统中容易实施。可使用固件响应于单个命令而非一系列命令来执行擦除系统中的多个存储器块的这些算法。在早期软件开发阶段中或就具有缓慢接口及/或依序存取受测试装置(DUT)的测试器而言，此可尤其有用。在多个存储器装置被结构化为NAND存储器装置的存储器系统的情况下，译码于存储器系统的固件中的这些算法可分担存储器系统的主机的任务以管理不同的NAND几何形状。在所管理的NAND应用中，此性质可用于ROM实施方案。用于进行本文中所教示的CE的命令可具有NAND中的第一块及最后块的硬译码值。
使用与存储器控制器相关联的固件在系统中擦除多个存储器块的这些算法或类似算法可包含作为算法的一部分的擦除验证(EV)，所述算法在执行擦除选项之前有效启用EV。此可显著减少相关联主机跟踪块状态的任务。在擦除选项之前的此有效启用可实现快速自动化检查且减少电荷增加。这些算法或类似算法允许容易地实施交替进行擦除及预调节阶段的循环流程。
使用与存储器控制器相关联的固件擦除系统中的多个存储器块的这些算法或类似算法可在制造中且在策划测试流程时提供测试时间改进。举例来说，可在NAND存储器系统被复位为出厂设置且包含NAND循环的情况下执行制造及策划。包含并行施加擦除脉冲的MBE方法在擦除阶段中提供比常规方法高的并行性。就浮动栅极NAND(FG-NAND)的存储器阵列来说，此方法可提供40％的估计改进。就替换栅极NAND(RG-NAND)的存储器阵列来说，此方法可提供90％的估计改进。
使用与存储器控制器相关联的固件来擦除系统中的多个存储器块的这些算法或类似算法可使得存储器系统总线上的流量较少。基于NAND的存储器系统的存储器总线可使用开放式NAND快闪接口(ONFI)。较少的ONFI流量可与2％到10％的估计改进相关联，具体情形取决于测试器速度。
擦除系统中的多个存储器块的这些算法或类似算法在多裸片环境中可提供高的同步性。此可归因于跨越块进行块擦除(tBERS)的时间变化。当发出单块擦除命令时，主机依据较慢的裸片而等待每一块且在遇到不良块的情况下浪费数个循环。使用使用对应MBE或CE命令的MBE或CE方法，擦除时间在裸片级上自动地平均化，这可提供2到10％的估计改进。
例如移动电子装置(例如，智能电话、平板计算机等)等电子装置、用于汽车应用(例如，汽车传感器、控制单元、驾驶员辅助系统、乘客安全或舒适系统等)中的电子装置及因特网连接型器具或装置(例如，物联网(IoT)装置等)根据电子装置的类型、使用环境、性能期望等而具有不同的存储需要。
电子装置可被分解成数个主要组件：处理器(例如，中央处理单元(CPU)或其它主处理器)；存储器(例如，一或多个易失性或非易失性随机存取存储器(RAM)存储器装置，例如动态RAM(DRAM)、移动或低功率双倍数据速率同步DRAM(DDR SDRAM)等)；及存储装置(例如，非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、SSD、MMC或其它存储卡结构或组合件等)。在某些实例中，电子装置可包含用户界面(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(GPU)、功率管理电路、基带处理器或一或多个收发器电路等。
图1图解说明包含主机装置105及存储器装置110的环境100的实例，主机装置105与存储器装置110经配置以经由通信接口进行通信。主机装置105或存储器装置110可包含在各种产品150中(例如，物联网(IoT)装置(例如，冰箱或其它器具、传感器、电动机或致动器、移动通信装置、汽车、飞行器等))以支持产品150进行处理、通信或控制。
存储器装置110包含存储器控制器115及存储器阵列120，存储器阵列120包含例如一定数目个个别存储器裸片(例如，三维(3D)NAND裸片的堆叠)。通过3D架构半导体存储器技术，垂直结构被堆叠起来，从而增加层、物理页的数目且因此增加存储器装置(例如，存储装置)的密度。在实例中，存储器装置110可以是主机装置105的离散的存储器或存储装置组件。在其它实例中，存储器装置110可以是集成电路(例如，芯片上系统(SOC)等)的一部分，所述集成电路堆叠或者以其它方式包含有主机装置105的一或多个其它组件。
可使用一或多个通信接口来在存储器装置110与主机装置105的一或多个其它组件之间传送数据，例如串行高级技术附件(SATA)接口、高速外围组件互连(PCIe)接口、通用串行总线(USB)接口、通用闪存(UFS)接口、eMMCTM接口或者一或多个其它连接器或接口。主机装置105可包含主机系统、电子装置、处理器、存储卡读取器或在存储器装置110外部的一或多个其它电子装置。在一些实例中，主机装置105可以是具有参考图5的机器500所论述的组件中的某一部分或全部的机器。
存储器控制器115可自主机装置105接收指令，且可与存储器阵列120进行通信(例如)以将数据传送到存储器阵列120的存储器单元、平面、子块、块或页中的一或多者(例如，写入或擦除)，或者传送来自存储器单元、平面、子块、块或页中的一或多者的数据(例如，读取)。存储器控制器115可包含电路系统或固件等等，所述电路系统或固件包含一或多个组件或集成电路。举例来说，存储器控制器115可包含一或多个存储器控制单元、电路或组件，所述一或多个存储器控制单元、电路或组件经配置以跨越存储器阵列120控制存取且在主机装置105与存储器装置110之间提供转换层。存储器控制器115可包含将数据传送到存储器阵列120或传送来自存储器阵列120的数据的一或多个输入/输出(I/O)电路、线或接口。存储器控制器115可包含存储器管理器125及阵列控制器135。
存储器管理器125可包含电路系统或固件等等，例如与各种存储器管理功能相关联的一定数目个组件或集成电路。出于本说明书的目的，将在NAND存储器的上下文中描述实例性存储器操作及管理功能。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有相似的存储器操作或管理功能。这些NAND管理功能包含损耗均衡(例如，无用单元收集或回收)、错误检测或纠正、块注销或者一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如，自主机接收到的命令)解析或格式化成装置命令(例如，与存储器阵列的操作相关联的命令等)，或产生用于存储器装置110的阵列控制器135或一或多个其它组件的装置命令(例如，以实现各种存储器管理功能)。
存储器管理器125可包含一组管理表130，管理表130经配置以维持与存储器装置110的一或多个组件相关联的各种信息(例如，与耦合到存储器控制器115的存储器阵列120或者一或多个存储器单元相关联的各种信息)。举例来说，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块寿命、块擦除计数、错误历史或者一或多种错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果错误计数中的一或多种的所检测到错误数目高于阈值，那么位错误可被称为不可纠正位错误。管理表130可保存可纠正位错误或不可纠正位错误的计数等等。
阵列控制器135可包含电路系统或组件等等，所述电路系统或组件经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作。存储器操作可基于例如从主机装置105接收到的或存储器管理器125内部产生的主机命令(例如，与损耗均衡、错误检测或纠正等相关联)。
阵列控制器135可包含纠错码(ECC)组件140，纠错码组件140可包含ECC引擎或其它电路系统等等，ECC引擎或其它电路系统经配置以检测或纠正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误。存储器控制器115可经配置以活跃地检测与对数据的各种操作或存储相关联的错误发生(例如，位错误、操作错误等)并从所述错误发生进行恢复，同时维持在主机装置105与存储器装置110之间传送的数据的完整性，或维持所存储数据的完整性(例如，使用冗余RAID存储等)，且可移除(例如，注销)出故障的存储器资源(例如，存储器单元、存储器阵列、页、块等)以阻止未来错误。
存储器阵列120可包含数个存储器单元，所述数个存储器单元布置成(例如)一定数目个装置、平面、子块、块或页。举例来说，48GB TLC NAND存储器装置可包含18,592字节(B)的数据/页(16,384+2208字节)、1536页/块、548个块/平面以及四个或多于四个平面/装置。举另一实例，32GB MLC存储器装置(存储两个数据位/单元(即，四个可编程状态))可包含18,592字节(B)的数据/页(16,384+2208字节)、1024页/块、548个块/平面及4个平面/装置，但所需要的写入时间是对应TLC存储器装置的一半且编程/擦除(P/E)循环是对应TLC存储器装置的两倍。其它实例可包含其它数目或布置。在一些实例中，存储器装置或其一部分可选择性地在SLC模式或在所期望的MLC模式(例如TLC、QLC等)中操作。
在操作中，数据通常是以页为单位写入到存储器装置110或从存储器装置110读取，且以块为单位被擦除。然而，可视需要对更大或更小的存储器单元群组执行一或多个存储器操作(例如，读取、写入、擦除等)。存储器装置110的数据传送大小通常被称为页；而主机的数据传送大小通常被称为扇区。
尽管一页数据可包含一定数目个用户数据字节(例如，数据有效负载包含一定数目个数据扇区)及其对应元数据，但页的大小通常仅指代用于存储用户数据的字节数目。举例来说，具有4KB页大小的一页数据可包含4KB的用户数据(例如，假设扇区大小为512B，则为8个扇区)以及与用户数据对应的一定数目个字节(例如，32B、54B、224B等)的元数据，例如完整性数据(例如，错误检测或纠正码数据)、地址数据(例如，逻辑地址数据等)或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同的页大小，或可需要与其相关联的不同数量的元数据。举例来说，不同的存储器装置类型可具有不同的位错误率，这可致使需要不同数量的元数据来确保数据页的完整性(例如，具有较高位错误率的存储器装置可比具有较低位错误率的存储器装置需要更多字节的纠错码数据)。举例来说，多电平单元(MLC)NAND快闪装置可具有比对应的单电平单元(SLC)NAND快闪装置高的位错误率。如此，针对错误数据，MLC装置可比对应的SLC装置需要更多的元数据字节。
图2图解说明3D NAND架构半导体存储器阵列200的实例性示意图，所述3D NAND架构半导体存储器阵列200包含一定数目个存储器单元串(例如，第一A0存储器串205A0到第三A0存储器串207A0、第一An存储器串205An到第三An存储器串207An、第一B0存储器串205B0到第三B0存储器串207B0、第一Bn存储器串205Bn到第三Bn存储器串207Bn等)，所述串组织成块(例如，块A 201A、块B 201B等)及子块(例如，子块A0 201A0、子块An201An、子块B0 201B0、子块Bn201Bn等)。存储器阵列200表示将通常存在于块、装置或其它存储器装置单元中的更大数目个类似结构的一部分。
每一存储器单元串包含在源极线(SRC)235或源极侧选择栅极(SGS)(例如，第一A0SGS 231A0到第三A0SGS 233A0、第一An SGS 231An到第三An SGS 233An、第一B0SGS231B0到第三B0SGS 233B0、第一Bn SGS 231Bn到第三Bn SGS 233Bn等)与漏极侧选择栅极(SGD)(例如，第一A0SGD 226A0到第三A0SGD 228A0、第一An SGD 226An到第三An SGD228An、第一B0SGD226B0到第三B0SGD 228B0、第一Bn SGD 226Bn到第三Bn SGD 228Bn等)之间源极到漏极地在Z方向上堆叠的若干层电荷存储晶体管(例如，浮动栅极晶体管、电荷陷获结构等)。3D存储器阵列200中的每一存储器单元串可沿着X方向布置为数据线(例如，位线(BL)BL0 220到BL2222)且沿着Y方向布置为物理页。
在物理页内，每一层表示存储器单元行，且每一存储器单元串表示列。子块可包含一或多个物理页。块可包含一定数目个子块(或物理页)(例如，128个、256个、384个等)。尽管本文中图解说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三个存储器单元串，且每一串具有8层存储器单元，但在其它实例中，存储器阵列200可包含更多或更少的块、子块、物理页、存储器单元串、存储器单元或层。举例来说，每一存储器单元串可视需要包含更多或更少的层(例如16、32、64、128等)以及位于电荷存储晶体管(例如，选择栅极、数据线等)上方或下方的一或多个额外半导体材料层。举例来说，48GB TLC NAND存储器装置可包含18,592字节(B)的数据/页(16,384+2208字节)、1536页/块、548个块/平面以及四个或多于四个平面/装置。
存储器阵列200中的每一存储器单元视需要包含耦合到(例如，电连接或者操作连接到)存取线(例如，字线(WL)WL00 210A到WL70 217A、WL01 210B到WL71 217B等)的控制栅极(CG)，所述存取线跨越特定层或层的一部分与控制栅极(CG)操作耦合。可使用相应的存取线来存取或控制3D存储器阵列200中的特定层且因此存取或控制串中的特定存储器单元。可使用各种选择线来存取选择栅极的群组。举例来说，可使用A0SGD线SGDA0225A0来存取第一A0SGD 226A0到第三A0SGD 228A0，可使用An SGD线SGDAn 225An来存取第一An SGD 226An到第三An SGD 228An，可使用B0SGD线SGDB0 225B0来存取第一B0SGD 226B0到第三B0SGD228B0，且可使用Bn SGD线SGDBn 225Bn来存取第一Bn SGD226Bn到第三Bn SGD 228Bn。可使用栅极选择线SGS0 230A来存取第一A0SGS 231A0到第三A0SGS 233A0以及第一An SGS 231An到第三An SGS 233An，且可使用栅极选择线SGS1230B来存取第一B0SGS 231B0到第三B0SGS233B0以及第一Bn SGS 231Bn到第三Bn SGS233Bn。
在实例中，存储器阵列200可包含一定数目个半导体材料(例如，多晶硅等)层级，所述半导体材料层级经配置以与每一存储器单元的控制栅极(CG)或阵列的相应层的选择栅极(或者CG或选择栅极的一部分)耦合。可使用位线(BL)与选择栅极的组合等来存取、选择或控制阵列中的存储器单元的特定串，且可使用一或多个存取线(例如，字线)来存取、选择或控制特定串中的一或多个层处的特定存储器单元。
图3图解说明NAND架构半导体存储器阵列的一部分的实例性示意图，所述NAND架构半导体存储器阵列包含多个存储器单元302以及读出放大器或装置360，所述多个存储器单元302布置成串(例如，第一串305到第三串307)及层(例如，图解说明为相应字线(WL)WL0310到WL7 317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等)的二维阵列。举例来说，存储器阵列300可图解说明3D NAND架构半导体存储器装置的存储器单元的一个物理页的一部分的实例性示意图，例如图2中所图解说明。
每一存储器单元串使用相应的源极侧选择栅极(SGS)(例如，第一SGS 331到第三SGS 333)耦合到源极线(SRC)335，且使用相应的漏极侧选择栅极(SGD)(例如，第一SGD326到第三SGD 328)耦合到相应的数据线(例如，第一位线(BL)BL0 320到第三位线BL2322)。尽管在图3的实例中图解说明为具有8个层(例如，使用字线(WL)WL0 310到WL7317)及三个数据线(BL0 326到BL2 328)，但其它实例可视需要包含具有更多或更少的层或数据线的存储器单元串。
在NAND架构半导体存储器阵列中，例如实例性存储器阵列300，可通过感测与含有选定存储器单元的特定数据线相关联的电流或电压变化来存取选定存储器单元302的状态。可使用一或多个驱动器来存取(例如，通过控制电路、一或多个处理器、数字逻辑等)存储器阵列300。在实例中，一或多个驱动器可通过根据期望对特定存储器单元或存储器单元组执行的操作的类型将特定电势驱动到一或多个数据线(例如，位线BL0到BL2)、存取线(例如，字线WL0到WL7)或选择栅极来激活特定存储器单元或存储器单元组。
为将数据编程或写入到存储器单元，可将编程电压(Vpgm)(例如，一或多个编程脉冲等)施加到选定字线(例如，WL4)，且因此施加到耦合到选定字线的每一存储器单元的控制栅极(例如，耦合到WL4的存储器单元的第一控制栅极(CG)341到第三控制栅极343)。编程脉冲可例如以15V或接近15V开始，且在某些实例中可在每一编程脉冲施加期间增加量值。当将编程电压施加到选定字线时，可将电势(例如，接地电势(例如，Vss))施加到定为编程目标的存储器单元的数据线(例如，位线)及衬底(且因此施加到源极与漏极之间的沟道)，从而使得电荷从所述沟道转移(例如，直接注入或福勒-诺德海姆(Fowler-Nordheim，FN)隧穿等)到目标存储器单元的浮动栅极。
相比之下，可将通道电压(Vpass)施加到具有未定为编程目标的存储器单元的一或多个字线，或可将禁止电压(例如，Vcc)施加到具有未定为编程目标的存储器单元的数据线(例如，位线)，例如以禁止电荷从沟道转移到浮动这些非目标存储器单元的栅极。通道电压可根据例如所施加通道电压与定为编程目标的字线的靠近性变化。禁止电压可包含相对于接地电势(例如，Vss)来说的供电电压(Vcc)，例如来自外部源或供应器(例如，电池、模数数模转换器等)的电压。
举例来说，如果将编程电压(例如，15V或更大)施加到特定字线(例如，WL4)，那么可将10V的通道电压施加到一或多个其它字线(例如，WL3、WL5等)，以禁止对非目标存储器单元进行编程，或保有未定为编程目标的这些存储器单元上所存储的值。当所施加编程电压与非目标存储器单元之间的距离增大时，制止对非目标存储器单元进行编程所需的通道电压可减小。举例来说，在将15V的编程电压施加到WL4的情况下，可将10V的通道电压施加到WL3及WL5，可将8V的通道电压施加到WL2及WL6，可将7V的通道电压施加到WL1及WL7等。在其它实例中，通道电压可更高或更低，或者字线数目可更多或更少等。
耦合到数据线(例如，第一位线、第二位线或第三位线(BL0-BL2)320-322)中的一或多者的读出放大器或装置360可通过感测特定数据线上的电压或电流来检测相应数据线中的每一存储器单元的状态。
在施加一或多个编程脉冲(例如，Vpgm)之间，可执行验证操作以确定选定存储器单元是否已达到其预期编程状态。如果选定存储器单元已达到其预期编程状态，那么可禁止进一步编程。如果选定存储器单元尚未达到其预期编程状态，那么可施加额外编程脉冲。如果选定存储器单元在特定数目个编程脉冲(例如，最大数目)之后仍未达到其预期编程状态，那么可将选定存储器单元或者与这些选定存储器单元相关联的串、块或页标记为“有缺陷”。
为擦除存储器单元或存储器单元群组(例如，擦除通常是以块或子块为单位执行)，可将擦除电压(Vers)(例如，通常Vpgm)施加到定为擦除目标(例如，使用一或多个位线、选择栅极等)的存储器单元的衬底(且因此施加到源极与漏极之间的沟道)，同时使目标存储器单元的字线保持在例如接地电势(例如，Vss)电势下，从而使得电荷从目标存储器单元的浮动栅极转移(例如，直接诸如或福勒-诺德海姆(FN)隧穿等)到沟道。
图4图解说明存储器装置400的实例性框图，存储器装置400包含具有多个存储器单元404的存储器阵列402以及一或多个电路或组件，所述电路或组件提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作。存储器装置400可包含行解码器412、列解码器414、读出放大器420、页缓冲器422、选择器424、输入/输出(I/O)电路426及存储器控制单元430。
存储器阵列402的存储器单元404可被布置成块，例如第一块402A及第二块402B。每一块可包含若干子块。举例来说，第一块402A可包含第一子块402A0及第二子块402An，且第二块402B可包含第一子块402B0及第二子块402Bn。每一子块可包含一定数目个物理页，每一页包含一定数目个存储器单元404。尽管本文中图解说明为具有两个块，每一块具有两个子块，且每一子块具有一定数目个存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少的块、子块、存储器单元等。在其它实例中，存储器单元404可被布置成一定数目个行、列、页、子块、块等，且使用存取线406、第一数据线410或者一或多个选择栅极、源极线等来存取。
存储器控制单元430可根据经由控制线432接收到的一或多个信号或指令(例如，包含指示所期望操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号)或经由一或多个地址线416接收到的地址信号(A0到AX)来控制存储器装置400的存储器操作。在存储器装置400外部的一或多个装置可对控制线432上的控制信号或地址线416上的地址信号的值进行控制。在存储器装置400外部的装置的实例可包含但不限于主机、存储器控制器、处理器或者图4中未图解说明的一或多个电路或组件。
存储器装置400可使用存取线406及第一数据线410来将数据传送到(例如，写入或擦除)存储器单元404中的一或多者，或者传送(例如，读取)来自存储器单元404中的一或多者的数据。行解码器412及列解码器414可自地址线416接收地址信号(A0到AX)并对所述地址信号进行解码，可确定将存取存储器单元404中的哪些，且可将信号提供到存取线406(例如，多个字线(WL0到WLm)中的一或多者)或第一数据线410(例如，多个位线(BL0到BLn)中的一或多者)中的一或多者，例如上文所描述。
存储器装置400可包含读出电路系统，例如读出放大器420，所述读出电路系统经配置以使用第一数据线410来确定存储器单元404上的数据的值(例如，读取)，或确定将写入到存储器单元404的数据的值。举例来说，在选定存储器单元串404中，读出放大器420中的一或多者可响应于在存储器阵列402中通过选定串流动到数据线410的读取电流而读取选定存储器单元404中的逻辑电平。
在存储器装置400外部的一或多个装置可使用I/O线(DQ0-DQN)408、地址线416(A0-AX)或控制线432与存储器装置400进行通信。输入/输出(I/O)电路426可使用I/O线408根据例如控制线432及地址线416来将数据值传送在存储器装置400中或从存储器装置400传送出去，例如传送在页缓冲器422或存储器阵列402中或从页缓冲器422或存储器阵列402传送出去。页缓冲器422可先存储从存储器装置400外部的一或多个装置接收到的数据，然后将数据编程到存储器阵列402的相关部分中，或者可先存储从存储器阵列402读取的数据，然后将数据传输到存储器装置400外部的一或多个装置。
列解码器414可接收地址信号(A0-AX)并将其解码成一或多个列选择信号(CSEL1-CSELn)。选择器424(例如，选择电路)可接收所述列选择信号(CSEL1-CSELn)并将表示从存储器单元404读取或将被编程到存储器单元404中的数据值的数据选择在页缓冲器422中。可使用第二数据线418在页缓冲器422与I/O电路426之间传送选定数据。
存储器控制单元430可从外部源或供应器(例如，内部或外部电池、模数数模转换器等)接收正供电信号及负供电信号，例如供电电压(Vcc)434及负供电(Vss)436(例如，接地电势)。在某些实例中，存储器控制单元430可包含用以在内部提供正供电信号或负供电信号的调节器428。
图5图解说明实例性机器500的框图，可在所述实例性机器500上执行本文中所论述的技术(例如，方法)中的任一者或多者。在替代性实施例中，机器500可用作独立的装置或可连接(例如，网络连接)到其它机器。在网络连接部署中，机器500可以服务器机器、客户端机器的容量操作，或者在服务器-客户端网络环境中操作。在实例中，机器500可在对等(P2P)(或其它分布式)网络环境中用作对等机器。机器500可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网页器具、IoT装置、汽车系统或能够执行指定所述机器进行的动作的指令(依序的或以其它方式)的任何机器。此外，虽然仅图解说明了单个机器，但还应将术语“机器”理解为包含个别地或联合地执行一组(或多组)指令以执行本文中所论述的方法中的任一者或多者的任何机器组群。
本文中所描述的实例可包含逻辑、组件、装置、封装或机构，或者可由上述各项操作。电路系统是以包含硬件(例如，简单电路、门、逻辑等)的有形实体实施的电路组群(例如，组)。电路系统组成可随时间而灵活改变且具备潜在的硬件可变性。电路系统包含可在操作时单独地或组合地执行特定任务的部件。在实例中，件电路系统的硬可经永久设计以实施特定操作(例如，硬连线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，所述可变连接的物理组件包含经物理修改(例如，磁性修改、电修改、可移动地放置质量不变粒子等)以对特定操作的指令进行编码的计算机可读媒体。在对物理组件进行连接时，硬件构成的潜在电性质发生改变，例如从绝缘体改变成导体或反之亦然。指令使得参与硬件(例如，执行单元或加载机构)能够经由可变连接以硬件形式形成电路系统的部件，以在操作时实施特定任务的部分。因此，当装置在操作时，计算机可读媒体是通信耦合到电路系统的其它组件。在实例中，所述物理组件中的任一者可用于一个以上电路系统的一个以上部件中。举例来说，在操作时，执行单元可在一个时间点处用于第一电路系统的第一电路，且在不同时间处由所述第一电路系统的第二电路或由第二电路系统中的第三电路再次使用。
机器(例如，计算机系统)500(例如，主机装置105、存储器装置110等)可包含硬件处理器502(例如，中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合，例如存储器控制器115等)、主存储器504及静态存储器506，上述各项中的一些或全部可经由互连链路(例如，总线)508彼此通信。机器500可进一步包含显示器单元510、字母数字输入装置512(例如，键盘)及用户界面(UI)导览装置514(例如，鼠标)。在实例中，显示器单元510、输入装置512及UI导览装置514可以是触摸屏显示器。机器500可另外包含存储装置(例如，驱动单元)521、信号产生装置518(例如，扬声器)、网络接口装置520以及一或多个传感器516，例如全球定位系统(GPS)传感器、指南针、加速度计或其它传感器。机器500可包含与一或多个外围装置(例如，打印机、卡读取器等)进行通信或控制所述一或多个外围装置的输出控制器528，例如串行通信(例如，通用串行总线(USB)、并行通信或其它有线或无线(例如，红外线(IR)、近场通信(NFC)等)连接。
存储装置521可包含机器可读媒体522，机器可读媒体522上存储有一或多组数据结构或指令524(例如，软件)，所述数据结构或指令524体现本文中所描述的技术或功能中的一或多者，或者由本文中所描述的技术或功能中的一或多者利用。指令524在由机器500执行期间还可完全或至少部分地驻存在主存储器504内、静态存储器506内或硬件处理器502内。在实例中，硬件处理器502、主存储器504、静态存储器506或存储装置521中的一者或任何组合可构成机器读取媒体522。
虽然机器可读媒体522被图解说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令524的单个媒体或多个媒体(例如，中心式或分布式数据库，或相关联高速缓冲存储器及服务器)。
术语“机器可读媒体”可包含能够存储、编码或实施供机器500执行的指令且使得机器500执行本发明的技术中的任一者或多者的任何媒体，或者能够存储、编码或实施这些指令所使用或与这些指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器以及光学媒体及磁性媒体。在实例中，有质量机器可读媒体包括具有不变质量(例如，静止质量)的多个粒子的机器可读媒体。因此，有质量机器可读媒体不是暂时性传播信号。有质量机器可读媒体的具体实例可包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可移除盘；磁光学盘；以及CD-ROM及DVD-ROM盘。
存储在存储装置521上的指令524(例如，软件、程序、操作系统(OS)等)或其它数据可由存储器504存取以供处理器502使用。存储器504(例如，DRAM)通常是快速的，但是易失性的，且因此是与适合于长期存储(包含在“关断”状况中时)的存储装置521(例如，SSD)不同类型的存储器件。由用户或机器500使用的指令524或数据通常加载在存储器504中以供处理器502使用。当存储器504变满时，可分配来自存储装置521的虚拟空间以对存储器504做出补充；然而，由于存储装置521通常比存储器504慢，且写入速度通常是读取速度的至少两倍慢，因此使用虚拟存储器可因存储装置延时而极大地降低用户体验(与存储器504(例如DRAM)形成对比)。此外，将存储装置521用作虚拟存储器可极大地缩短存储装置521的可使用寿命。
与虚拟存储器形成对比，虚拟存储器压缩(例如，
Figure BDA0002111603500000161
核心特征“ZRAM”)使用存储器的一部分作为压缩块存储器件，以避免分页到存储装置521。压缩块中发生分页直到必须将这些数据写入到存储装置521为止。虚拟存储器压缩增大了存储器504的可使用大小，同时减少存储装置521的损耗。
经优化以用于移动电子装置或移动存储器件的存储装置通常包含MMC固态存储装置(例如，微型安全数字(微型SDTM)卡等)。MMC装置包含与主机装置连接的一定数目个并行接口(例如，8位并行接口)，且通常是可从主机装置移除且分离的组件。相比之下，eMMCTM装置附接到电路板且被视为主机装置的组件，具有与基于ATATM(串行AT(高级技术)附件或SATA)的SSD装置相媲美的读取速度。然而，对移动装置性能的要求不断提高，(例如)以完全启用虚拟装置或增强现实装置，利用不断提高的网络速度等。响应于此要求，存储装置已从并行通信接口转变为串行通信接口。通用闪存(UFS)装置(包含控制器及固件)使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口来与主机装置进行通信，从而进一步促成更大的读取/写入速度。
可经由通信网络526进一步传输或接收指令524，所述通信网络526使用经由利用一定数目个传送协议(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)中的任一者的的网络接口装置520的传输媒体。实例性通信网络可包含局域网(LAN)、广域网(WAN)、包数据网络(例如，因特网)、移动电话网(例如，蜂窝网络)、普通老式电话(POTS)网络及无线数据网(例如，被称为
Figure BDA0002111603500000162
的电气电子工程师学会(IEEE)802.11标准家族、被称为
Figure BDA0002111603500000163
的IEEE 802.16标准家族)、IEEE802.15.4标准家族、对等(P2P)网络等等。在实例中，网络接口装置520可包含连接到通信网络526的一或多个物理插口(例如，以太网插口、同轴插口或电话插口)或一或多个天线。在实例中，网络接口装置520可包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者进行无线通信。
图6是包括主机605及存储器系统610的系统600的框图。主机605通过接口620耦合到存储器系统610。存储器系统610可包含通过总线627耦合到存储器装置612-1、612-2、612-3、612-4、612-5及612-6的控制器615。尽管图6中展示了6个存储器装置，但存储器系统610可被实施有多于或少于6个存储器装置，即存储器系统610可包括一或多个存储器装置。控制器615可包含或可被结构为一或多个处理器。控制器615可包括具有代码的固件625，所述代码用以至少管理存储器装置612-1、612-2、612-3、612-4、612-5及612-6。另一选择是，固件625可驻存在存储器系统610上，与控制器615分离但耦合到控制器615，或固件625可分布在具有固件组件的存储器系统610中，所述固件组件例如但不限于代码，包含控制器615中的一或多个组件。固件625可包含具有指令的代码，所述指令可由控制器执行以对存储器装置612-1、612-2、612-3、612-4、612-5及612-6进行操作。所述指令可包含用以执行算法以执行多种块擦除中的一或多个类型的指令，如本文中所教示。
系统600及其组件可被结构成若干种不同的布置。举例来说，系统600可被布置有各种类型的组件，所述组件包括主机605、接口620、存储器系统610、存储器装置612-1、612-2、612-3、612-4、612-5及612-6、控制器615以及总线627。主机605可包括一或多个处理器，所述处理器的类型可不同。接口620可被布置成(但不限于)高速外围组件互连(PCIe)接口。存储器系统610可以是但不限于SSD。存储器装置612-1、612-2、612-3、612-4、612-5及612-6可以是NAND存储器装置。控制器615可包含或被结构为与存储器装置612-1、612-2、612-3、612-4、612-5及612-6兼容的一或多种类型的处理器。总线627可以是用于是NAND快闪存储器装置的存储器装置612-1、612-2、612-3、612-4、612-5及612-6的ONFI总线。
在各种实施例中，固件625可具有指令，所述指令可由控制器615执行以对存储器装置612-1、612-2、612-3、612-4、612-5及612-6中的一个存储器装置进行操作，所述存储器装置可扩展为存储器装置的组合，其中指令可包含用以产生一组初始参数的操作，所述初始参数用于擦除存储器装置的多个存储器块且对所述多个块执行擦除及验证操作。
在各种实施例中，可通过多个块响应于控制器615接收到对多个块执行擦除及验证操作的命令而依序擦除并验证每一块来执行所述擦除及验证操作。所述命令可以是具有与其相关联的多个待擦除块的识别码的单个命令。主机605可经布置以可操作而产生由控制器615以操作方式接收的命令，且通信接口620经布置以将所述命令从主机605传输到控制器615。
基于固件625中的指令的用于依序进行擦除及验证操作的操作可包含关于列表中、范围中所识别的多个存储器块或按照所有用户指定存储器块的指令。产生所述一组初始参数的操作可包含：按照块列表中的条目识别所述多个块，所述列表具有一定数目个块；识别所述一定数目个块中的第一块以进行擦除；及产生与将擦除的块数目相等的计数限制。
执行擦除及验证操作的操作可包含：从所述第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述列表中的下一块；在擦除并验证每一块之后，将块计数器的计数增加“1”；及当块计数器的计数大于计数限制时，终止对多个块的擦除及验证操作。基于固件625中的指令的用于依序进行擦除及验证操作的操作可包含关于列表中、范围中所识别的多个存储器块或按照所有用户指定存储器块的指令。产生所述一组初始参数的操作可包含：按照块列表中的条目识别多个块，所述列表具有一定数目个块；识别所述一定数目个块中的第一块以进行擦除；及产生与将擦除的块数目相等的计数限制。
执行擦除及验证操作的操作可包含：从第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到列表的下一块；在擦除并验证每一块之后，将块计数器的计数增加“1”；及当块计数器的计数大于计数限制时，终止对所述多个块的擦除及验证操作。
在依序进行擦除及验证操作时产生所述一组初始参数的操作可包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为擦除多个块时的结束块。在依序进行擦除及验证操作时执行擦除及验证操作的操作包含：针对连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述连续块中的下一块；及在擦除第二块之后终止擦除及验证操作。
在依序进行擦除及验证操作时产生所述一组初始参数的操作可包含：识别芯片擦除操作，其中依序擦除中的起始块是存储器装置的块零且依序擦除中的结束块是存储器装置的最后块。块零及结束块可与用户可存取存储器块相关。
在各种实施例中，固件625可具有指令，所述指令可由控制器615执行以对存储器装置612-1、612-2、612-3、612-4、612-5及612-6中的一个存储器装置进行操作，所述存储器装置可扩展到存储器装置的组合，其中所述指令可包含以下操作：产生擦除存储器装置的多个块的一组初始参数；将擦除脉冲同时提供到多个块中的每一块；及在发出所述擦除脉冲之后，串行验证多个块中的每一块的擦除。
产生所述一组初始参数可包含：以若干种不同的格式识别用于擦除的多个块，所述格式可支持进行擦除操作的方法。产生所述一组初始参数可包含：按照块列表识别多个块以进行擦除。产生所述一组初始参数可包含：识别连续块中的第一块作为擦除多个块的起始块；及识别连续块中的第二块作为擦除多个块的结束块。产生所述一组初始参数可包含：识别芯片擦除操作，其中在擦除时，起始块是存储器装置的块零且结束块是存储器装置的最后块。块零及结束块可与用户可存取存储器块相关。
操作可包含以下操作：在擦除多个块时，响应于确定多个块中的一个块通过验证而将所述块设置为不可用，以接收另一擦除脉冲。所述操作可包含以下操作：将在擦除之后通过验证的每一块标记为不良块以使相应块不可用以接收另一擦除脉冲。操作可包含以下迭代程序：将在擦除之后未通过验证的块维持为可用块，以接收另一擦除脉冲；针对可用块产生额外擦除脉冲，并在产生所述额外擦除脉冲之后串行验证可用块；及将在额外擦除脉冲之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。在确定多个块中的每一块皆被标记为不良块之后或在确定达到迭代程序的最大回路计数之后，可立即结束所述迭代程序。
固件625可包含以若干种不同格式识别用于擦除的多个块的指令，所述格式例如但不限于本文中所论述的不同格式。固件625可包含关于识别多个存储器块以供擦除的不同格式中的每一者的指令，所述指令以依序擦除及验证方法执行擦除操作、以并行擦除及串行验证方法执行擦除操作，且以芯片擦除方法执行擦除操作。固件625可包含一或多个参数，所述一或多个参数可用作选择选项来选择性地选择供擦除的多个块的呈现格式且针对所述擦除选项而选择性地选择算法。可存储在存储器系统610中的这些参数允许固件625使用不同的方法直接擦除含多个块的不同组，所述不同的方法是由针对由控制器615执行的不同算法所存储的码界定。多个块可以是存储器系统610的一或多个存储器装置上的多个块。
图7是擦除存储器装置的多个存储器块的实例性方法700的实施例的特征的流程图。方法700可经由固件中的指令来执行，所述固件针对存储器系统的控制器且由所述控制器执行。控制器可以是或可包含一或多个处理器。控制器可被布置为用于存储器装置或存储器装置及存储器系统中的其它存储器装置的存储器控制器。可关于与图1到6中的任一者相关联的系统的存储器装置的存储器的块进行方法700或与方法700类似的方法。
在710处，产生用于擦除存储器装置的多个存储器块的一组初始参数。在720处，通过响应于接收到对多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
方法700或与方法700类似的方法的变化形式可包含一定数目个不同实施例，所述不同实施例可根据这些方法的应用及/或实施这些方法的系统架构来加以组合。这些方法可包含：产生所述一组初始参数，其包含按照块列表中的条目识别多个块，其中所述列表具有一定数目个块；识别所述一定数目个块中的第一块以进行擦除及验证；及产生与将擦除及验证的块数目相等的计数限制。可针对列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到列表中的下一块，其中擦除及验证操作开始于第一块。此方法可包含：在擦除并验证每一块之后将块计数器的计数增加“1”；及当块计数器的计数大于计数限制时，终止擦除及验证操作。
方法700或与方法700类似的方法的变化形式可包含：产生所述一组初始参数，其包含识别连续块中的第一块作为擦除并验证所述多个块的起始块；及识别连续块中的第二块作为擦除并验证多个块时的结束块。可针对连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到连续块中的下一块。可在擦除第二块之后终止擦除及验证操作。
方法700或与方法700类似的方法的变化形式可包含：产生所述一组初始参数，其包含识别芯片擦除操作，其中依序擦除及验证中的起始块是存储器装置的块零且结束块是存储器装置的最后块。
图8是擦除存储器装置的多个存储器块的实例性方法800的实施例的特征的流程图。所述方法可经由固件中的指令来执行，所述固件用于存储器系统的控制器且所述存储器执行。所述控制器可以是或可包含一或多个处理器。所述控制器可被布置为用于存储器装置或存储器装置及存储器系统中的其它存储器装置的存储器控制器。可关于与图1到6中的任一者相关联的系统的存储器装置的存储器的块进行方法800或与方法800类似的方法。
在810处，产生用于擦除存储器装置的多个存储器块的一组初始参数。在820处，针对多个块中的每一块同时提供擦除脉冲。在830处，在发出擦除脉冲之后，串行验证多个块中的每一块的擦除。
方法800或与方法800类似的方法的变化形式可包含一定数目个不同实施例，所述一定数目个不同实施例可根据这些方法的应用及/或实施这些方法的系统架构来加以组合。这些方法可包含产生所述一组初始参数，其包含在块列表中识别用于多个块以进行擦除。这些方法可包含产生所述一组初始参数，其包含识别连续块中的第一块作为擦除所述多个块的起始块；及识别连续块中的第二块作为擦除多个块的结束块。这些方法可包含：产生所述一组初始参数，其包含识别芯片擦除操作，其中依序擦除时的起始块是存储器装置的块零且结束块是存储器装置的最后块。
方法800或与方法800类似的方法的变化形式可包含：在擦除多个块时响应于确定多个块中的一个块通过验证而将所述块设置为不可用以接收另一擦除脉冲。这些方法可包含：将在擦除之后通过验证的每一块标记为不良块以在通过验证之后使相应块不可用以接收另一擦除脉冲。具有标记过程的这些方法可包含进行迭代程序，其中所述迭代程序包含：将在擦除之后未通过验证的所述块维持为可用块，以接收另一擦除脉冲；针对所述可用块产生额外擦除脉冲且在产生额外擦除脉冲之后串行验证可用块；及将在额外擦除脉冲之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。可在确定多个块中的每一块均被标记为不良块或确定达到迭代程序的最大回路计数之后立即结束所述迭代程序。
图9是依序地擦除存储器装置的多个存储器块的实例性方法900的实施例的特征的流程图。可在于存储器系统处(举例来说，在存储器系统610处)从图6中所图解说明的主机605接收到命令之后进行对多个块的擦除。所接收到的命令可以是具有与用于擦除多个块的控制信号相关联的单个命令，但不接收关于擦除这些多个块的进一步命令。可在接收到所述命令之后使用存储在固件中的算法执行且由存储器系统的控制器来执行擦除程序，举例来说，此算法可存储在FW 625中且可由图6的控制器615执行。
在905处，将擦除操作的参数初始化。将关于起始及停止限制或关于多个待擦除块的列表中的地址的内部变量初始化。可随命令一起提供多个块的识别码以执行擦除。初始化也可包含布置对多个块的擦除操作以使用依序擦除及验证算法及/或选择使用RMBE、LMBE或CE。在RMBE中，可识别起始块地址及停止块地址以界定RMBE操作的起始及停止。在LMBE中，识别待擦除存储器块的列表，且确定列表中的块数目，且建立将所述块数目设置为阈值的块计数器，以使用所述块计数器界定擦除操作的结束。在CE中，在存储在固件中的算法中，所述算法考虑被分配为用户存储器的存储器块，所述算法可具有从零块起始到最后块的存储器地址。在依序擦除操作中，擦除的起始块可被设置为等于用户块的“零”块，且结束块可被设置为等于用户块的最后块。可将用户块的最后块硬译码在固件中。当运行CE时，由于所有的用户块均被擦除，因此主机独立于NAND几何形状，即块数目。
在选定了依序擦除及验证方法的情况下将参数初始化之后，对列表中、范围中所包含的块或针对所有的用户块在算法回路中进行算法的执行。由于外部装置或设备将多个块的识别码提供到存储器系统以用于进行RMBE或LMBE，因此所述列表或范围可被称为用户列表或用户范围。
在910处，确定是否已根据RMBE、LMBE或CE的使用擦除了用户列表的所有块、范围中的所有块或所有用户块。如果所述确定为“是”，即所有块均被擦除，那么在930处，结束对依序擦除及验证算法的执行且处理器返回执行存储器系统的其它功能，所述其它功能可包含响应于接收到的另一命令而进行额外多个块擦除或芯片擦除。在于存储器装置中进行擦除操作期间，处理器可执行所述存储器装置的其它功能或所述存储器装置所在的存储器系统中的其它存储器装置的功能。如果所述确定为“否”，那么处理器继续执行选定算法的回路。在一些实施例中，如果选定算法是存储器系统的固件中的唯一MBE算法，那么此算法是实际的选择。就最初通过回路而言，按照对范围进行处理的次序将作为所述范围中的第一块而被操作的块或者说第一块与块计数器的开始相关。
在915处，从所述列表或范围获得将被处理的当前块的块地址的识别码，且此更新供处理的当前块。更新当前块可包含标记此当前块及/或从所述列表或范围移除先前处理的块(对于CE来说，所述范围是所有的用户块)。在920处，对具有当前块地址的块进行擦除，且在继续进行到列表或范围中的下一块之前先对此块进行验证。
在925处，标注可能处理的下一块且回路进行到910。对于RMBE来说，可产生与存储器中的下一块地址相等的块地址且使用所产生的块地址来进一步擦除多个块中的块，或者用作处理所述回路时的中断条件。对于LMBE来说，可更新块计数器以用于识别将处理的下一块，或作为处理所述回路时的中断条件。对于CE来说，可产生与存储器中的下一块地址相等的块地址，且使用所产生的块地址来进一步擦除多个块中的块，或用作处理所述回路时的中断条件。对于CE来说，如果当前擦除的块是最后块，那么即使存储器可能并不具有此地址仍可将下一块设置为最后块地址或设置为超出最后块地址的地址，或者如果存储器中存在大于用户块的最后块的地址的块地址，那么可将下一块设置为超出最后用户块的地址的地址。
在910处，根据RMBE、LMBE、或CE的使用确定是否已擦除了用户列表中的所有块、范围中的所有块或所有用户块，作为回路中迭代过程的一部分。此确定提供退出回路的中断条件。对于RMBE来说，中断条件是确定在回路中的925处设置的实际的块大于正被擦除的多个块的所识别范围的结束块。即，范围中的块的指针依据在925处设置的下一块指出所述范围。对于LMBE来说，当在925处设置的块计数器中的计数大于在初始化时的阈值计数时，出现中断条件，其中所述阈值是块条目列表中块条目的数目。对于CE来说，中断条件是确定回路中的925处设置的实际块是用户块的最后块或地址大于最后用户块的地址。
图10是实例性方法1000的实施例的特征的流程图，实例性方法1000擦除具有并行擦除操作的存储器装置的多个存储器块。可在于存储器系统处(例如在存储器系统610处)从图6中所图解说明的主机605接收到命令之后进行多个块的擦除。所接收到的命令可以是具有用于擦除多个块的相关联控制信号的单个命令，但不接收关于擦除这些多个块的进一步命令。在接收到所述命令之后，可使用存储在固件中的算法执行且由存储器系统的控制器执行擦除程序，举例来说，此算法可存储在FW 625中且由图6的控制器615执行。
在包含并行擦除操作的实施例中，可将擦除脉冲同时施加到一串块(其是被指定擦除的多个块)，以使得并行擦除这些块。在发出擦除脉冲之后，可对所述块进行串行验证。串行验证是从起始块到结束块对块进行逐个验证的过程。可阻止通过验证的块接收用于验证的另一擦除脉冲。可将通过擦除验证的块标记为不良。此允许在并行擦除操作中使用块停用锁存器(BDL)，这与使得在用户操作时无法对未选定块(例如，不良块)进行写入或读取的一些过程类似。对于通过擦除验证的这些块来说，可为每一此种块设置BDL，且块充当未选定块，其中这些块不接收针对未通过验证的块发出的另一擦除脉冲。此外，通过块可仍处于验证回路中，这是因为其BDL状态(例如BDL＝1)不允许对这些块执行动作。
可给予所述一组最初所识别的多个块中未通过其擦除验证处理的块另一擦除脉冲。如果一或多个BDL仍为零，从而允许操作存取其对应块，则算法可继续循环，其中循环包含施加擦除脉冲及擦除验证。当所有的BDL均被设置为停用输出状态时或当达到最大回路计数时(此举可定义算法的中断条件)，可结束用于并行擦除及串行验证的算法。如果算法因超时状况而结束，那么可通过读回未通过验证块的BDL信息来检索所述未通过验证块。
在1005处，将用于擦除操作的参数初始化。将关于起始及停止限制或关于多个待擦除块的列表中的地址的内部变量初始化。可与命令一起提供多个块的识别码以执行擦除。这些限制可用于为对多个块进行擦除操作而选定的操作的串行验证部分。初始化可选择使用RMBE、LMBE或CE。在RMBE中，可识别起始块地址及停止块地址以界定进行RMBE操作的块范围的起始及停止。在LMBE中，识别待擦除存储器块的列表。在CE中，算法考虑被分配为用户存储器的存储器块，所述用户存储器可具有从零块起始到最后块的存储器地址。在CE中，可将用于擦除的起始块设置成等于用户块的零块，且可将结束块设置成等于用户块的最后块。用户块的最后块可被硬译码在固件中。
在1007处，将所有块标记为不良，其中块是用户块。在CE中，由于所有块被擦除，因此可跳过将所有块标记为不良。在1009处，撤销标记多个块的列表中或多个块的范围中的所有块。在CE中跳过标记程序使得撤销标记所有块。在执行并行擦除/串行验证算法期间，对1007及1009处的操作进行组合会提供存储器装置的未处于擦除列表中或擦除范围中的存储器块，所述存储器块未被选定来进行存储器操作。存储器块的标记将输入信号提供到存储器块的BDL，所述输入信号撤销选择用于存储器操作的存储器块。举例来说，经标记存储器块的BDL可具有在未选定状态中的值“1”，此与存储器装置的其它过程中的不良块状态类似。
在1010处，确定是否已擦除了用户列表的所有块、范围的块或所有用户块。所述确定可基于确定在1009处未标记的所有存储器块的所有BDL现在是否处于标记状态中，标记状态可对应于等于“1”的BDL。另一选择是，BDL可被结构化为逻辑电路，其提供对应于“0”的未选定状态。处于标记状态中的所有BDL提供算法回路的中断条件。如果所述确定为“是”，即所有块均被擦除，则执行存储在固件中的算法的处理器可开始操作以结束所述算法。算法的结束也可由设置到算法中的中断条件起动，所述中断条件是达到最大回路计数。为开始擦除过程的结束，在确定已擦除了被识别以进行擦除的所有块之后，可在1029处立即将存储器装置上的所有块上的标记复位。在1029处的复位撤销标记存储器块的情况下，将存储器的所有存储器块置于作为存储器块正常使用的状况中。从1019开始，并行擦除及串行验证算法的执行结束，且在1030处处理器返回执行存储器系统的其它功能，所述其它功能可包含响应于另一命令接收的额外多个块擦除或芯片擦除。在于存储器装置中进行擦除操作期间，处理器可执行存储器装置的其它功能，或所述存储器装置所在的存储器系统的其它存储器装置的功能。
如果在1010处所述确定为“否”，那么处理器继续执行选定并行擦除/串行验证算法的回路。在一些实施例中，如果选定算法是存储器系统的固件中的唯一MBE算法，那么此算法是实际的选择。在1013处，选择存储器的所有块。在1014处，施加擦除脉冲。尽管在1013处选择了所有块，但仅未标记块接收并行施加到所述未标记块的擦除脉冲。在并行施加擦除脉冲之后，在1002处确定是否已验证了接收到擦除脉冲的所有块。如果所述确定为“是”，那么算法在1010处再次检查是否擦除了所有块。
如果关于是否已验证了所有块的确定，在1002处所述确定为“否”，那么在1015处，从列表或范围获得将处理的当前块的块地址，且更新用于处理的此当前块。在1020处，使具有当前块地址的块经受擦除验证。At在1035处，确定当前块地址下的块是否通过擦除验证。
如果1035处的确定为“是”，即当前块通过擦除验证，那么对当前块进行标记使得当前块将不经受擦除验证。可将当前块标记为不良块。在对当前块进行标记之后，在1045处，可从经受擦除验证的列表移除当前块。从1045开始，可选择列表中的下一块以在1025处继续验证处理。从1025开始，算法可再次确定在1002处是否验证了所有块。
如果1002处的进一步确定为“是”，那么迭代程序可在1010处再次确定是否擦除了所有块。如果1002处的进一步确定为“否”，那么迭代程序继续进行以在1015处再次得到下一块地址且更新下一块地址以作为在1020处进行擦除验证的当前块地址，且在1035处确定擦除验证是否成功。
图11是图解说明用以擦除多个块的并行擦除/串行验证算法中所使用的块停用锁存器1100的实施例的框。块停用锁存器1100可包含AND逻辑门1134，AND逻辑门1134用以接收块的块标记的反相值，所述块标记是在将擦除脉冲施加到多个块之后对所述块执行成功的擦除验证而做出。AND逻辑门1134可具有用以从地址解码器1123接收块选择的输入。将与输入到AND逻辑门1134的块标记对应的块地址提供到地址解码器1123以产生去往AND逻辑门1134的块选择。AND逻辑门1134可输出块启用信号，所述块启用信号具有两个值中的一者，其中一个值启用块且另一值启用存储器操作中所涉及的块。
图12使用擦除具有并行擦除操作的存储器装置的多个存储器块的实例性方法来模拟两个不同类型的存储器组件的擦除时间。曲线1250针对替换栅极NAND来展示以百分比计的擦除时间缩短对并行擦除的块数目。曲线1255针对浮动栅极NAND来展示以百分比计的擦除时间缩短对并行擦除的块数目。擦除时间节省往往是比率tPULSE/tBERS，其中tPULSE是擦除脉冲的脉冲宽度且tBERS是块擦除时间。认为，tBERS
Figure BDA0002111603500000251
t脉冲+tVFY，其中tVFY是擦除验证的时间。
图13图解说明用于列表式多块擦除的实例性命令结构1360的实施例。实例性命令结构1360可包含待擦除的一定数目个(N个)块的块地址，其中N大于或等于2的整数。在实例性命令结构1360中，设置特征命令字段1361及特征地址字段1362在每一块地址槽1363-0、1363-1、1363-2…之前，设置特征命令字段1361及特征地址字段1362将块地址彼此分隔开。特征地址(FA)是分别使用设置特征命令或得到特征命令来识别特征以修改或传回参数的地址。
通过使用设置特征命令，产生去往存储器系统(例如，存储器系统610)的数据的用户(例如，图6的主机605或其它装置)可将待擦除块的列表填充在存储器系统中的暂存空间1365。暂存空间1365包含状态旗标。针对列表中给定的地址的设置旗标(SETF)命令可用于将状态旗标初始化为有效(V)，以传达出给定地址是有效的且与此给定地址对应的块将被擦除。所实施的LMBE算法可基于依据给定地址进行的擦除操作的结果而针对给定地址将状态旗标更新为通过(P)或未通过(F)。在由处理器关于以用于多次擦除存储器块代码的形式存储在固件中的指令而执行的算法结束时，主机可依据得到特征命令通过存取暂存空间1365来检索对存储器块进行的擦除操作的擦除结果。
图14图解说明用于范围式多块擦除的实例性命令结构1470的实施例。实例性命令结构1470可包含界定待擦除块的范围的起始块及停止块的块地址。在实例性命令结构1470中，设置特征命令字段1471及特征地址字段1472在块地址槽1473-0及1473-1之前。
通过使用设置特征命令，产生去往存储器系统(例如，存储器系统610)的数据的用户(例如，图6的主机605或其它装置)可将对由根据起始块地址及停止块地址的范围界定的多个块的擦除操作的结果填充在存储器系统中的暂存空间。在最后验证操作之后，暂存空间可因针对多个块执行擦除算法的指令而填充有未通过验证块的块地址，所述指令以代码的形式存储在存储器系统的固件中。如果未通过验证的数目超出暂存空间的大小，可将旗标设置为特殊值。这可能是存储器装置崩溃的极端情形，或操作条件不合规格且未通过验证块的这些块地址对于错误处置而言无用处。在多块擦除算法结束时，主机可依据得到特征命令通过存取暂存空间来检索擦除结果。
固件可包括指令，例如微代码，所述指令在由控制器或处理器执行时，可使得执行操作，所述操作包括与耦合到与图1到6中的任一者相关联的主机的存储器系统的存储器装置的多个块擦除操作相关联的操作、方法700到方法1000、与方法700到1000类似的方法、其它方法以及本文中所教示的相关联装置结构及数据结构。
在各种实例中，本文中所描述的组件、控制器、处理器、单元、引擎或表可包含物理电路系统或存储在物理装置上的固件等等。本文中所使用的“处理器”意指任何类型的计算电路，例如但不限于：微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路(包含处理器群组或多核心装置)。
如本文中所使用，操作存储器单元包含对存储器单元进行读取、写入或擦除。将存储器单元置于预期状态中的操作在本文中被称为“编程”，且可包含写入到存储器单元或从所述存储器单元擦除(例如，存储器单元可被编程为已擦除状态)。
根据一或多个实施例，位于存储器装置内部或外部的存储器控制器(例如，处理器、控制器、固件等)能够确定(例如，选择、设置、调整、计算、改变、清除、传达、调适、导出、界定、利用、修改、施加等)耗损周期数量或耗损状态(例如，记录耗损周期，在发生存储器装置的操作时对所述操作进行计数，跟踪由所述控制器起动的存储器装置的操作，评估与耗损状态对应的存储器装置特性等)。
根据一或多个实施例，存储器存取装置可经配置以通过每一存储器操作将耗损周期信息提供到存储器装置。存储器装置控制电路系统(例如，控制逻辑)可经编程以补偿与耗损周期信息对应的存储器装置性能改变。存储器装置可接收耗损周期信息且响应于耗损周期信息而确定一或多个操作参数(例如，值、特性)。
本文中所描述的方法实例可至少部分地由机器实施或由计算机实施。一些实例可包含编码有指令的计算机可读媒体或机器可读媒体，所述指令可操作以对电子装置进行配置以执行以上实例中所描述的方法。此类方法的实施方案可包含代码，例如微代码、汇编语言代码、较高级语言代码等等。此代码可包含用于执行各种方法的计算机可读指令。所述代码可形成计算机程序产品的部分。此外，可在例如执行期间或在其它时间将所述代码有形地存储在一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可包含但不限于：硬盘、可移除磁盘、可移除光盘(例如，压缩盘及数字视频盘)、磁带盒、存储卡或存储条、随机存取存储器(RAM)、只读存储器(ROM)、固态驱动器(SSD)、通用快闪存储(UFS)装置、嵌入式MMC(eMMC)等。
以下是根据本文中的教示的方法、设备及系统的实例性实施例。
实例性系统1可包括：控制器；存储器装置；及固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：产生用于擦除所述存储器装置的多个存储器块的一组初始参数；及通过响应于所述控制器接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块，来对所述多个块执行所述擦除及验证操作。
实例性系统2可包含实例性系统1的特征且可包含产生所述一组初始参数的操作，所述操作包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为擦除所述多个块时的结束块。
实例性系统3可包含前述实例性系统中的任一者的特征且可包含执行擦除及验证操作的操作，所述操作包含：针对所述连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述连续块中的下一块；及在擦除所述第二块之后终止所述擦除及验证操作。
实例性系统4可包含前述实例性系统中任一者的特征且可包含产生所述一组初始参数的操作，产生所述一组初始参数的操作包含：按照块列表中的条目识别所述多个块，所述列表具有一定数目个块；识别所述一定数目个块中的第一块以进行擦除；及产生与将擦除的块数目相等的计数限制。
实例性系统5可包含前述实例性系统中任一者的特征且可包含：从所述第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述列表的下一块；在擦除并验证每一块之后，将块计数器的计数增加1；及当所述块计数器的所述计数大于所述计数限制时，终止对所述多个块的所述擦除及验证操作。
实例性系统6可包含前述实例性系统中的任一者的特征且可包含产生所述一组初始参数的操作，所述操作包含：识别芯片擦除操作，其中所述依序擦除及验证中的起始块是所述存储器装置的块零且所述依序擦除中的结束块是所述存储器装置的最后块。
实例性系统7可包含前述实例性系统中的任一者的特征且可包含是固态驱动器的系统。
实例性系统8可包含前述实例性系统中的任一者的特征且可包含系统，所述系统包含：主机，其可操作以产生由所述控制器以操作方式接收的所述命令；及通信接口，其耦合到所述主机及所述控制器，所述通信接口经布置以将所述命令从所述主机传输到所述控制器。
实例性方法1可包括：产生用于擦除存储器装置的多个存储器块的一组初始参数；及通过响应于接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
实例性方法2可包含实例性方法1的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含识别连续块中的第一块作为擦除并验证所述多个块的起始块；及识别所述连续块中的第二块作为擦除并验证所述多个块时的结束块。
实例性方法3可包含前述实例性方法中的任一者的特征且可包含执行擦除及验证操作，所述执行擦除及验证操作包含：针对所述连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述连续块中的下一块；及在擦除所述第二块之后终止所述擦除及验证操作。
实例性方法4可包含前述实例性方法中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含：按照块列表中的条目识别所述多个块，所述列表具有一定数目个块；识别所述一定数目个块中的第一块以进行擦除及验证；及产生与将擦除并验证的所述块数目相等的计数限制。
实例性方法5可包含前述实例性方法中的任一者的特征且可包含执行擦除及验证操作，执行擦除及验证操作包含：从所述第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述列表中的下一块；在擦除并验证每一块之后将块计数器的计数增加1；及当所述块计数器的所述计数大于所述计数限制时，终止所述擦除及验证操作。
实例性方法6可包含前述实例性方法中的任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含识别芯片擦除操作，其中所述依序擦除及验证中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
实例性系统9可包括：控制器；存储器装置；及固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：产生用于擦除所述存储器装置的多个存储器块的一组初始参数；将擦除脉冲同时提供到所述多个块中的每一块；及在发出所述擦除脉冲之后，串行验证对所述多个块中的每一块的擦除。
实例性系统10可包含实例性系统9的特征且可包含以下操作：在所述擦除所述多个块时，响应于确定所述多个块中的一个块通过验证而将所述块设置为不可用以接收另一擦除脉冲。
实例性系统11可包含前述实例性系统9及10中任一者的特征且可包含包括以下操作的操作：将在擦除之后通过验证的每一块标记为不良块以使相应的所述块不可用以接收另一擦除脉冲。
实例性系统12可包含前述实例性系统9到11中任一者的特征且可包含包括迭代程序的操作，所述迭代程序是：将在擦除之后未通过验证的块维持为可用块以接收另一擦除脉冲；针对所述可用块产生额外擦除脉冲，并在产生所述额外擦除脉冲之后串行验证所述可用块；及将在额外擦除之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。
实例性系统13可包含前述实例性系统9到12中任一者的特征且可包含：在确定所述多个块中的每一块均被标记为不良块之后或在确定达到所述迭代程序的最大回路计数之后立即结束所述迭代程序。
实例性系统14可包含前述实例性系统9到13中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为所述擦除所述多个块的结束块。
实例性系统15可包含前述实例性系统9到14中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含按照块列表识别所述多个块以进行擦除。
实例性系统16可包含前述实例性系统9到12中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含：识别芯片擦除操作，其中所述擦除中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
实例性方法7可包括：产生用于擦除存储器装置的多个存储器块的一组初始参数；将擦除脉冲同时提供到所述多个块中的每一块；串行验证对所述多个块中的每一块的擦除。
实例性方法8可包含实例性方法7的特征且可包含：在所述擦除所述多个块时，响应于确定所述多个块中的一个块通过验证而将所述块设置为不可用以接收另一擦除脉冲。
实例性方法9可包含前述实例性方法7及8中任一者的特征且可包含：将在擦除之后通过验证的每一块标记为不良块以使所述相应块不可用以在通过所述验证之后接收另一擦除脉冲。
实例性方法10可包含前述实例性方法7及9中任一者的特征且可包含进行迭代程序，所述迭代程序包含：将在擦除之后未通过验证的块维持为可用块以接收另一擦除脉冲；针对所述可用块产生额外擦除脉冲，并在产生所述额外擦除脉冲之后串行验证所述可用块；及将在所述额外擦除脉冲之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。
实例性方法11可包含前述实例性方法7到10中任一者的特征且可包含：在确定所述多个块中的每一块均被标记为不良块或确定达到所述迭代程序的最大回路计数之后立即结束所述迭代程序。
实例性方法12可包含前述实例性方法7到11中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为所述擦除所述多个块的结束块。
实例性方法13可包含前述实例性方法7到12中的任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含在块列表中识别所述多个块以进行擦除。
实例性方法14可包含前述实例性方法7到13中任一者的特征且可包含产生所述一组初始参数，产生所述一组初始参数包含：识别芯片擦除操作，其中依序擦除中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
尽管本文中已图解说明且描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的具体实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。应理解，以上说明旨在具说明性，而非限制性，且本文中所采用的措词或术语是出于说明目的。另外，在前述详细说明中，可明了出于简化本发明的目的而将各种特征一起分组在单个实施例中。不应将所揭示的此方法解释为反映所主张实施例需要比每一权利要求中所明确陈述多的特征的意图。因此，特此将所附权利要求书并入到详细说明中，其中每一权利要求独立地作为单独实施例。

Claims (30)

1.一种系统，其包括：
控制器；
存储器装置；及
固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：
产生用于擦除所述存储器装置的多个存储器块的一组初始参数；及
通过响应于所述控制器接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
2.根据权利要求1所述的系统，其中所述产生所述一组初始参数的操作包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为擦除所述多个块时的结束块。
3.根据权利要求2所述的系统，其中所述执行所述擦除及验证操作的操作包含：针对所述连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述连续块中的下一块；及在擦除所述第二块之后终止所述擦除及验证操作。
4.根据权利要求1所述的系统，其中所述产生所述一组初始参数的操作包含：
按照块列表中的条目识别所述多个块，所述列表具有一定数目个块；
识别所述一定数目个块中的第一块以进行擦除；及
产生与将擦除的所述块数目相等的计数限制。
5.根据权利要求4所述的系统，其中所述执行所述擦除及验证操作的操作包含：
从所述第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述列表的下一块；
在擦除并验证每一块之后，将块计数器的计数增加1；及
当所述块计数器的所述计数大于所述计数限制时，终止对所述多个块的所述擦除及验证操作。
6.根据权利要求1所述的系统，其中所述产生所述一组初始参数的操作包含：识别芯片擦除操作，其中所述依序擦除及验证中的起始块是所述存储器装置的块零且所述依序擦除中的结束块是所述存储器装置的最后块。
7.根据权利要求1所述的系统，其中所述系统是固态驱动器。
8.根据权利要求1所述的系统，其中所述系统包含：
主机，其可操作以产生由所述控制器以操作方式接收的所述命令；及
通信接口，其耦合到所述主机及所述控制器，所述通信接口经布置以将所述命令从所述主机传输到所述控制器。
9.一种方法，其包括：
产生用于擦除存储器装置的多个存储器块的一组初始参数；及
通过响应于接收到对所述多个块执行擦除及验证操作的命令而依序擦除并验证所述多个块中的每一块来对所述多个块执行所述擦除及验证操作。
10.根据权利要求9所述的方法，其中产生所述一组初始参数包含：识别连续块中的第一块作为擦除并验证所述多个块的起始块；及识别所述连续块中的第二块作为擦除并验证所述多个块时的结束块。
11.根据权利要求10所述的方法，其中执行所述擦除及验证操作包含：针对所述连续块中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述连续块中的下一块；及在擦除所述第二块之后终止所述擦除及验证操作。
12.根据权利要求9所述的方法，其中产生所述一组初始参数包含：
按照块列表中的条目识别所述多个块，所述列表具有一定数目个块；
识别所述一定数目个块中的第一块以进行擦除及验证；及
产生与将擦除并验证的所述块数目相等的计数限制。
13.根据权利要求12所述的方法，其中执行所述擦除及验证操作包含：
从所述第一块开始，针对所述列表中的每一块产生擦除脉冲随后接着产生验证脉冲，然后继续进行到所述列表中的下一块；
在擦除并验证每一块之后将块计数器的计数增加1；及
当所述块计数器的所述计数大于所述计数限制时，终止所述擦除及验证操作。
14.根据权利要求10所述的方法，其中产生所述一组初始参数包含识别芯片擦除操作，其中所述依序擦除及验证中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
15.一种系统，其包括：
控制器；
存储器装置；及
固件，其存储有指令，所述指令可由所述控制器执行以操作所述存储器装置，所述指令包含以下操作：
产生用于擦除所述存储器装置的多个存储器块的一组初始参数；
将擦除脉冲同时提供到所述多个块中的每一块；及
在发出所述擦除脉冲之后，串行验证对所述多个块中的每一块的擦除。
16.根据权利要求15所述的系统，其中所述操作包含以下操作：在擦除所述多个块时，响应于确定所述多个块中的一个块通过验证而将所述块设置为不可用以接收另一擦除脉冲。
17.根据权利要求15所述的系统，其中所述操作包含以下操作：将在擦除之后通过验证的每一块标记为不良块以使相应的所述块不可用以接收另一擦除脉冲。
18.根据权利要求17所述的系统，其中所述操作包含迭代程序：
将在擦除之后未通过验证的块维持为可用块以接收另一擦除脉冲；
针对所述可用块产生额外擦除脉冲，并在产生所述额外擦除脉冲之后串行验证所述可用块；及
将在所述额外擦除之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。
19.根据权利要求18所述的系统，其中在确定所述多个块中的每一块均被标记为不良块之后或在确定达到所述迭代程序的最大回路计数之后立即结束所述迭代程序。
20.根据权利要求15所述的系统，其中所述产生所述一组初始参数包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为所述擦除所述多个块的结束块。
21.根据权利要求15所述的系统，其中所述产生所述一组初始参数包含按照块列表识别所述多个块以进行擦除。
22.根据权利要求15所述的系统，其中所述产生所述一组初始参数包含：识别芯片擦除操作，其中所述擦除中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
23.一种方法，其包括：
产生用于擦除存储器装置的多个存储器块的一组初始参数；
将擦除脉冲同时提供到所述多个块中的每一块；
在发出所述擦除脉冲之后，串行验证对所述多个块中的每一块的擦除。
24.根据权利要求23所述的方法，其中所述方法包含：在所述擦除所述多个块时，响应于确定所述多个块中的一个块通过验证而将所述块设置为不可用以接收另一擦除脉冲。
25.根据权利要求23所述的方法，其中所述方法包含：将在擦除之后通过验证的每一块标记为不良块以使相应的所述块不可用以在通过所述验证之后接收另一擦除脉冲。
26.根据权利要求25所述的方法，其中所述方法包含进行迭代程序，所述迭代程序包含：
将在擦除之后未通过验证的块维持为可用块以接收另一擦除脉冲；
针对所述可用块产生额外擦除脉冲，并在产生所述额外擦除脉冲之后串行验证所述可用块；及
将在所述额外擦除脉冲之后通过验证的每一可用块标记为不良块，以不可用以接收另一额外擦除脉冲。
27.根据权利要求26所述的方法，其中在确定所述多个块中的每一块均被标记为不良块或确定达到所述迭代程序的最大回路计数之后立即结束所述迭代程序。
28.根据权利要求23所述的方法，其中产生所述一组初始参数包含：识别连续块中的第一块作为擦除所述多个块的起始块；及识别所述连续块中的第二块作为所述擦除所述多个块的结束块。
29.根据权利要求23所述的方法，其中产生所述一组初始参数包含在块列表中识别所述多个块以进行擦除。
30.根据权利要求23所述的方法，其中产生所述一组初始参数包含：识别芯片擦除操作，其中依序擦除中的起始块是所述存储器装置的块零且结束块是所述存储器装置的最后块。
CN201910574117.3A 2018-06-29 2019-06-28 存储器装置中多个块的擦除 Pending CN110660441A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/024,428 US10877687B2 (en) 2018-06-29 2018-06-29 Erasure of multiple blocks in memory devices
US16/024,428 2018-06-29

Publications (1)

Publication Number Publication Date
CN110660441A true CN110660441A (zh) 2020-01-07

Family

ID=69028738

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910574117.3A Pending CN110660441A (zh) 2018-06-29 2019-06-28 存储器装置中多个块的擦除

Country Status (2)

Country Link
US (2) US10877687B2 (zh)
CN (1) CN110660441A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11567688B2 (en) 2018-06-29 2023-01-31 Micron Technology, Inc. Erasure of multiple blocks in memory devices

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11978336B2 (en) 2015-07-07 2024-05-07 Ilumi Solutions, Inc. Wireless control device and methods thereof
US10339796B2 (en) * 2015-07-07 2019-07-02 Ilumi Sulutions, Inc. Wireless control device and methods thereof
EP3320702B1 (en) 2015-07-07 2022-10-19 Ilumi Solutions, Inc. Wireless communication methods
KR102513498B1 (ko) * 2018-04-06 2023-03-24 에스케이하이닉스 주식회사 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
US10831388B2 (en) * 2019-02-15 2020-11-10 International Business Machines Corporation Selective data destruction via a sanitizing wipe command
KR20210012329A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10970170B2 (en) * 2019-08-29 2021-04-06 Micron Technology, Inc. Shared parity protection
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
JP7018089B2 (ja) * 2020-04-02 2022-02-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11467744B2 (en) 2020-05-27 2022-10-11 Western Digital Technologies, Inc. System to identify aggressor blocks causing back to back erase failure
US11152071B1 (en) * 2020-05-27 2021-10-19 Western Digital Technologies, Inc. Erase operation reattempt to recover misidentified bad blocks resulting from consecutive erase failures
US11581048B2 (en) * 2020-11-30 2023-02-14 Cigent Technology, Inc. Method and system for validating erasure status of data blocks
US12057172B2 (en) 2022-01-12 2024-08-06 Sandisk Technologies Llc Hybrid multi-block erase technique to improve erase speed in a memory device
JP2023112368A (ja) 2022-02-01 2023-08-14 キオクシア株式会社 メモリシステム
US12073085B2 (en) * 2022-06-29 2024-08-27 Silicon Motion, Inc. Flash memory controller and method capable of using one set-feature signal as a macro execution signal to execute multiple set-feature operations for flash memory device
US11914901B2 (en) 2022-06-29 2024-02-27 Silicon Motion, Inc. Flash memory controller and method capable of transmitting multiple set-feature signals and macro settings to flash memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080025100A1 (en) * 2006-07-31 2008-01-31 Samsung Electronics Co., Ltd. Flash memory device and multi-block erase method
CN101154458A (zh) * 2006-09-26 2008-04-02 三星电子株式会社 多块存储器设备擦除方法及相关存储器设备
CN101213614A (zh) * 2005-03-31 2008-07-02 桑迪士克股份有限公司 使用个别验证擦除非易失性存储器和额外擦除存储器单元的子组
US20160055918A1 (en) * 2014-08-22 2016-02-25 Sandisk Technologies Inc. Zoned Erase Verify in Three Dimensional Nonvolatile Memory
CN107919157A (zh) * 2016-10-10 2018-04-17 爱思开海力士有限公司 存储器装置及存储器装置的操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITRM20010530A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Marcatura di settore di memoria flash per consecutiva cancellazione in settore o banco.
US7293154B1 (en) * 2004-11-18 2007-11-06 Symantec Operating Corporation System and method for optimizing storage operations by operating only on mapped blocks
US7466600B2 (en) * 2006-08-03 2008-12-16 Micron Technology, Inc. System and method for initiating a bad block disable process in a non-volatile memory
KR20140078893A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
US9305654B2 (en) * 2012-12-19 2016-04-05 Intel Corporation Erase and soft program for vertical NAND flash
KR20170111649A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US20190036704A1 (en) * 2017-12-27 2019-01-31 Intel Corporation System and method for verification of a secure erase operation on a storage device
US10877687B2 (en) 2018-06-29 2020-12-29 Micron Technology, Inc. Erasure of multiple blocks in memory devices
CN112313747A (zh) * 2018-12-25 2021-02-02 英特尔公司 用于非易失性存储介质的减少次数的擦除验证
KR20210012329A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213614A (zh) * 2005-03-31 2008-07-02 桑迪士克股份有限公司 使用个别验证擦除非易失性存储器和额外擦除存储器单元的子组
US20080025100A1 (en) * 2006-07-31 2008-01-31 Samsung Electronics Co., Ltd. Flash memory device and multi-block erase method
CN101154458A (zh) * 2006-09-26 2008-04-02 三星电子株式会社 多块存储器设备擦除方法及相关存储器设备
US20160055918A1 (en) * 2014-08-22 2016-02-25 Sandisk Technologies Inc. Zoned Erase Verify in Three Dimensional Nonvolatile Memory
CN107919157A (zh) * 2016-10-10 2018-04-17 爱思开海力士有限公司 存储器装置及存储器装置的操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11567688B2 (en) 2018-06-29 2023-01-31 Micron Technology, Inc. Erasure of multiple blocks in memory devices

Also Published As

Publication number Publication date
US20210096762A1 (en) 2021-04-01
US11567688B2 (en) 2023-01-31
US20200004453A1 (en) 2020-01-02
US10877687B2 (en) 2020-12-29

Similar Documents

Publication Publication Date Title
CN110660441A (zh) 存储器装置中多个块的擦除
CN111108499B (zh) Nand存储器装置、相关方法及机器可读媒体
CN111383683B (zh) 通过堆叠多个可靠性规范进行扫描优化
CN113168358B (zh) 具有奇偶校验保护的多个存储器装置
CN112817519B (zh) 存储器装置的温度管理
CN111183481B (zh) 数据损坏的安全擦除
CN112400206B (zh) 温度敏感性nand编程
CN111213208B (zh) 擦除页面检查
CN111902806A (zh) 改进高速缓存的快闪转换层中的垃圾收集效率的方案
CN111164697A (zh) 回流焊保护
CN113366575A (zh) 使用nand存储器阵列的物理不可复制函数(puf)
CN111656329A (zh) 不可校正ecc
CN114115716B (zh) 使用半良块的存储器装置虚拟块
CN112416809B (zh) 用于可扩展存储区域的分配模式
WO2021035551A1 (en) Write buffer control in managed memory system
CN111381778A (zh) 从异步功率损耗中恢复存储器
CN114121099A (zh) 挽救存储器装置中的不良块
CN111045852B (zh) 移动nand奇偶校验信息技术
US11914490B2 (en) Reactive read based on metrics to screen defect prone memory blocks

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20231017

AD01 Patent right deemed abandoned