JP2023112368A - メモリシステム - Google Patents

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Abstract

【課題】信頼性及び動作性能を向上できるメモリシステムを提供する。【解決手段】実施形態のメモリシステムは、複数のブロックを含む不揮発性メモリ及び不揮発性メモリを制御するメモリコントローラを備える。メモリコントローラは、複数のブロックのうち第１プールに属する第１ブロックへのデータ書き込み量が第１値を超えた場合、または、第１プールに属する第１ブロックを第２プールに遷移させる場合、または、第２プールに属する第２ブロックを第３プールに遷移させる場合の少なくとも１つの場合に、第４プールに属する第４ブロックの放置許容時間情報、及び第４ブロックのデータ消去後の経過時間情報に基づいて、第４プールに属することが可能な第４ブロックのブロック数の最大値である最大ブロック数を算出し、第４プールに属する第４ブロックのブロック数が最大ブロック数未満である場合に、第３プールに属する第３ブロックに対して消去動作を実行する。【選択図】図６

Description

本発明の実施形態は、半導体メモリを含むメモリシステムに関する。
半導体メモリとして、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。また、ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。
米国特許第１０８７７６８７号明細書
信頼性及び動作性能を向上できるメモリシステムを提供する。
実施形態のメモリシステムは、複数のブロックを含む不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラとを備える。前記メモリコントローラは、前記複数のブロックのうち第１プールに属する第１ブロックへのデータ書き込み量が第１値を超えた場合、または、前記第１プールに属する前記第１ブロックを第２プールに遷移させる場合、または、前記第２プールに属する第２ブロックを第３プールに遷移させる場合の少なくとも１つの場合に、第４プールに属する第４ブロックの放置許容時間情報、及び前記第４ブロックのデータ消去後の経過時間情報に基づいて、前記第４プールに属することが可能な前記第４ブロックのブロック数の最大値である最大ブロック数を算出し、前記第４プールに属する前記第４ブロックのブロック数が前記最大ブロック数未満である場合に、前記第３プールに属する第３ブロックに対して消去動作を実行する。
第１実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。 第１実施形態におけるメモリチップの構成を示すブロック図である。 第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 第１実施形態のメモリシステムにおけるブロックの状態遷移を示す図である。 第１実施形態における論理物理変換テーブルの一例を示す図である。 第１実施形態におけるブロック管理の制御を示すフローチャートである。 第１実施形態におけるブロック管理の制御の信号及び情報の授受を示す図である。 第１実施形態における最大ブロック数の算出方法を説明するための図である。 第１実施形態における最大ブロック数の算出方法を説明するための図である。 第１実施形態における最大ブロック数の算出方法を説明するための図である。 第１実施形態における放置許容時間テーブルの一例を示す図である。 第１実施形態における消去済みブロック情報の一例を示す図である。 第１実施形態における消去済みブロック情報の一例を示す図である。 第１実施形態における消去済みブロック情報の一例を示す図である。 第２実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。 第２実施形態におけるブロック管理の制御を示すフローチャートである。 第３実施形態におけるＮＡＮＤコントローラと半導体メモリの構成を示すブロック図である。 第３実施形態におけるメモリチップのプレーン内のブロックの接続例を示す図である。 第３実施形態におけるメモリチップのプレーン内のブロックの他の接続例を示す図である。 第３実施形態のメモリシステムにおける論理ブロックと物理ブロックの対応関係を示すテーブルの一例である。 第３実施形態のメモリシステムにおける論理ブロックと物理ブロックの対応関係を示すテーブルの他の例である。 第４実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。 第４実施形態におけるワード線スイッチアレイに対応するフリーブロック数を示すテーブルの一例である。 第４実施形態におけるブロックデコーダグループに対応するフリーブロック数を示すテーブルの一例である。 第４実施形態におけるブロック管理の制御を示すフローチャートである。 第４実施形態におけるブロック管理の制御を示すフローチャートである。 第５実施形態の情報処理システムの構成を示すブロック図である。 第５実施形態におけるＮＡＮＤコントローラ及び半導体メモリの構成を示すブロック図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
１．第１実施形態
第１実施形態のメモリシステムについて説明する。
１．１ メモリシステムの構成
先ず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。情報処理システムは、メモリシステム１及びホスト装置２を備える。
メモリシステム１は、メモリコントローラ３及び半導体メモリ１０を備える。メモリコントローラ３は、ＮＡＮＤコントローラ２０、システムコントローラ（例えば、フラッシュトランスレーションレイヤ（flash translation layer:ＦＴＬ））３０、及びホストインタフェース４０を備える。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの命令に応じて各種動作を実行し得る。すなわち、メモリコントローラ３は、ホスト装置２から命令を受け、半導体メモリ１０を制御する。
ホストインタフェース４０は、メモリシステム１とホスト装置２との間の信号の授受を司る。
システムコントローラ３０は、ホストインタフェース４０を介してホスト装置２に接続される。システムコントローラ３０は、ホスト装置２からホストインタフェース４０を介して受信した命令に従って、メモリシステム１全体を制御する。システムコントローラ３０の詳細については後述する。
ＮＡＮＤコントローラ２０は、ＮＡＮＤバスを介して半導体メモリ１０に接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。ＮＡＮＤコントローラ２０は、また、システムコントローラ３０から受信したリクエストあるいは命令に応答して、半導体メモリ１０にアクセスする。
半導体メモリ１０は、例えば不揮発性メモリである。半導体メモリ１０は、複数のメモリチップ１０Ｍ_０、１０Ｍ_１、１０Ｍ_２、…、１０Ｍ_ｎ（ｎは０以上の自然数）を含む。メモリチップ１０Ｍ_ｎは、複数のメモリセルを備え、データを不揮発に記憶する。半導体メモリ１０の詳細については後述する。
上述したメモリシステム１は、例えば、半導体メモリ１０、ＮＡＮＤコントローラ２０、システムコントローラ３０、及びホストインタフェース４０の組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＳＤ（solid state drive）や、ＳＤＴＭカードを含むメモリカード等が挙げられる。メモリコントローラは、例えば、ＳｏＣ（system-on-a-chip）等であってもよい。また、メモリコントローラに含まれるＮＡＮＤコントローラ２０、システムコントローラ３０、及びホストインタフェース４０等の各要素は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。ホスト装置２は、例えば、デジタルカメラやパーソナルコンピュータ等である。
１．１．１ 半導体メモリ１０の構成
次に、メモリシステム１内の半導体メモリ１０の構成について説明する。前述したように、半導体メモリ１０は、複数のメモリチップ１０Ｍ_０～１０Ｍ_ｎを有する。メモリチップ１０Ｍ_ｎは、例えば、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリを含む。
１．１．１．１ メモリチップ１０Ｍ_ｎの構成
以下に、半導体メモリ１０内のメモリチップ１０Ｍ_ｎの構成について説明する。図２は、半導体メモリ１０内のメモリチップ１０Ｍ_ｎの構成を示すブロック図である。
メモリチップ１０Ｍ_ｎは、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダ１９、カラムデコーダ２１、及びセンスアンプ２２を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の自然数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｍの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してＮＡＮＤコントローラ２０に接続される。入出力回路１２は、ＮＡＮＤコントローラ２０との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
ロジック制御回路１３は、ＮＡＮＤコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、メモリチップ１０Ｍ_ｎの選択を可能にし、当該メモリチップ１０Ｍ_ｎを選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、メモリチップ１０Ｍ_ｎに対する書き込み動作及び消去動作を禁止する際にアサートされる。
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、メモリチップ１０Ｍ_ｎがレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、メモリチップ１０Ｍ_ｎがＮＡＮＤコントローラ２０からの命令を受け付け可能な状態であることを示す。ビジー状態は、メモリチップ１０Ｍ_ｎがＮＡＮＤコントローラ２０からの命令を受け付けできない状態であることを示す。ＮＡＮＤコントローラ２０は、メモリチップ１０Ｍ_ｎからレディ／ビジー信号Ｒ／Ｂｎを受けることで、メモリチップ１０Ｍ_ｎがレディ状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、メモリチップ１０Ｍ_ｎの動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。消去コマンドとしては、例えば、１つのブロックに対して消去動作を実行させるシングルブロックイレーズコマンド、あるいは複数のブロックに対して消去動作を並行して実行させるマルチブロックイレーズコマンドを含む。消去動作を並行して実行とは、例えば、複数のブロックの各々のブロックに対して実行される消去動作開始タイミングと消去動作終了タイミングとが実質的に同時であることを意味する。さらに、消去動作を並行して実行とは、複数のブロックのあるブロックに対して実行される消去動作の開始から終了までの期間と複数のブロックの別のブロックに対して実行される消去動作の開始から終了までの期間とが、部分的に重なっていることを意味してもよい。
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）を用いる。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってメモリチップ１０Ｍ_ｎを統括的に制御する。
シーケンサ１６は、ドライバ１８、ロウデコーダ１９、カラムデコーダ２１、センスアンプ２２、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、ドライバ１８、ロウデコーダ１９、センスアンプ２２、及び電圧生成回路１７を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、ドライバ１８、ロウデコーダ１９、カラムデコーダ２１、センスアンプ２２、及び電圧生成回路１７を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、ドライバ１８、ロウデコーダ１９、カラムデコーダ２１、センスアンプ２２、及び電圧生成回路１７を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
電圧生成回路１７は、メモリチップ１０Ｍ_ｎの外部から電源端子を介して電源電圧ＶＤＤ及び接地電圧ＶSSを受け取る。電源電圧ＶＤＤは、メモリチップ１０Ｍ_ｎの外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶSSは、メモリチップ１０Ｍ_ｎの外部から供給される外部電圧であり、例えば０Ｖである。
電圧生成回路１７は、電源電圧ＶＤＤを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプ２２などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受け取る。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダ１９に供給する。ドライバ１８は、例えば、消去動作時に、電圧生成回路１７から供給された消去電圧ＶERAをソース線に供給する。
ロウデコーダ１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１９は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線ＷＬを選択する。さらに、ロウデコーダ１９は、選択されたブロックＢＬＫｍに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２１は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２１は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプ２２は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。さらに、センスアンプ２２は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴを入出力回路１２へ転送する。また、センスアンプ２２は、データの書き込み動作時には、入出力回路１２から転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ２２は、書き込みデータＤＡＴをビット線に転送する。
１．１．１．２ ブロックの構成
次に、メモリチップ１０Ｍ_ｎ内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。
図３は、メモリセルアレイ１１内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１、ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１９によって独立に制御される。
ビット線ＢＬ０～ＢＬｒ（ｒは０以上の自然数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｒの各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。
ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、１つのブロック毎に順次消去される。または、複数ブロックに対して並行して消去が実行されることにより、複数ブロック内のデータが消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
なお、ブロックＢＬＫｍが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
１．１．２ システムコントローラ３０の構成
次に、メモリシステム１内のシステムコントローラ３０について説明する。図１に示すように、システムコントローラ３０は、ブロック管理部３１、ワークロード特性検出部３２、消去制御部３３、及び消去ブロック情報記憶部３４を備える。
ブロック管理部３１は、半導体メモリ１０内の複数のメモリチップ１０Ｍ_０～１０Ｍ_ｎが含むブロックを管理する。
図４は、メモリシステム１においてブロック管理部３１によって管理されるブロックの状態遷移を示す図である。図４に示すように、ブロックは、オープンブロックプールＰＯ、書き込み済みブロックプールＰＷ、フリーブロックプールＰＦ、及び消去済みブロックプールＰＥの４つのプールのいずれかに属する。
オープンブロックプールＰＯに属するブロックは、データの書き込みが可能で、かつデータの読み出しが可能なブロックである。以降、オープンブロックプールＰＯに属するブロックを、オープンブロックと称する。
書き込み済みブロックプールＰＷに属するブロックは、データの書き込みと読み出しのうち読み出しのみが可能なブロックである。言い換えると、データの書き込みが禁止されるが、読み出しが可能なブロックである。以降、書き込み済みブロックプールＰＷに属するブロックを、書き込み済みブロックと称する。
フリーブロックプールＰＦに属するブロックは、ガベージコレクション（または、コンパクション）などによってブロック内の有効データが他のブロックにコピーされて、解放されたブロックである。言い換えると、フリーブロックプールＰＦのブロックは、保存されるデータが全て無効データであり、データの消去が可能なブロックである。ガベージコレクションは、対象となる書き込み済みブロックに含まれている有効データを、オープンブロックに移動させる動作である。以降、フリーブロックプールＰＦに属するブロックを、フリーブロックと称する。
ここで、ブロックが記憶している有効データ及び無効データについて説明する。メモリコントローラ３は、論理アドレスと物理アドレスの対応付けを示す論理物理変換テーブルを有する。例えば、論理物理変換テーブルは、ＮＡＮＤコントローラ２０に記憶される。図５に論理物理変換テーブルの一例を示す。論理アドレスは、ホスト装置２が管理するアドレスである。物理アドレスは、メモリコントローラ３が管理するアドレスであり、半導体メモリ１０の記憶場所を示すアドレスである。例えば、論理アドレスＬ０は物理アドレスＰ０に対応付けられ、論理アドレスＬ１は物理アドレスＰ１２に対応付けられている。
例えば、ホスト装置２は、論理アドレスをメモリコントローラ３に送信する。メモリコントローラ３は、論理物理変換テーブルを参照して、受信した論理アドレスを物理ブロックアドレス及び物理ページアドレスに変換する。メモリコントローラ３は、変換した物理ブロックアドレス及び物理ページアドレスにより、半導体メモリ１０にアクセスする。上述において、有効データとは論理アドレスと対応付けられたブロック（または、物理アドレス）に記憶されているデータであり、無効データとは論理アドレスと対応付けられていないブロックに記憶されているデータである。
消去済みブロックプールＰＥに属するブロックは、フリーブロックに対して消去が実行されて、消去が終了したブロックである。言い換えると、データが消去され、書き込み及び読み出しが禁止されたブロックである。以降、消去済みブロックプールＰＥに属するブロックを、消去済みブロックと称する。
ブロック管理部３１は、各ブロックの状態に応じて、すなわち各ブロックがオープンブロック、書き込み済みブロック、フリーブロック、及び消去済みブロックのいずれであるかに応じて、オープンブロックプールＰＯ、書き込み済みブロックプールＰＷ、フリーブロックプールＰＦ、及び消去済みブロックプールＰＥの間で、各ブロックを遷移させる。つまり、ブロック管理部３１は、各ブロックの状態に基づいて、オープンブロックプールＰＯから書き込み済みブロックプールＰＷへ、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへ、フリーブロックプールＰＦから消去済みブロックプールＰＥへ、消去済みブロックプールＰＥからオープンブロックプールＰＯへと、各ブロックを遷移させる。さらに、ブロック管理部３１は、各ブロックが４つのプールのいずれに属しているかを管理する。
ここで、消去済みブロックプールＰＥに属する消去済みブロックに生じるデータ記憶に関する信頼性について説明する。
消去済みブロックは、データ消去が実行された後、消去された状態で放置され、その後、書き込みが実行されると、そのブロック内のメモリセルに、訂正が不可能なエラー（uncorrectable error：ＵＮＣ）が発生する可能性が高くなる。このため、データ消去後のＵＮＣが発生する可能性が低い時間内に、消去済みブロックをオープンブロックとして使用するのが望ましい。以降、消去済みブロックがデータ消去後に放置された場合に、そのブロックに生じるメモリセルのＵＮＣの発生率が所定値より低く維持できる時間を放置許容時間と称し、この放置許容時間を含む情報を放置許容時間情報と称する。
図１に戻り、説明を続ける。ワークロード特性検出部３２は、オープンブロックへのデータの書き込み量（または、書き込み特性）、及び或るプールから他のプールへ遷移したブロック数（以下、ブロック遷移数）を検出する。
消去制御部３３は、フリーブロックに対する消去動作を制御する。消去制御部３３は、消去ブロック数算出部３３１、消去コマンド発行判断部３３２、及び消去ブロック情報更新部３３３を含む。消去ブロック数算出部３３１は、書き込み量あるいはブロック遷移数、消去済みブロックの放置許容時間情報、消去済みブロック情報３４２（及び消去ブロックカウンタ３４３のカウント値）に基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの個数の最大値である最大ブロック数を算出する。消去コマンド発行判断部３３２は、算出された最大ブロック数に基づいて、ＮＡＮＤコントローラ２０に消去コマンドの発行を指示する。消去ブロック情報更新部３３３は、ＮＡＮＤコントローラ２０から消去完了の応答を受け取り、消去ブロック情報記憶部３４内の情報及び値を更新する。
消去ブロック情報記憶部３４は、フリーブロックに対する消去動作を制御するのに必要な情報及び値を記憶する。消去ブロック情報記憶部３４は、放置許容時間テーブル３４１、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３を含む。放置許容時間テーブル３４１は、放置許容時間情報を含み、消去済みブロックの書き込み及び消去回数と、書き込み及び消去回数に対応する放置許容時間を示すテーブルである。消去済みブロック情報３４２は、消去済みブロックのデータ消去後の経過時間に関する情報を含む。消去ブロックカウンタ３４３は、第１時刻から第２時刻に亘ってフリーブロックから消去済みブロックに遷移したブロックの数、すなわち生成された消去済みブロックの数をカウントし、カウント値として記憶する。消去ブロックカウンタ３４３のカウント値は、第１期間から第２期間に移行したとき、または第１期間において最初の最大ブロック数が算出される前に初期化（例えば、０）される。
１．２ メモリシステムの動作
次に、第１実施形態のメモリシステム１におけるブロック管理の制御について説明する。図６は、第１実施形態におけるブロック管理の制御を示すフローチャートである。図７は、ブロック管理の制御における信号及び情報の授受を示す図である。このブロック管理の制御は、システムコントローラ３０にて実行される。
先ず、ブロック管理部３１及びワークロード特性検出部３２は、ホスト装置２からホストインタフェース４０を介して書き込みコマンドを受信する。また、ブロック管理部３１は、内蔵する制御プログラム等により、例えば、ガベージコレクションを実行する。これにより、ワークロード特性検出部３２は、ガベージコレクションによる書き込みコマンドを受信する。ガベージコレクションの実行により有効データをオープンブロックに移動させるとき、書き込みコマンドが発行される。ガベージコレクションが実行された書き込み済みブロックは、フリーブロックに遷移される。
ホスト装置２からの書き込みコマンド、あるいはガベージコレクションによる書き込みコマンドを受信すると、ワークロード特性検出部３２は、オープンブロックへのデータの書き込みの進捗を監視する。ワークロード特性検出部３２は、またブロック管理部３１を介してプール間におけるブロックの遷移状況を監視する（Ｓ１１）。
次に、ワークロード特性検出部３２は、オープンブロックへの書き込み量が所定値を超えると、消去制御部３３に書き込み特性情報を送信する（Ｓ１２）。書き込み特性情報は、オープンブロックに対する書き込みに関する情報であり、オープンブロックへの書き込み量及びその書き込み頻度を含む。なお、オープンブロックへの書き込み量が所定値を超えると、フリーブロックプールＰＦに属するフリーブロックに対して消去動作が実行されるため、当該所定値を消去実行閾値とも称する。
ワークロード特性検出部３２は、またフリーブロックプールＰＦから消去済みブロックプールＰＥへのブロックの遷移、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへのブロックの遷移を検出すると、消去制御部３３にブロック遷移情報を送信する（Ｓ１２）。ブロック遷移情報は、４つのプール間を遷移するブロックに関する情報であり、４つのプール間を遷移するブロックの数及びその遷移頻度を含む。以降、書き込み特性情報あるいはブロック遷移情報の少なくとも１つの情報を、ワークロード特性情報と称する。
次に、ワークロード特性情報、すなわち書き込み特性情報あるいはブロック遷移情報の少なくとも１つを受け取ると、消去制御部３３内の消去ブロック数算出部３３１は、消去ブロック情報記憶部３４から放置許容時間テーブル３４１内の放置許容時間情報、及び消去済みブロック情報３４２を取得する。消去済みブロック情報３４２は、消去済みブロックのデータ消去後の経過時間情報を含む。経過時間情報は、消去済みブロックのデータ消去後からの経過時間、消去済みブロックのデータ消去後からの経過時間が放置許容時間に達するまでの残り時間、及び消去済みブロックのデータ消去後からの経過時間が放置許容時間を越えたか否かの情報の少なくとも１つを含む。残り時間は、消去済みブロックの放置許容時間から、データ消去後の経過時間を減算した時間である。
消去ブロック数算出部３３１は、ワークロード特性情報、放置許容時間情報、及び消去済みブロック情報３４２に基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数を算出する。
なおここで、消去ブロック数算出部３３１は、さらに消去ブロック情報記憶部３４から消去ブロックカウンタ３４３のカウント値を取得する。カウント値は、第１時刻から第２時刻に亘ってフリーブロックから消去済みブロックに遷移したブロックの数、すなわち生成された消去済みブロックの数を示す。消去ブロック数算出部３３１は、ワークロード特性情報、放置許容時間情報、消去済みブロック情報３４２に、さらに消去ブロックカウンタ３４３のカウント値を加えて、これらに基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数を算出してもよい（Ｓ１３）。これにより、第１時刻から第２時刻に亘って変化する、より正確な最大ブロック数を算出することができる。これら最大ブロック数を算出する方法については後述する。
次に、消去制御部３３内の消去コマンド発行判断部３３２は、消去済みブロックプールＰＥに属する消去済みブロックの数が、算出した最大ブロック数に達しているか否かを判断する（Ｓ１４）。
消去済みブロックの数が最大ブロック数に達していない場合（Ｎｏ）、消去コマンド発行判断部３３２は、ＮＡＮＤコントローラ２０に消去リクエストを送信する（Ｓ１５）。消去リクエストは、ＮＡＮＤコントローラ２０に消去コマンド（例えば、シングルブロックイレーズコマンド）の発行を要求する信号である。ＮＡＮＤコントローラ２０は、消去リクエストを受信すると、半導体メモリ１０に消去コマンドを発行する。消去コマンドを受信すると、半導体メモリ１０内のメモリチップ１０Ｍ_ｎは、フリーブロックに対して消去を実行する。第１実施形態のメモリシステム１は、シングルブロックイレーズ機能を備える。シングルブロックイレーズ機能では、消去対象が複数ブロックである場合、ブロックが１つずつ消去される。
その後、メモリチップ１０Ｍ_ｎのブロックに対する消去が完了すると、消去制御部３３内の消去ブロック情報更新部３３３は、ＮＡＮＤコントローラ２０から消去完了を示す通知を受け取る。消去完了通知を受け取ると、消去ブロック情報更新部３３３は、消去ブロック情報記憶部３４内の消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値を更新する（Ｓ１６）。その後、システムコントローラ３０は、ブロック管理の制御を終了する。
一方、ステップＳ１４において、消去済みブロックの数が最大ブロック数に達している場合（Ｙｅｓ）、システムコントローラ３０は、ブロック管理の制御を終了する。
以下に、消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数を算出する方法について説明する。
前述したように、ワークロード特性検出部３２は、オープンブロックへの書き込み量が消去実行閾値を超えると、消去制御部３３に書き込み特性情報を送信する。ワークロード特性検出部３２は、またフリーブロックプールＰＦから消去済みブロックプールＰＥへのブロックの遷移、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへのブロックの遷移を検出すると、消去制御部３３にブロック遷移情報を送信する。消去制御部３３は、書き込み特性情報あるいはブロック遷移情報の少なくとも１つを受信すると、以下の処理を実行する。
図８に、メモリシステム１における時間の経過とスループットとの関係を示す。メモリシステム１により処理される書き込み量等のスループットは、時間の経過ともに変化する。
本実施形態では、図９に示すように、期間ＷnにおけるオープンブロックプールＰＯから書き込み済みブロックプールＰＷへのブロック遷移数をＡとし、消去済みブロックのデータ消去後の放置許容時間をＢとする。さらに、期間Ｗn及び期間Ｗn+1の各々の時間をＴ（秒）として、期間Ｗn+1において消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数ＮＢmaxを算出する。最大ブロック数ＮＢmaxは以下の式（１）で表せる。
ＮＢmax ＝ floor((Ａ×Ｂ)/Ｔ) … （１）
なお、上述では、式（１）におけるＡを、オープンブロックプールＰＯから書き込み済みブロックプールＰＷへのブロック遷移数としたが、これに限るわけではない。Ａはブロックへの書き込み量が推定できるものであればよく、例えば、フリーブロックプールＰＦから消去済みブロックプールＰＥへのブロック遷移数、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへのブロック遷移数、あるいは前述した書き込み特性情報であってもよい。
また、最大ブロック数ＮＢmax、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値を用いて、ＮＢmaxより正確な最大ブロック数ＮＢ’maxを求めることができる。
図１０に示すように、時間Ｔ（秒）を有する期間Ｗn+1において、時刻０～Ｔ内で変化する時刻をｔとする。さらに、期間Ｗn経過直後の最大ブロック数ＮＢmaxをＮＢmaxとし、期間Ｗn+1中にフリーブロックプールＰＦから消去済みブロックプールＰＥへ遷移したブロック数、すなわち消去ブロックカウンタ３４３のカウント値をＮｃとする。すると、期間Ｗn+1におけるｔ時点の最大ブロック数ＮＢ’maxは以下の式（２）で表せる。
ＮＢ’max ＝ Function(ＮＢmax, t, Ｎｃ) … （２）
さらに、より具体的には、最大ブロック数ＮＢ’maxは以下の式（３）または式（４）で表せる。
図１１、図１２、図１３及び図１４に、消去ブロック情報記憶部３４が記憶する情報の一例を示す。図１１は、放置許容時間テーブル３４１を示す。放置許容時間テーブル３４１は、消去済みブロックの書き込み及び消去回数に対応する放置許容時間を表している。例えば、書き込み及び消去回数が２５０回より少ない消去済みブロックの場合、その放置許容時間はα時間である。書き込み及び消去回数が３０００回程度の消去済みブロックの場合、その放置許容時間はβ時間である。この場合、放置許容時間は、α＞βである。
図１２、図１３及び図１４は、消去済みブロック情報３４２を示す。図１２は、消去済みブロックプールＰＥに属する消去済みブロックと、それら消去済みブロックの使用期限を示すテーブルである。使用期限は、ブロックに対して消去を行った直後の時刻に、放置許容時間Ｂを加えた時刻である。図１３及び図１４は、消去済みブロックプールＰＥに属する消去済みブロックのデータ消去後の状態とそれらのブロック数を示す。図１３は、消去済みブロックが使用期限を超えていないか、あるいは超えているかで分けた場合の消去済みブロックの数を示す。図１４は、消去済みブロックにおいてデータ消去後から時間が経過していない若いブロック、時間が経過した古いブロック、及びこれらの中間のブロックで分けた場合の消去済みブロックのそれぞれの数を示す。
ＮＢ’max ＝ Function 1(ＮＢmax, t, Ｎｃ)
＝(ＮＢmax×(ｔ/Ｔ)－(使用期限を越えたブロック数)) … （３）
上記の式（３）において、“使用期限を越えたブロック数”は、図１３に示す“使用期限を越えたブロック”の数に相当する。
また、Practical Value ＝ round(1.0×ＮＢyoung＋1.2×ＮＢmiddle＋1.5×ＮＢold)とすると、
ＮＢ’max ＝ Function 2(ＮＢmax, t, Ｎｃ)
＝(ＮＢmax×(ｔ/Ｔ)－Practical Value) … （４）
上記の式（４）の成立条件は(ＮＢmax×(ｔ/Ｔ)＞Practical Value)である。式（４）において、ＮＢyoungは図１４に示す“若いブロック”の数に相当する。ＮＢmiddleは図１４に示す“中間のブロック”の数に、ＮＢoldは“古いブロック”の数にそれぞれ相当する。
ここで、前述したように、消去済みブロックプールＰＥに属する消去済みブロック数が最大ブロック数ＮＢ’maxに達していない場合は、消去制御部３３からＮＡＮＤコントローラ２０に消去リクエストが送信される。その後、ブロックの消去完了後に、消去ブロック情報記憶部３４内の情報及び値を更新する。
１．３ 第１実施形態の効果
第１実施形態によれば、信頼性及び動作性能を向上できるメモリシステムを提供できる。
以下に、第１実施形態の効果について説明する。
第１実施形態のメモリシステムでは、オープンブロックへのデータの書き込み進捗状況、あるいはプール間におけるブロックの遷移状況、消去済みブロックの放置許容時間情報、及びデータ消去後の消去済みブロックの経過時間情報に基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの最適な最大ブロック数を算出する。さらに、消去済みブロックプールＰＥに属する消去済みブロックの数が、最大ブロック数に設定されるように、フリーブロックに対する消去動作を制御する。
上述の構成により、消去済みブロックプールＰＥに属する消去済みブロックを最大ブロック数に維持することにより、データが消去された後の消去済みブロックが放置される時間を、訂正が不可能なエラー（ＵＮＣ）の発生を低減できる時間に制御できる。これにより、半導体メモリ１０に発生するＵＮＣを低減でき、半導体メモリ１０に記憶されたデータの信頼性を向上させることができる。
また、消去済みブロックの最大ブロック数を動的に管理することで、すなわち、消去済みブロックの最大ブロック数を一定数に設定せず、書き込み特性情報またはブロック遷移情報、放置許容時間情報、及び消去済みブロックの経過時間情報に基づいて算出することで、動作状況に応じて消去済みブロックの最大ブロック数を最適な数に設定できる。これにより、消去動作が読み出し動作及び書き込み動作と衝突する頻度を低減でき、メモリシステムにおける動作性能を向上させることができる。
２．第２実施形態
次に、第２実施形態のメモリシステムについて説明する。第２実施形態のメモリシステムは、マルチブロックイレーズ機能を備える。マルチブロックイレーズ機能は、複数のブロックに対して消去動作を並行して実行する機能である。すなわち、マルチブロックイレーズ機能では、１つの消去コマンド（例えば、マルチブロックイレーズコマンド）で複数のブロックに対して消去動作を並行して実行することができる。以下、第２実施形態では、主に第１実施形態と異なる点について説明する。
２．１ メモリシステムの構成
第２実施形態のメモリシステムの構成について説明する。図１５は、第２実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。メモリシステム１は、半導体メモリ１０、ＮＡＮＤコントローラ２０、システムコントローラ３０Ａ、及びホストインタフェース４０を備える。半導体メモリ１０、ＮＡＮＤコントローラ２０、及びホストインタフェース４０については、第１実施形態と同様である。
２．１．１ システムコントローラ３０Ａの構成
以下に、第２実施形態におけるシステムコントローラ３０Ａについて説明する。図１５に示すように、システムコントローラ３０Ａは、ブロック管理部３１、ワークロード特性検出部３２、消去制御部３３、及び消去ブロック情報記憶部３４Ａを備える。ブロック管理部３１、ワークロード特性検出部３２、及び消去制御部３３は、第１実施形態と同様である。
システムコントローラ３０Ａが備える消去ブロック情報記憶部３４Ａは、放置許容時間テーブル３４１、消去済みブロック情報３４２、消去ブロックカウンタ３４３、最大消去ブロック情報３４４、及びフリーブロック情報３４５を含む。放置許容時間テーブル３４１、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３は、第１実施形態と同様である。
消去ブロック情報記憶部３４Ａが含む最大消去ブロック情報３４４は、マルチブロックイレーズコマンドにより、並行して消去が可能なブロック数の最大数（以下、最大消去ブロック数と記す）を含む。最大消去ブロック数は、消去動作に使用できるピーク電力、及び消去動作に係る信頼性を考慮して設定される値である。
フリーブロック情報３４５は、フリーブロックプールＰＦに属するフリーブロック数を含む。
２．２ メモリシステムの動作
以下に、第２実施形態のメモリシステム１におけるブロック管理の制御について説明する。図１６は、第２実施形態におけるブロック管理の制御を示すフローチャートである。このブロック管理の制御は、システムコントローラ３０にて実行される。
図１６において、ステップＳ２１～Ｓ２３までは、第１実施形態において図７に示したステップＳ１１～Ｓ１３までの処理と同様である。
ワークロード特性検出部３２は、オープンブロックへの書き込みの進捗、及びブロックの遷移状況を監視する（Ｓ２１）。
次に、ワークロード特性検出部３２は、オープンブロックへの書き込み量が所定値を超えると、消去制御部３３に書き込み特性情報を送信する。ワークロード特性検出部３２は、またフリーブロックプールＰＦから消去済みブロックプールＰＥへのブロックの遷移、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへのブロックの遷移を検出すると、消去制御部３３にブロック遷移情報を送信する（Ｓ２２）。
次に、書き込み特性情報あるいはブロック遷移情報の少なくとも１つを受け取ると、消去制御部３３内の消去ブロック数算出部３３１は、消去ブロック情報記憶部３４から放置許容時間テーブル３４１内の放置許容時間情報、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値を取得する。消去ブロック数算出部３３１は、ワークロード特性情報、放置許容時間情報、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値に基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数を算出する（Ｓ２３）。
次に、消去ブロック数算出部３３１は、算出した最大ブロック数から、最大ブロック数の算出時に消去済みブロックプールＰＥに既に属している消去済みブロック数を減算する。これにより、消去ブロック数算出部３３１は、消去済みブロックプールＰＥに遷移させるべきブロック数、すなわちフリーブロックに対して消去を行い、フリーブロックを消去済みブロックに遷移させるブロック数（以下、消去予定ブロック数と記す）を算出する（Ｓ２４）。
次に、消去ブロック数算出部３３１は、最大消去ブロック情報３４４に含まれる最大消去ブロック数、消去予定ブロック数、及びフリーブロック情報３４５に含まれるフリーブロック数のうち、最も少ないブロック数を、並行して消去を実行するべきブロック数（以下、消去実行ブロック数と記す）として選択する（Ｓ２５）。
次に、消去制御部３３内の消去コマンド発行判断部３３２は、選択された消去実行ブロック数を消去対象とする消去リクエストを、ＮＡＮＤコントローラ２０に送信する（Ｓ２６）。消去リクエストは、ＮＡＮＤコントローラ２０にマルチブロックイレーズコマンドの発行を要求する信号である。ＮＡＮＤコントローラ２０は、消去リクエストを受信すると、半導体メモリ１０にマルチブロックイレーズコマンドを発行する。マルチブロックイレーズコマンドを受信すると、半導体メモリ１０は、消去対象の複数のフリーブロックに対して並行して消去を実行する。上述したように、第２実施形態のメモリシステムは、マルチブロックイレーズ機能を備える。マルチブロックイレーズ機能では、消去対象が複数ブロックである場合、複数ブロックに対して並行して消去が実行される。
その後、半導体メモリ１０内の複数ブロックに対する消去が完了すると、消去制御部３３内の消去ブロック情報更新部３３３は、ＮＡＮＤコントローラ２０から消去完了通知を受け取る。消去完了通知を受け取ると、消去ブロック情報更新部３３３は、消去ブロック情報記憶部３４内の消去済みブロック情報３４２、消去ブロックカウンタ３４３のカウント値、及びフリーブロック情報３４５を更新する（Ｓ２７）。その後、システムコントローラ３０は、ブロック管理の制御を終了する。
２．３ 第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、信頼性及び動作性能を向上できるメモリシステムを提供できる。
第２実施形態は、第１実施形態の効果に加えて、さらに以下の効果を有する。
第２実施形態のメモリシステムは、マルチブロックイレーズ機能を備える。マルチブロックイレーズ機能では、１つの消去コマンドで複数のブロックを並行して消去することができる。第２実施形態では、複数ブロックを並行して消去できるため、消去動作に要する時間を短縮できる。
また、並行して消去するブロック数を動的に管理することで、すなわち、並行して消去するブロック数を一定数に設定せず、最大消去ブロック数、消去予定ブロック数、及びフリーブロック数のうちから選択することで、動作状況に応じて並行して消去するブロック数を最適な数に設定できる。これにより、消去動作が読み出し動作及び書き込み動作と衝突する頻度を低減でき、メモリシステムにおける動作性能を向上させることができる。
３．第３実施形態
次に、第３実施形態のメモリシステムについて説明する。第３実施形態では、複数ブロックを並行して消去するための論理ブロックに対応する半導体メモリ１０内のブロックの構成方法について説明する。第３実施形態では、主に第２実施形態と異なる点について説明する。
３．１ ＮＡＮＤコントローラ２０と半導体メモリ１０の構成
図１７は、第３実施形態におけるＮＡＮＤコントローラ２０と半導体メモリ１０の構成を示すブロック図である。ここでは説明を容易にするために、半導体メモリ１０は、４つのメモリチップ１０Ｍ_０～１０Ｍ_３を有し、各メモリチップは２つのバンクＢＮ０、ＢＮ１を有し、各バンクは２つのプレーンＰ０、Ｐ１を有し、各プレーンは８つのブロックＢＬＫ０～ＢＬＫ７を含むものとする。
図１７に示すように、例えば、ＮＡＮＤコントローラ２０は、４つのチャネルＣＨ０、ＣＨ１、ＣＨ２、及びＣＨ３を有する。チャネルＣＨ０～ＣＨ３には、メモリチップ１０Ｍ_０～１０Ｍ_３がそれぞれ接続される。メモリチップ１０Ｍ_０～１０Ｍ_３の各々は、バンクＢＮ０及びＢＮ１を有する。バンクＢＮ０及びＢＮ１の各々は、プレーンＰ０及びＰ１を有する。プレーンＰ０及びＰ１の各々は、ブロックＢＬＫ０～ＢＬＫ７を含む。
以下に、メモリチップのプレーン内のブロックの接続例について説明する。
図１８は、メモリチップのプレーンＰ０内のブロックＢＬＫ０～ＢＬＫ７の接続例を示す図である。プレーンＰ０は、メモリセルアレイ１１、ブロックデコーダＢＤ、スイッチ回路ＳＷ、及びドライバ１８を有する。メモリセルアレイ１１は、ブロックＢＬＫ０～ＢＬＫ７を含む。図３に示したロウデコーダ１９は、ブロックデコーダＢＤ及びスイッチ回路ＳＷを含む。
メモリセルアレイ１１内のブロックＢＬＫ０～ＢＬＫ７はＹ方向に配列されている。ブロックＢＬＫ０～ＢＬＫ７のＸ方向には、ブロックデコーダＢＤが配置される。ブロックデコーダＢＤは、Ｙ方向に配列されたサブブロックデコーダＳＢＤ０及びＳＢＤ１を含む。サブブロックデコーダＳＢＤ０は、ブロックＢＬＫ０～ＢＬＫ３に対応する。さらに、サブブロックデコーダＳＢＤ１は、ブロックＢＬＫ４～ＢＬＫ７に対応する。
サブブロックデコーダＳＢＤ０は、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ０～ＢＬＫ３を選択状態あるいは非選択状態に設定する。サブブロックデコーダＳＢＤ１は、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ４～ＢＬＫ８を選択状態あるいは非選択状態に設定する。
ブロックＢＬＫ０～ＢＬＫ７とサブブロックデコーダＳＢＤ０及びＳＢＤ１との間には、スイッチ回路ＳＷが配置される。スイッチ回路ＳＷは、Ｘ方向に配列されたワード線スイッチアレイＷＳ０、ＷＳ１、ＷＳ２、ＷＳ３を含む。ワード線スイッチアレイＷＳ０～ＷＳ３のＹ方向には、ドライバ１８が配置される。
ドライバ１８には、信号線群ＣＧｇ０、ＣＧｇ１、ＣＧｇ２、ＣＧｇ３が接続される。信号線群ＣＧｇ０～ＣＧｇ３の各々は、信号線ＣＧ０、ＣＧ１、…、ＣＧ７を含む。ドライバ１８は、信号線群ＣＧｇ０～ＣＧｇ３の各々内の信号線ＣＧ０～ＣＧ７を駆動する。
ワード線スイッチアレイＷＳ０～ＷＳ３の各々は、複数のスイッチトランジスタを含む。信号線群ＣＧｇ０～ＣＧｇ３は、ワード線スイッチアレイＷＳ０～ＷＳ３をそれぞれ介して、ブロックＢＬＫ０～ＢＬＫ３にそれぞれ接続される。詳しくは、信号線群ＣＧｇ０内の信号線ＣＧ０～ＣＧ７は、ワード線スイッチアレイＷＳ０内のスイッチトランジスタを介して、ブロックＢＬＫ０内のワード線ＷＬ０～ＷＬ７にそれぞれ接続される。信号線群ＣＧｇ１内の信号線ＣＧ０～ＣＧ７は、ワード線スイッチアレイＷＳ１内のスイッチトランジスタを介して、ブロックＢＬＫ１内のワード線ＷＬ０～ＷＬ７にそれぞれ接続される。信号線群ＣＧｇ２内の信号線ＣＧ０～ＣＧ７は、ワード線スイッチアレイＷＳ２内のスイッチトランジスタを介して、ブロックＢＬＫ２内のワード線ＷＬ０～ＷＬ７にそれぞれ接続される。さらに、信号線群ＣＧｇ３内の信号線ＣＧ０～ＣＧ７は、ワード線スイッチアレイＷＳ３内のスイッチトランジスタを介して、ブロックＢＬＫ３内のワード線ＷＬ０～ＷＬ７にそれぞれ接続される。
ワード線スイッチアレイＷＳ０内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ０からの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ０内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ０内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。例えば、或るスイッチトランジスタは、選択信号ＳＥＬ０に従って、信号線ＣＧ０とワード線ＷＬ０との間を接続する、あるいは遮断する。他のスイッチトランジスタは、選択信号ＳＥＬ０に従って、信号線ＣＧ１とワード線ＷＬ１との間を接続する、あるいは遮断する。
ワード線スイッチアレイＷＳ１内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ０からの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ１内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ１内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ワード線スイッチアレイＷＳ２内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ０からの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ２内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ２内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
さらに、ワード線スイッチアレイＷＳ３内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ０からの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ３内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
また、ワード線スイッチアレイＷＳ０内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ１からの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ０内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ４内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。例えば、或るスイッチトランジスタは、選択信号ＳＥＬ１に従って、信号線ＣＧ０とワード線ＷＬ０との間を接続する、あるいは遮断する。他のスイッチトランジスタは、選択信号ＳＥＬ１に従って、信号線ＣＧ１とワード線ＷＬ１との間を接続する、あるいは遮断する。
ワード線スイッチアレイＷＳ１内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ１からの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ１内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ５内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ワード線スイッチアレイＷＳ２内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ１からの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ２内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ６内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
さらに、ワード線スイッチアレイＷＳ３内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤ１からの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ７内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ドライバ１８は、信号線群ＣＧｇ０～ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とワード線スイッチアレイＷＳ０～ＷＳ３内のスイッチトランジスタを介して、選択されたブロックＢＬＫ内のワード線ＷＬに動作電圧を供給する。例えば、消去動作において、ドライバ１８は、消去対象のブロック内のワード線ＷＬに電圧ＶWLEを供給する。電圧ＶWLEは、例えば電圧ＶSS以上、かつ消去電圧ＶERA未満の電圧である。なお、電圧ＶWLEは上記の電圧に限らず、電圧ＶSS未満の電圧であってもよい。一方、ドライバ１８は、非消去対象のブロック内のワード線ＷＬに、電圧ＶWLEより高い電圧を供給する。
また以下に、メモリチップのプレーンＰ０内のブロックの他の接続例について説明する。
図１９は、メモリチップのプレーンＰ０内のブロックＢＬＫ０～ＢＬＫ７の他の接続例を示す図である。プレーンＰ０は、メモリセルアレイ１１、ブロックデコーダＢＤＡ、スイッチ回路ＳＷ、及びドライバ１８を有する。メモリセルアレイ１１、スイッチ回路ＳＷ、及びドライバ１８は、図１８に示した構成と同様である。
ブロックデコーダＢＤＡは、Ｙ方向に配列されたサブブロックデコーダＳＢＤａ、ＳＢＤｂ、ＳＢＤｃ及びＳＢＤｄを含む。サブブロックデコーダＳＢＤａは、ブロックＢＬＫ０及びＢＬＫ１に対応する。サブブロックデコーダＳＢＤｂは、ブロックＢＬＫ２及びＢＬＫ３に対応する。サブブロックデコーダＳＢＤｃは、ブロックＢＬＫ４及びＢＬＫ５に対応する。さらに、サブブロックデコーダＳＢＤｄは、ブロックＢＬＫ６及びＢＬＫ７に対応する。
サブブロックデコーダＳＢＤａは、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ０及びＢＬＫ１を選択状態あるいは非選択状態に設定する。サブブロックデコーダＳＢＤｂは、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ２及びＢＬＫ３を選択状態あるいは非選択状態に設定する。サブブロックデコーダＳＢＤｃは、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ４及びＢＬＫ５を選択状態あるいは非選択状態に設定する。さらに、サブブロックデコーダＳＢＤｄは、ブロックアドレスＡＤＲに基づいて、ブロックＢＬＫ６及びＢＬＫ７を選択状態あるいは非選択状態に設定する。
ワード線スイッチアレイＷＳ０内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤａからの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ０内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ０内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。例えば、或るスイッチトランジスタは、選択信号ＳＥＬ０に従って、信号線ＣＧ０とワード線ＷＬ０との間を接続する、あるいは遮断する。他のスイッチトランジスタは、選択信号ＳＥＬ０に従って、信号線ＣＧ１とワード線ＷＬ１との間を接続する、あるいは遮断する。
ワード線スイッチアレイＷＳ１内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤａからの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ１内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ１内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
また、ワード線スイッチアレイＷＳ２内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｂからの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ２内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ２内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ワード線スイッチアレイＷＳ３内の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｂからの選択信号ＳＥＬ０に従って、信号線群ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ３内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
また、ワード線スイッチアレイＷＳ０内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｃからの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ０内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ４内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ワード線スイッチアレイＷＳ１内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｃからの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ１内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ５内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
また、ワード線スイッチアレイＷＳ２内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｄからの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ２内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ６内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
さらに、ワード線スイッチアレイＷＳ３内の他の複数のスイッチトランジスタは、サブブロックデコーダＳＢＤｄからの選択信号ＳＥＬ１に従って、信号線群ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とブロックＢＬＫ７内のワード線ＷＬ０～ＷＬ７との間を接続状態あるいは非接続状態に切り換える。
ドライバ１８は、信号線群ＣＧｇ０～ＣＧｇ３内の信号線ＣＧ０～ＣＧ７とワード線スイッチアレイＷＳ０～ＷＳ３内のスイッチトランジスタを介して、選択されたブロックＢＬＫ内のワード線ＷＬに動作電圧を供給する。例えば、消去動作において、ドライバ１８は、消去対象のブロック内のワード線ＷＬに電圧ＶWLEを供給する。電圧ＶWLEは、前述したように、例えば電圧ＶSS以上かつ消去電圧ＶERA未満の電圧である。なお、電圧ＶWLEは、電圧ＶSS未満の電圧である場合もある。一方、ドライバ１８は、非消去対象のブロック内のワード線ＷＬに、電圧ＶWLEより高い電圧を供給する。
なお、上述にはメモリチップのプレーンＰ０内のブロックの接続を説明したが、プレーンＰ１内のブロックの接続も、図１８あるいは図１９に示した接続と同様である。また、上述では、ＮＡＮＤコントローラ２０に４つのメモリチップ１０Ｍ_０～１０Ｍ_３が接続され、各メモリチップが２つのバンクＢＮ０、ＢＮ１を有し、各バンクが２つのプレーンＰ０、Ｐ１を有する場合を説明したが、ＮＡＮＤコントローラ２０に接続されるメモリチップの数、各メモリチップが有するバンクの数、各バンクが有するプレーンの数、及び各プレーンが有するブロックの数は、それぞれ任意に設定可能である。
３．２ メモリシステムの動作
第３実施形態では、マルチブロックイレーズコマンドを半導体メモリ１０に発行し、複数ブロック内のデータを並行して消去する。半導体メモリ１０のメモリチップ内のブロックＢＬＫ０～ＢＬＫ７、ブロックデコーダＢＤ、スイッチ回路ＳＷ、及びドライバ１８が図１８あるいは図１９に示したように構成されている場合、複数ブロックを並行して消去するために、論理ブロックと物理ブロックとを以下のように対応付ける。論理ブロックは、システムコントローラ３０にて管理されるブロックである。物理ブロックは、半導体メモリ１０のメモリチップ内のブロックＢＬＫ０～ＢＬＫ７である。
図２０は、第３実施形態のメモリシステム１における論理ブロックと物理ブロックとの対応関係を示すテーブルの一例である。チャネルＣＨ０に接続されたメモリチップ１０Ｍ_０は、バンクＢＮ０及びＢＮ１を有し、バンクＢＮ０及びＢＮ１の各々はプレーンＰ０及びＰ１を有する。同様に、チャネルＣＨ１に接続されたメモリチップ１０Ｍ_１は、バンクＢＮ０及びＢＮ１を有し、バンクＢＮ０及びＢＮ１の各々はプレーンＰ０及びＰ１を有する。物理ブロックとしてのプレーンＰ０及びＰ１内のブロックＢＬＫ０～ＢＬＫ７は、０～７でそれぞれ示される。論理ブロックのアドレスは、ＭＢＡ０、ＭＢＡ１、…、ＭＢＡ７で示される。
図２０に示すように、ワード線スイッチアレイＷＳ０～ＷＳ３の各々を共用する複数の物理ブロックによって、論理ブロックが構成される。すなわち、論理ブロックは、１つのワード線スイッチアレイに接続された複数のブロックＢＬＫによって構成される。例えば、アドレスＭＢＡ０で示される論理ブロックは、ワード線スイッチアレイＷＳ０に接続されたブロックＢＬＫ０及びＢＬＫ４によって構成される。アドレスＭＢＡ１で示される論理ブロックは、ワード線スイッチアレイＷＳ１に接続されたブロックＢＬＫ１及びＢＬＫ５によって構成される。アドレスＭＢＡ２で示される論理ブロックは、ワード線スイッチアレイＷＳ２に接続されたブロックＢＬＫ２及びＢＬＫ６によって構成される。さらに、アドレスＭＢＡ３で示される論理ブロックは、ワード線スイッチアレイＷＳ３に接続されたブロックＢＬＫ３及びＢＬＫ７によって構成される。
同様に、アドレスＭＢＡ４で示される論理ブロックは、ワード線スイッチアレイＷＳ０に接続されたブロックＢＬＫ０及びＢＬＫ４によって構成される。アドレスＭＢＡ５で示される論理ブロックは、ワード線スイッチアレイＷＳ１に接続されたブロックＢＬＫ１及びＢＬＫ５によって構成される。アドレスＭＢＡ６で示される論理ブロックは、ワード線スイッチアレイＷＳ２に接続されたブロックＢＬＫ２及びＢＬＫ６によって構成される。さらに、アドレスＭＢＡ７で示される論理ブロックは、ワード線スイッチアレイＷＳ３に接続されたブロックＢＬＫ３及びＢＬＫ７によって構成される。
このように論理ブロックを構成することにより、例えば、アドレスＭＢＡ０で示される論理ブロックに対応するブロックＢＬＫ０及びＢＬＫ４を並行して消去することが可能である。同様に、アドレスＭＢＡ１に対応するブロックＢＬＫ１及びＢＬＫ５を並行して消去することが可能である。
また、論理ブロックと物理ブロックを対応付ける他の例として、アドレスＭＢＡ０～ＭＢＡ７とブロックＢＬＫ０～ＢＬＫ７とを以下のように対応付けてもよい。
図２１は、第３実施形態のメモリシステム１における論理ブロックと物理ブロックとの対応関係を示すテーブルの他の例である。図２０と同様に、チャネルＣＨ０に接続されたメモリチップ１０Ｍ_０は、バンクＢＮ０及びＢＮ１を有し、バンクＢＮ０及びＢＮ１の各々はプレーンＰ０及びＰ１を有する。チャネルＣＨ１に接続されたメモリチップ１０Ｍ_１は、バンクＢＮ０及びＢＮ１を有し、バンクＢＮ０及びＢＮ１の各々はプレーンＰ０及びＰ１を有する。
また、図１８に示した構成では、ブロックデコーダグループＧ０はサブブロックデコーダＳＢＤ０を含み、ブロックデコーダグループＧ１はサブブロックデコーダＳＢＤ１を含む。図１９に示した構成では、ブロックデコーダグループＧ０はサブブロックデコーダＳＢＤａ及びＳＢＤｂを含み、ブロックデコーダグループＧ１はサブブロックデコーダＳＢＤｃ及びＳＢＤｄを含む。
図２１に示すように、ブロックデコーダグループＧ０あるいはブロックデコーダグループＧ１を共用する複数の物理ブロックによって、アドレスＭＢＡ０～ＭＢＡ３あるいはＭＢＡ４～ＭＢＡ７で示される論理ブロックが構成される。すなわち、並行して消去される論理ブロックのグループは、１つのブロックデコーダグループに接続された複数のブロックＢＬＫによって構成される。
例えば、図１８に示したように、４つのワード線スイッチアレイＷＳ０～ＷＳ３が設けられている場合、これらワード線スイッチアレイＷＳ０～ＷＳ３に対応するサブブロックデコーダＳＢＤ０及びＳＢＤ１を、それぞれブロックデコーダグループＧ０及びＧ１と設定する。
このように設定すれば、図２１に示すように、アドレスＭＢＡ０～ＭＢＡ３で示される論理ブロックは、ブロックデコーダグループＧ０によってブロックＢＬＫ０～ＢＬＫ３から選択される。あるいは、アドレスＭＢＡ０～ＭＢＡ３の論理ブロックは、ブロックデコーダグループＧ１によってブロックＢＬＫ４～ＢＬＫ７からに選択される。
アドレスＭＢＡ４～ＭＢＡ７で示される論理ブロックは、ブロックデコーダグループＧ１によってブロックＢＬＫ４～ＢＬＫ７から選択される。あるいは、アドレスＭＢＡ４～ＭＢＡ７の論理ブロックは、ブロックデコーダグループＧ０によってブロックＢＬＫ０～ＢＬＫ３からに選択される。
このように論理ブロックを構成することにより、例えば、アドレスＭＢＡ０～ＭＢＡ３で示される論理ブロックに対応するブロックＢＬＫ０～ＢＬＫ３あるいはＢＬＫ４～ＢＬＫ７を並行して消去することが可能である。同様に、アドレスＭＢＡ４～ＭＢＡ７で示される論理ブロックに対応するブロックＢＬＫ４～ＢＬＫ７あるいはＢＬＫ０～ＢＬＫ３を並行して消去することが可能である。
３．３ 第３実施形態の効果
第３実施形態によれば、第２実施形態と同様に、信頼性及び動作性能を向上できるメモリシステムを提供できる。すなわち、半導体メモリ１０に記憶されたデータの信頼性を向上させることができる。さらに、メモリシステムにおける動作性能を向上させることができる。
４．第４実施形態
次に、第４実施形態のメモリシステムについて説明する。第４実施形態では、並行して消去するブロック数を最大化（または、最適化）するための論理ブロックの管理方法について説明する。第４実施形態では、主に第２実施形態と異なる点について説明する。
４．１ メモリシステムの構成
第４実施形態のメモリシステムの構成について説明する。図２２は、第４実施形態のメモリシステムを含む情報処理システムの構成を示すブロック図である。メモリシステム１は、半導体メモリ１０、ＮＡＮＤコントローラ２０、システムコントローラ３０Ｂ、及びホストインタフェース４０を備える。半導体メモリ１０、ＮＡＮＤコントローラ２０、及びホストインタフェース４０については、第１実施形態と同様である。
４．１．１ システムコントローラ３０Ｂの構成
以下に、第４実施形態におけるシステムコントローラ３０Ｂについて説明する。図２２に示すように、システムコントローラ３０Ｂは、ブロック管理部３１、ワークロード特性検出部３２、消去制御部３３、消去ブロック情報記憶部３４、及びフリーブロック情報記憶部３４Ｂを備える。ブロック管理部３１、ワークロード特性検出部３２、消去制御部３３、及び消去ブロック情報記憶部３４は、第１実施形態と同様である。
システムコントローラ３０Ｂが備えるフリーブロック情報記憶部３４Ｂは、フリーブロックグループ管理テーブル３４６、並びに書き込み及び消去回数差の上限値情報３４７を含む。
フリーブロックグループ管理テーブル３４６は、図２３に示すようなワード線スイッチアレイに対応するフリーブロック数を示す第１テーブル、あるいは図２４に示すようなブロックデコーダグループに対応するフリーブロック数を示す第２テーブルを含む。
図２３は、ワード線スイッチアレイに対応するフリーブロック数を示す第１テーブルの一例である。この第１テーブルは、フリーブロックプールＦＰに属するフリーブロックのうち、ワード線スイッチアレイＷＳ０～ＷＳ３の各々に対応するフリーブロック数がそれぞれいくつあるかを表す。さらに、ワード線スイッチアレイＷＳ０～ＷＳ３の各々のフリーブロックに対して実行された書き込み及び消去の回数の平均値を表す。
図２４は、ブロックデコーダグループに対応するフリーブロック数を示す第２テーブルの一例である。この第２テーブルは、フリーブロックプールＦＰに属するフリーブロックのうち、ブロックデコーダグループＧ０～Ｇ５の各々に対応するフリーブロック数がそれぞれいくつあるかを表す。さらに、ブロックデコーダグループＧ０～Ｇ５の各々のフリーブロックに対して実行された書き込み及び消去の回数の平均値を表す。
書き込み及び消去回数差の上限値情報３４７は、第１及び第２テーブルに含まれる書き込み及び消去回数の平均値の差の上限値を含む。
４．２ メモリシステムの動作
以下に、第４実施形態のメモリシステム１におけるブロック管理の制御について説明する。図２５及び図２６は、第４実施形態におけるブロック管理の制御を示すフローチャートである。このブロック管理の制御は、システムコントローラ３０にて実行される。
図２５において、ステップＳ３１～Ｓ３４までは、第２実施形態において図１６に示したステップＳ２１～Ｓ２４までの処理と同様である。
ワークロード特性検出部３２は、オープンブロックへの書き込みの進捗、及びブロックの遷移状況を監視する（Ｓ３１）。
次に、ワークロード特性検出部３２は、オープンブロックへの書き込み量が所定値を超えると、消去制御部３３に書き込み特性情報を送信する。ワークロード特性検出部３２は、またフリーブロックプールＰＦから消去済みブロックプールＰＥへのブロックの遷移、あるいは書き込み済みブロックプールＰＷからフリーブロックプールＰＦへのブロックの遷移を検出すると、消去制御部３３にブロック遷移情報を送信する（Ｓ３２）。
次に、書き込み特性情報あるいはブロック遷移情報の少なくとも１つを受け取ると、消去ブロック数算出部３３１は、放置許容時間テーブル３４１内の放置許容時間情報、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値を取得する。消去ブロック数算出部３３１は、ワークロード特性情報、放置許容時間情報、消去済みブロック情報３４２、及び消去ブロックカウンタ３４３のカウント値に基づいて、消去済みブロックプールＰＥに属するべき消去済みブロックの最大ブロック数を算出する（Ｓ３３）。
次に、消去ブロック数算出部３３１は、算出した最大ブロック数から、最大ブロック数の算出時に消去済みブロックプールＰＥに既に属している消去済みブロック数を減算する。これにより、消去ブロック数算出部３３１は、消去済みブロックプールＰＥに遷移させるべきブロック数、すなわちフリーブロックに対して消去を行い、フリーブロックを消去済みブロックに遷移させるべきブロック数（消去予定ブロック数）を算出する（Ｓ３４）。
次に、図２６に示すように、消去ブロック数算出部３３１は、フリーブロックグループ管理テーブル３４６に含まれた情報から、ワード線スイッチアレイＷＳ０～ＷＳ３の各々のグループ、あるいはブロックデコーダグループＧ０～Ｇ５の各々のグループに含まれるフリーブロックの書き込み及び消去回数の平均値の中で最大と最小との差が、上限値情報３４７に含まれる上限値を超えているか否かを判定する（Ｓ３５）。平均値の最大と最小との差が上限値を超えている場合（Ｙｅｓ）、ワード線スイッチアレイＷＳ０～ＷＳ３の各々のグループ、あるいはブロックデコーダグループＧ０～Ｇ５の各々のグループの中で書き込み及び消去回数の平均値が最も小さいグループを選択する（Ｓ３６）。なお、選択したグループのフリーブロックの数が消去予定ブロック数より少ないときは、書き込み及び消去回数の平均値が次に小さいグループを順次選択する。一方、平均値の最大と最小との差が上限値を超えていない場合（Ｎｏ）、ワード線スイッチアレイＷＳ０～ＷＳ３の各々のグループ、あるいはブロックデコーダグループＧ０～Ｇ５の各々のグループの中で、消去予定ブロック数以上で、かつ最も少ない数のフリーブロックを含むグループを選択する（Ｓ３７）。
次に、消去制御部３３内の消去コマンド発行判断部３３２は、選択されたグループが含むブロックを消去対象とする消去リクエストを、ＮＡＮＤコントローラ２０に送信する（Ｓ３８）。消去リクエストは、ＮＡＮＤコントローラ２０にマルチブロックイレーズコマンドの発行を要求する信号である。マルチブロックイレーズコマンドを受信すると、半導体メモリ１０は、消去対象の複数のフリーブロックに対して並行して消去を実行する。
その後、半導体メモリ１０内の複数ブロックに対する消去が完了すると、消去制御部３３内の消去ブロック情報更新部３３３は、ＮＡＮＤコントローラ２０から消去完了通知を受け取る。消去完了通知を受け取ると、消去ブロック情報更新部３３３は、消去ブロック情報記憶部３４内の消去済みブロック情報３４２、消去ブロックカウンタ３４３のカウント値、及びフリーブロック情報記憶部３４Ｂ内のフリーブロックグループ管理テーブル３４６を更新する（Ｓ３９）。その後、システムコントローラ３０は、ブロック管理の制御を終了する。
４．３ 第４実施形態の効果
第４実施形態によれば、第２実施形態と同様に、信頼性及び動作性能を向上できるメモリシステムを提供できる。すなわち、半導体メモリ１０に記憶されたデータの信頼性を向上させることができる。さらに、メモリシステムにおける動作性能を向上させることができる。
５．第５実施形態
次に、第５実施形態の情報処理システムについて説明する。第５実施形態では、ホスト装置２から送信された複数の消去リクエストをまとめて１つあるいは複数のマルチブロックイレーズコマンドとして設定する。これにより、複数のブロックを並行して消去する。第５実施形態では、主に第２実施形態と異なる点について説明する。
５．１ 情報処理システムの構成
図２７は、第５実施形態の情報処理システムの構成を示すブロック図である。情報処理システムは、メモリシステム１及びホスト装置２を備える。ホスト装置２は、システムコントローラ３０Ａを有する。システムコントローラ３０Ａについては、第２実施形態にて示したものと同様である。
メモリシステム１は、半導体メモリ１０、ＮＡＮＤコントローラ２０Ａ、及びホストインタフェース４０を備える。半導体メモリ１０及びホストインタフェース４０については、第２実施形態と同様である。
以下に、第５実施形態におけるＮＡＮＤコントローラ２０Ａについて説明する。図２８は、第５実施形態におけるＮＡＮＤコントローラ２０Ａ及び半導体メモリ１０の構成を示すブロック図である。
ＮＡＮＤコントローラ２０Ａは、チャネルＣＨ０～ＣＨ３を有する。チャネルＣＨ０～ＣＨ３は、半導体メモリ１０内のメモリチップ１０Ｍ_０～１０Ｍ_３にそれぞれ接続される。チャネルＣＨ０～ＣＨ３の各々には、複数のキューＱ０、Ｑ１、及びＱ２が設けられている。例えば、キューＱ０は、ホスト装置２から送信された読み出しリクエストが蓄積される。キューＱ１は、ホスト装置２から送信された書き込みリクエストが蓄積される。キューＱ２は、ホスト装置２から送信された消去リクエストが蓄積される。さらに、チャネルＣＨ０～ＣＨ３の各々には、ガベージコレクション等によって生じた書き込みリクエスト、読み出しリクエスト、あるいは各種の優先度を持つリクエスト等が蓄積されるキュー（図示しない）が設けられている。
５．２ 情報処理システムの動作
以下に、第５実施形態の情報処理システムの動作について説明する。
先ず、ホスト装置２からホストインタフェース４０を介してＮＡＮＤコントローラ２０Ａに、読み出しリクエスト、書き込みリクエスト、及び消去リクエストが送信される。
次に、ＮＡＮＤコントローラ２０Ａは、ホスト装置２から受信したリクエストの属性に従い、それらリクエストを、チャネルＣＨ０～ＣＨ３のいずれかのキューＱ０、Ｑ１あるいはＱ２に順次蓄積する。例えば、キューＱ０には、読み出しリクエストが蓄積される。キューＱ１には、書き込みリクエストが蓄積される。キューＱ２には、消去リクエストが蓄積される。消去リクエストには、ワード線スイッチアレイＷＳ０～ＷＳ３のいずれか１つ、あるいはブロックデコーダグループＧ０～Ｇ５のいずれか１つを示す情報が付与されている。
次に、キューＱ２に複数の消去リクエストが蓄積された場合、ＮＡＮＤコントローラ２０Ａは、キューＱ２に蓄積された複数の消去リクエストにマージできるリクエストがないかどうか、キューＱ２内を走査する。すなわち、ＮＡＮＤコントローラ２０Ａは、最大消去ブロック情報３４４が含む最大消去ブロック数と、消去リクエストに付与されたワード線スイッチアレイあるいはブロックデコーダグループを示す情報とに基づいて、並行して消去が可能なブロックとして、複数の消去リクエストによるブロックをまとめられないかどうかを確認する。
複数の消去リクエストをマージできる場合、ＮＡＮＤコントローラ２０Ａは、マージ可能な複数の消去リクエストで消去されるべきブロックを消去対象とするマルチブロックイレーズコマンドをキューＱ２に蓄積する。その後、マージされた複数の消去リクエストは削除される。
なおここでは、ＮＡＮＤコントローラ２０Ａが、キューＱ０～Ｑ２を有し、キューＱ２にキューイングされた複数の消去リクエストをマージする処理を行ったが、これに限るわけではなく、キューを設ける回路及び消去リクエストのマージ処理を行う回路は、ホスト装置２と半導体メモリ１０の間に配置された回路のいずれの回路で行ってもよい。
５．３ 第５実施形態の効果
第５実施形態によれば、信頼性及び動作性能を向上できる情報処理システムを提供できる。すなわち、情報処理システムの半導体メモリ１０に記憶されたデータの信頼性を向上させることができる。さらに、情報処理システムにおける動作性能を向上させることができる。第５実施形態の効果の詳細は第２実施形態と同様である。
第５実施形態の情報処理システムでは、ホスト装置２から複数の消去リクエストを受け取り、消去リクエストに付与されたワード線スイッチアレイあるいはブロックデコーダグループに基づいて、複数の消去リクエストを１つのマルチブロックイレーズコマンドとして設定する。これにより、複数のブロックに対して消去動作を並行して実行でき、消去動作に要する時間を短縮することができる。
６．その他変形例等
前述の実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが前述の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホスト装置、３…メモリコントローラ、１０…半導体メモリ、１０Ｍ…メモリチップ、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダ、２０…ＮＡＮＤコントローラ、２０Ａ…ＮＡＮＤコントローラ、２１…カラムデコーダ、２２…センスアンプ、３０…システムコントローラ、３０Ａ…システムコントローラ、３０Ｂ…システムコントローラ、３１…ブロック管理部、３２…ワークロード特性検出部、３３…消去制御部、３４…消去ブロック情報記憶部、３４Ａ…消去ブロック情報記憶部、３４Ｂ…フリーブロック情報記憶部、４０…ホストインタフェース、３３１…消去ブロック数算出部、３３２…消去コマンド発行判断部、３３３…消去ブロック情報更新部、３４１…放置許容時間テーブル、３４２…消去済みブロック情報、３４３…消去ブロックカウンタ、３４４…最大消去ブロック情報、３４５…フリーブロック情報、３４６…フリーブロックグループ管理テーブル、３４７…上限値情報、ＢＬＫ０～ＢＬＫｍ…ブロック、Ｇ０～Ｇ５…ブロックデコーダグループ、Ｑ０～Ｑ２…キュー、ＳＢＤ０,ＳＢＤ１…サブブロックデコーダ、ＷＳ０～ＷＳ３…ワード線スイッチアレイ。

Claims (17)

  1. 複数のブロックを含む不揮発性メモリと、
    前記不揮発性メモリを制御するメモリコントローラと、
    を具備し、
    前記メモリコントローラは、
    前記複数のブロックのうち第１プールに属する第１ブロックへのデータ書き込み量が第１値を超えた場合、または、前記第１プールに属する前記第１ブロックを第２プールに遷移させる場合、または、前記第２プールに属する第２ブロックを第３プールに遷移させる場合の少なくとも１つの場合に、
    第４プールに属する第４ブロックの放置許容時間情報、及び前記第４ブロックのデータ消去後の経過時間情報に基づいて、前記第４プールに属することが可能な前記第４ブロックのブロック数の最大値である最大ブロック数を算出し、
    前記第４プールに属する前記第４ブロックのブロック数が前記最大ブロック数未満である場合に、前記第３プールに属する第３ブロックに対して消去動作を実行するメモリシステム。
  2. 前記メモリコントローラは、前記複数のブロックが前記第１プール、前記第２プール、前記第３プール、及び前記第４プールのいずれのプールに属するかを設定し、
    前記第１プールに属する前記第１ブロックは、データの書き込み及び読み出しが可能であり、前記第２プールに属する前記第２ブロックは、データの書き込みと読み出しのうち読み出しのみが可能であり、前記第３プールに属する前記第３ブロックは、データが無効にされており、前記第４プールに属する前記第４ブロックは、データが消去され、書き込み及び読み出しが禁止されている請求項１に記載のメモリシステム。
  3. 前記第４プールに属する前記第４ブロックの前記放置許容時間情報は、前記第４ブロックがデータ消去後に放置された場合に、訂正が不可能なエラーの発生率が第２値より低い放置許容時間を含む請求項１に記載のメモリシステム。
  4. 前記第４プールに属する前記第４ブロックのデータ消去後の前記経過時間情報は、前記第４ブロックのデータ消去後からの経過時間、前記第４ブロックのデータ消去後からの経過時間が前記放置許容時間に達するまでの残り時間、及び前記第４ブロックのデータ消去後からの経過時間が前記放置許容時間を越えたか否かの情報の少なくとも１つを含む請求項３に記載のメモリシステム。
  5. 前記放置許容時間は、前記第４ブロックに対して実行された書き込み動作及び消去動作の回数に応じて設定される請求項３に記載のメモリシステム。
  6. 前記メモリコントローラは、前記第１ブロックに対する書き込み特性情報、及び前記第１ブロックを前記第２プールに遷移させたブロック数または前記第２ブロックを前記第３プールに遷移させたブロック数を含むブロック遷移情報の少なくとも１つの情報、前記放置許容時間情報、及び前記経過時間情報に基づいて、前記第４プールに属することが可能な前記最大ブロック数を算出する請求項１に記載のメモリシステム。
  7. 前記書き込み特性情報は、前記第１プールに属する前記第１ブロックへのデータの書き込み量、または書き込み頻度の少なくとも１つを含む請求項６に記載のメモリシステム。
  8. 前記メモリコントローラは、前記第３プールに属する前記第３ブロックを前記第４プールに遷移させたブロック数をカウントするブロックカウンタをさらに具備し、
    前記メモリコントローラは、前記第１ブロックに対する書き込み特性情報、及び前記第１ブロックを前記第２プールに遷移させたブロック数または前記第２ブロックを前記第３プールに遷移させたブロック数を含むブロック遷移情報の少なくとも１つの情報、前記放置許容時間情報、前記経過時間情報、及び前記ブロックカウンタのカウント値に基づいて、前記第４プールに属することが可能な前記最大ブロック数を算出する請求項１に記載のメモリシステム。
  9. 前記書き込み特性情報は、前記第１プールに属する前記第１ブロックへのデータの書き込み量、または書き込み頻度の少なくとも１つを含む請求項８に記載のメモリシステム。
  10. 前記メモリコントローラは、前記第３プールに属する前記第３ブロックから消去対象である対象ブロックを選択し、前記対象ブロックに対する消去動作を実行させる消去コマンドを前記不揮発性メモリに発行する請求項１に記載のメモリシステム。
  11. 前記メモリコントローラは、前記第３プールに属する前記第３ブロックから消去対象である対象ブロックを選択し、前記対象ブロックに対する消去動作を実行させる消去コマンドを前記不揮発性メモリに発行し、
    前記メモリコントローラは、前記消去コマンドに対する完了通知を受信し、前記第４プールに属する前記第４ブロックのデータ消去後の前記経過時間情報、及び前記ブロックカウンタのカウント値を更新する請求項８に記載のメモリシステム。
  12. 前記メモリコントローラは、前記第３プールに属する前記第３ブロックから消去対象である対象ブロックを選択する場合、書き込み動作及び消去動作の回数が最も少ないブロックを選択する請求項１０に記載のメモリシステム。
  13. 前記第４プールに属する前記第４ブロックの前記経過時間情報は、前記第４ブロックのデータ消去後の状態を示す重みを用いて算出される請求項１に記載のメモリシステム。
  14. 前記第４プールに属する前記第４ブロックの前記経過時間情報は、前記第３ブロックに対する消去動作が実行されて、前記第３ブロックが前記第４プールに遷移されたときの時刻に、前記放置許容時間を加算して得られる期限情報を含む請求項３に記載のメモリシステム。
  15. 前記メモリコントローラは、前記第４プールに属する前記第４ブロックの前記最大ブロック数を第１期間と第２期間とでそれぞれ算出し、
    前記メモリコントローラは、前記第１期間から前記第２期間に移行したとき、または前記第１期間において最初の前記最大ブロック数を算出する前に、前記ブロックカウンタのカウント値を初期化する請求項８に記載のメモリシステム。
  16. 前記メモリコントローラは、前記最大ブロック数から前記第４プールに属する前記第４ブロックの数を減算して、第１の数を算出し、
    前記第３ブロックに対する消去動作を並行して実行可能な第２の数、前記第３プールに属する前記第３ブロックの第３の数、及び前記第１の数のうちから最小数を選択し、
    前記第３プールに属する前記第３ブロックの前記最小数に対して消去動作を並行して実行する請求項１に記載のメモリシステム。
  17. 第１信号線に第１電圧を供給し、第２信号線に前記第１電圧と異なる第２電圧を供給するドライバをさらに具備し、
    前記第１ブロック、前記第２ブロック、前記第３ブロック、及び前記第４ブロックを含む前記複数のブロックにおいて、
    前記複数のブロックのうち、第１の複数ブロックが含むメモリセルのワード線が前記ドライバの前記第１信号線に電気的に接続され、
    前記複数のブロックのうち、第２の複数ブロックが含むメモリセルのワード線が前記ドライバの前記第２信号線に電気的に接続される請求項１に記載のメモリシステム。
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